KR20190139035A - 이미지 센서 - Google Patents

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Abstract

이미지 센서가 제공된다. 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 제공된 광전 변환 영역; 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 상기 광전 변환 영역을 둘러싸는 픽셀 분리 구조체; 상기 반도체 기판의 상기 제 1 면 상에 배치된 유기 광전 변환 소자; 상기 픽셀 분리 구조체의 일부분을 관통하며, 상기 유기 광전 변환 소자와 연결되는 관통 전극 구조체를 포함하되, 상기 픽셀 분리 구조체는 분리 도전 패턴 및 상기 분리 도전 패턴과 상기 반도체 기판 사이에서 상기 관통 전극 구조체의 측벽과 상기 반도체 기판 사이로 연속적으로 연장되는 제 1 측벽 절연 패턴을 포함할 수 있다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 광학적 특성이 보다 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 광학적 특성을 갖는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 제공된 광전 변환 영역; 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 상기 광전 변환 영역을 둘러싸는 픽셀 분리 구조체; 상기 반도체 기판의 상기 제 1 면 상에 배치된 유기 광전 변환 소자; 상기 픽셀 분리 구조체의 일부분을 관통하며, 상기 유기 광전 변환 소자와 연결되는 관통 전극 구조체를 포함하되, 상기 픽셀 분리 구조체는 분리 도전 패턴 및 상기 분리 도전 패턴과 상기 반도체 기판 사이에서 상기 관통 전극 구조체의 측벽과 상기 반도체 기판 사이로 연속적으로 연장되는 제 1 측벽 절연 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 제공되며, 평면적 관점에서, 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배치된 광전 변환 영역들; 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 상기 광전 변환 영역들 각각을 둘러싸는 픽셀 분리 구조체; 상기 반도체 기판의 상기 제 1 면 상에 배치된 유기 광전 변환 소자; 및 상기 반도체 기판을 관통하며, 상기 유기 광전 변환 소자와 연결되는 관통 전극 구조체를 포함하되, 상기 관통 전극 구조체의 외측벽은 상기 픽셀 분리 구조체와 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제 1 면으로부터 상기 제 2 면으로 연장되는 트렌치를 갖되, 상기 트렌치는 제 1 방향으로 연장되며 제 1 폭을 갖는 복수 개의 제 1 영역들, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 제 2 폭을 갖는 복수 개의 제 2 영역들, 및 상기 제 1 영역들 사이에서 제 1 폭보다 큰 제 3 폭을 갖는 연결 영역을 포함하는 것; 상기 트렌치의 상기 제 1 영역들 및 상기 제 2 영역들 내에 배치된 분리 도전 패턴들; 상기 분리 도전 패턴들과 상기 트렌치의 측벽 사이에 배치된 제 1 측벽 절연 패턴; 상기 트렌치의 상기 연결 영역 내에 배치된 관통 도전 플러그; 및 상기 관통 도전 플러그의 측벽을 둘러싸며, 상기 분리 도전 패턴들과 접촉하는 제 2 측벽 절연 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 픽셀 분리 구조체와 관통 전극 구조체에 의해 픽셀 영역들이 정의될 수 있으며, 픽셀 영역들 사이에 반도체 물질 없이, 픽셀 영역들이 픽셀 분리 구조체와 관통 전극 구조체에 의해 완전히 서로 분리될 수 있다. 그러므로, 인접하는 픽셀 영역들 간의 크로스토크(crosstalk)가 발생하는 것을 방지할 수 있다. 따라서, 실시예들에 따른 이미지 센서는 보다 선명한 이미지를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도들이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 5a, 도 5b, 및 도 5c는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 4의 I-I'선, II- II' 선, 및 III- III' 선을 따라 각각 자른 단면들을 나타낸다.
도 6a, 도 6b, 및 도 6c는 본 발명의 다양한 실시예들에 따른 이미지 센서를 설명하기 위한 도면들로서, 도 4의 A 부분을 나타낸다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 7의 I-I' 선을 따라 자른 단면을 나타낸다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 9의 I-I' 선을 따라 자른 단면을 나타낸다.
도 11a 내지 도 17a는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 평면도들이다.
도 11b 내지 도 17b, 도 18, 및 도 19는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 평면도들로서, 도 11b 내지 도 17b는 도 11a 내지 도 17a의 I-I' 선을 따라 자른 단면들이다.
도 11c 내지 도 17c 및 도 11d 내지 도 17d는 본 발명의 다양한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 평면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 씨모스 이미지 센서의 블록도이다.
도 1을 참조하면, 씨모스 이미지 센서는 액티브 픽셀 센서 어레이(10; Active Pixel Sensor array), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함한다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공된다.
행 드라이버(3)는 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(CDS; 6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 7)는 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도들이다.
도 2a를 참조하면, 단위 픽셀(Px)은 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)과 로직 트랜지스터들(RX, SX, DX)을 포함한다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 소오스 팔로워 트랜지스터 또는 소오스 팔로워 트랜지스터(AX; source follower transistor)를 포함할 수 있다.
제 1 트랜스퍼 트랜지스터(TX1)은 제 1 트랜스퍼 게이트(TG1) 및 광전 변환 소자를 포함하고, 제 2 트랜스퍼 트랜지스터(TX2)은 제 2 트랜스퍼 게이트(TG2) 및 유기 광전 변환 소자(OPD)를 포함한다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusion region))을 공유할 수 있다.
광전 변환 소자(PD) 및 유기 광전 변환 소자(OPD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 실시예들에서, 광전 변환 소자(PD)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다. 유기 광전 변환 소자(OPD)는 유기 광전 변환층을 포함할 수 있다. 유기 광전 변환층은 특정 파장 대역의 입사광에 비례하여 광전하들(전자-정공 쌍들)을 생성할 수 있다.
제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 광전 변환 소자(PD) 및 유기 광전 변환 소자(OPD)에 축적된 전하를 전하 저장 노드(FD)로 전송한다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 제 1 및 제 2 전하 전송 라인들(TG1, TG2)을 통해 제공되는 전하 전송 신호에 의해 제어될 수 있으며, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)에 인가되는 전하 전송 신호에 신호에 따라, 광전 변환 소자(PD) 및 유기 광전 변환 소자(OPD) 중 어느 하나에서 전하 저장 노드(FD)로 전하들이 전송될 수 있다. 즉, 제 1 및 제 2 전하 전송 라인들(TG1, TG2)을 통해 전송되는 전하 전송 신호들은 서로 상보적일 수 있다.
전하 저장 노드(FD)는 광전 변환 소자(PD) 및 유기 광전 변환 소자(OPD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있으며, 전하 저장 노드(FD)에 축적된 광전하들의 양에 따라 제 1 소오스 팔로워 트랜지스터(AX1)의 게이트 전극의 전위가 달라질 수 있다.
리셋 트랜지스터(RX)는 전하 저장 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 게이트 전극은 리셋 신호가 제공되는 리셋 신호 라인(RG)와 연결될 수 있다. 리셋 트랜지스터(RX)의 드레인은 전하 저장 노드(FD)와 연결되며, 리셋 트랜지스터(RX)의 소오스는 전원 전압(VDD)에 연결될 수 있다. 리셋 신호에 의해 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스와 연결된 전원 전압(VDD)이 전하 저장 노드(FD)로 전달될 수 있다. 즉, 리셋 트랜지스터(RX)가 턴 온될 때, 전하 저장 노드(FD)에 축적된 광전하들이 배출되어 전하 저장 노드(FD)가 리셋될 수 있다.
소오스 팔로워 트랜지스터(AX)는 전하 저장 노드(FD)에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 증폭된 또는 픽셀 신호를 출력 라인(VOUT)으로 출력할 수 있다. 소오스 팔로워 트랜지스터(AX)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 소오스 팔로워 트랜지스터(AX)의 게이트 전극은 전하 저장 노드(FD)에 연결되며, 소오스 팔로워 트랜지스터(AX)의 드레인은 전원 전압(VDD)에 연결되고, 소오스 팔로워 트랜지스터(AX)의 소오스는 선택 트랜지스터(SX)의 드레인과 연결될 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들을 선택할 수 있다. 선택 트랜지스터(SX)의 선택 게이트 전극은 선택 신호를 제공하는 선택 라인(SG)에 연결될 수 있다. 선택 신호에 의해 선택 트랜지스터(SX)가 턴 온될 때, 소오스 팔로워 트랜지스터(AX)의 소오스 단자에서 출력되는 픽셀 신호가 출력 라인(VOUT)으로 출력될 수 있다.
도 2b을 참조하면, 이미지 센서의 단위 픽셀(Px)은 제 1 서브 픽셀(SP1) 및 제 2 서브 픽셀(SP2)을 포함할 수 있다. 제 1 및 제 2 서브 픽셀들(SP1, SP2)은 서로 다른 파장의 빛을 감지하여 전기적 신호를 출력할 수 있다.
제 1 서브 픽셀(SP1)로부터 제 1 파장 대역의 빛 또는 제 2 파장 대역의 빛을 센싱하여 제 1 전기적 신호가 출력될 수 있으며, 제 2 서브 픽셀(SP1)로부터 제 1 및 제 2 파장 대역들과 다른 제 3 파장 대역의 빛을 센싱하여 제 2 전기적 신호가 출력될 수 있다.
제 1 서브 픽셀(SP1)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2), 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2), 및 제 1 리드아웃 회로를 포함할 수 있다. 제 2 서브 픽셀(SP2)은 유기 광전 변환 소자(OPD), 및 유기 광전 변환 소자(OPD)와 연결되는 제 2 리드아웃 회로를 포함할 수 있다.
제 1 서브 픽셀(SP1)에서, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 제 1 전하 저장 노드(FD1) 및 제 1 리드아웃 회로를 공유할 수 있다. 여기서, 제 1 리드아웃 회로는 제 1 리셋 트랜지스터(RX1), 제 1 소오스 팔로워 트랜지스터(AX1), 및 제 1 선택 트랜지스터(SX1)를 포함할 수 있다. 제 1 리드아웃 회로는 제 1 또는 제 2 광전 변환 소자(PD1, PD2)로부터 광전하들을 센싱 및 증폭하여 제 1 또는 제 2 픽셀 신호를 제 1 출력 라인으로 출력할 수 있다.
보다 상세하게, 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 제 1 전하 저장 노드(FD1)으로 전송한다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 제 1 및 제 2 전하 전송 라인들(TG1, TG2)을 통해 제공되는 전하 전송 신호에 의해 제어될 수 있으며, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)에 인가되는 전하 전송 신호에 신호에 따라, 제 1 및 제 2 광전 변화 소자들(PD1, PD2) 중 어느 하나에서 제 1 전하 저장 노드(FD1)로 전하들이 전송될 수 있다. 즉, 제 1 및 제 2 전하 전송 라인들(TG1, TG2)을 통해 전송되는 전하 전송 신호들은 서로 상보적일 수 있다.
제 1 전하 저장 노드(FD1)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있으며, 제 1 전하 저장 노드(FD1)에 축적된 광전하들의 양에 따라 제 1 소오스 팔로워 트랜지스터(AX1)의 게이트 전극의 전위가 달라질 수 있다.
제 1 리셋 트랜지스터(RX1)는 제 1 전하 저장 노드(FD1)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 제 1 리셋 트랜지스터(RX1)의 게이트 전극은 제 1 리셋 신호가 제공되는 제 1 리셋 신호 라인(RG1)와 연결될 수 있다. 제 1 리셋 트랜지스터(RX1)의 드레인은 제 1 전하 저장 노드(FD1)와 연결되며, 제 1 리셋 트랜지스터(RX1)의 소오스는 전원 전압(VDD)에 연결될 수 있다. 제 1 리셋 신호에 의해 제 1 리셋 트랜지스터(RX1)가 턴 온되면, 제 1 리셋 트랜지스터(RX1)의 소오스와 연결된 전원 전압(VDD)이 제 1 전하 저장 노드(FD1)로 전달될 수 있다. 즉, 제 1 리셋 트랜지스터(RX1)가 턴 온될 때, 제 1 전하 저장 노드(FD1)에 축적된 광전하들이 배출되어 제 1 전하 저장 노드(FD1)가 리셋될 수 있다.
제 1 소오스 팔로워 트랜지스터(AX1)는 제 1 전하 저장 노드(FD1)에서의 전위 변화를 증폭하고 제 1 선택 트랜지스터(SX1)를 통해 증폭된 제 1 또는 제 2 픽셀 신호를 제 1 출력 라인(VOUT1)으로 출력할 수 있다. 제 1 소오스 팔로워 트랜지스터(AX1)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 제 1 소오스 팔로워 트랜지스터(AX1)의 게이트 전극은 제 1 전하 저장 노드(FD1)에 연결되며, 제 1 소오스 팔로워 트랜지스터(AX1)의 드레인은 전원 전압(VDD)에 연결되고, 제 1 소오스 팔로워 트랜지스터(AX1)의 소오스는 제 1 선택 트랜지스터(SX1)의 드레인과 연결될 수 있다.
제 1 선택 트랜지스터(SX1)는 행 단위로 읽어낼 제 1 서브 픽셀들(SP1)을 선택할 수 있다. 제 1 선택 트랜지스터(SX1)의 선택 게이트 전극은 제 1 선택 신호를 제공하는 제 1 선택 라인(SG1)에 연결될 수 있다. 제 1 선택 신호에 의해 제 1 선택 트랜지스터(SX1)가 턴 온될 때, 제 1 소오스 팔로워 트랜지스터(AX1)의 소오스 단자에서 출력되는 제 1 또는 제 2 픽셀 신호를 제 1 출력 라인(VOUT1)으로 출력할 수 있다.
제 2 서브 픽셀(SP2)은 유기 광전 변환 소자(OPD) 및 제 2 리드아웃 회로를 포함할 수 있다. 제 2 서브 픽셀(SP2)의 제 2 리드아웃 회로는 제 2 리셋 트랜지스터(RX2), 제 2 소오스 팔로워 트랜지스터(AX2), 및 제 2 선택 트랜지스터(SX2)를 포함할 수 있다.
유기 광전 변환 소자(OPD)는 입사광에 비례하여 광전하들(전자-정공 쌍들(electron-hole pairs)을 생성하는 유기 물질을 포함하는 유기 광전 변환층을 포함할 수 있다. 유기 광전 변환 소자(OPD)는 광전하들을 저장 및 검출하는 제 2 전하 저장 노드(FD2)에 직접 연결될 수 있다. 유기 광전 변환 소자(OPD)의 양단에 인가되는 전압 차에 의해 제 2 전하 저장 노드(FD2)에 전자들 또는 정공들이 저장될 수 있다.
제 2 리셋 트랜지스터(RX2)는 제 2 전하 저장 노드(FD2)에 축적된 광전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 제 2 리셋 트랜지스터(RX2)의 게이트 전극은 제 2 리셋 신호가 제공되는 제 2 리셋 신호 라인(RG2)와 연결될 수 있다. 제 2 리셋 트랜지스터(RX2)의 드레인은 제 2 전하 저장 노드(FD2)와 연결되며, 제 2 리셋 트랜지스터(RX2)의 소오스는 리셋 전압(VDD 또는 VBB)에 연결될 수 있다. 예를 들어, 리셋 전압(VDD / VBB)은 전원 전압(VDD) 또는 접지 전압(VBB)일 수 있다. 제 2 리셋 신호에 의해 제 2 리셋 트랜지스터(RX2)가 턴 온되면, 리셋 전압(VDD 또는 VBB)이 제 2 전하 저장 노드(FD2)로 전달될 수 있다. 즉, 제 2 리셋 트랜지스터(RX2)가 턴 온될 때, 제 2 전하 저장 노드(FD2)에 축적된 광전하들이 배출되어 제 2 전하 저장 노드(FD2)가 리셋될 수 있다.
제 2 소오스 팔로워 트랜지스터(AX2)는 제 2 전하 저장 노드(FD2)에서의 전위 변화를 증폭하고, 제 2 선택 트랜지스터(SX2)를 통해 증폭된 제 3 픽셀 신호를 제 2 출력 라인(VOUT2)으로 출력할 수 있다. 제 2 소오스 팔로워 트랜지스터(AX2)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기일 수 있다. 제 2 소오스 팔로워 트랜지스터(AX2)의 게이트 전극은 제 2 전하 저장 노드(FD2)에 연결되며, 제 2 소오스 팔로워 트랜지스터(AX2)의 드레인에 전원 전압(VDD)이 연결되고, 제 2 소오스 팔로워 트랜지스터(AX2)의 소오스는 제 2 선택 트랜지스터(SX2)의 드레인과 연결될 수 있다.
제 2 선택 트랜지스터(SX2)는 행 단위로 읽어낼 제 2 서브 픽셀들(SP2)을 선택할 수 있다. 제 2 선택 트랜지스터(SX2)의 선택 게이트 전극은 제 2 선택 신호를 제공하는 제 2 선택 라인(SG2)에 연결될 수 있다. 제 2 선택 신호에 의해 제 2 선택 트랜지스터(SX2)가 턴 온될 때, 제 2 소오스 팔로워 트랜지스터(AX2)의 소오스 단자에서 출력되는 제 2 픽셀 신호를 제 2 출력 라인(VOUT2)으로 출력할 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 3을 참조하면, 이미지 센서는 제 1 방향(D1) 및 제 1 방향(D1)에 교차하는 제 2 방향(D2)을 따라 2차원적으로 배열된 복수의 단위 픽셀들(Px)을 포함한다. 이미지 센서의 단위 픽셀들(Px) 각각은 적어도 2개의 광전 변환 소자들이 제 1 및 제 2 방향들(D1, D2)에 수직하는 제 3 방향(D3)으로 적층된 구조를 가질 수 있다.
각각의 단위 픽셀들(Px)은 제 1 또는 제 2 광전 변환 소자(PD1, PD2), 제 1 또는 제 2 컬러 필터(CF1, CF2), 및 유기 광전 변환 소자(OPD)를 포함할 수 있다.
제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 반도체 기판 내에 제공될 수 있으며, 매트릭스 형태로 배열될 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 서로 지그재그 형태로 배치될 수 있다.
유기 광전 변환 소자들(OPD)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 상에 각각 적층될 수 있다. 다시 말해, 유기 광전 변환 소자들(OPD)은, 평면적 관점에서, 제 1 및 제 2 광전 변환 소자들(PD1, PD2)과 각각 중첩될 수 있다.
제 1 광전 변환 소자들(PD1과 유기 광전 변환 소자들(OPD) 사이에 제 1 컬러 필터들(CF1)이 각각 제공될 수 있으며, 제 2 광전 변환 소자들(PD2)과 유기 광전 변환 소자들(OPD) 사이에 제 2 컬러 필터들(CF2)이 각각 배치될 수 있다.
실시예들에서, 제 1 내지 제 3 파장 대역의 입사광들(L1, L2, L3)이 단위 픽셀들의 유기 광전 변환 소자들(OPD)로 입사될 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 및 유기 광전 변환 소자(OPD) 각각으로 파장 대역이 서로 다른 광선들이 입사될 수 있으며, 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 및 유기 광전 변환 소자(OPD)는 입사광에 비례하여 광전하들을 생성할 수 있다.
제 1 광전 변환 소자(PD1)는의 제 1 파장 대역의 입사광(L1)에 대응하는 제 1 광전하들을 생성할 수 있다. 제 2 광전 변환 소자(PD2)는 제 2 파장 대역의 입사광(L2)에 대응하는 제 2 광전하들을 생성할 수 있다. 유기 광전 변환 소자(OPD)는 제 3 파장 대역의 입사광(L3)에 대응하는 제 3 광전하들을 생성할 수 있다. 여기서, 제 1 파장 대역은 제 3 파장 대역보다 길고, 제 2 파장 대역은 제 3 파장 대역보다 짧을 수 있다. 예를 들어, 제 1 파장 대역의 입사광(L1)은 적색을 나타내고, 제 2 파장 대역의 입사광(L2)은 청색을 나타내고, 제 3 파장 대역의 입사광(L3)은 녹색을 나타낼 수 있다.
제 1 파장 대역의 입사광(L1)은 유기 광전 변환 소자(OPD) 및 제 1 컬러 필터(CF1)를 통과하여 제 1 광전 변환 소자(PD1)로 입사될 수 있으며, 제 2 파장 대역의 입사광(L2)은 유기 광전 변환 소자(OPD) 및 제 2 컬러 필터(CF2)를 통과하여 제 2 광전 변환 소자(PD2)로 입사될 수 있다. 제 3 파장 대역의 입사광(L3)은 유기 광전 변환 소자(OPD)로 입사될 수 있다.
제 1 광전 변환 소자(PD1)를 포함하는 단위 픽셀(Px)에서, 제 1 파장 대역의 입사광(L1)에 대응하여 제 1 픽셀 신호(S1)가 출력될 수 있으며, 제 2 광전 변환 소자(PD2)를 포함하는 단위 픽셀에서, 제 2 파장 대역의 입사광(L2)에 대응하여 제 2 픽셀 신호(S2)가 출력될 수 있다. 또한, 단위 픽셀들(Px)의 유기 광전 변환 소자들(OPD)로부터 제 3 파장 대역의 입사광(L3)에 대응하여 제 3 픽셀 신호(S3)가 출력될 수 있다. 예를 들어, 제 1 광전 변환 소자(PD1)는 적색 광에 대응하여 광전하들을 생성할 수 있다. 제 2 광전 변환 소자(PD2)는 청색 광에 대응하여 광전하들을 생성할 수 있다. 유기 광전 변환 소자(OPD)는 녹색 광에 대응하여 광전하들을 생성할 수 있다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 5a, 도 5b, 및 도 5c는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 4의 I-I'선, II- II' 선, 및 III- III' 선을 따라 각각 자른 단면들을 나타낸다.
도 4, 도 5a, 도 5b, 및 도 5c를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 제 1 광전 변환층(10), 리드아웃 회로층(20), 컬러 필터층(30), 및 제 2 광전 변환층(40)을 포함할 수 있다. 실시예들에서, 제 1 광전 변환층(10)은, 수직적 관점에서, 리드아웃 회로층(20)과 컬러 필터층(30) 사이에 배치될 수 있으며, 컬러 필터층(30)은, 수직적 관점에서, 제 1 광전 변환층(10)과 제 2 광전 변환층(40) 사이에 배치될 수 있다.
제 1 광전 변환층(10)은 반도체 기판(100) 및 반도체 기판(100) 내에 제공된 광전 변환 영역들(110)을 포함한다. 반도체 기판(100)은 서로 대향하는 제 1 면(10a; 또는 전면) 및 제 2 면(10b; 또는 후면)을 가질 수 있다. 광전 변환 영역들(110)은 반도체 기판(100)과 반대인 제 2 도전형(예를 들어, n형)의 불순물들이 도핑된 불순물 영역들일 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다.
리드아웃 회로층(20)이 반도체 기판(100)의 제 1 면(10a) 상에 배치될 수 있다. 리드아웃 회로층(20)은 제 1 및 제 2 광전 변환층들(10, 40)과 연결되는 리드아웃 회로들(예를 들어, MOS 트랜지스터들)을 포함할 수 있다. 제 1 및 제 2 광전 변환층들(10, 40)에서 변환된 전기적 신호는 리드아웃 회로층(20)에서 신호 처리될 수 있다. 보다 상세하게, 반도체 기판(100)의 제 1 면(10a) 상에 MOS 트랜지스터들 및 MOS 트랜지스터들에 연결되는 연결 배선들(ICL, CL)이 배치될 수 있다. 연결 배선들(ICL, CL)은 하부 절연막들(211, 213)을 개재하여 적층될 수 있으며, 실시예들에서, 연결 배선들(ICL, CL)의 배열은 광전 변환 영역들(110)의 배치와 관계없이 자유롭게 배치될 수 있다.
컬러 필터층(30)이 반도체 기판(100)의 제 2 면(10b) 상에 배치될 수 있다. 컬러 필터층(30)은 도 3을 참조하여 설명한 것처럼 지그재그로 배열된 제 1 및 제 2 컬러 필터들(CF)을 포함할 수 있다. 제 1 및 제 2 컬러 필터들(CF)은 적색 필터 및 청색 필터일 수 있다.
제 2 광전 변환층(40)은 상하부 전극들(BE, TE) 및 이들 사이의 유기 광전 변환층(OPL)을 포함할 수 있다. 제 2 광전 변환층(40) 상에 외부에서 입사되는 빛을 집광하는 마이크로 렌즈들(ML)이 매트릭스 형태로 배열될 수 있다.
보다 상세하게, 반도체 기판(100)은 제 1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층만 잔류하는 기판일 수 있다. 또한, 반도체 기판(100)은 제 1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다.
반도체 기판(100)은 제 1 면(10a)으로부터 제 2 면(10b)으로 연장되는 깊은 트렌치(101)를 가질 수 있다. 깊은 트렌치(101)는 복수 개의 픽셀 영역들(PR)을 정의할 수 있다. 여기서, 깊은 트렌치(101)는 제 1 방향(D1)으로 연장되며 제 1 폭을 갖는 복수 개의 제 1 영역들, 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되며 제 2 폭을 갖는 복수 개의 제 2 영역들, 및 제 1 영역들 사이에서 그리고, 제 2 영역들 사이에서 제 1 폭보다 큰 제 3 폭을 갖는 연결 영역을 포함할 수 있다.
반도체 기판(100)의 깊은 트렌치(101) 내에 픽셀 분리 구조체(130) 및 관통 전극 구조체들(140)이 제공될 수 있다. 다시 말해, 반도체 기판(100)은 픽셀 분리 구조체(130) 및 관통 전극 구조체들(140)에 의해 정의된 복수 개의 픽셀 영역들(PR)을 포함할 수 있다. 복수 개의 픽셀 영역들(PR)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 반도체 기판(100)의 각 픽셀 영역(PR)은 제 1 방향(D1)으로 대향하는 측벽들 및 제 2 방향(D2)으로 대향하는 측벽들을 가질 수 있다. 실시예들에 따르면, 픽셀 영역들(PR) 사이에 반도체 물질 없이, 픽셀 영역들(PR)이 픽셀 분리 구조체(130)와 관통 전극 구조체(140)에 의해 완전히 서로 분리될 수 있다.
픽셀 분리 구조체(130)는 반도체 기판(100)의 제 1 면(10a)에서 제 2 면(10b)으로 수직적으로 연장될 수 있다. 픽셀 분리 구조체(130)은, 평면적 관점에서, 픽셀 영역들(PR) 각각을 둘러쌀 수 있다. 픽셀 영역들(PR) 각각은 한 쌍의 제 1 부분들(P1) 사이와 한 쌍의 제 2 부분들(P2) 사이에 제공될 수 있다.
픽셀 분리 구조체(130)은, 평면적 관점에서, 제 1 방향(D1)으로 연장되며 제 2 방향(D2)으로 이격된 제 1 부분들(P1)과, 제 2 방향(D2)으로 연장되며 제 1 방향(D1)으로 이격된 제 2 부분들(P2)을 포함할 수 픽셀 분리 구조체(130)는 제 1 방향(D1) 및 제 2 방향(D2)으로 제 1 폭(W1)을 가지며 연장될 수 있다. 반도체 기판(100)의 제 1 면(10a)에 인접한 픽셀 분리 구조체(130)의 상부 폭이 반도체 기판(100)의 제 2 면(10b)에 인접한 픽셀 분리 구조체(130)의 하부 폭보다 클 수 있다. 픽셀 분리 구조체(130)의 폭은 반도체 기판(100)의 제 1 면(10a)에서 제 2 면(10b)으로 갈수록 점차 감소할 수 있다.
실시예들에서, 픽셀 분리 구조체(130)는 제 1 측벽 절연 패턴(132) 및 분리 도전 패턴들(134a, 134b)을 포함할 수 있다.
제 1 측벽 절연 패턴(132)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 연속적으로 연장될 수 있으며, 반도체 기판(100)의 측벽들 전체를 덮을 수 있다. 제 1 측벽 절연 패턴(132)은 반도체 기판(100; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 제 1 측벽 절연 패턴(132)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
분리 도전 패턴들(134a, 134b)이 제 1 측벽 절연 패턴(132) 내에 제공될 수 있다. 분리 도전 패턴들(134a, 134b)은 반도체 기판(100)의 제 1 면(10a)에서 제 2 면(10b)으로 연장될 수 있다. 분리 도전 패턴들(134a, 134b)은 불순물이 언도우프된 폴리 실리콘, 제 1 도전형의 불순물이 도우프된 폴리실리콘, 또는 금속(예를 들어, 텅스텐 또는 알루미늄)을 포함할 수 있다. 실시예들에 따르면, 이미지 센서의 동작시, 반도체 기판(100)의 측벽들에 존재하는 결함들에 의해 암전류 발생을 줄일 수 있도록 분리 도전 패턴들(134a, 134b)에 소정의 전압이 인가될 수 있다.
분리 도전 패턴들(134a, 134b)은 제 1 폭을 가지며 제 1 방향(D1)으로 연장되는 제 1 분리 도전 패턴들(134a) 및 제 1 폭을 가지며 제 2 방향(D2)으로 연장되는 제 2 분리 도전 패턴들(134b)을 포함할 수 있다. 제 1 분리 도전 패턴들(134a)은 관통 전극 구조체(140)를 사이에 두고 제 1 방향(D1)으로 서로 이격될 수 있으며, 제 2 분리 도전 패턴들(134b)은 관통 전극 구조체(140)를 사이에 두고 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 및 제 2 분리 도전 패턴들(134a, 134b)의 양 측벽들과 반도체 기판(100) 사이는 제 1 측벽 절연 패턴(132)으로 채워질 수 있다.
분리 도전 패턴들(134a, 134b)은 관통 전극 구조체(140)와 제 1 방향(D1) 및 제 2 방향(D2)으로 연결될 수 있다. 다시 말해, 분리 도전 패턴들(134a, 134b)은 관통 전극 구조체(140)의 일 부분들과 접촉할 수 있다.
관통 전극 구조체들(140)이 픽셀 영역들(PR)에 각각 대응하여 반도체 기판(100) 내에 제공될 수 있다. 도 4에 도시된 실시예에 따르면, 관통 전극 구조체들(140) 각각은 서로 인접하는 4개의 픽셀 영역들(PR) 사이에 제공될 수 있다. 다시 말해, 관통 전극 구조체들(140)은, 평면적 관점에서, 각 픽 셀 영역(PR)의 코너 부분들에 인접할 수 있다. 관통 전극 구조체들(140)은 픽셀 분리 구조체(130)의 일부분들을 관통할 수 있으며, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)으로 픽셀 분리 구조체(130)와 연결될 수 있다. 관통 전극 구조체(140)의 폭은 반도체 기판(100)의 제 2 면(10b)에 인접할수록 감소할 수 있다.
실시예들에서, 관통 전극 구조체들(140) 각각은 관통 도전 플러그(144) 및 관통 도전 플러그(144)의 측벽을 둘러싸는 제 2 측벽 절연 패턴(142)을 포함할 수 있다.
제 2 측벽 절연 패턴(142)은 제 1 측벽 절연 패턴(132)의 일부분들 및 제 1 및 제 2 분리 도전 패턴들(134a, 134b)의 일부분들과 직접 접촉할 수 있다. 제 2 측벽 절연 패턴(142)은 반도체 기판(100; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 제 2 측벽 절연 패턴(142)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 제 2 측벽 절연 패턴(142)은 제 1 측벽 절연 패턴(132)의 두께보다 큰 두께를 가질 수 있다.
관통 도전 플러그(144)는 분리 도전 패턴들(134a, 134b)과 다른 도전 물질을 포함할 수 있다. 관통 도전 플러그(144)는, 예를 들어, 제 2 도전형의 불순물이 도우프된 폴리실리콘 또는 금속 물질을 포함할 수 있다. 일 예에서, 관통 도전 플러그(144)는 제 1 및 제 2 분리 도전 패턴들(134a, 134b)의 제 1 폭보다 큰 제 2 폭을 가질 수 있다. 실시예들에 따르면, 관통 도전 플러그(144)와 반도체 기판(100)의 측벽 일부 사이는 제 1 및 제 2 측벽 절연 패턴들(132, 142)로 채워질 수 있다.
각각의 픽셀 영역들(PR)의 반도체 기판(100) 내에 광전 변환 영역들(110)이 제공될 수 있다. 광전 변환 영역들(110)은 입사광의 세기에 비례하여 광전하를 생성한다. 광전 변환 영역들(110)은 반도체 기판(100)과 반대의 제 2 도전형을 갖는 불순물들을 반도체 기판(100) 내에 이온 주입하여 형성될 수 있다. 제 1 도전형의 반도체 기판(100)과 제 2 도전형의 광전 변환 영역(110)의 접합(junction)에 의해 포토다이오드들이 형성될 수 있다. 일부 실시예들에 따르면, 광전 변환 영역들(110)은 반도체 기판(100)의 제 1 면(10a)과 제 2 면(10b) 사이에 포텐셜 기울기를 가질 수 있도록 제 1 면(10a)에 인접한 영역과 제 2 면(10b)에 인접한 영역 간에 불순물 농도 차이를 가질 수 있다. 예를 들어, 광전 변환 영역들(110)은 수직적으로 적층된 복수 개의 불순물 영역들을 포함할 수도 있다.
소자 분리막(105)이 각각의 픽셀 영역들(PR)에서 반도체 기판(100)의 제 1 면(10a)에 인접하게 배치될 수 있다. 소자 분리막(105)은 반도체 기판(100)에 활성부들을 정의할 수 있다. 소자 분리막(105)은 웰 불순물 영역(120) 내에 형성될 수 있다. 소자 분리막(105)의 하면은 웰 불순물 영역(120) 내에 위치할 수 있다. 소자 분리막(105)은 웰 불순물 영역(120)과 동일한 도전형을 갖는 불순물 영역일 수도 있다. 이러한 경우, 소자 분리막(105) 내의 불순물 농도는 웰 불순물 영역(120)의 불순물 농도보다 클 수 있다.
각각의 픽셀 영역들(PR)에서, 반도체 기판(100)의 제 1 면(10a) 상에 제 1 및 제 2 트랜스퍼 게이트 전극들(TGE1)이 배치되며, 도 2a 및 도 2b를 참조하여 설명한 리드아웃 회로들이 함께 제공될 수 있다.
제 1 트랜스퍼 게이트 전극(TGE1)은, 평면적 관점에서, 각 픽셀 영역들(PR)의 중심 부분에 위치할 수 있다. 제 1 트랜스퍼 게이트 전극(TGE1)은 웰 불순물 영역(120) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 반도체 기판(100)의 제 1 면(10a) 위로 돌출되는 상부 부분을 포함할 수 있다. 제 1 트랜스퍼 게이트 전극(TGE1)은 웰 불순물 영역(120)의 일부를 관통할 수 있다. 제 1 트랜스퍼 게이트 전극(TGE1)과 반도체 기판(100) 사이에는 게이트 절연막이 개재될 수 있다.
제 2 트랜스퍼 게이트 전극(TGE2)이 제 1 트랜스퍼 게이트 전극(TGE1)과 이격되어 반도체 기판(100)의 제 1 면(10a) 상에 배치될 수 있다. 제 2 트랜스퍼 게이트 전극(TGE2)과 반도체 기판(100) 사이에는 게이트 절연막이 개재될 수 있다. 실시예들에서, 반도체 기판(100) 상에 제 1 및 제 2 트랜스퍼 게이트 전극들(TGE1, TGE2)가 배치되는 것을 도시하였으나, 제 2 트랜스퍼 게이트 전극(TGE2)은 생략될 수도 있다.
제 1 및 제 2 제 1 트랜스퍼 게이트 전극(TGE1, TGE2) 사이의 웰 불순물 영역(120) 내에 플로팅 확산 영역(FD)이 제공될 수 있다. 플로팅 확산 영역(FD)은 웰 불순물 영역(120)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 n형 불순물 영역일 수 있다.
전하 저장 불순물 영역(SD)이 플로팅 확산 영역(FD)과 이격되어 제 2 트랜스퍼 게이트 전극(TGE2) 일측의 웰 불순물 영역(120) 내에 제공될 수 있다. 전하 저장 불순물 영역(SD)은 n형 불순물 영역일 수 있다.
제 1 하부 절연막(211)이 반도체 기판(100)의 제 1 면(10a) 상에 배치될 수 있으며, 제 1 하부 절연막(211)은 리드아웃 회로들을 구성하는 MOS 트랜지스터들 및 제 1 및 제 2 트랜스퍼 게이트 전극(TGE1, TGE2)을 덮을 수 있다.
제 1 하부 절연막(211) 내에 복수 개의 하부 콘택 플러그들(BCP1, BCP2, BCP3)이 배치될 수 있다. 일 예에 따르면, 제 1 하부 콘택 플러그(BCP1)가 플로팅 확산 영역(FD)에 접속될 수 있으며, 제 2 하부 콘택 플러그(BCP2)가 전하 저장 불순물 영역(SD)에 접속될 수 있다. 제 3 하부 콘택 플러그(BCP3)는 관통 도전 플러그(144)에 접속될 수 있다.
제 1 하부 콘택 플러그(BCP1)는 배선(CL)을 통해 리셋 트랜지스터(도 2a RX 참조) 및 소오스 팔로워 트랜지스터(도 2a의 AX 참조)와 전기적으로 연결될 수 있다. 제 2 하부 콘택 플러그(BCP2)는 연결 배선(ICL)을 통해 제 3 하부 콘택 플러그(BCP3)와 연결될 수 있다. 즉, 관통 도전 플러그(144)는 제 2 및 제 3 하부 콘택 플러그들(BCP2, BCP3) 및 연결 배선(ICL)을 통해 전하 저장 불순물 영역(SD)과 연결될 수 있다.
제 2 하부 절연막(213)이 제 1 하부 절연막(211) 상에서 배선들(CL) 및 연결 배선들(ICL)을 덮을 수 있다. 제 1 및 제 2 하부 절연막들(211, 213)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
반도체 기판(100)의 제 2 면(10b) 상에 버퍼 절연막(221)이 배치될 수 있다. 버퍼 절연막(221)은 반도체 기판(100)의 제 2 면(10b)에 존재하는 결함에 의해 생성된 전하들(즉, 전자 혹은 정공)이 광전 변환 영역들(110)로 이동하는 것을 방지할 수 있다. 버퍼 절연막(221)은 알루미늄 산화물 및/또는 하프늄 산화물과 같은 금속 산화물을 포함할 수 있다.
버퍼 절연막(221) 상에서, 각 픽셀 영역들(PR)에 대응하여 컬러 필터들(CF)이 배치될 수 있다. 컬러 필터들(CF)은 서로 다른 색을 갖는 제 1 컬러 필터들 및 제 2 컬러 필터들을 포함할 수 있다. 제 1 상부 절연막(223)이 버퍼 절연막(221) 상에서 제 1 및 제 2 컬러 필터들(CF1, CF2)을 덮을 수 있다.
상부 콘택 플러그들(TCP)이 제 1 상부 절연막(223) 및 버퍼 절연막(221)을 관통하여 관통 도전 플러그들(144)에 각각 접속될 수 있다. 상부 콘택 플러그들(TCP) 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
제 1 상부 절연막(223) 상에 하부 전극들(BE)이 배치될 수 있다. 하부 전극들(BE)은, 평면적 관점에서, 픽셀 영역들(PR)에 각각 대응하여 배치될 수 있으며, 서로 이격될 수 있다.
하부 전극들(BE)은 투명한 도전 물질을 포함할 수 있다. 예를 들어, 하부 전극들(BE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2 또는 FTO(fluorine-doped tin oxide)을 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
하부 전극들(BE) 각각은 상부 콘택 플러그(TCP), 관통 도전 플러그(144), 제 2 및 제 3 하부 콘택 플러그들(BCP2, BCP3), 및 연결 배선(ICL)을 통해 전하 저장 불순물 영역(SD)과 전기적으로 연결될 수 있다. 실시예들에서, 제 2 트랜스퍼 게이트 전극(TGE2)이 생략되는 경우, 연결 배선(ICL)이 제 1 하부 콘택 플러그(BCP1)를 통해 플로팅 확산 영역(FD)에 연결될 수 있다.
하부 전극들(BE) 상에 유기 광전 변환층(OPL)이 배치될 수 있다. 유기 광전 변환층(OPL)은 특정 파장 대역의 광선만을 선택적으로 흡수하여 광전 변환을 일으킬 수 있다. 유기 광전 변환층(OPL)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 다른 실시예들에서, 유기 광전 변환층(OPL)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.
유기 광전 변환층(OPL) 상에 상부 전극(TE)이 제공될 수 있다. 상부 전극(TE)은 투명 도전 물질을 포함할 수 있으며, 픽셀 영역들(PR) 전체를 덮을 수 있다.
상부 전극(TE) 상에 제 2 상부 절연막(225)이 배치될 수 있으며, 제 2 상부 절연막(225) 상에 마이크로 렌즈들(ML)이 배치될 수 있다. 마이크로 렌즈들(ML)은 픽셀 영역들(PR) 각각에 대응하여 배치될 수 있으며, 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다.
도 6a, 도 6b, 및 도 6c는 본 발명의 다양한 실시예들에 따른 이미지 센서를 설명하기 위한 도면들로서, 도 4의 A 부분을 나타낸다. 설명의 간략함을 위해, 도 4, 도 5a, 도 5b, 및 도 5c을 참조하여 설명된 동일한 기술적 특지들에 대한 설명은 생략하고, 차이점들에 대해 설명하기로 한다.
도 6a를 참조하면, 픽셀 분리 구조체(130)는 제 1 측벽 절연 패턴(132), 제 1 방향(D1)으로 연장되는 제 1 분리 도전 패턴들(134a), 및 제 1 방향(D2)으로 연장되는 제 2 분리 도전 패턴들(134b)을 포함할 수 있다. 제 1 및 제 2 분리 도전 패턴들(134a, 134b)은 관통 전극 구조체(140)와 인접한 라운드진 측벽을 가질 수 있다.
관통 전극 구조체(140)에서, 제 2 측벽 절연 패턴(142)은 관통 도전 플러그(144)의 측벽을 둘러쌀 수 있으며, 평면적 관점에서, 제 1 분리 도전 패턴들(134a)을 향해 제 1 방향(D1)으로 연장되는 제 1 돌출부들 및 제 2 분리 도전 패턴들(134a)을 향해 제 2 방향(D2)으로 연장되는 제 2 돌출부들을 포함할 수 있다.
도 6b를 참조하면, 관통 도전 플러그(144)는, 평면적 관점에서, 제 1 분리 도전 패턴들(134a)을 향해 제 1 방향(D1)으로 연장되는 제 1 돌출부들 및 제 2 분리 도전 패턴들(134b)을 향해 제 2 방향(D2)으로 연장되는 제 2 돌출부들을 포함할 수 있다.
도 6c를 참조하면, 픽셀 분리 구조체(130)는 제 1 측벽 절연 패턴(132) 및 분리 도전 패턴들(134a, 134b)을 포함할 수 있다. 여기서, 분리 도전 패턴들은 제 1 방향(D1)으로 연장되는 제 1 분리 도전 패턴들(134a) 및 제 1 분리 도전 패턴들(134a)을 가로질러 제 2 방향(D2)으로 연장되는 제 2 분리 도전 패턴들(134b)을 포함하되, 제 1 및 제 2 분리 도전 패턴들(134a, 134b)이 서로 연결될 수 있다.
관통 전극 구조체들(140)은 제 1 및 제 2 분리 도전 패턴들(134a, 134b)이 교차하는 영역들에 각각 배치될 수 있다. 관통 전극 구조체(140)의 폭은 분리 도전 패턴들(134a, 134b)의 폭보다 작을 수 있으며, 평면적 관점에서, 분리 도전 패턴들(134a, 134b)에 의해 둘러싸일 수 있다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 8은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 7의 I-I' 선을 따라 자른 단면을 나타낸다. 도 7 및 도 8에 도시된 실시예들에서, 도 4, 도 5a, 도 5b, 및 도 5c에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 픽셀 영역들(PR) 각각은 픽셀 분리 구조체(130) 및 관통 전극 구조체들(140)에 의해 정의될 수 있다. 픽셀 분리 구조체(130)는 제 1 측벽 절연 패턴(132) 및 분리 도전 패턴들(134a, 134b)을 포함할 수 있다. 픽셀 분리 구조체(130)는 제 1 방향(D1)으로 연장되는 제 1 부분들(P1) 및 제 2 방향으로 연장되는 제 2 부분들(P2)을 포함할 수 있다.
관통 전극 구조체들(140) 각각은 제 2 측벽 절연 패턴(142) 및 관통 도전 플러그(144)를 포함할 수 있다. 관통 도전 플러그들(144) 각각은, 평면적 관점에서, 제 1 방향(D1)으로 인접하는 제 1 분리 도전 패턴들(134a) 및 제 2 방향으로 인접하는 제 2 분리 도전 패턴들(134b) 사이에 배치될 수 있다. 관통 도전 플러그(144)의 최대 폭은 픽셀 분리 구조체(130)의 폭과 실질적으로 동일하거나 작을 수 있다. 이러한 경우, 각 픽셀 영역(PR)의 수광 면적이 증가될 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 9의 I-I' 선을 따라 자른 단면을 나타낸다. 도 9 및 도 10에 도시된 실시예들에서, 도 4, 도 5a, 도 5b, 및 도 5c에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 9 및 도 10을 참조하면, 픽셀 영역들(PR) 각각은 픽셀 분리 구조체(130) 및 관통 전극 구조체들(140)에 의해 정의될 수 있다. 픽셀 분리 구조체(130)는 제 1 측벽 절연 패턴(132) 및 분리 도전 패턴들(134a, 134b)을 포함할 수 있다. 픽셀 분리 구조체(130)는 제 1 방향(D1)으로 연장되는 제 1 부분들(P1) 및 제 2 방향(D2)으로 연장되는 제 2 부분들(P2)을 포함할 수 있다. 일 예에서, 픽셀 분리 구조체(130)의 제 1 부분들(P1)과 제 2 부분들(P2)은 서로 연결될 수 있다. 제 1 방향(D1)으로 연장되는 제 1 분리 도전 패턴들(134a)과 제 2 방향(D2)으로 연장되는 제 2 분리 도전 패턴들(134b)은 서로 연결될 수 있다.
관통 전극 구조체들(140) 각각은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 인접하는 2개의 픽셀 영역들(PR) 사이에 위치할 수 있다. 관통 전극 구조체들(140)은 수직적 관점에서 픽셀 분리 구조체(130)의 제 1 부분들(P1)을 관통할 수 있으며, 평면적 관점에서 제 1 부분들(P1)과 연결될 수 있다. 이와 달리, 관통 전극 구조체들(140)은 수직적 관점에서 픽셀 분리 구조체(140)의 제 2 부분들(P2)을 관통할 수 있으며, 평면적 관점에서 제 2 부분들(P2)과 연결될 수 있다.
관통 전극 구조체들(140) 각각은 제 2 측벽 절연 패턴(142) 및 관통 도전 플러그(144)를 포함할 수 있다. 제 2 측벽 절연 패턴(142)의 일 부분들은 제 1 분리 도전 패턴들(134a) 및 제 1 측벽 절연 패턴(132)과 접촉할 수 있다.
<제조 방법>
도 11a 내지 도 17a는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 평면도들이다. 도 11b 내지 도 17b, 도 18, 및 도 19는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 평면도들로서, 도 11b 내지 도 17b는 도 11a 내지 도 17a의 I-I' 선을 따라 자른 단면들이다.
도 11c 내지 도 17c 및 도 11d 내지 도 17d는 본 발명의 다양한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 평면도들이다.
도 11a 및 도 11b를 참조하면, 제 1 도전형(예를 들어, p형)의 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 가질 수 있다. 반도체 기판(100)은 제 1 도전형 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이와 달리, 반도체 기판(100)은 제 1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다.
반도체 기판(100) 내에 광전 변환 영역들(110) 및 웰 불순물 영역들(120)이 형성될 수 있다. 광전 변환 영역들(110)을 형성하는 것은, 반도체 기판(100)의 제 1 면(10a) 상에 픽셀 영역들(PR)에 대응하는 개구부들을 갖는 마스크(미도시)를 형성하는 것 및 마스크를 이용하여 기판 내에 제 1 도전형과 다른 제 2 도전형(예를 들어, n형)의 불순물을 도핑하는 것을 포함할 수 있다. 웰 불순물 영역들(120)을 형성하는 것은 마스크를 이용하여 제 1 도전형의 불순물을 도핑하는 것을 포함할 수 있다. 광전 변환 영역들(110) 및 웰 불순물 영역들(120)이 형성된 후에, 마스크는 제거될 수 있다. 광전 변환 영역들(110)은 기판의 제 1 면(10a)으로부터 깊게 형성될 수 있고, 웰 불순물 영역들(120)은 기판의 제 1 면(10a)에 인접하게 형성될 수 있다.
각 픽셀 영역(PR)의 웰 불순물 영역(120) 내에 활성부를 정의하는 소자 분리막(105)이 형성될 수 있다. 소자 분리막은 반도체 기판(100)의 제 1 면(10a)을 패터닝하여 얕은 트렌치를 형성하고, 얕은 트렌치 내에 절연 물질을 증착함으로써 형성될 수 있다. 소자 분리막(105)은 반도체 기판(100)의 제 1 면(10a)에 인접하며, 소자 분리막(105)의 바닥면이 웰 불순물 영역(120) 내에 위치할 수 있다.
광전 변환 영역들(110)을 형성하기 전 또는 후에, 반도체 기판(100)에 픽셀 영역들(PR)을 정의하는 깊은 트렌치(101)가 형성될 수 있다. 깊은 트렌치(101)는 반도체 기판(100)의 제 1 면(10a)을 패터닝하여 형성될 수 있다. 복수 개의 픽셀 영역들(PR)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
상세하게, 반도체 기판(100)의 제 1 면(10a) 상에 마스크 패턴(MP)을 형성하고, 마스크 패턴(MP)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각함으로써 깊은 트렌치(101)가 형성될 수 있다. 마스크 패턴(MP)은 실리콘 질화막 또는 실리콘 산화 질화막을 포함할 수 있다.
깊은 트렌치(101)는 반도체 기판(100)의 제 1 면(10a)에서 제 2 면(10b)으로 연장되어 반도체 기판(100)의 측벽을 노출시킬 수 있다. 이방성 식각 공정을 수행하여 깊은 트렌치(101)를 형성함에 따라, 깊은 트렌치(101)의 폭은 반도체 기판(100)의 제 1 면(10a)에서 제 2 면(10b)으로 갈수록 점차 감소할 수 있다. 즉, 깊은 트렌치(101)는 경사진 측벽을 가질 수 있다.
실시예들에서, 깊은 트렌치(101)는 제 1 방향(D1)으로 연장되는 제 1 영역들(101a), 제 2 방향(D2)으로 연장되며 제 1 영역들(101a)과 교차하는 제 2 영역들(101b), 및 제 1 및 제 2 연결 영역들(101a, 101b)에 연결된 연결 영역들(101c)을 포함할 수 있다. 깊은 트렌치(101)는 제 1 영역들(101a) 및 제 2 영역들(101b)에서 제 1 폭(W1)을 가질 수 있으며, 연결 영역들(101c)에서 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다.
도 11a 및 도 11c에 도시된 실시예에 따르면, 연결 영역들(101c) 각각은 서로 인접하는 4개의 픽셀 영역들(PR) 사이에 위치할 수 있다. 이와 달리, 도 11d에 도시된 실시예에 따르면, 연결 영역들(101c) 각각은 서로 인접하는 2개의 픽셀 영역들(PR) 사이에 위치할 수 있다. 다시 말해, 연결 영역들(101c) 각각은 제 2 영역들(101b)과 이격되어 제 1 영역들(101a)과 연결될 수 있다. 이와 달리 연결 영역들(101c) 각각은 제 1 영역들(101a)과 이격되어 제 2 영역들(101b)과 연결될 수 있다.
도 12a, 도 12b, 도 12c, 및 도 12d를 참조하면, 깊은 트렌치(101)의 내벽을 컨포말하게 덮는 제 1 측벽 절연막(131)이 형성될 수 있다. 제 1 측벽 절연막(131)은 깊은 트렌치(101)가 형성된 반도체 기판(100) 전면에 절연 물질을 균일한 두께로 증착하여 형성될 수 있다. 제 1 측벽 절연막(131)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 13a, 도 13b, 도 13c, 및 도 13d를 참조하면, 제 1 측벽 절연막(131)이 형성된 깊은 트렌치(101) 내에 분리 도전막(133)이 형성될 수 있다. 분리 도전막(133)은 불순물이 언도우프된 폴리실리콘막, 제 1 도전형의 불순물이 도우프된 폴리실리콘막, 또는 금속막을 포함할 수 있다.
분리 도전막(133)은 증착 공정을 이용하여 형성될 수 있으며, 깊은 트렌치(101)의 제 1 영역들(101a) 및 제 2 영역들(101b)을 완전히 채울 수 있다. 증착 공정으로 수행하여 분리 도전막(133)을 형성함에 따라, 분리 도전막(133)은 연결 영역들(101c)의 일부를 채울 수 있으며, 연결 영역들(101c)에서 갭 영역들(133G)을 가질 수 있다.
도 14a, 도 14b, 도 14c, 및 도 14d를 참조하면, 분리 도전막(133)에 대한 등방성 식각 공정을 수행함으로써, 분리 도전 패턴들(134a, 134b)이 형성될 수 있다. 분리 도전막(133)에 대한 등방성 식각 공정은, 분리 도전막(133)에 형성된 갭 영역들로 습식 식각액을 제공하여 분리 도전막(133)을 습식 식각하는 것을 포함할 수 있다. 분리 도전막(133)이 폴리실리콘막을 포함하는 경우, 예를 들어, 불산(HF), 질산(HNO3) 및 초산(CH3COOH)의 혼합 용액을 이용하여 분리 도전막(133)을 습식 식각할 수 있다.
분리 도전막(133)에 대한 등방성 식각 공정을 수행함에 따라 연결 영역들(101c)에서 분리 도전막(133)의 일부분들이 제거되어 분리 도전 패턴들(134a, 134b)이 형성될 수 있다. 분리 도전막(133)에 대한 등방성 식각 공정시, 제 1 측벽 절연막(131)이 식각 정지막으로 사용될 수 있다. 즉, 분리 도전 패턴들(134a, 134b)을 형성함에 따라 연결 영역들(101c)에서 제 1 측벽 절연막(131)의 일부분들이 노출될 수 있다.
분리 도전 패턴들(134a, 134b)은 깊은 트렌치(101)의 제 1 영역들(101a) 내에 형성된 제 1 분리 도전 패턴들(134a) 및 깊은 트렌치(101)의 제 2 영역들(101b) 내에 형성된 제 2 분리 도전 패턴들(134b)을 포함할 수 있다.
도 14a, 도 14b, 도 14c에 도시된 실시예에 따르면, 제 1 분리 도전 패턴들(134a)의 측벽들 및 제 2 분리 도전 패턴들(134b)의 측벽들은 연결 영역(101c)에 노출될 수 있다. 제 1 분리 도전 패턴들(134a)은 제 2 분리 도전 패턴들(134b)과 이격될 수 있다. 한편, 도 14d에 도시된 실시예에 따르면, 제 1 분리 도전 패턴들(134a)의 측벽들이 연결 영역(101c)에 노출될 수 있으며, 제 1 분리 도전 패턴들(134a) 및 제 2 분리 도전 패턴들(134b)은 서로 연결될 수 있다.
도 15a, 도 15b, 도 15c, 및 도 15d를 참조하면, 연결 영역들(101c)에서 분리 도전 패턴들(134a, 134b)의 측벽들을 덮는 제 2 측벽 절연 패턴(142)이 형성될 수 있다.
제 2 측벽 절연 패턴(142)은 분리 도전 패턴들(134a, 134b)이 형성된 깊은 트렌치(101) 내에 제 2 측벽 절연막을 균일한 두께로 증착한 후, 제 2 측벽 절연막을 이방성 식각 또는 에치백(etch-back)하여 형성될 수 있다. 제 2 측벽 절연 패턴(142)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제 2 측벽 절연 패턴(142)은 제 1 및 제 2 분리 도전 패턴들(134a, 134b) 및 제 1 측벽 절연막(131)과 직접 접촉할 수 있다. 제 2 측벽 절연 패턴(142)은 연결 영역들(101c)에서 반도체 기판(100) 일부를 노출시키는 관통 영역들(142T)을 정의할 수 있다. 관통 영역들(142T)의 직경은 제 2 측벽 절연 패턴(142)의 두께에 따라 달라질 수 있다.
도 15a 및 도 15b에 도시된 실시예에서, 제 2 측벽 절연 패턴(142)의 두께는 제 1 측벽 절연막(131)의 두께보다 클 수 있다. 이와 달리, 도 15c 및 도 15d에 도시된 실시예에서, 제 2 측벽 절연 패턴(142)의 두께는 제 1 측벽 절연막(131)의 두께와 실질적으로 동일할 수 있다.
도 16a, 도 16b, 도 16c, 및 도 16d를 참조하면, 제 2 측벽 절연 패턴(142)에 의해 정의된 관통 영역들(142T) 내에 관통 도전 플러그들(144)이 형성될 수 있다. 관통 도전 플러그들(144)은 제 2 측벽 절연 패턴(142)과 직접 접촉할 수 있다. 다시 말해, 제 2 측벽 절연 패턴(142)이 각 관통 도전 플러그(144)의 측벽을 둘러쌀 수 있다.
관통 도전 플러그들(144)은 서로 이격되어 2차원적으로 배열될 수 있으며, 제 1 측벽 절연막(131) 및 제 2 측벽 절연 패턴(142)에 의해 분리 도전 패턴들(134a, 134b) 및 반도체 기판(100)의 측벽과 이격될 수 있다. 분리 도전 패턴들(134a, 134b)과 관통 도전 플러그들(144) 사이에 제 2 측벽 절연 패턴(142)이 배치되며, 반도체 기판(100)의 측벽과 관통 도전 플러그들(144) 사이에 제 1 측벽 절연막(131) 및 제 2 측벽 절연 패턴(142)이 배치될 수 있다.
관통 도전 플러그들(144)은 제 2 측벽 절연 패턴(142)이 형성된 깊은 트렌치(101)를 채우도록 매립 도전막을 증착한 후, 평탄화 공정을 수행하여 형성될 수 있다. 관통 도전 플러그들(144)을 형성하는 평탄화 공정 전에 마스크 패턴(MP)이 제거되어 반도체 기판(100)의 제 1 면(10a)이 노출될 수 있다. 평탄화 공정에 의해 관통 도전 플러그들(144)의 상면들 및 분리 도전 패턴들(134a, 134b)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다.
관통 도전 플러그들(144)은 분리 도전 패턴들(134a, 134b)과 다른 도전 물질을 포함할 수 있다. 관통 도전 플러그들(144)은 예를 들어, 제 2 도전형의 불순물이 도우프된 폴리실리콘막 또는 금속막을 포함할 수 있다.
도 17a, 도 17b, 도 17c, 및 도 17d를 참조하면, 반도체 기판(100)의 제 1 면(10a) 상에 리드아웃 회로들을 구성하는 MOS 트랜지스터들이 형성될 수 있다.
상세하게, 제 1 및 제 2 트랜스퍼 게이트 전극들(TGE1, TGE2)을 형성하는 것은, 반도체 기판(100)의 제 1 면(10a)을 패터닝하여 픽셀 영역들(PR) 각각에 게이트 리세스 영역을 형성하는 것, 게이트 리세스 영역 내벽 및 반도체 기판(100)의 제 1 면(10a)을 컨포말하게 덮는 게이트 절연막을 형성하는 것, 게이트 리세스 영역을 채우는 게이트 도전막을 형성하는 것, 및 게이트 도전막을 패터닝하는 것을 포함할 수 있다. 제 1 트랜스퍼 게이트 전극들(TGE1)은 반도체 기판(100)의 제 1 면에 내에 삽입된 구조를 가질 수 있으며, 제 1 트랜스퍼 게이트 전극(TGE1)의 바닥면이 반도체 기판(100)의 제 1 면(10a)보다 낮은 레벨에 위치할 수 있다. 제 2 트랜스퍼 게이트 전극(TGE2)는 제 1 트랜스퍼 게이트 전극(TGE1)과 이격되어 반도체 기판(100)의 제 1 면(10a) 상에 배치될 수 있다.
플로팅 확산 영역(FD) 및 전하 저장 불순물 영역(SD)이 제 1 및 제 2 트랜스퍼 게이트 전극들(TGE1, TGE2) 일측에서 웰 불순물 영역(120) 내에 형성될 수 있다. 플로팅 확산 영역(FD) 및 전하 저장 불순물 영역(SD)은 제 2 도전형의 불순물들을 이온주입하여 형성될 수 있다.
이어서, 반도체 기판(100)의 제 1 면(10a) 상에 하부 절연막들(211, 213), 하부 콘택 플러그들(BCP1, BCP2, BCP3), 연결 배선들(ICL), 및 배선들(CL) 형성될 수 있다.
하부 절연막들(211, 213)은 제 1 및 제 2 트랜스퍼 게이트 전극들(TGE1, TGE2) 및 리드아웃 회로들을 구성하는 MOS 트랜지스터들의 게이트들을 덮을 수 있다. 하부 절연막(211)은 분리 도전 패턴들(134a, 134b) 및 관통 도전 플러그들(144)의 표면들을 덮을 수 있다.
하부 절연막들(211, 213)은 갭 필(gap fill) 특성이 우수한 물질로 형성되며, 상부가 평탄화될 수 있다. 하부 절연막들(211, 213)은, 예를 들어, HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등을 포함할 수 있다.
하부 콘택 플러그들(BCP1, BCP2, BCP3)은 제 1 하부 절연막(211)을 패터닝하여 불순물 영역들을 노출시키는 콘택 홀들을 형성한 후, 콘택 홀들 내에 도전 물질을 매립하여 형성될 수 있다. 일 부 실시예들에서, 하부 콘택 플러그들(BCP1, BCP2, BCP3)과 불순물 영역들(FD, SD) 사이에 실리사이드막이 형성될 수도 있다. 실시예들에서, 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 플로팅 확산 영역(FD)에 연결되는 제 1 하부 콘택 플러그(BCP1), 전하 저장 불순물 영역(SD)에 연결되는 제 2 하부 콘택 플러그(BCP2), 및 관통 도전 플러그(144)에 연결되는 제 3 하부 콘택 플러그(BCP3)를 포함할 수 있다.
하부 콘택 플러그들(BCP1, BCP2, BCP3)을 형성한 후, 제 1 하부 절연막(211) 상에 연결 배선들(ICL) 및 배선들(CL)이 형성될 수 있다. 연결 배선들(ICL) 및 배선들(CL)은, 제 1 하부 절연막(211) 상에 도전막을 증착한 후 패터닝하여 형성될 수 있다.
하부 콘택 플러그들(BCP1, BCP2, BCP3), (BCP1, BCP2, BCP3)은, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(WN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
도 18을 참조하면, 반도체 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 반도체 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 반도체 기판(100)의 제 2 면(10b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 및 등방성 식각하는 것을 포함한다. 반도체 기판(100)을 박막화하기 위해 반도체 기판(100)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 반도체 기판(100)의 일부가 제거될 수 있으며, 이어서, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 반도체 기판(100)의 표면 결함들이 제거될 수 있다.
실시예들에서, 반도체 기판(100)의 제 2 면(10b)에 대한 박막화 공정을 수행함에 따라 분리 도전 패턴들(134a, 134b) 및 관통 도전 플러그들(144)의 표면들이 노출될 수 있다. 반도체 기판(100)의 박막화 공정에 의해 깊은 트렌치(101)의 바닥면에서 제 1 측벽 절연막(131)이 제거되어 제 1 측벽 절연 패턴(132)이 형성될 수 있다. 분리 도전 패턴들(134a, 134b) 및 관통 도전 플러그들(144)의 표면들은 반도체 기판(100)의 제 2 면(10b)과 실질적으로 동일한 레벨에 위치할 수 있다.
도 19를 참조하면, 반도체 기판(100)의 제 2 면(10b) 상에 버퍼 절연막(221)이 형성될 수 있다. 버퍼 절연막(221)은 분리 도전 패턴들(134a, 134b) 및 관통 도전 플러그들(144)의 표면들을 덮을 수 있다. 버퍼 절연막(221)은 알루미늄 산화물 및/또는 하프늄 산화물과 같은 금속 산화물을 증착하여 형성될 수 있다.
버퍼 절연막(221) 상에 각 픽셀 영역들(PR)에 대응하여 컬러 필터들(CF)이 형성될 수 있다. 컬러 필터들(CF)은 청색 컬러 필터들 및 적색 컬러 필터들을 포함할 수 있다. 제 1 상부 절연막(223)이 버퍼 절연막(221) 상에서 제 1 및 제 2 컬러 필터들(CF)을 덮을 수 있다.
제 1 상부 절연막(223)을 패터닝하여 관통 도전 플러그들(144)을 노출시키는 콘택 홀들이 형성될 수 있으며, 콘택 홀들 내에 상부 콘택 플러그들(TCP)이 형성될 수 있다.
이어서, 도 4, 도 5a, 도 5b, 및 도 5c에 도시된 바와 같이, 상부 콘택 플러그들(TCP)을 형성한 후, 픽셀 영역들(PR)의 제 1 상부 절연막(223) 상에 하부 전극들(BE)이 형성될 수 있다. 하부 전극들(BE)은 제 1 상부 절연막(223) 상에 투명 도전막을 증착한 후, 패터닝하여 형성될 수 있다. 평면적 관점에서, 하부 전극들(BE)은 픽셀 영역들(PR)에 각각 대응되도록 형성될 수 있다. 하부 전극들(BE) 각각은 상부 콘택 플러그들(TCP) 중에서 대응하는 하나에 연결될 수 있다.
이어서, 하부 전극들(BE) 상에 유기 광전 변환층(OPL), 상부 전극(TE) 및 제 2 상부 절연막(225)이 차례로 형성될 수 있다.
유기 광전 변환층(OPL) 및 상부 전극(TE)은, 평면적 관점에서, 복수 개의 광전 변환 영역들(110)과 중첩될 수 있다. 유기 광전 변환층(OPL)은 특정 파장 대역의 광만을 선택적으로 흡수하여 광전 변환을 일으킬 수 있는 유기 물질을 포함할 수 있다. 상부 전극(TE)은 유기 광전 변환층(OPL) 상에 투명 도전막을 증착하여 형성될 수 있다.
제 2 상부 절연막(225) 상에 픽셀 영역들(PR)에 대응하여 마이크로 렌즈들(ML)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판;
    상기 반도체 기판 내에 제공된 광전 변환 영역;
    상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 상기 광전 변환 영역을 둘러싸는 픽셀 분리 구조체;
    상기 반도체 기판의 상기 제 1 면 상에 배치된 유기 광전 변환 소자;
    상기 픽셀 분리 구조체의 일부분을 관통하며, 상기 유기 광전 변환 소자와 연결되는 관통 전극 구조체를 포함하되,
    상기 픽셀 분리 구조체는 분리 도전 패턴 및 상기 분리 도전 패턴과 상기 반도체 기판 사이에서 상기 관통 전극 구조체의 측벽과 상기 반도체 기판 사이로 연속적으로 연장되는 제 1 측벽 절연 패턴을 포함하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 픽셀 분리 구조체는 제 1 폭을 가지며, 상기 관통 전극 구조체는 상기 제 1 폭보다 큰 제 2 폭을 갖는 이미지 센서.
  3. 제 1 항에 있어서,
    상기 픽셀 분리 구조체는 제 1 방향으로 연장되며 제 2 방향으로 이격되는 제 1 부분들 및 상기 제 2 방향으로 연장되며 상기 제 1 방향으로 이격되는 제 2 부분들을 포함하되,
    상기 광전 변환 영역은, 평면적 관점에서, 한 쌍의 상기 제 1 부분들 사이 및 한 쌍의 상기 제 2 부분들 사이에 배치되는 이미지 센서.
  4. 제 1 항에 있어서,
    상기 분리 도전 패턴은 제 1 방향으로 연장되는 제 1 분리 도전 패턴들 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 분리 도전 패턴들을 포함하되,
    상기 제 1 측벽 절연 패턴은 상기 제 1 방향 및 상기 제 2 방향으로 연장되는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 관통 전극 구조체는 상기 제 1 방향으로 상기 제 1 분리 도전 패턴들과 접촉하고 상기 제 2 방향으로 상기 제 2 분리 도전 패턴들과 접촉하는 이미지 센서.
  6. 제 4 항에 있어서,
    상기 관통 전극 구조체는 상기 제 1 방향으로 상기 제 1 분리 도전 패턴들과 연결되며, 상기 제 2 분리 도전 패턴들과 이격되는 이미지 센서.
  7. 제 1 항에 있어서,
    상기 관통 전극 구조체는 관통 도전 플러그 및 상기 관통 도전 플러그의 측벽을 둘러싸는 제 2 측벽 절연 패턴을 포함하는 이미지 센서.
  8. 제 7 항에 있어서,
    상기 제 2 측벽 절연 패턴은 상기 분리 도전 패턴 및 상기 제 1 측벽 절연 패턴과 접촉하는 이미지 센서.
  9. 제 7 항에 있어서,
    상기 관통 도전 플러그는 상기 분리 도전 패턴과 다른 도전 물질을 포함하는 이미지 센서.
  10. 제 7 항에 있어서,
    상기 제 2 측벽 절연 패턴의 두께는 상기 제 1 측벽 절연 패턴의 두께와 다른 이미지 센서.
  11. 제 7 항에 있어서,
    상기 관통 도전 플러그의 폭은 상기 분리 도전 패턴의 폭보다 큰 이미지 센서.
  12. 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판;
    상기 반도체 기판 내에 제공되며, 평면적 관점에서, 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배치된 광전 변환 영역들;
    상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 상기 광전 변환 영역들 각각을 둘러싸는 픽셀 분리 구조체;
    상기 반도체 기판의 상기 제 1 면 상에 배치된 유기 광전 변환 소자; 및
    상기 반도체 기판을 관통하며, 상기 유기 광전 변환 소자와 연결되는 관통 전극 구조체를 포함하되,
    상기 관통 전극 구조체의 외측벽은 상기 픽셀 분리 구조체와 연결되는 이미지 센서.
  13. 제 12 항에 있어서,
    상기 픽셀 분리 구조체는 제 1 폭을 가지며, 상기 관통 전극 구조체는 상기 제 1 폭보다 큰 제 2 폭을 갖는 이미지 센서.
  14. 제 12 항에 있어서,
    상기 픽셀 분리 구조체는 제 1 방향으로 연장되며 제 2 방향으로 이격된 제 1 부분들 및 상기 제 2 방향으로 연장되며 상기 제 1 방향으로 이격된 제 2 부분들을 포함하되,
    상기 관전 변환 영역들 각각은 평면적 관점에서, 한 쌍의 상기 제 1 부분들 사이 및 한 쌍의 상기 제 2 부분들 사이에 배치되는 이미지 센서.
  15. 제 12 항에 있어서,
    상기 픽셀 분리 구조체는 분리 도전 패턴 및 상기 분리 도전 패턴과 상기 반도체 기판 사이에 배치된 제 1 측벽 절연 패턴을 포함하되,
    상기 관통 전극 구조체는 상기 분리 도전 패턴의 일 부분을 관통하는 이미지 센서.
  16. 제 15 항에 있어서,
    상기 분리 도전 패턴은 제 1 방향으로 연장되는 제 1 분리 도전 패턴들 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 분리 도전 패턴들을 포함하되,
    상기 관통 전극 구조체는 상기 제 1 방향으로 이격된 상기 제 1 분리 도전 패턴들 사이, 그리고 상기 제 2 방향으로 이격된 상기 제 2 분리 도전 패턴들 사이에 배치되는 이미지 센서.
  17. 제 15 항에 있어서,
    상기 분리 도전 패턴은 불순물이 언도우프되거나 제 1 도전형의 불순물이 도우프된 폴리실리콘막을 포함하는 이미지 센서.
  18. 제 15 항에 있어서,
    상기 관통 전극 구조체는 관통 도전 플러그 및 상기 관통 도전 플러그를 둘러싸는 제 2 측벽 절연 패턴을 포함하되,
    상기 제 2 측벽 절연 패턴의 일 부분은 상기 관통 도전 플러그와 상기 분리 도전 패턴 사이에 배치되는 이미지 센서.
  19. 제 15 항에 있어서,
    상기 관통 전극 구조체는 관통 도전 플러그 및 상기 관통 도전 플러그를 둘러싸는 제 2 측벽 절연 패턴을 포함하되,
    상기 제 2 측벽 절연 패턴은 상기 분리 도전 패턴의 일부 및 상기 제 1 측벽 절연 패턴의 일부를 덮는 이미지 센서.
  20. 제 19 항에 있어서,
    상기 관통 도전 플러그는 상기 분리 도전 패턴과 다른 도전 물질을 포함하는 이미지 센서.

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