KR20120036263A - 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기 - Google Patents

고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기 Download PDF

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Abstract

고체 촬상 장치는 기판과, 기판을 관통하는 관통구멍과, 관통구멍에 형성되는 종형 게이트 전극과, 전하 고정막을 구비한다. 기판에는, 수광량에 응한 신호 전하를 생성하는 광전 변환부가 형성되어 있다. 관통구멍은, 기판의 표면부터 이면측에 관통하여 형성되어 있다. 종형 게이트 전극은, 광전 변환부에서 생성된 신호 전하를 전하 판독부에 판독하는 것이고, 관통구멍 내에 게이트 절연막을 통하여 형성되어 있다. 전하 고정막은, 기판의 이면측을 피복함과 함께, 기판 이면측의 관통구멍의 내주면의 일부를 피복하도록 형성되어 있고, 부(負)의 고정 전하를 갖는 막으로 구성되어 있다.

Description

고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기{SOLID-STATE IMAGING DEVICE, METHOD OF MANUFACTURING SOLID-STATE IMAGING DEVICE, AND ELECTRONIC APPARATUS}
본 발명은, 이면 조사형의 고체 촬상 장치에 관한 것으로, 또한, 그 제조 방법, 및 그 고체 촬상 장치를 이용한 전자 기기에 관한 것이다.
종래, 디지털 카메라나 비디오 카메라에 사용되는 고체 촬상 장치로서, CCD형의 고체 촬상 장치나 CMOS형의 고체 촬상 장치가 알려져 있다. 이들의 고체 촬상 장치에서는, 2차원 매트릭스형상으로 복수개 형성된 화소마다 수광부가 형성되어 있고, 이 수광부에서는, 수광량에 응하여 신호 전하가 생성된다. 그리고, 수광부에서 생성된 신호 전하가 전송되고 증폭됨에 의해 화상 신호가 얻어진다.
종래의 일반적인 고체 촬상 장치는, 기판 표면상에 전극이나 배선을 형성하고, 그 상방으로부터 광을 조사시키는 표면형의 고체 촬상 장치이다. 예를 들면, 표면형의 CMOS형 고체 촬상 장치에서는, 각 화소의 수광부를 구성하는 포토 다이오드(PD)가 실리콘 기판 내에 형성되고, 실리콘 기판상에 층간 절연막을 통하여 다수의 배선층이 마련된다. 그리고, 배선층보다도 상층에 컬러 필터 및 온 칩 렌즈가 마련된 구성이 된다. 이와 같은 표면형의 고체 촬상 장치에서는, 광은, 온 칩 렌즈로부터 컬러 필터, 및 배선층을 통과하고 수광부의 포토 다이오드에 입사한다.
그런데, 고체 촬상 장치의 미세화가 진행됨에 따라, 배선의 피치가 좁아짐과 함께 배선층의 다층화가 진행되기 때문에, 표면형의 고체 촬상 장치에서는 온 칩 렌즈와 실리콘 기판에 형성된 수광부의 거리가 넓어진다는 문제가 있다. 배선층의 다층화가 진행되면, 비스듬하게 입사한 광의 일부는, 배선층에 차단되어 실리콘 기판의 수광부에 도달하기 어려워지고, 셰이딩 등의 현상도 발생해 버린다.
그래서, 근래, 기판상의 배선층이 형성된 측과는 반대측으로부터 광을 조사하는, 이면 조사형의 고체 촬상 장치가 제안되어 있다(특허 문헌 1 참조). 이면 조사형의 고체 촬상 장치에서는, 광조사측에 배선층이나 회로 소자 등이 구성되지 않기 때문에, 기판에 형성된 수광부의 실효 개구율을 100%로 하는 것도 가능하게 되는 외에, 입사광이 배선층 등에 반사되는 일 없이 수광부에 입사된다. 이 때문에, 이면 조사형의 고체 촬상 장치에서는, 감도의 대폭적인 향상과 셰이딩레스의 실현에 큰 기대가 모아진다.
이면 조사형의 고체 촬상 장치에서, 기본 성능인 다이내믹 레인지를 향상시키는데에는, 포토 다이오드에 광전 변환된 전하의 최대 축적량(포화 전하량 : Qs)을 향상시키면 좋고, 포토 다이오드의 영역을 기판의 깊이 방향으로 넓히면 좋다. 그러나, 수광면 근처에까지 포토 다이오드를 확장하면, 출력 단자와의 거리가 길어지기 때문에, 포토 다이오드에 축적된 신호 전하를 완전하게 전송하는 것이 곤란해지고, 잔상이 발생하는 원인이 된다. 이 개선책으로서, 포토 다이오드에 달하는 판독 전극(트렌치형 전극)을 갖는 종형 트랜지스터를 적용한 고체 촬상 장치가 제안되어 있다(특허 문헌 2, 특허 문헌 3 참조).
도 19에, 종래의 종형 트랜지스터를 적용한 고체 촬상 장치(100)의 개략 단면 구성도를 도시한다. 도 19에 도시하는 바와 같이, 기판(101)의 깊이 방향으로 2층의 포토 다이오드(PD1, PD2)가 형성되어 있다. 그리고, 각 포토 다이오드(PD1, PD2)에 접하는 깊이까지 종형 게이트 전극(103, 104)이 형성되어 있다. 이 종형 게이트 전극(103, 104)은, 기판(101)의 소망하는 깊이 방향으로 형성된 트렌치부에, 게이트 절연막(102)을 통하여 전극 재료를 매입함으로써 형성되어 있다. 그리고, 각 종형 게이트 전극(103, 104)의 인접하는 영역에는, 플로팅 디퓨전부(FD1, FD2)가 형성되어 있다.
도 19의 고체 촬상 장치(100)에서는, 종형 게이트 전극(103, 104)에 소망하는 전압을 인가함에 의해, 포토 다이오드(PD1, PD2)에 축적된 신호 전하가 각각의 플로팅 디퓨전부(FD1, FD2)에 전송된다. 이와 같은 구성에서는, 기판(101)에 형성하는 트렌치부의 깊이를 바꿈으로써, 다른 깊이에 형성되는 포토 다이오드(PD1, PD2)에 축적된 신호 전하의 전송이 가능한 구성으로 할 수 있다. 그러나, 트렌치부의 깊이를 동일 기판 내에서 바꾸는 구성은, 1회의 리소그래피 공정과 드라이 에칭 공정으로는 형성할 수가 없기 때문에, 종형 게이트 전극(103, 104)의 형성 공정을 복수회 반복할 필요가 있다. 이 때문에, 트렌치부의 깊이 편차나, 포토 다이오드 형성에서의 이온 주입의 확산 편차 등의 프로세스 편차를 고려하면서, 광전 변환된 신호 전하를 전송 가능한 상태가 되도록 화소 설계를 행하는 것은 현실적이 아니다.
그래서, 기판을 관통하는 종형 게이트 전극으로 구성되는 종형 트랜지스터를 적용함으로써, 프로세스 편차를 지우는 것이 고려되어 있다(특허 문헌 4 참조).
도 20에, 기판을 관통하는 종형 게이트 전극을 갖는 고체 촬상 장치(105)의 개략 단면 구성도를 도시한다. 도 20에 도시하는 바와 같이, 고체 촬상 장치(105)에서는, 기판(106)의 수평면에 대해 종방향으로 관통하는 종형 게이트 전극(108)을 갖는다. 이 종형 게이트 전극(108)은, 기판(106)을 관통하는 관통구멍을 형성하고, 게이트 절연막(107)을 통하여 전극 재료를 매입함에 의해 형성되어 있다. 도 20의 고체 촬상 장치(107)에서는, 기판(106)의 깊이 방향으로 깊은 위치에 형성된 포토 다이오드(PD)의 신호 전하를, 기판(106)의 광 입사측과는 반대측에 형성된 플로팅 디퓨전부(FD)에서 판독할 수 있다.
그러나, 도 20에 도시하는 바와 같은 기판(106)을 관통하는 종형 게이트 전극(108)을 형성하는 경우, 기판(106)의 표면측부터 이면측으로 관통하는 관통구멍의 가공시에 있어서, 에천트의 되튀김 등에 의해 기판(106)이 깊은 측에서 데미지가 생긴다. 그러면, 기판(106)의 이면측에서는, 관통구멍 단부의 내주면부터 기판 이면측에 계속된 코너부(파선(a)으로 둘러싸는 영역)에 캐리어가 발생하고, 광전 변환에 의해 생성되는 캐리어(신호)에 혼합함으로써 노이즈가 발생하고, 이른바 백점(白点)이 증가한다는 문제가 있다.
일본 특개평6-283702호 공보 일본 특개2004-281499호 공보 일본 특공표2007-531254호 공보 일본 특개2008-258316호 공보
상술한 점을 감안하여, 본 발명은, 프로세스 편차가 저감되고, 백점의 발생이 저감된 고체 촬상 장치를 제공하는 것을 목적으로 한다. 또한, 그 고체 촬상 장치를 이용한 전기 기기를 제공하는 것을 목적으로 한다.
상기 과제를 해결하고, 본 발명의 목적을 달성하기 위해, 본 발명의 고체 촬상 장치는 기판과, 기판을 관통하는 관통구멍과, 관통구멍에 형성되는 종형 게이트 전극과, 전하 고정막을 구비한다. 기판에는, 수광량에 응한 신호 전하를 생성하는 광전 변환부가 형성되어 있다. 관통구멍은, 기판의 표면부터 이면측에 관통하여 형성되어 있다. 종형 게이트 전극은, 광전 변환부에서 생성된 신호 전하를 전하 판독부에 판독하는 것이고, 관통구멍 내에 게이트 절연막을 통하여 형성되어 있다. 전하 고정막은, 기판의 이면측을 피복함과 함께, 기판 이면측의 관통구멍의 내주면의 일부를 피복하도록 형성되어 있고, 부(負)의 고정 전하를 갖는 막으로 구성되어 있다.
본 발명의 고체 촬상 장치에서는, 관통구멍 내에 종형 게이트 전극이 형성됨에 의해, 기판의 깊이 방향으로 형성된 광전 변환부중, 깊은 위치에 축적된 신호 전하를 기판의 표면측에 형성된 전하 판독부에 판독할 수 있다. 또한, 기판의 이면측 및, 기판 이면측의 관통구멍의 내주면의 일부가, 부의 고정 전하를 갖는 막으로 구성된 전하 고정막으로 피복된다. 이에 의해, 관통구멍의 형성시에, 관통구멍이 깊은 위치에서 발생한 기판의 결함에 기인하는 캐리어를 전하 고정막에 의해, 흡수할 수 있음과 함께, 기판의 이면측에 발생하는 암전류를 억제할 수 있다.
본 발명의 고체 촬상 장치의 제조 방법은, 우선, 기판의 표면부터 이면측에 걸쳐서 소망하는 깊이의 개구부를 형성한다. 다음에, 개구부에 게이트 절연막을 통하여 전극 재료를 매입함에 의해, 기판의 광전 변환부에 축적된 신호 전하를 기판의 표면측에 형성된 판독부에 판독하기 위해 종형 게이트 전극을 형성한다. 다음에, 기판 표면에, 층간 절연막을 통하여 복수층의 배선이 적층한 배선층을 형성한다. 다음에, 배선층상에 지지 기판을 접합하고, 기판을 반전한다. 다음에, 개구부가 기판의 이면측에 관통할 때까지 기판을 박육화하여 관통구멍을 형성함과 함께, 관통구멍 내에 형성된 상기 게이트 절연막을 소정의 깊이까지 제거한다. 다음에, 게이트 절연막이 제거된 관통구멍 내를 매입함과 함께, 기판의 이면 전면을 피복하는 부의 고정 전하를 갖는 전하 고정막을 형성한다.
본 발명의 고체 촬상 장치의 제조 방법에서는, 기판의 박육화에 의해, 기판에 형성된 개구부의 저부가 기판의 이면측에 관통되고, 관통구멍이 된다. 그리고, 관통 구내에 형성된 게이트 절연막이 소정의 깊이까지 제거되고, 그 제거된 부분에 부의 고정 전하를 갖는 전하 고정막이 매입된다. 이에 의해, 기판 이면측의 관통구멍 단부의 내주면이 전하 고정막에 피복되기 때문에, 개구부를 형성한 때에 개구부 저부에서 발생한 기판의 결함에 기인하여 발생한 이상 캐리어가 전하 고정막에 흡수되고, 백점의 발생이 억제된다. 또한, 기판 이면측 전면에도 전하 고정막이 형성된다. 이에 의해, 기판 계면에서 발생하는 암전류가 억제된다.
본 발명의 전자 기기는, 광학 렌즈와, 광학 렌즈에 집광된 광이 입사되는 고체 촬상 장치와, 고체 촬상 장치로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 구비한다. 또한, 고체 촬상 장치는, 기판과, 기판을 관통하는 관통구멍과, 관통구멍에 형성되는 종형 게이트 전극과, 전하 고정막을 구비한다. 기판에는, 수광량에 응한 신호 전하를 생성하는 광전 변환부가 형성되어 있다. 관통구멍은, 기판의 표면부터 이면측에 관통하여 형성되어 있다. 종형 게이트 전극은, 광전 변환부에서 생성된 신호 전하를 전하 판독부에 판독하는 것이고, 관통구멍 내에 게이트 절연막을 통하여 형성되어 있다. 전하 고정막은, 기판의 이면측을 피복함과 함께, 기판 이면측의 관통구멍의 내주면의 일부를 피복하도록 형성되어 있고, 부의 고정 전하를 갖는 막으로 구성되어 있다.
본 발명에 의하면, 포화 전하량의 향상이 도모된 이면 조사형의 고체 촬상 장치에 있어서, 프로세스 편차가 저감되고, 백점의 발생이 억제된다. 또한, 그 고체 촬상 장치를 이용함에 의해, 화질의 향상이 도모된 전자 기기를 얻을 수 있다.
도 1은 본 발명의 제 1의 실시 형태에 관한 고체 촬상 장치의 전체를 도시하는 개략 구성도.
도 2는 본 발명의 제 1의 실시 형태에 관한 고체 촬상 장치의 주요부의 개략 단면 구성도.
도 3의 A, B 및 C는 본 발명의 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(1 내지 3).
도 4의 A 및 B는 본 발명의 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(4, 5).
도 5의 A 및 B는 본 발명의 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(6, 7).
도 6의 A 및 B는 본 발명의 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(8, 9).
도 7은 본 발명의 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(10).
도 8의 A, B 및 C는 본 발명의 제 2의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(1 내지 3).
도 9의 A 및 B는 본 발명의 제 2의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(4, 5).
도 10은 본 발명의 제 2의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(6).
도 11은 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치의 주요부의 개략 단면 구성도.
도 12의 A, B 및 C는 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(1 내지 3).
도 13의 A 및 B는 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(4, 5).
도 14의 A 및 B는 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(6, 7).
도 15는 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(8).
도 16은 본 발명의 제 4의 실시 형태에 관한 고체 촬상 장치의 주요부의 개략 단면 구성도.
도 17은 본 발명의 제 5의 실시 형태에 관한 고체 촬상 장치의 주요부의 개략 단면 구성도.
도 18은 본 발명의 제 6의 실시 형태에 관한 전자 기기의 개략 구성도.
도 19는 종래의 고체 촬상 장치의 개략 단면 구성도(1).
도 20은 종래의 고체 촬상 장치의 개략 단면 구성도(2).
이하에, 본 발명의 실시 형태에 관한 고체 촬상 장치 및, 전자 기기의 한 예를, 도 1 내지 도 18을 참조하면서 설명한다. 본 발명의 실시 형태는 이하의 순서로 설명한다. 또한, 본 발명은 이하의 예로 한정되는 것이 아니다.
1. 제 1의 실시 형태 : CMOS형의 이면 조사형 고체 촬상 장치의 예
1-1. 전체 구성
1-2. 주요부의 구성
1-3. 제조 방법(벌크 기판을 이용하는 예)
2. 제 2의 실시 형태 : 이면 조사형의 CMOS 고체 촬상 장치의 제조 방법의 예(SOI 기판을 이용하는 예)
3. 제 3의 실시 형태 : 이면 조사형의 CMOS 고체 촬상 장치의 예(SOI 기판을 이용하는 예)
3-1 주요부의 단면 구성
3-2 제조 방법
4. 제 4의 실시 형태 : 이면 조사형의 CMOS 고체 촬상 장치의 예(종분광의 예)
5. 제 5의 실시 형태 : 이면 조사형의 CMOS 고체 촬상 장치의 예(종분광의 예)
6. 제 6의 실시 형태 : 전자 기기
<1.제 1의 실시 형태>
본 발명의 제 1의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태예는, 이면 조사형의 CMOS형 고체 촬상 장치를 예로 한 것이다.
[1-1 전체 구성]
우선, 주요부의 구성의 설명에 앞서서, 본 실시 형태예의 고체 촬상 장치의 전체 구성에 관해 설명한다. 도 1은, 본 실시 형태예에 관한 고체 촬상 장치의 전체를 도시하는 개략 구성도이다.
고체 촬상 장치(1)는, 도 1에 도시하는 바와 같이, 실리콘으로 이루어지는 기판(11)에, 복수의 화소(2)로 이루어지는 촬상 영역(3)과, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어 회로(8) 등을 구비하여 구성된다.
화소(2)는, 수광한 광의 광량에 응하여 신호 전하를 생성하는 포토 다이오드로 이루어지는 수광부와, 그 신호 전하를 판독하고 전송하기 위한 복수의 MOS 트랜지스터로 구성되고, 기판(11)상에, 2차원 어레이형상으로 규칙적으로 복수 배열된다.
촬상 영역(3)은, 2차원 어레이형상으로 규칙적으로 복수 배열된 화소(2)로 구성된다. 촬상 영역(3)은, 실제로 광을 수광하고 광전 변환에 의해 생성된 신호 전하를 축적할 수 있는 유효 화소 영역과, 유효 화소 영역의 주위에 형성되고 흑레벨의 기준이 되는 광학적 흑을 출력하기 위한 무효 화소 영역(이하, 옵티컬 블랙 영역)으로 구성된다.
제어 회로(8)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다. 그리고, 제어 회로(8)에서 생성된 클록 신호나 제어 신호 등은, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력된다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 촬상 영역(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 각 화소(2)의 광전 변환 소자에서 생성한 신호 전하에 의거한 화소 신호를, 수직 신호선(9)을 통하여 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들면, 화소(2)의 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열마다 옵티컬 블랙 영역(도시하지 않지만, 유효 화소 영역의 주위에 형성된다)으로부터의 신호에 의해, 노이즈 제거나 신호 증폭 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는, 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 마련되어 있다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여, 순차적으로 공급되는 화소 신호에 대해, 신호 처리를 행하여 출력한다.
[1-2 주요부의 구성]
도 2에, 본 실시 형태예의 고체 촬상 장치(1)의 주요부의 단면 구성도를 도시한다. 본 실시 형태예의 고체 촬상 장치(1)는, 포토 다이오드(PD)로 이루어지는 복수의 광전 변환부와, 종형 트랜지스터(Tra) 및 표면형 트랜지스터(Trb)를 포함하는 화소 트랜지스터가 형성된 기판(12)과, 배선층(25)과, 지지 기판(30)을 구비한다. 또한, 기판(12)의 이면측에는, 전하 고정막(17)과, 차광막(18)과, 평탄화막(19)과, 컬러 필터층(20)과, 온 칩 렌즈(21)를 구비한다.
기판(12)은, 예를 들면 제 1 도전형(본 실시 형태예에서는 n형으로 한다)의 실리콘으로 이루어지는 반도체 기판으로 구성되어 있고, 기판(12)의 소망하는 영역에는, 제 2 도전형(본 실시 형태예에서는 p형으로 한다)의 웰 영역(13)이 형성되어 있다. 기판(12)의 웰 영역(13)에는, 포토 다이오드(PD)로 이루어지는 광전 변환부와 복수의 화소 트랜지스터로 구성되는 복수의 화소가 2차원 매트릭스형상으로 형성되어 있다. 본 실시 형태예에서는, 기판(12)의 이면측이 수광면이 되고, 기판(12)의 표면측이 판독 회로를 구성하는 회로 형성면이 된다. 즉, 본 실시 형태예에서는, 기판(12)의 이면측부터 광(L)이 입사하는 구성으로 되어 있다.
광전 변환부를 구성하는 포토 다이오드(PD)는, 기판(12)의 표면측 및 이면측에 형성된 암전류를 억제하기 위한 p형 반도체 영역(15, 16)과, 그 p형 반도체 영역(15, 16)의 사이에 형성된 전하 축적 영역이 되는 n형 반도체 영역(14)으로 구성되어 있다. 암전류 억제를 위한 p형 반도체 영역(15, 16)은, 웰 영역(13)의 불순물 농도보다도 고농도로 형성되어 있다. 본 실시 형태예에서는, p형 반도체 영역(15, 16)과, 전하 축적 영역을 구성하는 n형 반도체 영역(14)과의 접합면에 형성된 pn 접합에 의해 주된 포토 다이오드(PD)가 형성되어 있다.
포토 다이오드(PD)에서는, 기판(12)에 입사한 광의 광량에 응한 신호 전하가 생성되고, 전하 축적 영역인 n형 반도체 영역(14)에 축적된다. 또한, 기판(12)의 계면에서 발생하는 암전류의 원인이 되는 전자는, p형 반도체 영역(15, 16)의 다수 캐리어인 정공에 흡수됨에 의해 암전류가 억제된다.
또한, 포토 다이오드(PD)는, 고농도의 p형 반도체 영역(35)으로 이루어지는 화소 분리 영역에 의해 둘러싸여 있다. 이에 의해, 포토 다이오드(PD)에서 생성, 축적된 신호 전하가 다른 화소에 이동하는 것을 막을 수 있다.
단위 화소를 구성하는 화소 트랜지스터는, n채널 MOS 트랜지스터로 구성되어 있고, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터의 3개의 트랜지스터, 또는, 선택 트랜지스터를 포함하는 4개의 트랜지스터로 구성된다. 이 중, 전송 트랜지스터는, 종형 트랜지스터(Tra)로 구성되고, 다른 트랜지스터는 표면형 트랜지스터(Trb)로 구성된다. 도 2에서는, 전송 트랜지스터를 구성한 종형 트랜지스터(Tra)와, 리셋 트랜지스터, 증폭 트랜지스터, 또는 선택 트랜지스터중의 어느 하나를 구성하는 표면형 트랜지스터(Trb)를 하나 도시한다.
종형 트랜지스터(Tra)는, 포토 다이오드(PD)에 인접하여 마련된 종형 게이트 전극(28)과, 그 종형 게이트 전극(28)에 인접하는 기판(12)의 이면측에 형성된, 전하 판독부가 되는 플로팅 디퓨전 영역(FD)으로 구성된다. 종형 게이트 전극(28)은, 기판(12)을 관통하도록 형성된 관통구멍(31)에 형성된 매입부(28a)와, 기판의 표면측에 비어져나와(張出) 형성된 장출부(張出部)(28b)로 구성되어 있다. 매입부(28a)는, 관통구멍(31) 내에 게이트 절연막(24)을 통하여 전극 재료가 매입됨에 의해 형성되어 있고, 기판(12)의 수평면에 대해 종방향으로 형성되어 있다. 또한, 장출부(28b)는, 매입부(28a)상에 접속되어 형성되어 있고, 기판(12) 표면에 게이트 절연막(24)을 통하여 형성되어 있다. 또한, 종형 게이트 전극(28)은, 그 매입부(28a)가, 전하 축적 영역이 되는 n형 반도체 영역(14)에 접하여 형성되어 있다. 관통구멍(31)은, 기판(12)의 수평면에 대해 수직 방향으로 관통하도록 개구되어 있고, 기판(12) 이면측의 단부에서의 관통구멍(31)의 내주면은, 후술하는 전하 고정막(17)으로 피복되어 있다. 플로팅 디퓨전 영역(FD)은, 기판(12)의 이면측에 형성되어 있고, 전하 축적 영역을 구성하는 n형 반도체 영역(14)보다도 고농도의 n형 반도체 영역에 의해 구성되어 있다.
또한, 종형 트랜지스터(Tra)에서는, 기판(12)의 포토 다이오드(PD)로부터 플로팅 디퓨전 영역(FD)에 걸쳐서, 종형 게이트 전극(28)에 따르도록 채널 형성층(22)이 형성되어 있다. 채널 형성층(22)은, 전하 축적 영역을 구성하는 n형 반도체 영역(14)보다도 고농도의 n형 반도체 영역으로 형성되어 있다. 또한, 종형 게이트 전극(28)과 채널 형성층(22) 사이의 영역에는, p형 반도체 영역(23)이 형성되어 있다. 이 p형 반도체 영역(23)은, 관통구멍(31) 계면에서 발생하는 암전류나, 백상(白傷)의 원인이 되는 전자를, p형 반도체 영역의 다수 캐리어인 홀에 재결합시켜서 소멸시키는 기능을 갖는다.
종형 트랜지스터(Tra)에서는, 종형 게이트 전극(28)에 소망하는 전압이 인가됨에 의해, 채널 형성층(22)에 채널이 형성된다. 이에 의해, 전하 축적 영역인 n형 반도체 영역(14)에 축적된 신호 전하가, 종형 게이트 전극(28)에 따라 형성된 채널을 통하여 효율적으로 플로팅 디퓨전 영역(FD)에 전송된다.
표면형 트랜지스터(Trb)는, 소스/드레인 영역(29)과, 그 소스/드레인 영역(29) 사이에 형성된 표면형 게이트 전극(32)으로 구성된다. 소스/드레인 영역(29)은, 기판(12)의 표면측에 형성된, 예를 들면, 전하 축적 영역인 n형 반도체 영역(14)보다도 고농도의 n형 반도체 영역으로 구성되어 있다. 리셋 트랜지스터, 증폭 트랜지스터, 또는 선택 트랜지스터를 구성하는 표면형 트랜지스터(Trb)는, 각각의 소스/드레인 영역(29)은, 다른 표면형 트랜지스터의 소망하는 소스/드레인 영역과 공통으로 구성되어 있다. 종형 트랜지스터(Tra)에 의해 플로팅 디퓨전 영역(FD)에 판독된 신호 전하는, 이들의 표면형 트랜지스터(Trb)를 통하여, 화소 신호가 되어, 배선층(25)에 형성된 신호 배선에 출력된다.
게이트 절연막(24)의 구성 재료로서는, 실리콘 산화막, 실리콘 질화막, 고유전체막(High-k막), 또는 부의 고정 전하를 갖는 막 등의 절연 재료를 사용할 수 있다.
고유전체막으로서는, 산화 하프늄(HfO2), 산화 탄탈(Ta2O5), 산화 지르코늄(ZrO2), 산화 프라세오디뮴(PrOx), 2산화 티탄(TiO2), 하프니아실리케이트(HfSiO), 산화 이트륨(Y2O3), 질소 첨가 하프늄알루미네이트(HfAlON) 등을 들 수 있다.
부의 고정 전하를 갖는 막으로서는, 예를 들면, 산화 하프늄(HfO2)막, 산화 알루미늄(Al2O3)막, 산화 지르코늄(ZrO2)막, 산화 탄탈(Ta2O5)막, 또는 산화 티탄(TiO2)막을 사용할 수 있다. 성막 방법으로서는, 예를 들면, 화학 기상 성장법, 스퍼터링법, 원자층 증착법 등을 들 수 있다 얻는다. 원자층 증착법을 이용하면, 성막중에 계면준위를 저감하는 SiO2막을 동시에 1㎚ 정도 형성할 수 있기 때문에 알맞다. 또한, 상기 이외의 재료로서는, 산화 란탄(La2O3), 산화 프라세오디뮴(Pr2O3), 산화 세륨(CeO2), 산화 네오디뮴(Nd2O3), 산화 프로메튬(Pm2O3) 등을 들 수 있다. 또한, 상기 재료로서는, 산화 사마륨(Sm2O3), 산화 유로퓸(Eu2O3), 산화 가돌리늄(Gd2O3), 산화 테르븀(Tb2O3), 산화 디스프로슘(Dy2O3) 등을 들 수 있다. 또한, 상기 재료로서는, 산화 홀뮴(Ho2O3), 산화 튤륨(Tm2O3), 산화 이테르븀(Yb2O3), 산화 루테튬(Lu2O3), 산화 이트륨(Y2O3) 등을 들 수 있다. 또한, 상기 부의 고정 전하를 갖는 막은, 질화 하프늄막, 질화 알루미늄막, 산질화 하프늄막 또는 산질화 알루미늄막으로 형성할 수도 있다.
또한, 부의 고정 전하를 갖는 막으로서는, 상술한 막안에, 절연성을 손상시키지 않는 범위에서, 실리콘(Si)이나 질소(N)가 첨가되어 있어도 좋다. 그 농도는, 막의 절연성이 손상되지 않는 범위에서 적절히 결정된다. 이와 같이, 실리콘(Si)이나 질소(N)가 첨가됨에 의해, 막의 내열성이나 프로세스중에서 이온 주입의 저지 능력을 올리는 것이 가능해진다.
게이트 절연막(24)으로서 고유전체막 또는 부의 고정 전하를 갖는 막을 사용하는 경우에는, 실리콘계의 절연 재료를 사용하는 경우에 비교하여, 전송 효율이 악화하지만, 공정을 단축할 수 있는 메리트가 있다. 본 실시 형태예에서는, 게이트 절연막(24)으로서 실리콘 산화막을 사용하는 예로 하여 설명한다.
종형 게이트 전극(28) 및 표면형 게이트 전극(32)의 구성 재료로서는, 폴리실리콘, 인 도프드 어모퍼스실리콘(PDAS), 또는 금속 등의 도전 재료를 사용할 수 있고, 게이트 절연막의 재료에 대응하여 선택할 수 있다. 예를 들면, 실리콘 산화막, 실리콘 질화막, 부의 고정 전하를 갖는 막을 사용한 경우에는, 폴리실리콘, PDAS 등을 사용하고, High-K막을 사용하는 경우에는, 폴리실리콘, PDAS, 금속 등을 사용한다. 또한, 폴리실리콘, PDAS의 분리 사용은, 제조 공정에 의존한다. 또한, High-K막에서도 폴리실리콘, PDAS를 사용할 수 있다, 일함수의 관계로, 높은 성능은 얻어지지 않는다.
배선층(25)은, 기판(12)의 광 입사측과는 반대측인 표면측에 형성되어 있고, 층간 절연막(26)을 통하여 복수층(도 2에서는 3층)으로 적층된 배선(1M 내지 3M)에 의해 구성되어 있다. 소망하는 배선 사이, 또는 배선(1M 내지 3M)과, 종형 트랜지스터(Tra)나 표면형 트랜지스터(Trb)로 이루어지는 화소 트랜지스터의 사이는, 콘택트부(27)에 의해 접속되어 있다. 이에 의해, 배선층(25)으로부터 각 화소의 화소 트랜지스터가 구동된다. 배선층(25)을 구성하는 배선(1M 내지 3M)의 구성 재료로서는, 예를 들면, 알루미늄(Al)이나 구리(Cu) 등의 금속재료를 사용할 수 있다. 또한, 콘택트부(27)의 구성 재료로서는, 예를 들면, 텅스텐이나 구리 등의 금속재료를 사용할 수 있다.
지지 기판(30)은, 예를 들면 실리콘 기판 등으로 구성되어 있고, 배선층(25)상에 부착되어 있다. 지지 기판(30)은, 제조 공정 도중에서 배선층(25)상에 접착되는 것이고, 기판(12)의 강도를 향상시키기 위해 마련되는 것이다.
전하 고정막(17)은, 부의 고정 전하를 갖는 재료에 의해 구성되고, 기판(12)의 광 입사측으로 된 이면 전면에 형성되어 있다. 또한, 전하 고정막(17)은, 기판(12)의 이면측에 형성됨과 함께, 기판(12)의 이면측의 관통구멍(31) 단부의 내주면을 피복하도록, 관통구멍(31) 내의 소정의 깊이까지 매입되어 형성되어 있다. 전하 고정막(17)은, 부의 고정 전하를 갖는 재료로 구성되기 때문에, 기판(12)의 이면측 및 관통구멍(31) 단부의 내주면을 포함하는 기판(12)의 코너부에서는, 홀 축적 상태가 강화된다. 이에 의해, 기판(12)의 계면에서 발생하는 암전류가 억제됨과 함께, 관통구멍(31) 단부의 내주면이나 기판(12)의 코너부에서 발생한 결함 등에 기인하여 이상 발생하는 암전류가 억제된다.
전하 고정막(17)은, 상술한 게이트 절연막(24)에 사용할 수 있는 부의 고정 전하를 갖는 막과 같은 재료로 구성할 수 있다. 이 전하 고정막(17)은, 기판(12)의 이면측 및 기판(12) 이면측의 관통구멍(31) 단부의 내주면에 발생하는 암전류를 방지하기 위해 마련된 막이고, 강한 피닝 효과를 얻을 수 있는 재료로 형성되는 것이 바람직하다.
전하 고정막(17)의 관통구멍(31) 내에 들어가는 깊이, 즉, 관통구멍(31) 내에 형성되는 전하 고정막(17)의 기판(12) 이면부터의 깊이는, 전하 축적 영역을 구성하는 n형 반도체 영역(14)에 인접하여 형성되는 채널에 걸리지 않는 깊이로 하는 것이 바람직하다. 종형 게이트 전극(28)에 소망하는 전압을 인가하여 전하 전송을 하는 경우, 전하 고정막(17)에 인접하는 영역에서는 홀이 여기(勵起)되어 버리기 때문에, 채널 형성층(22)에 n형의 채널이 형성되기 어렵다. 이 때문에, 전하 전송에 필요한 채널이 기판(12)의 깊이 방향으로 형성되도록, 전하 고정막(17)의 관통구멍(31) 내에서의 형성 영역이 결정된다. 또한, 전하 고정막(17)의 관통구멍(31) 내에 들어가는 깊이는, 종형 게이트 전극(28)의 단부나 기판(12)의 코너부에 발생하는 암전류를 알맞게 억제하기 위해, 5㎚ 이상인 것이 바람직하다. 단, 이들의 전하 고정막(17)의 깊이의 규정은, 게이트 절연막(24)이 부의 고정 전하를 갖는 막으로 구성하는 경우에는, 이것으로 한정되는 것이 아니다.
또한, 전하 고정막(17)은, 상술한 부의 고정 전하를 갖는 막을 복수종 적층한 적층막으로서 구성해도 좋다. 또한, 도시를 생략하지만, 전하 고정막(17)상에, 실리콘 산화막, 실리콘 질화막, 또는 고유전율막(High-k막) 등의 절연막을 적층하는 구성으로 하여도 좋다. 전하 고정막(17)상에, 전하 고정막(17)의 굴접률과 다른 굴절률을 갖는 산화막이나 질화막 등의 절연막을 적층하여 형성함으로써, 반사 방지막의 효과를 얻을 수 있다.
차광막(18)은, 전하 고정막(17)상의 광 입사측에 형성되고, 각 화소의 포토 다이오드(PD)가 형성된 영역을 개구하고, 그 밖의 부분을 차광하도록 형성되어 있다. 차광막(18)은, 예를 들면, 차광성을 갖는 금속막으로 형성한다. 차광막(18)이 형성됨에 의해, 비스듬하게 입사한 광이 인접하는 화소에 입사하는 것을 막을 수 있고, 혼색이 저감된다.
평탄화막(19)은, 차광막(18)을 포함하는 전하 고정막(17)상에 형성되고, 차광막(18)에 의해 발생한 단차를 매입하도록 형성되어 있고, 그 표면은 평탄화되어 있다. 평탄화막(19)은, 예를 들면 도포형의 절연 재료로 형성된다.
컬러 필터층(20)은, 평탄화막(19) 상부에 형성되고, 각 화소에 대응하여 형성되어 있다. 컬러 필터층(20)은, 각 화소에서, 예를 들면, 녹, 적, 청, 시안, 황색, 흑색, 또는 백색 등의 광을 선택적으로 투과하도록 구성되어 있다. 화소마다, 다른 색을 투과하는 컬러 필터층(20)을 이용하여도 좋고, 또한, 모든 화소에서 같은 색을 투과하는 컬러 필터층(20)을 이용하여도 좋다. 컬러 필터층(20)에서의 색의 조합은, 그 사양에 의해 여러가지의 선택이 가능하다.
온 칩 렌즈(21)는, 컬러 필터층(20) 상부에 형성되어 있고, 각 화소에 대응하여 형성되어 있다. 입사하는 광은, 온 칩 렌즈(21)에 의해 집광되고, 각 화소(2)의 포토 다이오드(PD)에 효율 좋게 입사된다. 온 칩 렌즈(21)의 구성 재료로서는, 예를 들면 굴절율이 1.0 내지 1.3의 유기 재료를 사용할 수 있다.
[1-3 제조 방법]
다음에, 본 실시 형태예의 고체 촬상 장치의 제조 방법을 설명한다. 도 3 내지 도 7은, 본 실시 형태예의 고체 촬상 장치(1)의 제조 공정도이다. 또한, 이하의 제조 방법의 설명에서는, 게이트 절연막으로서, 실리콘 산화막을 사용하는 예를 나타낸다.
우선, 도 3의 A에 도시하는 바와 같이, n형의 반도체로 구성되는 기판(12)의 표면측에 p형의 불순물을 이온 주입함에 의해, p형의 웰 영역(13)을 형성한다. 그 후, 관통구멍(31)이 형성되는 영역에서, 형성되는 관통구멍(31)의 지름보다도 넓은 영역으로서, 또한, 형성되는 관통구멍(31)의 깊이와 같은 정도, 또는 그보다도 깊은 깊이까지 p형 반도체 영역(23)을 이온 주입에 의해 형성한다. 그리고, p형 반도체 영역(23)의 외주에, n형의 불순물을 이온 주입함에 의해 채널 형성층(22)을 형성한다.
다음에, 도 3의 B에 도시하는 바와 같이, p형 반도체 영역(23)의 중앙부에서, 기판(12)의 표면부터 깊이 방향으로 드라이 에칭함에 의해 개구부(31a)를 형성한다. 이 개구부(31a)는 도 2의 관통구멍(31)을 구성하는 것이고, 기판(12)에 형성하는 포토 다이오드(PD)의 깊이와 같은 정도의 깊이, 예를 들면 3㎛ 내지 5㎛로 형성한다.
개구부(31a)의 형성 공정에서 드라이 에칭은, 예를 들면, 이하의 조건으로 행할 수 있다.
챔버 내 압력 : 20 내지 200(mTorr)
바이어스 전압 : 200 내지 1000(W)
HBr 가스의 유량 : 0 내지 400(sccm)
NF3 가스의 유량 : 0 내지 50(sccm)
O2 가스의 유량 : 5 내지 50(sccm)
다음에, 도 3의 C에 도시하는 바와 같이, 개구부(31a)의 저부 및 내벽에 게이트 절연막(24)을 형성하고, 그 후, 전극 재료를 매입함에 의해, 종형 게이트 전극(28)의 기판(12)에 매입된 부분이 되는 매입부(28a)을 형성한다.
그 후, 도 4의 A에 도시하는 바와 같이, 기판(12) 표면의 소망하는 영역에, 게이트 절연막(24)을 통하여 표면형 트랜지스터(Trb)를 구성하는 표면형 게이트 전극(32)을 형성함과 함께, 매입부(28a) 상부에, 장출부(28b)를 형성한다. 이에 의해, 종형 트랜지스터(Tra)를 구성하는 종형 게이트 전극(28)을 형성한다.
본 실시 형태예에서는, 매입부(28a)의 형성과, 장출부(28b)의 형성을 별도 공정으로 행하는 예로 하였지만, 같은 공정으로 행하여도 좋다. 그 경우에는, 우선, 개구부(31a)의 저부 및 내벽에 게이트 절연막(24)을 형성함과 함께 기판(12)의 표면에 게이트 절연막(24)을 형성한다. 다음에, 개구부(31a) 내부에 전극 재료를 매입함과 함께 기판(12) 표면에 전극 재료를 형성한 후, 패터닝한다. 이에 의해, 매입부(28a) 및 장출부(28b)를 동시에 형성할 수 있고, 또한, 종형 게이트 전극(28)과 표면형 게이트 전극(32)을 동시에 형성할 수 있다.
다음에, 도 4의 B에 도시하는 바와 같이, 기판(12) 표면부터 n형의 불순물을 이온 주입함에 의해, 플로팅 디퓨전 영역(FD), 표면형 트랜지스터(Trb)를 구성하는 소스/드레인 영역(29)을 형성한다. 또한, 기판(12)의 표면에 p형의 불순물을 이온 주입함에 의해 암전류 억제 영역이 되는 p형 반도체 영역(15)을 형성한다. 이들의 불순물 영역은, 모두, 종형 게이트 전극(28), 표면형 게이트 전극(32)을 마스크로 하여 셀프얼라인으로 형성할 수 있다.
다음에, 도 5의 A에 도시하는 바와 같이, 종형 게이트 전극(28) 및 표면형 게이트 전극(32)이 형성된 기판(12) 표면에 예를 들면 실리콘 산화막으로 이루어지는 층간 절연막(26)을 형성하고, 배선(1M 내지 3M) 및 층간 절연막(26)의 형성을 반복함에 의해, 배선층(25)을 형성한다. 배선층(25)의 형성에서 소망하는 화소 트랜지스터와 배선, 또는 배선 사이을 접속하는 경우에는, 층간 절연막(26)에 개구부를 형성하고, 개구부를 텅스텐 등의 전극 재료로 매입함에 의해 콘택트부(27)를 형성한다.
다음에, 도 5의 B에 도시하는 바와 같이, 배선층(25)상에, 예를 들면 실리콘 기판으로 이루어지는 지지 기판(30)을 접합하고, 기판(12)을 반전시킨다. 그리고, CMP(Chemical Mechanical Polishing)법, 드라이 에칭, 웨트 에칭 등을 이용하여 기판의 이면측을 제거하고, 기판(12)을 박육화한다. 또한, 기판(12)의 박육화와 함께, 매입부(28a) 저면에 형성된 게이트 절연막(24)을 제거하고, 종형 게이트 전극(28)의 매입부(28a)를 노출시킨다. 이에 의해, 개구부(31a)는 기판(12)의 표면측부터 이면측에 관통하는 관통구멍(31)이 된다.
이 기판(12)의 박육화의 공정은, 상기한 수법중, 어느 하나를 이용하여도 좋고, 또한, 복수의 수법을 조합시켜서 행하여도 좋다. 또한, 웨트 에칭을 이용한 경우에는, 기판(12)의 박육화 공정에 의한 결함의 발생을 억제할 수 있다.
기판(12)을 웨트 에칭하는 경우에는, 산계 약액으로서, 불화수소산(HF)과 질산(HNO3)으로 이루어지는 불질산이나 그 불질산을, 아세트산(CH3COOH), 인산(H3PO4), 또는 황산(H2SO4) 등으로 희석한 에칭액을 사용할 수 있다. 또한, 알칼리계 약액으로서는, 수산화 테트라메틸암모늄(TMAH), 수산화 칼륨(KOH), 수산화 암모늄(NH4OH), 수산화 나트륨(NaOH), 에틸렌디아민피로카테콜(EDP)을 사용할 수 있다.
또한, 실리콘 산화막으로 이루어지는 게이트 절연막(24)을 웨트 에칭하는 경우에는, 불화 수소(HF)계의 약액을 사용할 수 있다. 본 실시 형태예에서는, 게이트 절연막으로서 실리콘 산화막을 사용하는 예로 하고 있지만, 게이트 절연막(24)으로서, 실리콘 질화막을 사용하는 경우에는, 인산계의 약액을 사용할 수가 있고, 게이트 절연막(24)의 재료에 의해 여러가지의 변경이 가능하다.
또한, 기판(12) 및 실리콘 산화막으로 이루어지는 게이트 절연막(24)을 드라이 에칭하는 경우에는, 예를 들면, 이하의 조건으로 행할 수 있다.
챔버 내 압력 : 20 내지 200(mTorr)
바이어스 전압 : 200 내지 1000(W)
HBr 가스의 유량 : 0 내지 400(sccm)
NF3 가스의 유량 : 0 내지 50(sccm)
O2 가스의 유량 : 5 내지 50(sccm)
또한, 기판(12) 및 게이트 절연막(24)을 CMP법으로 제거하는 경우에는, 예를 들면, 이하의 조건으로 행할 수 있다.
연마 압력 : 50 내지 500Pa
정반의 회전수/연마 헤드의 회전수 : 10 내지 120rpm
연마 슬러리 : 실리카, 또는 세리아계 슬러리
기판(12)의 박육화는, 1회의 공정으로 행하여도 좋지만, 기판(12)의 잔막량을 측정하면서 기판(12)을 제거함에 의해 종형 게이트 전극(28)의 매입부(28a) 저부까지 정밀도 좋게 제거할 수 있다. 예를 들면, 1회째의 공정에서는, 매입부(28a) 저면에서의 기판(12)의 잔막량을 50㎚ 내지 500㎚ 정도가 될 때까지 기판(12)을 제거하고, 2회째의 공정에서, 매입부(28a)가 노출할 때까지 기판(12)을 박육화한다. 이 경우도, 상술한 웨트 에칭, 드라이 에칭, CMP법을 적절히 조합시켜서 이용할 수 있다.
그 후, 도 6의 A에 도시하는 바와 같이, 다시, 게이트 절연막(24)을 웨트 에칭 또는 드라이 에칭에 의해 소망하는 깊이까지 제거한다. 이에 의해, 기판(12) 이면측의 관통구멍(31) 단부의 내주면이 노출된다. 이 게이트 절연막(24)을 제거하는 깊이는, 전술한 바와 같이, 종형 게이트 전극(28)에 따라 형성되는 채널 형성층(22)의 필요한 채널 길이에 의해 결정된다.
또한, 이 게이트 절연막(24)을 제거하는 공정은, 도 5의 B에 도시한 기판(12)의 박육화의 공정과 동시에 행하여도 좋다.
다음에, 도 6의 A에 도시하는 바와 같이, 기판(12)의 이면측부터 n형의 불순물을 이온 주입함에 의해, 전하 축적 영역이 되는 n형 반도체 영역(14)을 형성하고, 그 상층에, p형의 불순물을 이온 주입함에 의해, p형 반도체 영역(16)을 형성한다. 이에 의해, 광전 변환부에서는, 포토 다이오드(PD)가 형성된다. 또한, 포토 다이오드(PD)를 둘러싸는 영역에 고농도의 p형 반도체 영역(35)으로 이루어지는 화소 분리 영역을 형성한다. 본 실시 형태예에서는, 포토 다이오드(PD)를, 기판(12) 이면측부터의 이온 주입으로 형성하는 예로 하였지만, 도 6의 B의 공정에 있어서, 기판(12) 표면측부터 이온 주입으로 형성하여도 좋다.
그 후, 게이트 절연막(24)이 제거된 관통구멍(31) 내에 부의 고정 전하를 갖는 전하 고정막(17)을 매입하여 형성함과 함께, 기판(12)의 이면 전면에 전하 고정막(17)을 형성한다.
전하 고정막(17)을 산화 하프늄막으로 구성하는 경우에는, 원자층 증착법(ALD법)으로 형성할 수 있다. ALD 법을 이용하는 경우에는, 예를 들면, 프리커서에, TEMA-Hf(Tetrakis ethylmethylamido hafnium), TDMA-Hf(Tetrakis dimethylamido hafnium) 또는 TDEA-Hf(Tetrakis diethylamido hafnium)를 사용하고, 성막 기판 온도를 200℃ 내지 500℃, 프리커서의 유량을 10㎤/min 내지 500㎤/min, 프리커서의 조사 시간이 1초 내지 15초, 오존(O3) 유량을 5㎤/min 내지 50㎤/min로 함에 의해, 소망하는 산화 하프늄막을 성막할 수 있다. ALD 법을 이용함으로써, 게이트 절연막(24)이 제거됨에 의해 생긴 관통구멍(31) 단부의 요철면에 있어서도, 정밀도 좋게 전하 고정막(17)을 성막하는 것이 가능해진다.
그 밖에, 전하 고정막(17)으로서 사용되는 산화 하프늄막은, 유기 금속 화학 기상 성장법(MOCVD법)에 의해 형성할 수도 있다. MOCVD법을 이용하는 경우에는, 예를 들면, 프리커서에, TEMA-Hf(Tetrakis ethylmethylamido hafnium), TDMA-Hf(Tetrakis dimethylamido hafnium) 또는 TDEA-Hf(Tetrakis diethylamido hafnium)를 사용하고, 성막 기판 온도를 200℃ 내지 600℃, 프리커서의 유량을 10㎤/min 내지 500㎤/min, 프리커서의 조사 시간이 1초 내지 15초, 오존(O3) 유량을 5㎤/min 내지 50㎤/min로 함에 의해, 소망하는 산화 하프늄막을 성막할 수 있다.
다음에, 도 7에 도시하는 바와 같이, 포토 다이오드(PD)가 형성된 영역이 개구된 차광막(18)을 형성한다.
그 후, 차광막(18)을 매입하는 평탄화막(19)을 형성한 후, 통상과 같은 공정으로, 컬러 필터층(20), 및 온 칩 렌즈(21)를 형성함으로써, 도 2에 도시하는 본 실시 형태예의 고체 촬상 장치(1)가 완성된다.
본 실시 형태예의 고체 촬상 장치(1)에서는, 관통구멍(31) 내에 형성된 게이트 절연막(24)의 이면측의 일부를 적극적으로 제거하고, 그 대체로서 부의 고정 전하를 갖는 전하 고정막(17)을 형성한다. 이 전하 고정막(17)이 형성되는 관통구멍(31) 단부는, 도 3의 B의 공정에서 기판(12)에 형성한 개구부(31a) 저부에 상당하고, 개구부(31a) 형성시에 발생하는 결함이 많이 존재하는 영역이다. 본 실시 형태예에서는, 결함이 많이 존재하는 관통구멍(31) 단부의 내주면이 전하 고정막(17)으로 덮여짐에 의해, 관통구멍(31) 단부로부터 기판(12) 이면측에 걸쳐서의 코너부에 이상 발생하는 캐리어가, 포토 다이오드(PD)중에 유입하는 것이 억제된다. 이에 의해, 백점의 발생이 억제된다. 또한, 기판(12)의 이면측의 전하 고정막(17)이 형성됨에 의해, 기판(12) 이면측이 평탄화된다. 이에 의해, 전하 고정막(17) 상부에 형성되는 막도 평탄하게 형성할 수 있고, 혼색이 억제된다.
또한, 본 실시 형태예의 고체 촬상 장치(1)에서는, 전송 트랜지스터를 구성하는 종형 게이트 전극(28)이 기판(12)의 깊이 방향으로 매입되어 형성되기 때문에, 기판(12)이 깊은 위치에 축적된 신호 전하를 판독할 수 있다. 이에 의해, 기판(12)의 깊이 방향으로 깊은 위치에 까지 포토 다이오드(PD)를 형성할 수 있고, 포화 전하량(Qs)을 향상할 수 있다.
또한, 본 실시 형태예에서는, 기판(12) 계면에서의 암전류 억제를 위해, 기판(12)의 이면측에 p형 반도체 영역(16)을 형성한 예로 하였다. 그러나, 부의 고정 전하를 갖는 전하 고정막(17)에 의한 기판(12) 계면의 피닝 효과가 충분히 얻어지는 경우에는, 기판(12) 이면의 p형 반도체 영역(16)을 형성하지 않아도 좋다.
그런데, 본 실시 형태예에서는, 도 5의 B의 공정에서 종형 게이트 전극(28)의 매입부(28a) 저부가 노출할 때까지 기판(12)을 박육화함에 의해, 기판(12)의 이면과 매입부(28a)의 저면이 같은면상에 오는 구성으로 하였다. 본 실시 형태예의 기판(12)의 박육화 공정은 이것으로 한정되는 것이 아니고, 예를 들면, 도 5의 B에서의 공정을, 매입부(28a)의 저부에 형성된 게이트 절연막(24)이 노출할 때까지 박육화하는 공정으로 하여도 좋다. 기판(12)을 박육화한 후에, 게이트 절연막(24)을 제거하는 경우, 매입부(28a)의 저부와 기판(12)의 이면측이 같은 면으로 되지 않고, 매입부(28a) 저부가 기판(12) 이면보다도 관통구멍(31) 내에 내려간 위치가 된다.
또한, 종형 게이트 전극(28)의 매입부(28a) 저부보다도, 기판(12)의 이면측이 내려간 위치가 되도록 기판(12)을 박육화하는 공정으로 하여도 좋다. 그 경우에는, 기판(12)을 매입부(28a) 저부가 노출할 때까지 박육화한 후, 매입부(28a)를 제거하면 좋다. 도 6의 A의 공정과 같이, 게이트 절연막(24)만을 제거한 경우에는, 전하 고정막(17)의 형성 전에 매입부(28a)와 기판(12)이 접촉하여 리크 전류가 흐를 우려가 있다. 이 때문에, 게이트 절연막(24)의 제거와 함께 매입부(28a)의 단부를 제거함으로써, 매입부(28a)와 기판(12)과의 접촉을 회피할 수 있다.
이와 같이, 기판(12)의 이면에 대해, 매입부(28a)의 저부가 오목형상이라도, 볼록형상이라도 본 실시 형태예는 알맞게 적용 가능하다.
전하 고정막(17)은, 1층으로 형성하는 구성으로 하였지만, 부의 고정 전하를 갖는 막을 복수종, 적층시켰던 구성으로 하여도 좋다. 또한, 전하 고정막(17)을 복수종의 막으로 형성하는 경우에는, 적층되는 전하 고정막(17)의 전하 고정의 강도에 차이를 주어서 형성하여도 좋다. 예를 들면, 종형 게이트 전극(28)의 매입부(28a)에 가까운 측에는 비교적 전하 고정이 약한 전하 고정막(17)을 형성하고, 종형 게이트 전극(28)으로부터 떨어짐에 따라 전하 고정이 강한 전하 고정막(17)으로 한다. 이에 의해, 종형 게이트 전극(28)에서 신호 전하의 전송 효율을 내리는 일 없이, 관통구멍(31) 단부 및 기판(12) 이면의 암전류를 억제할 수 있다.
<2. 제 2의 실시 형태>
다음에, 본 발명의 제 2의 실시 형태에 관한 고체 촬상 장치의 제조 방법에 관해 설명한다. 본 실시 형태예로 형성되는 고체 촬상 장치의 전체의 구성, 및 단면 구성은, 도 1 및 도 2와 마찬가지이기 때문에, 제조 방법만 설명한다.
도 8 내지 도 10은, 본 실시 형태예의 고체 촬상 장치의 제조 방법에서의 제조 공정도이다. 본 실시 형태예는, 기판으로서, SOI 기판(36)을 사용하는 예이다.
우선, 도 8의 A에 도시하는 바와 같이, 실리콘 기판(36c)상에, 산화 실리콘층으로 이루어지는 BOX층(36b)을 통하여 형성된 n형의 단결정 실리콘층(36a)을 갖는 SOI 기판(36)을 준비한다. 단결정 실리콘층(36a)은, 포토 다이오드(PD)나 화소 트랜지스터가 형성되는 층이고, 그 두께는, 포토 다이오드(PD)에 필요한 두께, 예를 들면 3㎛ 내지 5㎛로 되어 있다. 이 SOI 기판(36)의 단결정 실리콘층(36a)에 p형의 불순물을 이온 주입함에 의해, p형의 웰 영역(37)을 형성한다. 그 후, 관통구멍(31)이 형성된 영역에서, p형의 불순물을 이온 주입함에 의해, 형성되는 관통구멍(31)의 지름보다도 넓은 영역으로서, 또한 단결정 실리콘층(36a)의 표면부터 BOX층(36b)에 달하는 깊이에 p형 반도체 영역(23)을 형성한다. 그리고, p형 반도체 영역(23)의 외주에, n형의 불순물을 이온 주입함에 의해 채널 형성층(22)을 형성한다.
다음에, 도 8의 B에 도시하는 바와 같이, p형 반도체 영역(23)의 중앙부에서, 단결정 실리콘층(36a)의 표면부터 깊이 방향으로 드라이 에칭함에 의해 개구부(38)를 형성한다. 이 개구부(38)는 도 2의 관통구멍(31)을 구성하는 것이고, BOX층(36b)이 노출하는 깊이까지 형성한다.
다음에, 도 8의 C에 도시하는 바와 같이, 개구부(38)의 저부 및 내벽에 게이트 절연막(24)을 형성하고, 그 후, 전극 재료를 매입함에 의해, 종형 게이트 전극(28)의 단결정 실리콘층(36a)(본 발명의 기판에 대응)에 매입되는 부분이 되는 매입부(28a)를 형성한다.
그 후, 제 1의 실시 형태의 도 4A 내지 도 5A의 공정과 마찬가지로 하여, 도 9의 A에 도시하는 바와 같이, 단결정 실리콘층(36a) 표면의 소망하는 영역에, 종형 트랜지스터(Tra), 표면형 트랜지스터(Trb), 및 배선층(25)을 형성한다.
다음에, 도 9의 B에 도시하는 바와 같이, 배선층(25)상에, 예를 들면 실리콘 기판으로 이루어지는 지지 기판(30)을 접합하고, SOI 기판(36)을 반전시킨다. 그리고, CMP법, 드라이 에칭, 웨트 에칭 등을 이용하여 SOI 기판(36)의 이면측의 실리콘 기판(36c)을 제거한다.
다음에, 도 10에 도시하는 바와 같이, BOX층(36b), 단결정 실리콘층(36a) 및 매입부(28a) 저면에 형성된 게이트 절연막(24)을 제거하고, 종형 게이트 전극(28)의 매입부(28a)를 노출시킨다. 이에 의해, 개구부(38)는 단결정 실리콘층(36a)의 표면측부터 이면측에 관통한 관통구멍(31)이 된다.
BOX층(36b)의 제거는, 1회의 공정으로 행하여도 좋지만, BOX층(36b)의 잔막량을 측정하면서 BOX층(36b)을 제거함에 의해 종형 게이트 전극(28)의 매입부(28a) 저부까지 정밀도 좋게 제거할 수 있다. 예를 들면, 1회째의 공정에서는, BOX층(36b)의 잔막량을 50㎚ 내지 500㎚ 정도가 될 때까지 제거하고, 2회째의 공정에서, 매입부(28a)가 노출할 때까지 BOX층(36b)을 제거한다. 이 경우도, 상술한 웨트 에칭, 드라이 에칭, CMP법을 적절히 조합시켜서 이용할 수 있다.
또한, BOX층(36b)을 2단계의 공정으로 제거하는 경우에는, 예를 들면, HF 농도가 5 내지 50%의 에천트를 사용하여 1회째의 웨트 에칭을 하고, 다음에, HF 농도가 0.1 내지 10%의 에천트를 사용하여 2회째의 웨트 에칭을 행한다. 이에 의해, 어느 정도의 깊이까지는 빠른 에칭에 의해 BOX층(36b)을 제거하고, 최후는, 느린 에칭 속도로 에칭 제거함에 의해 BOX층(36b)을 정밀도 좋게 제거할 수 있다.
그 후, 제 1의 실시 형태에서의 도 6의 A 내지 도 7과 같은 공정에 의해, 도 2에 도시하는 고체 촬상 장치가 완성된다.
본 실시 형태예의 고체 촬상 장치의 제조 방법에 의하면, 관통구멍(31)이 되는 개구부(38)의 형성은, SOI 기판(36)의 BOX층(36b)을 스토퍼로 하여 단결정 실리콘층(36a)을 관통하도록 형성할 수 있다. 이 때문에, 제조시에 있어서, 종형 게이트 전극(28)의 매입부(28a)의 화소 사이의 편차를 저감할 수 있다.
그 밖에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
<3. 제 3의 실시 형태>
다음에, 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치, 및 그 제조 방법에 관해 설명한다. 도 11은, 본 실시 형태예에 관한 고체 촬상 장치(40)의 개략 단면 구성이다. 도 11에서 도 2에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다. 또한, 본 실시 형태예의 고체 촬상 장치(40)의 전체 구성은, 도 1과 마찬가지이기 때문에 중복 설명을 생략한다.
[3-1 주요부의 구성]
도 11에 도시하는 바와 같이, 본 실시 형태예의 고체 촬상 장치(40)에서는, 종형 게이트 전극(28)을 구성하는 매입부(28a)의 저부가, 관통구멍(31) 내에서 기판(본 실시 형태예에서는 SOI 기판(36)의 단결정 실리콘층(36a))의 이면보다도 내려간 위치에 형성되어 있다.
[3-2 제조 방법]
도 12 내지 도 14에, 본 실시 형태예의 고체 촬상 장치(40)의 제조 공정도를 도시한다. 도 12 내지 도 14에서, 도 8 내지 도 10에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
우선, 도 12의 A에 도시하는 바와 같이, 실리콘 기판(36c)상에, 산화 실리콘층으로 이루어지는 BOX층(36b)을 통하여 형성된 n형의 단결정 실리콘층(36a)을 갖는 SOI 기판(36)을 준비한다. 단결정 실리콘층(36a)은, 포토 다이오드(PD)나 화소 트랜지스터가 형성되는 층이고, 그 두께는, 포토 다이오드(PD)에 필요한 두께보다도 조금 두껍게 형성되어 있다. 이 SOI 기판(36)의 단결정 실리콘층(36a)에 p형의 불순물을 이온 주입함에 의해, p형의 웰 영역(37)을 형성한다. 그 후, 관통구멍(31)이 형성되는 영역에서, p형의 불순물을 이온 주입함에 의해 p형 반도체 영역(23)을 형성한다. p형 반도체 영역(23)은, 후의 공정에서 형성되는 관통구멍(31)의 지름보다도 넓은 영역으로서, 또한 단결정 실리콘층(36a)의 표면부터 적어도 종형 게이트 전극(28)의 매입부(28a)가 형성되는 깊이에 p형 반도체 영역(23)을 형성한다. 그리고, p형 반도체 영역(23)의 외주에, n형의 불순물을 이온 주입함에 의해 채널 형성층(22)을 형성한다.
다음에, 도 12의 B에 도시하는 바와 같이, p형 반도체 영역(23)의 중앙부에서, 단결정 실리콘층(36a)의 표면부터 깊이 방향으로 드라이 에칭함에 의해 개구부(42)를 형성한다. 이 개구부(42)는 도 11의 관통구멍(31)을 구성하는 것이고, BOX층(36b)에 도달하지 않는 깊이로서, BOX층(36b)상의 단결정 실리콘층(36a)이 50㎚ 내지 500㎚의 두께가 되도록 형성한다.
다음에, 도 12의 C에 도시하는 바와 같이, 개구부(42)의 저부 및 내주면에 게이트 절연막(24)을 형성하고, 그 후, 전극 재료를 매입함에 의해, 종형 게이트 전극(28)의 단결정 실리콘층(36a)에 매입되는 부분이 되는 매입부(28a)를 형성한다.
그 후, 제 1의 실시 형태의 도 4의 A 내지 도 5의 A의 공정과 마찬가지로 하여, 도 13의 A에 도시하는 바와 같이, 단결정 실리콘층(36a) 표면의 소망하는 영역에, 종형 트랜지스터(Tra), 표면형 트랜지스터(Trb), 및 배선층(25)을 형성한다.
다음에, 도 13의 B에 도시하는 바와 같이, 배선층(25)상에, 예를 들면 실리콘 기판으로 이루어지는 지지 기판(30)을 접합하고, SOI 기판(36)을 반전시킨다. 그리고, CMP법, 드라이 에칭, 웨트 에칭 등을 이용하여 SOI 기판(36)의 이면측의 실리콘 기판(36c)을 제거한다.
다음에, 도 14의 B에 도시하는 바와 같이, CMP법, 드라이 에칭, 웨트 에칭 등을 이용하여 BOX층(36b)을 제거한다. 이 BOX층(36b)의 제거는, 제 2의 실시 형태와 같은 공정으로 행할 수 있다.
다음에, 도 14의 B에 도시하는 바와 같이, 단결정 실리콘층(36a)의 이면부터 표면측을 향하여 드라이 에칭함에 의해, 매입부(28a)의 저부가 노출하는 이면 개구부(39)를 형성한다. 이에 의해, 개구부(42)와 이면 개구부(39)가 연통하고, 단결정 실리콘층(36a)을 관통하는 관통구멍(31)이 형성된다. 이 이면 개구부(39)가 형성되는 단결정 실리콘층(36a) 이면측부터의 깊이는, 종형 게이트 전극(28)의 매입부(28a)에 따라 형성되는 채널 형성층(22)에서, 전하 전송시에 실제로 채널이 되는 영역에 걸리지 않는 정도로 한다.
다음에, 도 15에 도시하는 바와 같이, 이면 개구부(39)를 매입함과 함께, 단결정 실리콘층(36a)의 이면 전면을 피복하도록, 부의 고정 전하를 갖는 전하 고정막(17)을 형성한다.
그 후, 제 1의 실시 형태에서의 도 6A 내지 도 7과 같은 공정에 의해, 도 11에 도시하는 고체 촬상 장치(40)가 완성된다.
본 실시 형태예의 고체 촬상 장치(40)에서는, 종형 게이트 전극(28)의 매입부(28a) 저부에 접하는 전하 고정막(17)의 막두께를 두껍게 할 수 있기 때문에, 매입부(28a) 저부에 발생하는 이상 캐리어를 피닝하는 효과를 보다 높일 수 있다. 그 밖에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
<4. 제 4의 실시 형태>
다음에, 본 발명의 제 4의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 도 16은, 본 실시 형태예의 고체 촬상 장치(50)의 개략 단면 구성도이다. 도 16에서, 도 12에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
본 실시 형태예의 고체 촬상 장치(50)는, 도 16에 도시하는 바와 같이, 기판(12)의 이면측부터 표면측에 걸쳐서 깊이 방향으로 차례로 형성된 제 1 내지 제 3의 포토 다이오드(PD1, PD2, PD3)를 구비한다. 또한, 제 1 내지 제 3의 포토 다이오드(PD1, PD2, PD3)에 대응한 제 1 내지 제 3의 전송 트랜지스터(Tr1, Tr2, Tr3)를 구비한다.
제 1의 포토 다이오드(PD1)는, 기판(12)의 이면측에 형성된 p형 반도체 영역(16)과, 그 p형 반도체 영역(16)에 접하여 형성된 n형 반도체 영역(51)과의 사이의 pn 접합에 의해 구성되어 있다. n형 반도체 영역(51)은, 제 1의 포토 다이오드(PD1)에 의해 생성된 신호 전하를 축적하는 전하 축적 영역이 된다. 또한, p형 반도체 영역(16)은 기판의 이면측에서 발생한 암전류를 억제하는 기능을 갖는다. 제 1의 포토 다이오드(PD1)는, 기판(12)의 광입사면부터 0.1㎛ 내지 0.4㎛의 깊이에 형성되어 있고, 제 1의 포토 다이오드(PD1)에서는, 주로, 청색의 파장의 광이 광전 변환된다.
제 2의 포토 다이오드(PD2)는, 제 1의 포토 다이오드(PD1)의 전하 축적 영역이 되는 n형 반도체 영역(52)의 하층의 p형 반도체 영역(58)과, 그 p형 반도체 영역(58)의 하층에 형성된 n형 반도체 영역(52)의 사이의 pn 접합에 의해 구성되어 있다. n형 반도체 영역(52)은, 제 2의 포토 다이오드(PD2)에 의해 생성된 신호 전하를 축적하는 전하 축적 영역이 된다. 또한, p형 반도체 영역(58)은, p형의 웰 영역(13)으로 구성하여도 좋고, 별도로 이온 주입에 의해 형성하여도 좋다. 이 p형 반도체 영역(58)은, 제 1의 포토 다이오드(PD1)와 제 2의 포토 다이오드(PD2) 사이의 분리 영역으로서도 기능한다. 또한, 제 2의 포토 다이오드(PD2)에서는, 기판(12) 표면부터 제 2의 포토 다이오드(PD2)의 n형 반도체 영역(52)에 걸쳐서, 종방향으로 형성된 n형 반도체 영역에 의해 전하 전송로(52a)가 형성되어 있다. 그리고, 그 전하 전송로(52a)상의 기판(12) 표면에는, 암전류 억제를 위한 p형 반도체 영역(53)이 형성되어 있다. 제 2의 포토 다이오드(PD2)는, 기판(12)의 광입사면부터 0.4㎛ 내지 0.8㎛의 깊이에 형성되어 있고, 제 2의 포토 다이오드(PD2)에서는, 주로, 녹색의 파장의 광이 광전 변환된다.
제 3의 포토 다이오드(PD3)는, n형 반도체 영역(52)의 하층에 형성된 p형 반도체 영역(59)과, 그 p형 반도체 영역(59)의 하층에 형성된 n형 반도체 영역(54), 및 기판(12)의 표면측에 형성된 p형 반도체 영역(55)의 사이의 pn 접합에 의해 구성되어 있다. n형 반도체 영역(54)은, 제 3의 포토 다이오드(PD3)에 의해 생성된 신호 전하를 축적하는 전하 축적 영역이 된다. 또한, p형 반도체 영역(59)은, p형의 웰 영역(13)으로 구성하여도 좋고, 별도로 이온 주입에 의해 형성하여도 좋다. 이 p형 반도체 영역(59)은, 제 2의 포토 다이오드(PD2)와 제 3의 포토 다이오드(PD3) 사이의 분리 영역으로서도 기능한다. 제 3의 포토 다이오드(PD3)는, 기판(12)의 광입사면부터 0.8㎛ 내지 2.5㎛의 깊이에 형성되어 있고, 제 3의 포토 다이오드(PD3)에서는, 주로, 적색의 파장의 광이 광전 변환된다.
또한, 기판(12)의 표면측에 형성된 p형 반도체 영역(55)은, 기판(12)의 계면에서 발생하는 암전류를 억제한다.
제 1의 전송 트랜지스터(Tr1)는, 기판(12)을 관통하는 관통구멍(31)에 형성된 종형 게이트 전극(28)과, 그 종형 게이트 전극(28)에 인접하는 기판(12) 표면측에 형성된 플로팅 디퓨전 영역(FD1)으로 구성된다. 즉, 제 1의 전송 트랜지스터(Tr1)는, 종형 트랜지스터로 구성되어 있다. 제 1의 전송 트랜지스터(Tr1)에서는, 종형 게이트 전극(28)에 소망하는 전압을 인가함에 의해, 제 1의 포토 다이오드(PD1)에 축적된 신호 전하가, 채널 형성층(22)에 형성된 채널을 통하여 플로팅 디퓨전 영역(FD1)에 판독된다.
제 2의 전송 트랜지스터(Tr2)는, 기판(12) 표면측의 전하 전송로(52a)에 인접하는 영역에 형성된 플로팅 디퓨전 영역(FD2)과, 기판(12) 표면에 게이트 절연막(24)을 통하여 형성된 표면형 게이트 전극(56)으로 구성된다. 즉, 제 2의 전송 트랜지스터는, 표면형 트랜지스터로 구성되어 있다. 제 2의 전송 트랜지스터(Tr2)에서는, 표면형 게이트 전극(56)에 소망하는 전압을 인가함에 의해, 제 2의 포토 다이오드(PD2)에 축적된 신호 전하가, 전하 전송로(52a)를 통하여 플로팅 디퓨전 영역(FD2)에 판독된다.
제 3의 전송 트랜지스터(Tr3)는, 기판(12) 표면측의 제 3의 포토 다이오드(PD3)에 인접하는 영역에 형성된 플로팅 디퓨전 영역(FD3)과, 기판(12) 표면에 게이트 절연막(24)을 통하여 형성된 표면형 게이트 전극(57)으로 구성된다. 즉, 제 3의 전송 트랜지스터는, 표면형 트랜지스터로 구성되어 있다. 제 3의 전송 트랜지스터(Tr3)에서는, 표면형 게이트 전극(57)에 소망하는 전압을 인가함에 의해, 제 3의 포토 다이오드(PD3)에 축적된 신호 전하가, 플로팅 디퓨전 영역(FD3)에 판독된다.
본 실시 형태예의 고체 촬상 장치(50)는, 기판(12)의 깊이 방향으로 제 1 내지 제 3의 포토 다이오드(PD1, PD2, PD3)를 형성하는 공정 외는, 제 1의 실시 형태와 같은 공정으로 형성할 수 있다.
본 실시 형태예에서는, 기판(12)의 깊이 방향으로 형성된 제 1 내지 제 3의 포토 다이오드(PD1, PD2, PD3)에 의해, 기판(12)의 종방향으로 기판(12)의 이면측부터 입사하는 광을 R(적), G(녹), B(청)로 분광할 수 있다. 이에 의해, 화소 영역의 유효 이용이 가능해진다. 또한, 기판(12) 내에서 분광이 가능해지기 때문에, 기판(12)의 광입사면측에 컬러 필터층을 구성할 필요가 없다. 이 때문에, 컬러 필터층에서 광이 흡수되어 버리는 일이 없고, 감도의 향상이 도모된다.
그리고, 기판(12)의 가장 이면측에 형성된 제 1의 포토 다이오드(PD1)에 축적된 신호 전하는, 기판(12)의 깊이 방향으로 매입되고 형성된 종형 게이트 전극(28)으로 판독할 수 있기 때문에, 기판(12) 내에 불순물 확산층으로 이루어지는 전하 전송로를 형성할 필요가 없다. 이 때문에, 기판(12)의 이면측에서, 포토 다이오드가 형성되는 영역을 전하 전송로의 형성에 의해 축소하여 버리는 일이 없고, 기판(12)의 이면측에 형성되는 포토 다이오드에서 포화 전하량(Qs)을 향상시킬 수 있다. 그 밖에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
<5. 제 5의 실시 형태>
다음에, 본 발명의 제 5의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 도 17은, 본 실시 형태예의 고체 촬상 장치(60)의 개략 단면 구성도이다. 도 17에서, 도 2에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
본 실시 형태예의 고체 촬상 장치(60)는, 도 17에 도시하는 바와 같이, 기판(12)의 이면측부터 표면측에 걸쳐서 깊이 방향으로 차례로 형성된 제 1, 및 제 3의 포토 다이오드(PD1, PD2)를 구비한다. 또한, 제 1 및 제 2의 포토 다이오드(PD1, PD2)에 대응한 제 1 및 제 2의 전송 트랜지스터(Tra1, Tra2)를 구비한다.
제 1의 포토 다이오드(PD1)는, 기판(12)의 이면측에 형성된 p형 반도체 영역(16)과, 그 p형 반도체 영역(16)에 접하여 형성된 n형 반도체 영역(61)과, 그 하층에 형성된 p형 반도체 영역(62)의 사이의 pn 접합에 의해 구성되어 있다. n형 반도체 영역(61)은, 제 1의 포토 다이오드(PD1)에 의해 생성된 신호 전하를 축적하는 전하 축적 영역이 된다. 또한, p형 반도체 영역(16)은 기판의 이면측에서 발생하는 암전류를 억제하는 기능을 갖는다. 또한, n형 반도체 영역(61)의 하층에 형성된 p형 반도체 영역(62)은, 제 1의 포토 다이오드(PD1)의 하층에 형성되는 제 2의 포토 다이오드(PD2)와의 사이의 분리 영역으로서도 기능한다.
제 2의 포토 다이오드(PD2)는, 제 1의 포토 다이오드(PD1)의 하층에 형성된 n형 반도체 영역(63)과, 기판(12)의 표면측에 형성된 p형 반도체 영역(64)의 사이의 pn 접합에 의해 구성되어 있다. n형 반도체 영역(63)은, 제 2의 포토 다이오드(PD2)에 의해 생성된 신호 전하를 축적하는 전하 축적 영역이 된다. 또한, p형 반도체 영역(64)은, 기판(12)의 표면에서 발생한 암전류를 억제하는 기능을 갖는다.
제 1의 전송 트랜지스터(Tra1)는, 기판(12)을 관통하는 관통구멍(31) 내에 형성된 종형 게이트 전극(28)과, 기판(12)의 표면에 형성된 플로팅 디퓨전 영역(FD2)에 의해 구성되어 있다. 즉, 제 1의 전송 트랜지스터(Tra1)는, 종형 트랜지스터로 된다. 제 1의 전송 트랜지스터(Tra1)를 구성하는 종형 게이트 전극(28)의 채널 형성층(22)은, 제 1의 포토 다이오드(PD1)의 전하 축적 영역이 되는 n형 반도체 영역(61)에 접하여 형성되어 있다. 제 1의 전송 트랜지스터(Tra1)에서는, 종형 게이트 전극(28)에 소망하는 전압이 인가된 경우, 제 1의 포토 다이오드(PD1)의 n형 반도체 영역(61)에 축적된 신호 전하가, 제 1의 플로팅 디퓨전 영역(FD1)에 전송된다.
제 2의 전송 트랜지스터(Tra2)는, 기판(12)을 관통하는 관통구멍(31) 내에 형성된 종형 게이트 전극(28)과, 기판(12)의 표면에 형성된 플로팅 디퓨전 영역(FD2)에 의해 구성되어 있다. 즉, 제 2의 전송 트랜지스터(Tra2)는, 종형 트랜지스터로 된다. 제 2의 전송 트랜지스터(Tra2)를 구성하는 종형 게이트 전극(28)의 채널 형성층(22)은, 제 2의 포토 다이오드(PD2)의 전하 축적 영역이 되는 n형 반도체 영역(63)에 접하여 형성되어 있다. 제 2의 전송 트랜지스터(Tra2)에서는, 종형 게이트 전극(28)에 소망하는 전압이 인가된 경우, 제 2의 포토 다이오드(PD2)의 n형 반도체 영역(63)에 축적된 신호 전하가, 제 2의 플로팅 디퓨전 영역(FD2)에 전송된다.
본 실시 형태예의 고체 촬상 장치(60)는, 기판(12)의 깊이 방향으로 제 1 및 제 2의 포토 다이오드(PD1, PD2)를 형성하는 공정 외는, 제 1의 실시 형태와 같은 공정으로 형성할 수 있다. 이 경우, 제 1 및 제 2의 전송 트랜지스터(Tra1, Tra2)를 구성한 종형 트랜지스터를, 각각의 포토 다이오드에 대응시켜서 형성하면 좋다.
본 실시 형태예의 고체 촬상 장치(60)에서는, 기판(12)의 깊이 방향으로 형성된 제 1 및 제 2의 포토 다이오드(PD1, PD2)에 의해, 종방향의 분광을 행할 수가 있다. 도 16에서는, 2층의 포토 다이오드를 형성하는 예로 하였지만, 2층 이상의 포토 다이오드를 형성하고, 종방향으로 분광하는 예로 하여도 좋다. 예를 들면, 기판(12)의 종방향으로 RGB의 분광을 행하는 구성으로 하는 경우에는, 컬러 필터층을 형성하지 않아도 좋다.
또한, 본 실시 형태예에서는, 기판(12)이 다른 깊이에 형성된 제 1 및 제 2의 포토 다이오드(PD1, PD2)의 각각의 신호 전하는, 종형 트랜지스터로 구성된 제 1 및 제 2의 전송 트랜지스터(Tra1, Tra2)에서 판독된다. 이에 의해, 기판(12) 내에, 신호 전하를 기판(12)의 표면측에 전송하기 위한 전하 전송로를 형성할 필요가 없고, 포토 다이오드 영역을 확대할 수 있다.
본 실시 형태예의 고체 촬상 장치(60)에서는, 제 1 및 제 2의 전송 트랜지스터(Tra1, Tra2), 어느 것도, 기판(12)을 관통하는 관통구멍(31)에 형성된 종형 게이트 전극(28)을 갖는 종형 트랜지스터로 하였다. 이에 의해, 깊이 방향으로 복수층의 포토 다이오드를 형성하는 경우에도, 같은 공정으로 전송 트랜지스터를 형성할 수 있고, 제조 공정에서 같어 깊이의 개구부(관통구멍(31))를 형성하면 좋기 때문에, 제조 편차를 저감할 수 있다.
그 밖에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
본 발명은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치에도 적용 가능하다. 또한, 광의의 의미로서, 압력이나 정전용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대해 적용 가능하다.
또한, 본 발명의 실시의 형태는, 상술한 제 1 내지 제 5의 실시 형태로 한정되는 것이 아니고, 여러가지의 변경이 가능하다. 또한, 상술한 예에서는, 주로 n채널 MOS 트랜지스터를 구성으로 한 경우이지만, p채널 MOS 트랜지스터를 구성으로 할 수도 있다. p채널 MOS 트랜지스터로고 한 경우는, 각 도면에서, 그 도전형을 반전한 구성이 된다.
또한, 본 발명은, 화소부의 각 단위 화소를 행 단위로 차례로 주사하고 각 단위 화소로부터 화소 신호를 판독하는 고체 촬상 장치로 한정되는 것이 아니다. 화소 단위로 임의의 화소를 선택하여, 해당 선택 화소로부터 화소 단위로 신호를 판독하는 X-Y 어드레스형의 고체 촬상 장치에 대해서도 적용 가능하다.
또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 화소부와, 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
또한, 본 발명은, 고체 촬상 장치에의 적용으로 한정되는 것이 아니고, 촬상 장치에도 적용 가능하다. 여기서, 촬상 장치란, 디지털 스틸 카메라나 비디오 카메라 등의 카메라 시스템이나, 휴대 전화기 등의 촬상 기능을 갖는 전자 기기인 것을 말한다. 또한, 전자 기기에 탑재된 상기 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.
<6. 제 6의 실시 형태 : 전자 기기>
다음에, 본 발명의 제 6의 실시 형태에 관한 전자 기기에 관해 설명한다. 도 18은, 본 발명의 제 6의 실시 형태에 관한 전자 기기(200)의 개략 구성도이다.
본 실시 형태예의 전자 기기(200)는, 상술한 본 발명의 제 1의 실시 형태에서의 고체 촬상 장치(1)를 전자 기기(카메라)에 이용한 경우의 실시 형태를 나타낸다.
본 실시 형태에 관한 전자 기기(200)는, 고체 촬상 장치(1)와, 광학 렌즈(210)와, 셔터 장치(211)와, 구동 회로(212)와, 신호 처리 회로(213)를 갖는다.
광학 렌즈(210)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(1)의 촬상면상에 결상시킨다. 이에 의해 고체 촬상 장치(1) 내에 일정 기간 당해 신호 전하가 축적된다.
셔터 장치(211)는, 고체 촬상 장치(1)에의 광조사 기간 및 차광 기간을 제어한다.
구동 회로(212)는, 고체 촬상 장치(1)의 전송 동작 및 셔터 장치(211)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(212)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(1)의 신호 전송을 행한다. 신호 처리 회로(213)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는 모니터에 출력된다.
본 실시 형태예의 전자 기기(200)에서는, 고체 촬상 장치(1)에서, 화소가 형성되는 기판의 이면측 및 종형 게이트 전극이 형성되는 관통구멍 내의 일부가, 부의 고정 전하를 갖는 전하 고정막에 의해 피복되어서 백점의 발생을 저감되기 때문에, 화질의 향상이 도모된다.
고체 촬상 장치(1)를 적용할 수 있는 전자 기기(200)로서는, 카메라로 한정되는 것이 아니고, 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에 적용 가능하다.
본 실시 형태예에서는, 고체 촬상 장치(1)를 전자 기기에 이용하는 구성으로 하였지만, 전술한 제 2 내지 제 5의 실시 형태로 제조한 고체 촬상 장치를 이용할 수도 있다.
본 발명은 공개된 일본 특허청에 2010년 10월 7일에 출원되어 우선권 주장된 일본 특허 출원 JP 2010-227757과 관계된 주제를 포함하며, 이는 참조로서 전체 내용에 포함된다.
다양한 수정, 조합, 하위 조합 및 변경은 관련 기술분야의 기술자의 설계의 요구 및 첨부된 청구항과 그 균등물 범위 내에 있는 다른 요인에 의하여 발생할 수 있음을 이해해야 한다.
1 : 고체 촬상 장치
2 : 화소
3 : 촬상 영역
4 : 수직 구동 회로
5 : 칼럼 신호 처리 회로
6 : 수평 구동 회로
7 : 출력 회로
8 : 제어 회로
9 : 수직 신호선
10 : 수평 신호선
11 : 기판
12 : 기판
13 : 웰 영역
14 : n형 반도체 영역
15, 16 : p형 반도체 영역
17 : 전하 고정막
18 : 차광막
19 : 평탄화막
20 : 컬러 필터층
21 : 온 칩 렌즈
22 : 채널 형성층
23 : p형 반도체 영역
24 : 게이트 절연막
25 : 배선층
26 : 층간 절연막
27 : 콘택트부
28 : 종형 게이트 전극
28a : 매입부
28b : 장출부
29 : 소스/드레인 영역
30 : 지지 기판
31 : 관통구멍
31a : 개구부
32 : 표면형 게이트 전극

Claims (13)

  1. 수광량에 응한 신호 전하를 생성하는 광전 변환부가 형성된 기판과,
    상기 기판의 표면부터 이면측에 관통하여 형성된 관통구멍과,
    상기 관통구멍 내에 게이트 절연막을 통하여 형성된 종형 게이트 전극으로서, 상기 광전 변환부에서 생성된 신호 전하를 전하 판독부에 판독하기 위한 종형 게이트 전극과,
    상기 기판의 이면측을 피복함과 함께, 상기 기판 이면측의 관통구멍의 내주면의 일부를 피복하도록 형성된 부의 고정 전하를 갖는 전하 고정막을 구비하는 것을 특징으로 하는 고체 촬상 장치.
  2. 제 1항에 있어서,
    상기 기판에서는, 상기 광전 변환부로부터 상기 판독부에 걸쳐서, 상기 종형 게이트 전극에 따르도록 채널 형성층이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  3. 제 1항에 있어서,
    상기 전하 고정막상에, 또한, 한층 또는 복수층의 절연막을 갖는 것을 특징으로 하는 고체 촬상 장치.
  4. 제 1항에 있어서,
    상기 전하 고정막은, 2종 이상의 적층 구조로 되는 것을 특징으로 하는 고체 촬상 장치.
  5. 제 1항에 있어서,
    상기 광전 변환부는, 기판의 깊이 방향으로 형성된 복수층의 포토 다이오드로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  6. 기판의 표면부터 이면측에 걸쳐서 소망하는 깊이의 개구부를 형성하는 공정과,
    상기 개구부에 게이트 절연막을 통하여 전극 재료를 매입함에 의해, 상기 기판의 광전 변환부에 축적된 신호 전하를 상기 기판의 표면측에 형성된 판독부에 판독하기 위해 종형 게이트 전극을 형성하는 공정과,
    상기 기판 표면에, 층간 절연막을 통하여 복수층의 배선이 적층한 배선층을 형성하는 공정,
    상기 배선층상에 지지 기판을 접합하고, 상기 기판을 반전한 공정과,
    상기 개구부가 상기 기판의 이면측에 관통할 때까지 상기 기판을 박육화하여 관통구멍을 형성함과 함께, 상기 관통구멍 내에 형성된 상기 게이트 절연막을 소정의 깊이까지 제거하는 공정과,
    상기 게이트 절연막이 제거된 관통구멍 내를 매입함과 함께, 상기 기판의 이면 전면을 피복하는 부의 고정 전하를 갖는 전하 고정막을 형성하는 공정을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 기판은 벌크 기판으로 구성되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 기판은, 실리콘 기판상에, 산화 실리콘층을 통하여 형성된 단결정 실리콘층을 갖는 SOI 기판으로 구성되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 개구부는, 상기 단결정 실리콘층의 표면부터 상기 산화 실리콘층이 노출하는 깊이까지 형성되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  10. 제 6항에 있어서,
    상기 기판을 박육화하는 공정은, 복수회의 웨트 에칭에 의해 행하여지는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  11. 제 6항에 있어서,
    상기 전하 고정막을 형성한 후, 전하 고정막상에, 또한, 한층 또는 복수층의 절연막을 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  12. 제 6항에 있어서,
    상기 전하 고정막은, 2종 이상의 적층 구조로 하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  13. 광학 렌즈와,
    수광량에 응한 신호 전하를 생성하는 광전 변환부가 형성된 기판과, 상기 기판의 표면부터 이면측에 관통하여 형성된 관통구멍과, 상기 관통구멍 내에 게이트 절연막을 통하여 형성된 종형 게이트 전극으로서, 상기 광전 변환부에서 생성된 신호 전하를 전하 판독부에 판독하기 위한 종형 게이트 전극과, 상기 기판의 이면측을 피복함과 함께, 상기 기판 이면측의 관통구멍의 내주면의 일부를 피복하도록 형성된 부의 고정 전하를 갖는 전하 고정막을 구비하는 고체 촬상 장치로서, 상기 광학 렌즈에 집광된 광이 입사되는 고체 촬상 장치와,
    상기 고체 촬상 장치로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 포함하는 것을 특징으로 하는 전자 기기.
KR1020110098025A 2010-10-07 2011-09-28 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기 KR101900102B1 (ko)

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KR1020180108670A KR102013071B1 (ko) 2010-10-07 2018-09-12 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기
KR1020190096817A KR102135529B1 (ko) 2010-10-07 2019-08-08 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기
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TW (1) TWI467748B (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160077055A (ko) * 2013-10-23 2016-07-01 소니 주식회사 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
KR20160144622A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 수직 전송 게이트를 갖는 이미지 센서 및 그 제조방법
KR20180136872A (ko) * 2016-04-25 2018-12-26 소니 주식회사 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
KR20190139035A (ko) * 2018-06-07 2019-12-17 삼성전자주식회사 이미지 센서
KR20200121285A (ko) * 2018-02-16 2020-10-23 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 소자
KR20210027548A (ko) * 2015-09-30 2021-03-10 가부시키가이샤 니콘 촬상 소자 및 촬상 장치
KR20230003400A (ko) * 2013-08-19 2023-01-05 소니그룹주식회사 고체 촬상 소자 및 전자 기기
US11955502B2 (en) 2018-09-11 2024-04-09 Sony Semiconductor Solutions Corporation Solid-state image sensor to reduce display unevenness of a captured image

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130106978A (ko) * 2012-03-21 2013-10-01 삼성전자주식회사 이미지 센서의 단위 픽셀 및 이를 포함하는 이미지 센서
JP2014027123A (ja) * 2012-07-27 2014-02-06 Renesas Electronics Corp 半導体装置およびその製造方法
US8773562B1 (en) * 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
JP2014199898A (ja) * 2013-03-11 2014-10-23 ソニー株式会社 固体撮像素子および製造方法、並びに、電子機器
JP6465545B2 (ja) * 2013-09-27 2019-02-06 ソニー株式会社 撮像素子およびその製造方法ならびに電子機器
JP2015079848A (ja) * 2013-10-17 2015-04-23 シナプティクス・ディスプレイ・デバイス株式会社 表示装置駆動用半導体集積回路装置
JP6387743B2 (ja) * 2013-12-16 2018-09-12 株式会社リコー 半導体装置および半導体装置の製造方法
KR20150077528A (ko) * 2013-12-27 2015-07-08 에스케이하이닉스 주식회사 트랜지스터 및 그의 제조 방법과 이를 포함하는 이미지센서
KR102209097B1 (ko) * 2014-02-27 2021-01-28 삼성전자주식회사 이미지 센서 및 이의 제조 방법
JP6300662B2 (ja) * 2014-06-20 2018-03-28 オリンパス株式会社 半導体装置および半導体装置の製造方法
KR102268712B1 (ko) * 2014-06-23 2021-06-28 삼성전자주식회사 자동 초점 이미지 센서 및 이를 포함하는 디지털 영상 처리 장치
JP2016100347A (ja) * 2014-11-18 2016-05-30 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
US9564493B2 (en) 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
JP2017163010A (ja) * 2016-03-10 2017-09-14 ソニー株式会社 撮像装置、電子機器
KR102465576B1 (ko) 2016-03-29 2022-11-11 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
JP7005886B2 (ja) * 2016-03-31 2022-01-24 ソニーグループ株式会社 固体撮像素子、および電子機器
US11522098B2 (en) * 2016-04-01 2022-12-06 Trustees Of Dartmouth College UV/VIS/IR backside-illuminated photon-counting sensor
KR102569811B1 (ko) * 2016-04-08 2023-08-24 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
KR102563588B1 (ko) 2016-08-16 2023-08-03 삼성전자주식회사 이미지 센서 및 이의 제조 방법
KR102476411B1 (ko) * 2016-12-01 2022-12-12 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자, 고체 촬상 소자의 제조 방법 및 촬상 장치
JP7013209B2 (ja) * 2016-12-14 2022-01-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
CN109155325A (zh) * 2017-03-22 2019-01-04 索尼半导体解决方案公司 摄像装置和信号处理装置
EP3709357A4 (en) * 2017-11-09 2020-12-23 Sony Semiconductor Solutions Corporation IMAGE CAPTURE ELEMENT AND ELECTRONIC DEVICE
JP7267940B2 (ja) 2018-02-01 2023-05-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2019176089A (ja) 2018-03-29 2019-10-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、および電子機器
TW201942615A (zh) 2018-04-04 2019-11-01 日商索尼半導體解決方案公司 攝像裝置
US10790326B2 (en) 2018-09-26 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel device on deep trench isolation (DTI) structure for image sensor
KR102663642B1 (ko) * 2019-02-28 2024-05-08 삼성전자주식회사 지지 영역을 갖는 반도체 소자 및 그 형성 방법
US10957707B2 (en) 2019-04-23 2021-03-23 International Business Machines Corporation Vertical transistor based radiation dosimeter
TW202129936A (zh) * 2019-07-19 2021-08-01 日商索尼半導體解決方案公司 攝像裝置
WO2021060118A1 (ja) * 2019-09-26 2021-04-01 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2021149380A1 (ja) * 2020-01-24 2021-07-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び撮像装置の製造方法、電子機器
US11362121B2 (en) * 2020-01-28 2022-06-14 Omnivision Technologies, Inc. Light attenuation layer fabrication method and structure for image sensor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177704A (ja) * 2010-04-16 2010-08-12 Sony Corp 固体撮像装置、その製造方法および撮像装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01256168A (ja) * 1988-04-06 1989-10-12 Matsushita Electron Corp 半導体装置及びその製造方法
JPH06283702A (ja) 1993-03-25 1994-10-07 Hamamatsu Photonics Kk 固体撮像装置
JP4337371B2 (ja) 2003-03-13 2009-09-30 ソニー株式会社 固体撮像素子および固体撮像素子の製造方法
JP2005056998A (ja) * 2003-08-01 2005-03-03 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP4341421B2 (ja) * 2004-02-04 2009-10-07 ソニー株式会社 固体撮像装置
US7541627B2 (en) 2004-03-08 2009-06-02 Foveon, Inc. Method and apparatus for improving sensitivity in vertical color CMOS image sensors
JP4384198B2 (ja) * 2007-04-03 2009-12-16 シャープ株式会社 固体撮像装置およびその製造方法、電子情報機器
TWI413240B (zh) * 2007-05-07 2013-10-21 Sony Corp A solid-state imaging device, a manufacturing method thereof, and an image pickup device
KR101531055B1 (ko) * 2007-10-11 2015-06-23 소니 주식회사 촬상 장치, 고체 촬상 장치, 및 그 제조방법
KR101541544B1 (ko) * 2007-12-26 2015-08-03 소니 주식회사 고체 촬상 장치와 그 제조 방법 및 촬상 장치
JP5369505B2 (ja) * 2008-06-09 2013-12-18 ソニー株式会社 固体撮像装置、及び電子機器
EP2133918B1 (en) * 2008-06-09 2015-01-28 Sony Corporation Solid-state imaging device, drive method thereof and electronic apparatus
JP4862878B2 (ja) * 2008-10-30 2012-01-25 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
JP5277880B2 (ja) * 2008-11-07 2013-08-28 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
TWI445166B (zh) * 2008-11-07 2014-07-11 Sony Corp 固態成像裝置，製造固態成像裝置之方法、及電子設備

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177704A (ja) * 2010-04-16 2010-08-12 Sony Corp 固体撮像装置、その製造方法および撮像装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230003400A (ko) * 2013-08-19 2023-01-05 소니그룹주식회사 고체 촬상 소자 및 전자 기기
US11862655B2 (en) 2013-08-19 2024-01-02 Sony Group Corporation Solid-state imaging device having through electrode provided therein and electronic apparatus incorporating the solid-state imaging device
KR20160077055A (ko) * 2013-10-23 2016-07-01 소니 주식회사 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
KR20160144622A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 수직 전송 게이트를 갖는 이미지 센서 및 그 제조방법
KR20210027548A (ko) * 2015-09-30 2021-03-10 가부시키가이샤 니콘 촬상 소자 및 촬상 장치
KR20180136872A (ko) * 2016-04-25 2018-12-26 소니 주식회사 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
KR20220044623A (ko) * 2016-04-25 2022-04-08 소니그룹주식회사 고체 촬상 소자 및 그 제조 방법 및 전자 기기
US11398515B2 (en) 2016-04-25 2022-07-26 Sony Corporation Solid-state imaging element, method for manufacturing the same, and electronic apparatus
US11948958B2 (en) 2016-04-25 2024-04-02 Sony Group Corporation Solid-state imaging element, method for manufacturing the same, and electronic apparatus
KR20200121285A (ko) * 2018-02-16 2020-10-23 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 소자
KR20190139035A (ko) * 2018-06-07 2019-12-17 삼성전자주식회사 이미지 센서
US11955502B2 (en) 2018-09-11 2024-04-09 Sony Semiconductor Solutions Corporation Solid-state image sensor to reduce display unevenness of a captured image

Also Published As

Publication number Publication date
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CN102446935B (zh) 2016-08-03

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US8450728B2 (en) Solid-state imaging device, method of manufacturing the same, and electronic apparatus
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