JP7013209B2 - 固体撮像装置およびその製造方法、並びに電子機器 - Google Patents

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Description

本技術は、固体撮像装置およびその製造方法、並びに電子機器に関し、特に、貫通電極の微細化を可能とする固体撮像装置およびその製造方法、並びに電子機器に関する。
近年、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサにおいては、画素サイズの縮小が図られている。しかしながら、これに伴い、単位画素に入射するフォトンの減少による感度の低下や、Ｓ／Ｎの低下が起きてしまう。
一方、赤（Ｒ），緑（Ｇ），青（Ｂ）の画素を平面上に並べた画素配列として、例えば原色カラーフィルタを用いたベイヤ配列が、現在広く知られている。しかしながら、ベイヤ配列では、Ｒ画素においてＧ，Ｂの光はカラーフィルタを透過せず光電変換に用いられないため、感度の面での損失が生じたり、画素間の補間処理によって偽色が発生してしまう。
これらに対して、３層の光電変換層を縦方向に積層し、１画素で３色分の色信号を得る手法が知られている。例えば、Ｓｉ基板上に設けられた光電変換膜でＧの光を検出し、Ｓｉ基板内で積層された２つのフォトダイオード（ＰＤ）でＲ，Ｂの光を検出する構造が提案されている。
このような構造では、光電変換膜で発生した電荷を、Ｓｉ基板の反対側の面に形成されたフローティングディフュージョン（ＦＤ）に転送する必要がある。これに対して、例えば特許文献１には、半導体基板の表面と裏面との間で画素毎に貫通電極を設け、光電変換膜で発生した電荷をＦＤに転送する構造が開示されている。
特開２０１５－３８９３１号公報
しかしながら、特許文献１に開示されている構造では、貫通電極の微細化ができなかった。具体的には、Ｓｉで構成された貫通電極では、製造工程上、微細化に限界があった。また、金属で構成された貫通電極では、半導体基板の表面や裏面で接続されるコンタクトとのアライメントずれが発生し、コンタクト抵抗が増大するおそれがあった。
本技術は、このような状況に鑑みてなされたものであり、確実に、貫通電極の微細化を可能とするようにするものである。
本技術の固体撮像装置は、半導体基板の第１の面側に形成された配線層と、前記半導体基板の第２の面側に形成された光電変換素子と、一端が前記第１の面を貫通して前記配線層に接続され、他端が前記光電変換素子に接続されるように形成された貫通電極とを備え、前記貫通電極が形成される貫通孔は、前記貫通孔の側面および前記第１の面側の底部において、固定電荷膜が成膜された上に第１の絶縁膜が成膜され、さらに、前記底部の一部が開口された上に第２の絶縁膜が成膜されてなり、前記第２の絶縁膜は、前記底部の開口部分の側面において露出する前記固定電荷膜と、前記貫通電極とが接触しないように成膜される。
前記貫通電極は、画素毎に形成され、前記貫通電極の他端は、前記光電変換素子において画素毎に設けられた電極に接続され、前記配線層は、画素毎に形成され、フローティングディフュージョンおよび増幅トランジスタに接続されるようにすることができる。
前記配線層は、他の配線層よりも前記第２の面に近い側に形成されるようにすることができる。
前記貫通電極の他端は、前記光電変換素子において各画素に共通して設けられた電極に接続され、前記配線層は、電源配線に接続されるようにすることができる。
本技術の固体撮像装置の製造方法は、半導体基板の第１の面側に、配線層を形成し、一端が前記第１の面を貫通して前記配線層に接続されるように貫通電極を形成し、前記半導体基板の第２の面側に、前記貫通電極の他端が接続されるように光電変換素子を形成する固体撮像装置の製造方法であって、前記貫通電極が形成される貫通孔を、前記貫通孔の側面および前記第１の面側の底部において、固定電荷膜を成膜した上に第１の絶縁膜を成膜し、さらに、前記底部の一部を開口した上に第２の絶縁膜を成膜して形成し、前記第２の絶縁膜を、前記底部の開口部分の側面において露出する前記固定電荷膜と、前記貫通電極とが接触しないように成膜する固体撮像装置の製造方法である。
本技術の電子機器は、半導体基板の第１の面側に形成された配線層と、前記半導体基板の第２の面側に形成された光電変換素子と、一端が前記第１の面を貫通して前記配線層に接続され、他端が前記光電変換素子に接続されるように形成された貫通電極とを有し、前記貫通電極が形成される貫通孔は、前記貫通孔の側面および前記第１の面側の底部において、固定電荷膜が成膜された上に第１の絶縁膜が成膜され、さらに、前記底部の一部が開口された上に第２の絶縁膜が成膜されてなり、前記第２の絶縁膜は、前記底部の開口部分の側面において露出する前記固定電荷膜と、前記貫通電極とが接触しないように成膜された固体撮像装置を備える。
本技術においては、配線層が、半導体基板の第１の面側に形成され、貫通電極が、一端が前記第１の面を貫通して前記配線層に接続されるように形成され、光電変換素子が、前記半導体基板の第２の面側に、前記貫通電極の他端が接続されるように形成され、前記貫通電極が形成される貫通孔が、前記貫通孔の側面および前記第１の面側の底部において、固定電荷膜が成膜された上に第１の絶縁膜が成膜され、さらに、前記底部の一部が開口された上に第２の絶縁膜が成膜されてなり、前記第２の絶縁膜が、前記底部の開口部分の側面において露出する前記固定電荷膜と、前記貫通電極とが接触しないように成膜される。
本技術によれば、確実に、貫通電極の微細化が可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の固体撮像装置の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置の構成例を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 画素の製造工程を示す断面図である。 第２の実施の形態に係る固体撮像装置の構成例を示す断面図である。 上部電極に電圧を印加する構成の製造工程を示す断面図である。 上部電極に電圧を印加する構成の製造工程を示す断面図である。 上部電極に電圧を印加する構成の製造工程を示す断面図である。 上部電極に電圧を印加する構成の製造工程を示す断面図である。 上部電極に電圧を印加する構成の製造工程を示す断面図である。 固定電荷膜の絶縁耐性について説明する図である。 固定電荷膜のプロセス耐性について説明する図である。 第３の実施の形態に係る固体撮像装置の構成例を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と固定電荷膜が接触しない構成の製造工程を示す断面図である。 貫通電極と配線層が接触しない構成例を示す断面図である。 導電膜のパターンの例を示す図である。 導電膜のパターンの例を示す図である。 第４の実施の形態に係る固体撮像装置の構成例を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 貫通電極を基板表面から形成する製造工程を示す断面図である。 本技術の電子機器の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
以下、本開示を実施するための形態（以下、実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の構成例
２．第１の実施の形態
３．画素の製造工程
４．第２の実施の形態
５．上部電極に電圧を印加する構成の製造工程
６．第３の実施の形態
７．貫通電極と固定電荷膜が接触しない構成の製造工程
８．第４の実施の形態
９．貫通電極を基板表面から形成する製造工程
１０．電子機器の構成例
１１．イメージセンサの使用例
＜１．固体撮像装置の構成例＞
図１は、本技術の固体撮像装置の構成例を示すブロック図である。
固体撮像装置１０は、ＣＭＯＳイメージセンサとして構成される。固体撮像装置１０は、図示せぬ半導体基板（例えばＳｉ基板）に複数の画素２０が規則的に２次元アレイ状に配列された画素領域（画素アレイ）２１と、周辺回路部とを有する。
画素２０は、光電変換部（例えばフォトダイオード）と、複数の画素トランジスタ（ＭＯＳトランジスタ）を有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができる。また、複数の画素トランジスタは、選択トランジスタを追加して４つのトランジスタで構成することもできる。なお、単位画素の等価回路は一般的なものと同様であるので、詳細な説明は省略する。
また、画素２０は、１つの単位画素として構成することもできるし、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、フローティングディフュージョン、および転送トランジスタ以外の他のトランジスタを共有する構造である。
なお、詳細な説明は後述するが、画素２０は、光電変換部が積層されて構成される。
周辺回路部は、垂直駆動回路２２、カラム信号処理回路２３、水平駆動回路２４、出力回路２５、および制御回路２６を有する。
制御回路２６は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置１０の内部情報などのデータを出力する。また、制御回路２６は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路２２、カラム信号処理回路２３、および水平駆動回路２４などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路２６は、これらの信号を垂直駆動回路２２、カラム信号処理回路２３、および水平駆動回路２４などに入力する。
垂直駆動回路２２は、例えばシフトレジスタによって構成される。垂直駆動回路２２は、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路２２は、画素領域２１の各画素２０を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路２２は、垂直信号線２７を通して各画素２０の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、カラム信号処理回路２３に供給する。
カラム信号処理回路２３は、例えば画素２０の列毎に配置される。カラム信号処理回路２３は、１行分の画素２０から出力される信号に対して画素列毎に、ノイズ除去などの信号処理を行う。具体的には、カラム信号処理回路２３は、画素２０固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、Ａ／Ｄ(Analog/Digital)変換などの信号処理を行う。カラム信号処理回路２３の出力段には、水平選択スイッチ（図示せず）が水平信号線２８との間に接続されて設けられる。
水平駆動回路２４は、例えばシフトレジスタによって構成される。水平駆動回路２４は、水平走査パルスを順次出力することによって、カラム信号処理回路２３それぞれを順番に選択し、カラム信号処理回路２３それぞれからの画素信号を水平信号線２８に出力させる。
出力回路２５は、カラム信号処理回路２３の各々から水平信号線２８を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路２５は、例えば、バッファリングだけ行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行う場合もある。
入出力端子２９は、外部と信号のやりとりをする。
＜２．第１の実施の形態＞
図２は、本技術の第１の実施の形態に係る固体撮像装置１０の断面図である。
図２には、固体撮像装置１０を構成する画素領域２１および周辺回路部３１の断面が示されている。
固体撮像装置１０において、Ｓｉなどからなる半導体基板５０の表面５０Ａ（第１の面）側には、多層配線層６０が形成される。また、半導体基板５０の受光面となる裏面５０Ｂ（第２の面）側には、絶縁膜７０を介して、光電変換素子としての有機光電変換部８０が形成される。
画素領域２１において、各画素２０は、それぞれ異なる波長域の光を選択的に検出して光電変換を行う１つの有機光電変換部８０と、２つの無機光電変換部５１，５２（ＰＤ１，ＰＤ２）とが縦方向に積層された積層構造を有する。無機光電変換部５１，５２は、半導体基板５０内に埋め込まれる形で形成されている。
有機光電変換部８０は、例えば、２種類以上の有機半導体材料を含んで構成される。有機光電変換部８０は、有機半導体を用いて、選択的な波長域の光、すなわち、ここでは緑色光を吸収して、電子－正孔対を発生させる有機光電変換素子で構成される。有機光電変換部８０は、画素２０毎に設けられた、信号電荷を取り出すための下部電極８１と、各画素２０に共通して設けられた上部電極８２との間に、有機光電変換層（有機半導体層）８３を挟み込んだ構成を有する。
下部電極８１は、半導体基板５０内に形成された無機光電変換部５１，５２の受光面と対向してこれらの受光面を覆う領域に設けられている。下部電極８１は、光透過性を有する導電膜により構成され、例えば、インジウム錫酸化物（ITO）により構成される。インジウム錫酸化物の他にも、下部電極８１の構成材料として、ドーパントを添加した酸化スズ（SnO2）系材料またはアルミニウム亜鉛酸化物（ZnO）にドーパントを添加してなる酸化亜鉛系材料を用いてもよい。酸化亜鉛系材料としては、例えば、ドーパントとしてアルミニウム（Al）を添加したアルミニウム亜鉛酸化物（AZO）、ガリウム（Ga）添加のガリウム亜鉛酸化物（GZO）、インジウム（In）添加のインジウム亜鉛酸化物（IZO）が挙げられる。また、この他にも、CuI，InSbO4，ZnMgO，CuInO2，MgIN2O4，CdO，ZnSnO3などが用いられてもよい。なお、下部電極８１から有機光電変換層８３で得られた信号電荷（電子）の取り出しが行われるので、下部電極８１は画素２０毎に分離されて形成される。
有機光電変換層８３は、例えば、第１有機半導体材料、第２有機半導体材料および／または第３有機半導体材料の３種類を含んで構成される。これら３種類の有機半導体材料のいずれかは、有機ｐ型半導体および有機ｎ型半導体のうちの一方または両方であるとともに、選択的な波長域の光を光電変換する一方、他の波長域の光を透過させる。具体的には、有機光電変換層８３は、例えば、緑（Ｇ）の波長としての４５０ｎｍ以上６５０ｎｍ以下の範囲において極大吸収波長を有する。
有機光電変換層８３と下部電極８１との間、および、有機光電変換層８３と上部電極８２との間には、図示せぬ他の層が設けられていてもよい。例えば、下部電極８１側から順に、下引き膜、正孔輸送層、電子ブロッキング膜、有機光電変換層８３、正孔ブロッキング膜、バッファ膜、電子輸送層、および仕事関数調整膜が積層されていてもよい。
上部電極８２は、下部電極８１と同様の光透過性を有する導電膜により構成されている。上部電極８２は、各画素２０に共通の電極として形成されるものとするが、画素２０毎に分離されていてもよい。上部電極８２の厚みは、例えば、１０ｎｍ乃至２００ｎｍである。
無機光電変換部５１，５２は、それぞれ、ｐｎ接合を有するＰＤ（フォトダイオード）であり、半導体基板５０内の光路上において、裏面５０Ｂ側から無機光電変換部５１，５２の順に形成されている。無機光電変換部５１は、青色光を選択的に検出して青色に対応する信号電荷を蓄積させる。無機光電変換部５１は、例えば、半導体基板５０の裏面５０Ｂに沿った選択的な領域に形成される。無機光電変換部５２は、赤色光を選択的に検出して赤色に対応する信号電荷を蓄積させる。無機光電変換部５２は、例えば、無機光電変換部５１よりも下層（表面５０Ａ側）の領域に形成される。なお、青（Ｂ）は、例えば、４５０ｎｍ乃至４９５ｎｍの波長域、赤（Ｒ）は、例えば、６２０ｎｍ乃至７５０ｎｍの波長域にそれぞれ対応する色であり、無機光電変換部５１，５２はそれぞれ、各波長域のうちの一部または全部の波長域の光を検出可能となっていればよい。
以上のように、画素２０は、有機光電変換部８０と、２つの無機光電変換部５１，５２とが縦方向に積層された積層構造を有し、有機光電変換部８０が緑色光を、無機光電変換部５１が青色光を、無機光電変換部５２が赤色光を、それぞれ吸収（検出）して光電変換するので、１画素で縦方向（層方向）の縦分光を行い、赤、緑、青の各色信号を取得することができる。
半導体基板５０の表面５０Ａには、例えば、フローティングディフュージョン（ＦＤ）５３、転送トランジスタ５４、増幅トランジスタ５５、およびリセットトランジスタ５６が設けられる。このうち、ＦＤ５３と増幅トランジスタ５５のゲート電極５５Ｇとは、多層配線層６０を形成する配線層６１乃至６３のうち、最も半導体基板５０の表面５０Ａに近い側に形成されているローカル配線層６１に接続されている。ローカル配線層６１は、画素２０毎に形成されている。また、リセットトランジスタ５６のゲート電極５６Ｇは、コンタクト６５を介して配線層６３に接続されている。なお、増幅トランジスタ５５は、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離部５５ｓにより他の領域と分離されており、リセットトランジスタ５６は、素子分離部５６ｓにより他の領域と分離されている。
さらに、半導体基板５０の表面５０Ａには、ＳｉＮ膜などからなるエッチストップ層５７が形成される。
また、各画素２０において、半導体基板５０には、貫通電極５８が、その下端が半導体基板５０の表面５０Ａを貫通してローカル配線層６１に直接接続され、上端が下部電極８１に接続されるように形成されている。特に、半導体基板５０の表面５０Ａ側では、貫通電極５８は、増幅トランジスタ５５の素子分離部５５ｓとリセットトランジスタ５６の素子分離部５６ｓとの間を貫通するように形成されている。貫通電極５８は、Ｗ（タングステン）、Cu（銅）、Al（アルミニウム）、Ti（チタン）、Co（コバルト）、Hf（ハフニウム）、またはTa（タンタル）などの金属材料により形成される。
これにより、各画素２０においては、半導体基板５０の裏面５０Ｂ側の有機光電変換部８０で生じた電荷が、貫通電極５８を介して半導体基板５０の表面５０Ａ側のＦＤ５３や増幅トランジスタ５５に転送されるようになる。
また、各画素２０において、上部電極８２の上には、パッシベーション膜９１が形成され、パッシベーション膜９１の上には、オンチップレンズ９２が形成されている。
＜３．画素の製造工程＞
次に、図３乃至図１５を参照して、画素２０の製造工程について説明する。
まず、図３は、無機光電変換部５１，５２およびＦＤ５３が形成された半導体基板５０の表面５０Ａ側に、イオン注入などにより各トランジスタ５４乃至５６が形成され、エッチストップ層５７、および層間絶縁膜１０１ａが形成された状態を示している。エッチストップ層５７は、例えば、ＬＰ－ＣＶＤ（Low Pressure - Chemical Vapor Deposition）などの手法によりＳｉＮ膜などを成膜することで形成される。また、層間絶縁膜１０１ａは、プラズマＣＶＤなどの手法により酸化膜などを成膜し、ＣＭＰ（Chemical Mechanical Polishing）などの手法により表面を平坦化することで形成される。なお、半導体基板５０における貫通電極５８の形成予定領域５０ｉには、高濃度の不純物領域（Ｐ＋＋領域）が形成されるようにしてもよい。これにより、貫通電極５８の形成の際に生じるダメージを軽減することができ、結果として、暗電流を低減することができる。
次に、図４に示されるように、ローカル配線層６１と半導体基板５０（ＦＤ５３および増幅トランジスタ５５）とを接続するためのコンタクトホールＣＨ１が、パターニングおよびドライエッチングにより形成される。さらに、ローカル配線層６１のための溝ＴＲ１が、パターニングおよびドライエッチングにより形成される。
その後、図５に示されるように、コンタクトホールＣＨ１および溝ＴＲ１に、メタルを埋め込むことでコンタクトおよびローカル配線層６１が形成される。例えば、ＰＶＤ（Physical Vapor Deposition）などの手法により仕事関数調整用のＴｉ膜などが形成され、ＣＶＤなどの手法によりバリアメタルＴｉＮやＷなどが埋め込まれる。さらに、ＣＭＰなどの手法により表面の不要なメタル膜が除去される。
このように、貫通電極５８の一端と接続されるローカル配線層６１は、ＷやＴｉなど、汚染を起こしにくい金属で形成されるものとする。
続いて、図６に示されるように、ローカル配線層６１上に、プラズマＣＶＤなどの手法により酸化膜などを成膜することにより、絶縁膜１０１ｂが形成される。
次いで、図７に示されるように、ローカル配線層６１より上層の配線層６３と半導体基板５０とを接続するためのコンタクトホールを、パターニングおよびドライエッチングにより形成し、メタルを埋め込むことで、コンタクト６５が形成される。例えば、ＰＶＤなどの手法により仕事関数調整用のＴｉ膜などが形成され、ＣＶＤなどの手法によりバリアメタルＴｉＮやＷなどが埋め込まれる。さらに、ＣＭＰなどの手法により表面の不要なメタル膜が除去される。
その後、図８に示されるように、配線層６３を形成することで、多層配線層６０が形成される。
そして、半導体基板５０の表面５０Ａ側（多層配線層６０）に支持基板（図示せず）または他の半導体基体などを接合して、上下反転する。
半導体基板５０の裏面５０Ｂ側においては、まず、図９に示されるように、貫通電極５８が形成される位置に合わせて、レジスト１１１がパターニングされる。その後、図１０に示されるように、ドライエッチングなどの手法によりＳｉ（半導体基板５０）を加工することで、貫通孔１１２が形成される。ここでのエッチングは、半導体基板５０の表面５０Ａ側に形成されたエッチストップ層５７でストップする。また、レジスト１１１のパターニングに位置ずれが生じた場合であっても、半導体基板５０の表面５０Ａ側に形成されている素子分離部５５ｓ，５６ｓがエッチングストッパとして機能する。
レジスト１１１が除去された後、図１１に示されるように、貫通孔１１２内に、例えばＡＬＤ（Atomic Layer Deposition）などの手法により酸化膜などを形成することで、絶縁膜７０ａが埋め込まれる。
その後、図１２に示されるように、ドライエッチングなどの手法により、貫通孔１１２の底部に形成された絶縁膜７０ａ、エッチストップ層５７、および多層配線層６０の層間絶縁膜をエッチングすることで、貫通孔１１２が、ローカル配線層６１まで開口される。ここでのエッチングは、ローカル配線層６１でストップする。
続いて、図１３に示されるように、貫通孔１１２内に、例えばＡＬＤなどの手法によりバリアメタルなどを埋め込むことで導電膜が形成され、ＣＶＤなどの手法によりＷなどが埋め込まれる。これにより、貫通電極５８が形成される。そして、貫通電極５８上端の引き出し配線層を形成するため、フォトリソグラフィによるパターニングの後、ドライエッチングなどの手法により不要な導電膜が除去される。
その後、図１４に示されるように、絶縁膜７０が形成された後、下部電極８１、有機光電変換層８３、上部電極８２を形成することで、有機光電変換部８０が形成される。
そして、図１５に示されるように、上部電極８２の上に、パッシベーション膜９１が形成され、パッシベーション膜９１の上に、オンチップレンズ９２が形成される。
以上の工程により、画素２０が形成される。
以上の工程によれば、貫通電極５８の一端が、半導体基板５０の表面５０Ａを貫通して、エッチングストッパとしてのローカル配線層６１に直接接続されるように、貫通電極５８が形成される。これにより、コンタクトとのアライメントずれの発生や、コンタクト抵抗の増大を避けることができ、確実に、貫通電極の微細化が可能となる。
また、特許文献１に開示されている構成では、貫通電極の微細化に伴い、貫通電極を介して有機光電変換部からＦＤに至る経路に発生する寄生容量やコンタクト抵抗が増大し、ＲＣ遅延の悪化や変換効率の低下が懸念されていた。
一方、本実施の形態では、貫通電極のＦＤ５３や増幅トランジスタ５５に接続されるローカル配線層６１は、他の配線層と階層が分けられているので、配線レイアウトの自由度を高め、寄生容量を低減することができる。その結果、ＲＣ遅延の改善や変換効率の向上を実現することが可能となる。
さらに、ローカル配線層６１には、汚染を起こしにくいＷやＴｉなどの金属が用いられ、また、金属材料を露出させることなくＳｉ基板が加工されるので、メタル汚染などに起因する暗時特性や白点特性を良好に保つことができる。
また、既存のＴＳＶ（Through Silicon Via）では、応力によるストレスが発生し、ＴＳＶ近傍にトランジスタを配置することができず、レイアウトの制約を受けてしまう。
一方、本実施の形態では、応力によるストレスを発生させることなく、貫通電極の微細化が可能となるので、貫通電極近傍にトランジスタを配置するレイアウトを実現することができる。
なお、図１２を参照して説明した、貫通孔１１２をローカル配線層６１まで開口する工程において、ボッシュプロセスと呼ばれるエッチング技術が用いられるようにしてもよい。ボッシュプロセスは、エッチングとエッチング側壁保護を繰り返しながら行うエッチング手法であり、アスペクト比の高いエッチングが可能となる。
ボッシュプロセスによれば、図１６に示されるように、貫通孔１１２の先端１１２ｔがテーパー形状に形成される。その結果、図１７に示されるように、貫通電極５８の先端５８ｔがテーパー形状に形成されるようになる。このように、貫通電極５８の先端５８ｔがテーパー形状に形成されることで、貫通電極５８のストッパとなるローカル配線層６１への接触面積が小さくなるので、貫通電極５８とローカル配線層６１との合わせズレを抑制することができる。また、貫通電極５８の先端５８ｔがテーパー形状に形成されることで、貫通電極５８と、多層配線層６０を形成する各配線層との間の寄生容量を低減することもできる。
＜４．第２の実施の形態＞
図１８は、本技術の第２の実施の形態に係る固体撮像装置１０の断面図である。
図１８には、固体撮像装置１０を構成する周辺回路部３１の一部の断面が示されている。
図１８の例においても、半導体基板５０の表面５０Ａ側には、多層配線層６０が形成され、半導体基板５０の受光面となる裏面５０Ｂ側には、絶縁膜７０を介して、有機光電変換部８０が形成される。
半導体基板５０の表面５０Ａには、例えば、トランジスタ１５１が設けられる。トランジスタ１５１のゲート電極１５１Ｇは、多層配線層６０を形成する配線層１６１，１６３のうち、最も半導体基板５０の表面５０Ａに近い側に形成されているローカル配線層１６１に接続されている。トランジスタ１５１のゲート電極１５１Ｇは、素子分離膜１５２上に形成されている。また、トランジスタ１５１のゲート電極１５１Ｇは、コンタクト１６５を介して配線層１６３に接続されている。配線層１６３は、所定の電源に接続された電源配線として機能する。したがって、ローカル配線層１６１は、トランジスタ１５１のゲート電極１５１Ｇを介して、電源配線に接続されている。
また、半導体基板５０には、貫通電極１５３が、その下端が半導体基板５０の表面５０Ａを貫通してローカル配線層１６１に直接接続され、上端が金属部材１５３ａ乃至１５３ｄを介して上部電極８２に接続されるように形成されている。金属部材１５３ａは、貫通電極１５３の引き出し配線層として形成され、金属部材１５３ｂ，１５３ｃは、コンタクトとして形成される。また、金属部材１５３ｄは、金属部材１５３ｂ，１５３ｃをそれぞれ接続する配線層として形成される。貫通電極１５３および金属部材１５３ａ乃至１５３ｄは、Ｗ，Cu，Al，Ti，Co，Hf、またはTaなどの金属材料により形成される。なお、図１８の例において、図１７の貫通電極５８と同様に、貫通電極１５３の先端がテーパー形状に形成されるようにしてもよい。
これにより、各画素２０に共通して設けられた上部電極８２に、所定の電圧が印加されるようになる。
なお、上部電極８２には常時電圧が印加されるが、ゲート電極１５１Ｇを素子分離膜１５２上に形成することで、耐圧などの信頼性を保持することができる。また、プロセス中は、ゲート電極１５１Ｇがフローティング状態となり、貫通電極１５３や金属部材１５３ａ乃至１５３ｄの形成時にチャージアップダメージを受けるおそれがあるが、ゲート電極１５１Ｇを素子分離膜１５２上に形成することで、これを緩和することもできる。
＜５．上部電極に電圧を印加する構成の製造工程＞
次に、図１９乃至図２３を参照して、上部電極８２に電圧を印加する構成の製造工程について説明する。
なお、半導体基板５０の表面５０Ａ側において、多層配線層６０を形成し、貫通電極１５３を形成するまでの工程は、画素２０を形成する工程と基本的に同様であるので、それらの説明は省略する。
貫通電極５８が形成された後、図１９に示されるように、貫通電極１５３上端の引き出し配線層１５３ａを形成するため、フォトリソグラフィによるパターニングの後、ドライエッチングなどの手法により不要な導電膜が除去される。
続いて、図２０に示されるように、絶縁膜７０が形成された後、下部電極８１、有機光電変換層８３、上部電極８２が形成され、上部電極８２の上に、パッシベーション膜９１ａが形成される。
次に、図２１に示されるように、ローカル配線層６１と上部電極８２とを接続するためのコンタクトホールＣＨ２が、パターニングおよびドライエッチングにより形成される。
その後、図２２に示されるように、コンタクトホールＣＨ２に、メタルを埋め込むことでコンタクト１５３ｂ，１５３ｃが形成される。例えば、ＰＶＤなどの手法により仕事関数調整用のＴｉ膜などが形成され、ＣＶＤやＰＶＤなどの手法によりバリアメタルＴｉＮやＷなどが埋め込まれる。その後、配線層１５３ｄを形成するため、フォトリソグラフィによるパターニングの後、ドライエッチングなどの手法により不要な導電膜が除去される。
そして、図２３に示されるように、配線層１５３ｄの上に、パッシベーション膜９１が形成される。
以上の工程により、上部電極８２に電圧を印加する構成が形成される。
以上の工程によれば、貫通電極１５３の一端が、半導体基板５０の表面５０Ａを貫通して、エッチングストッパとしてのローカル配線層１６１に直接接続されるように、貫通電極１５３が形成される。これにより、コンタクトとのアライメントずれの発生や、コンタクト抵抗の増大を避けることができ、上部電極に電圧を印加する構成においても、確実に、貫通電極の微細化が可能となる。
図２などの構成においては説明を省略したが、図２４に示されるように、貫通電極５８が形成される貫通孔と、その貫通孔に埋め込まれる絶縁膜７０（７０ａ）との間には、負の固定電荷を有する固定電荷膜１７１が形成される。これにより、暗電流を低減することができる。
このような構成において、貫通孔の底部をエッチングにより開口する際、その開口部分の側面に固定電荷膜１７１が露出してしまう。この状態で、導電膜を埋め込むなどして貫通電極５８を形成した場合、貫通電極５８と固定電荷膜１７１とが接触してしまう。
固定電荷膜１７１は、絶縁膜７０と比較して、絶縁耐性もプロセス耐性も低い。そのため、固定電荷膜１７１の絶縁耐性不足により、図２４中の両矢印＃１に示されるように、貫通電極５８と固定電荷膜１７１との間でショート不良を引き起こす可能性がある。
また、固定電荷膜１７１のプロセス耐性不足により、図２５に示されるように、固定電荷膜１７１の貫通電極５８との接触部分が後退し、導電膜が入り込んでしまう。これにより、図２５中の両矢印＃２に示されるように、半導体基板５０と貫通電極５８との間でショート不良を引き起こす可能性がある。
そこで、以下においては、貫通電極５８と固定電荷膜１７１とが接触しない構成について説明する。
＜６．第３の実施の形態＞
図２６は、本技術の第３の実施の形態に係る固体撮像装置１０の断面図である。
図２６には、上述で説明した貫通電極５８周辺の断面構成が示されている。
図２６に示されるように、貫通電極５８が形成される貫通孔には、固定電荷膜１７１が成膜された上に絶縁膜７０が成膜され、その絶縁膜７０の上に絶縁膜１７２が成膜されている。絶縁膜１７２は、貫通孔の半導体基板５０の表面５０Ａ側の底部の一部が開口された開口部分の側面において、貫通電極５８と固定電荷膜１７１とが接触しないように成膜されている。絶縁膜１７２は、固定電荷膜１７１より高い絶縁性を有している。
図２６の例では、絶縁膜１７２は、貫通電極５８とともに、ローカル配線層６１（以下、単に配線層６１という）に接触するように、貫通孔内に埋め込まれている。
＜７．貫通電極と固定電荷膜が接触しない構成の製造工程＞
（例１）
次に、図２７乃至図３３を参照して、貫通電極５８と固定電荷膜１７１が接触しない構成の製造工程の一例について説明する。
図２７は、上述で説明した図１０と同様の状態を示している。図２７の工程においては、半導体基板５０の表面５０Ａ側（図中下側）に多層配線層６０が形成された状態で、半導体基板５０の裏面５０Ｂ側（図中上側）から、貫通孔１８１が形成される。
多層配線層６０は、SiO2，SiN，SiOC，SiONなどからなる絶縁膜の層間に配線層６１，６２が設けられることで形成されている。配線層６１，６２は、Cu，Ｗ，Alなどで形成され、そのバリアメタルには、Ti，TiN，Ta，TaN，Ru，Co，Zrなどが用いられる。
貫通孔１８１は、リソグラフィとプラズマエッチングによりＳｉ（半導体基板５０）を加工することで形成される。ここでのエッチングは、多層配線層６０の絶縁膜中でストップするように行われる。本実施の形態において、半導体基板５０の厚さは、例えば１乃至５０μｍ、貫通孔１８１の径は、例えば１００ｎｍ乃至１μｍとされる。また、エッチングのアスペクト比は、例えば５を超えるものとする。
貫通孔１８１が形成された後、図２８に示されるように、貫通孔１８１内に、例えばＡＬＤなどの手法により固定電荷膜１７１が成膜される。固定電荷膜１７１は、その膜厚が例えば５０ｎｍより小さくなるようにして成膜される。
固定電荷膜１７１の材料としては、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウムなどが用いられる。また、固定電荷膜１７１として、窒化アルミニウム膜、酸窒化ハフニウム膜、酸窒化アルミニウム膜が成膜されるようにしてもよい。
その後、図２９に示されるように、固定電荷膜１７１が成膜された貫通孔１８１内に、絶縁膜７０が成膜される。絶縁膜７０は、SiO2，SiN，SiOCなどをＡＬＤまたはＣＶＤの手法により成膜することで形成される。絶縁膜７０が形成された後の貫通孔１８１の内径は、例えば３０乃至５００ｎｍ程度とされる。
絶縁膜７０が成膜された後、プラズマエッチングにより、貫通孔１８１の底部（半導体基板５０の表面５０Ａ側）の絶縁膜７０、固定電荷膜１７１、および、多層配線層６０の絶縁膜を加工することで、図３０に示されるように、貫通孔１８１が配線層６１まで達するように開口される。
プラズマエッチングに用いられるエッチングガスとしては、CF4，CHF3，CH2F2，CH3F，C4F8，C4F6，C5HF7，CH4，C2H4，He，Ar，O2，CO，N2などのガスが用いられる。
貫通孔１８１が配線層６１まで開口された後、アッシングやウェットエッチングにより、エッチング残渣やポリマーが除去される。アッシングにおいては、例えばO2，H2，N2などのガスがプラズマ化されて用いられる。
その後、図３１に示されるように、配線層６１まで開口された貫通孔１８１内に、絶縁膜１７２が成膜される。絶縁膜１７２は、SiO2，SiN，SiOCなどをＡＬＤの手法により成膜することで形成される。絶縁膜１７２は、その膜厚が例えば５ｎｍ以上となるようにして成膜される。
絶縁膜１７２が成膜された後、図３２に示されるように、プラズマエッチングにより、貫通孔１８１の底部（半導体基板５０の表面５０Ａ側）の絶縁膜１７２を加工することで、貫通孔１８１が再度、配線層６１に達する。ここでも、図２９の工程と同様のエッチングガスが用いられる。
貫通孔１８１が配線層６１に達した後、アッシングやウェットエッチングにより、エッチング残渣やポリマーが除去される。
その後、貫通孔１８１内に、例えばＣＶＤやＰＶＤ，ＡＬＤなどの手法により、バリアメタルが成膜され、続いて導電膜が成膜される。バリアメタルには、Ti，TiN，Ta，TaN，Ru，Co，Zrなどが用いられ、導電膜は、Cuめっきで成膜される。導電膜として、ＣＶＤやＰＶＤ，ＡＬＤなどの手法により、ＷやAlが成膜されるようにしてもよい。これにより、図３３に示されるように、貫通孔１８１内に貫通電極５８が形成される。
以上の工程によれば、絶縁膜１７２が、貫通電極５８と固定電荷膜１７１が接触しないように成膜されるので、固定電荷膜１７１の絶縁耐性（耐圧）を高めることができ、貫通電極５８と固定電荷膜１７１との間でのショート不良を抑制することができる。
また、固定電荷膜１７１の絶縁耐性を考慮することなく、固定電荷膜１７１を選択することができるため、高いノイズ低減効果を得ることもできる。
さらに、絶縁膜の成膜が２回行われることで、貫通孔１８１の内径を１μｍより小さくすることができるので、結果として、貫通電極５８の微細化を図ることができる。
（例２）
上述した図３０の工程で、貫通孔１８１を配線層６１まで開口する際、例えば、希フッ酸洗浄を用いたエッチングを行うと、図３４に示されるように、固定電荷膜１７１が横方向にエッチングされることで後退し、溝１８１ｅが形成される。
その後、図３５に示されるように、配線層６１まで開口された貫通孔１８１内に、ＡＬＤの手法により絶縁膜１７２が成膜されることで、溝１８１ｅにも絶縁膜１７２が形成される。
絶縁膜１７２が成膜された後、図３６に示されるように、プラズマエッチングにより、貫通孔１８１の底部の絶縁膜１７２を加工することで、貫通孔１８１が配線層６１に達する。
その後、貫通孔１８１内に、バリアメタルが成膜され、続いて導電膜が成膜されることで、図３７に示されるように、貫通孔１８１内に貫通電極５８が形成される。
以上の工程によれば、固定電荷膜１７１のプロセス耐性不足により、固定電荷膜１７１の貫通電極５８との接触部分が後退した場合であっても、絶縁膜１７２が、後退した部分を埋めるように成膜される。これにより、固定電荷膜１７１のプロセス耐性不足による、半導体基板５０と貫通電極５８との間でのショート不良を抑制することができる。
また、固定電荷膜１７１のプロセス耐性を考慮することなく、固定電荷膜１７１を選択することができるため、高いノイズ低減効果を得ることもできる。
（例３）
上述した図３０の工程では、プラズマエッチングにより、貫通孔１８１が配線層６１まで達するように開口されるものとしたが、図３８に示されるように、配線層６１まで達する前に加工を停止するようにしてもよい。
その後、図３９に示されるように、多層配線層６０の途中まで開口された貫通孔１８１内に、絶縁膜１７２が成膜される。
絶縁膜１７２が成膜された後、図４０に示されるように、プラズマエッチングにより、貫通孔１８１の底部の絶縁膜１７２を加工することで、貫通孔１８１が配線層６１に達する。
その後、貫通孔１８１内に、バリアメタルが成膜され、続いて導電膜が成膜されることで、図４１に示されるように、貫通孔１８１内に貫通電極５８が形成される。
以上の工程によれば、プラズマエッチングによる配線層６１露出時のチャージングダメージを軽減することができ、また、金属含有反応生成物により配線形成が妨げられる可能性を低くすることができる。
（例４）
上述した図２８の工程の後、図２９の工程では、固定電荷膜１７１が成膜された貫通孔１８１内に、絶縁膜７０が成膜されるようにした。これに限らず、貫通孔１８１内に固定電荷膜１７１が成膜された（図２８の工程）後、図４２に示されるように、プラズマエッチングにより、貫通孔１８１の底部の固定電荷膜１７１が除去されるようにしてもよい。
その後、図４３に示されるように、底部の固定電荷膜１７１が除去された貫通孔１８１内に、絶縁膜７０が成膜される。
絶縁膜７０が成膜された後、プラズマエッチングにより、貫通孔１８１の底部の絶縁膜７０、多層配線層６０の絶縁膜を加工することで、図４４に示されるように、貫通孔１８１が配線層６１まで開口される。
その後、貫通孔１８１内に、バリアメタルが成膜され、続いて導電膜が成膜されることで、図４５に示されるように、貫通孔１８１内に貫通電極５８が形成される。
すなわち、絶縁膜７０は、貫通孔１８１の半導体基板５０の表面５０Ａ側の底部が開口された開口部分の側面において、貫通電極５８と固定電荷膜１７１とが接触しないように成膜されている。
以上の工程によれば、電荷固定膜１７１がプロセス耐性を有する場合に限られるが、絶縁膜１７２を成膜することなく、工程を短縮して、貫通電極５８と固定電荷膜１７１が接触しない構成を実現することができる。
（例５）
以上においては、貫通電極５８が、多層配線層６０中の配線層に接触する構造について説明したが、図４６に示されるように、貫通電極５８が、多層配線層６０中の配線層に接触しない構造を採るようにしてもよい。
この場合、上述した図３２の工程において、貫通孔１８１の底部の絶縁膜１７２を加工する必要がなくなる。
また、本実施の形態の構造は、貫通電極に限らず、Ｓｉ（半導体基板）に導電膜を埋め込んだ、Ｓｉ表面で発生するノイズを抑制し、導電膜とＳｉとの間に異なる電圧を印加する構造全般に適用することができる。
さらに、導電膜のパターンは、例えば、図４７の上面図に示される貫通電極５８のような円形に限らず、トレンチを形成するようにしてもよい。例えば、図４８に示されるように、導電膜のパターンが、画素２０同士の間を遮光する遮光構造１９１を採るようにしてもよい。
さて、上述した実施の形態において、貫通電極は、半導体基板５０の裏面５０Ｂ側から形成されるものとしたが、半導体基板５０の表面５０Ａ側から形成することもできる。
そこで、以下においては、貫通電極を、半導体基板５０の表面５０Ａ側から形成するようにした構成について説明する。
＜８．第４の実施の形態＞
図４９は、本技術の第４の実施の形態に係る固体撮像装置１０の断面図である。
図４９には、貫通電極周辺の断面構成が示されている。
図４９の例においても、半導体基板５０の表面５０Ａ側には、配線層２６１，２６２が設けられた多層配線層６０が形成され、半導体基板５０の受光面となる裏面５０Ｂ側には、図示せぬ有機光電変換部が形成される。
半導体基板５０の表面５０Ａと多層配線層６０との間には、絶縁膜２７０が形成され、半導体基板５０の裏面５０Ｂ側にも、固定電荷膜２８２を介して絶縁膜２７０が形成されている。
半導体基板５０には、貫通電極２５３が、その下端が半導体基板５０の表面５０Ａにおいて、コンタクト２６５を介して配線層２６１に接続され、その上端がメタル電極２８３に接続されるように形成されている。メタル電極２８３は、図示せぬ有機光電変換部に接続される。
貫通電極２５３が形成される貫通孔にも、絶縁膜２７０が埋め込まれている。絶縁膜２７０が埋め込まれた貫通孔の外周部分には、Ｐ型拡散層２８１が形成されている。
また、半導体基板５０の表面５０Ａ側の貫通孔が形成される領域には、ＳＴＩ構造を有する素子分離部２５２が形成されている。
＜９．貫通電極を基板表面から形成する製造工程＞
次に、図５０乃至図６１を参照して、貫通電極２５３を半導体基板５０の表面５０Ａから形成する製造工程について説明する。
まず、図５０に示されるように、半導体基板５０の表面５０Ａ側に、素子分離部２５２が形成される。
次に、図５１に示されるように、貫通電極２５３が形成される位置に合わせて、レジスト２９１がパターニングされる。その後、図５２に示されるように、ドライエッチングなどの手法によりＳｉ（半導体基板５０）を加工することで、貫通孔２９２が形成される。
レジスト２９１が除去された後、図５３に示されるように、貫通孔２９２内に、例えばＢＳＧ膜などの酸化膜を埋め込むことで、絶縁膜２７０が形成される。
この状態で、貫通孔２９２側面にアニール処理を施すことにより、図５４に示されるように、貫通孔２９２の周辺部分（半導体基板５０側）に、Ｐ型拡散層２８１が形成される。
その後、貫通孔２９２内に、例えばＴＥＯＳ膜などの酸化膜が再度埋め込まれ、ＡＬＤやＣＶＤなどの手法により、Ｐｏｌｙ Ｓｉ，Doped Amorphous Siliconなどの導電膜が埋め込まれる。これにより、図５５に示されるように、貫通電極２５３が形成される。
そして、フォトリソグラフィによるパターニングの後、ドライエッチングなどの手法により、図５６に示されるように、半導体基板５０の表面５０Ａ上の不要な導電膜が除去される。
その後、図５７に示されるように、半導体基板５０の表面５０Ａ側において、貫通電極２５３と接続されるコンタクト２６５と配線層２６１が形成される。さらに、半導体基板５０の表面５０Ａ側において、絶縁層と配線層２６２などのメタル層とが積層されることで、図５８に示されるように、多層配線層６０が形成される。
一方、半導体基板５０の裏面５０Ｂ側においては、図５９に示されるように、貫通電極２５３の一端が露出するように、Ｓｉ（半導体基板５０）が研磨される。
その後、図６０に示されるように、半導体基板５０の裏面５０Ｂ上に、固定電荷膜２８２が形成された後、酸化膜などの絶縁膜２７０が形成される。
そして、図６１に示されるように、半導体基板５０の裏面５０Ｂ側において、貫通電極２５３上にメタル電極２８３が形成される。
以上のようにして、貫通電極２５３が形成される。
以上の工程によれば、貫通電極を、半導体基板の裏面側からではなく、表面側から形成することが可能となる。
以上においては、本技術の貫通電極が、縦方向の分光を行う固体撮像装置に適用される例について説明したが、これに限らず、半導体基板の第１の面と第２の面とを電気的に接続する貫通電極を備える構成に適用することができる。また、上述した実施の形態は、互いに組み合わせて採用することもできる。
なお、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
＜１０．電子機器の構成例＞
そこで、図６２を参照して、本技術を適用した電子機器の構成例について説明する。
図６２に示される電子機器３００は、光学レンズ３０１、シャッタ装置３０２、固体撮像装置３０３、駆動回路３０４、および信号処理回路３０５を備えている。図６２においては、固体撮像装置３０３として、上述した本技術の固体撮像装置１０を電子機器（デジタルスチルカメラ）に設けた場合の実施の形態を示す。
光学レンズ３０１は、被写体からの像光（入射光）を固体撮像装置３０３の撮像面上に結像させる。これにより、信号電荷が一定期間、固体撮像装置３０３内に蓄積される。シャッタ装置３０２は、固体撮像装置３０３に対する光照射期間および遮光期間を制御する。
駆動回路３０４は、シャッタ装置３０２および固体撮像装置３０３に、駆動信号を供給する。シャッタ装置３０２に供給される駆動信号は、シャッタ装置３０２のシャッタ動作を制御するための信号である。固体撮像装置３０３に供給される駆動信号は、固体撮像装置３０３の信号転送動作を制御するための信号である。固体撮像装置３０３は、駆動回路３０４から供給される駆動信号（タイミング信号）により信号転送を行う。信号処理回路３０５は、固体撮像装置３０３から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
＜１１．イメージセンサの使用例＞
最後に、本技術を適用したイメージセンサの使用例について説明する。
図６３は、上述したイメージセンサの使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
さらに、本技術は以下のような構成をとることができる。
（１）
半導体基板の第１の面側に形成された配線層と、
前記半導体基板の第２の面側に形成された光電変換素子と、
一端が前記第１の面を貫通して前記配線層に接続され、他端が前記光電変換素子に接続されるように形成された貫通電極と
を備える固体撮像装置。
（２）
前記貫通電極は、画素毎に形成され、前記貫通電極の他端は、前記光電変換素子において画素毎に設けられた電極に接続され、
前記配線層は、画素毎に形成され、フローティングディフュージョンおよび増幅トランジスタに接続される
（１）に記載の固体撮像装置。
（３）
前記配線層は、他の配線層よりも前記第２の面に近い側に形成される
（１）または（２）に記載の固体撮像装置。
（４）
前記配線層は、ＷまたはＴｉで形成される
（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
少なくとも１つの光電変換部が、前記半導体基板内で画素毎に形成される
（２）に記載の固体撮像装置。
（６）
前記貫通電極の他端は、前記光電変換素子において各画素に共通して設けられた電極に接続され、
前記配線層は、電源配線に接続される
（１）に記載の固体撮像装置。
（７）
前記配線層は、ゲート電極を介して、前記電源配線に接続される
（６）に記載の固体撮像装置。
（８）
前記ゲート電極は、素子分離膜上に形成される
（７）に記載の固体撮像装置。
（９）
前記貫通電極は、Ｗ，Cu，Al，Ti，Co，Hf、またはTaにより形成される
（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
前記貫通電極の前記配線層側の先端は、テーパー形状に形成される
（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
前記貫通電極が形成される貫通孔には、固定電荷膜が成膜された上に絶縁膜が成膜され、
前記絶縁膜は、前記貫通孔の前記第１の面側の開口部分の側面において、前記貫通電極と前記固定電荷膜とが接触しないように成膜される
（１）に記載の固体撮像装置。
（１２）
前記貫通孔には、前記固定電荷膜上に第１の絶縁膜が成膜され、前記貫通孔の前記第１の面側の底部の一部が開口された上に第２の絶縁膜が成膜され、
前記第２の絶縁膜は、前記開口部分の側面において、前記貫通電極と前記固定電荷膜とが接触しないように成膜される
（１１）に記載の固体撮像装置。
（１３）
前記第２の絶縁膜は、前記固定電荷膜より高い絶縁性を有する
（１２）に記載の固体撮像装置。
（１４）
前記貫通孔には、前記固定電荷膜が成膜され、前記貫通孔の前記第１の面側の底部が開口された上に前記絶縁膜が成膜される
（１１）に記載の固体撮像装置。
（１５）
半導体基板の第１の面側に、配線層を形成し、
一端が前記第１の面を貫通して前記配線層に接続されるように貫通電極を形成し、
前記半導体基板の第２の面側に、前記貫通電極の他端が接続されるように光電変換素子を形成する
ステップを含む固体撮像装置の製造方法。
（１６）
ボッシュプロセスを用いて、一端が前記第１の面を貫通して前記配線層に接続されるように前記貫通電極を形成する
（１５）に記載の固体撮像装置の製造方法。
（１７）
前記半導体基板における前記貫通電極の形成予定領域に、高濃度の不純物領域を形成する
（１５）または（１６）に記載の固体撮像装置の製造方法。
（１８）
前記貫通電極は、前記半導体基板の前記第２の面側から形成される
（１５）に記載の固体撮像装置の製造方法。
（１９）
前記貫通電極は、前記半導体基板の前記第１の面側から形成される
（１５）に記載の固体撮像装置の製造方法。
（２０）
半導体基板の第１の面側に形成された配線層と、
前記半導体基板の第２の面側に形成された光電変換素子と、
一端が前記第１の面を貫通して前記配線層に接続され、他端が前記光電変換素子に接続されるように形成された貫通電極とを有する固体撮像装置
を備える電子機器。
１０ 固体撮像装置， ２０ 画素， ５０ 半導体基板， ５１，５２ 無機光電変換部， ５３ ＦＤ， ５４ 転送トランジスタ， ５５ 増幅トランジスタ， ５５Ｇ ゲート電極， ５５ｓ 素子分離部， ５６ リセットトランジスタ， ５６Ｇ ゲート電極， ５６ｓ 素子分離部， ５７ エッチストップ層， ５８ 貫通電極， ６０ 多層配線層， ６１ ローカル配線層， ６２，６３ 配線層， ７０ 絶縁膜， ８０ 有機光電変換部， ８１ 下部電極， ８２ 上部電極， ８３ 有機光電変換層， ９１ パッシベーション膜， ９２ オンチップレンズ， １５１ トランジスタ， １５１Ｇ ゲート電極， １５２ 素子分離膜， １５３ 貫通電極， １５３ａ 引き出し配線層， １５３ｂ，１５３ｃ コンタクト， １５３ｄ 配線層， １６１ ローカル配線層， １６３ 配線層， １７１ 電荷固定膜， １７２ 絶縁膜， １８１ 貫通孔， ３００ 電子機器， ３０３ 固体撮像装置

Claims (16)

  1. 半導体基板の第１の面側に形成された配線層と、
    前記半導体基板の第２の面側に形成された光電変換素子と、
    一端が前記第１の面を貫通して前記配線層に接続され、他端が前記光電変換素子に接続されるように形成された貫通電極と
    を備え、
    前記貫通電極が形成される貫通孔は、前記貫通孔の側面および前記第１の面側の底部において、固定電荷膜が成膜された上に第１の絶縁膜が成膜され、さらに、前記底部の一部が開口された上に第２の絶縁膜が成膜されてなり、
    前記第２の絶縁膜は、前記底部の開口部分の側面において露出する前記固定電荷膜と、前記貫通電極とが接触しないように成膜される
    固体撮像装置。
  2. 前記貫通電極は、画素毎に形成され、前記貫通電極の他端は、前記光電変換素子において画素毎に設けられた電極に接続され、
    前記配線層は、画素毎に形成され、フローティングディフュージョンおよび増幅トランジスタに接続される
    請求項１に記載の固体撮像装置。
  3. 前記配線層は、他の配線層よりも前記第２の面に近い側に形成される
    請求項２に記載の固体撮像装置。
  4. 前記配線層は、ＷまたはＴｉで形成される
    請求項３に記載の固体撮像装置。
  5. 少なくとも１つの光電変換部が、前記半導体基板内で画素毎に形成される
    請求項２に記載の固体撮像装置。
  6. 前記貫通電極の他端は、前記光電変換素子において各画素に共通して設けられた電極に接続され、
    前記配線層は、電源配線に接続される
    請求項１に記載の固体撮像装置。
  7. 前記配線層は、ゲート電極を介して、前記電源配線に接続される
    請求項６に記載の固体撮像装置。
  8. 前記ゲート電極は、素子分離膜上に形成される
    請求項７に記載の固体撮像装置。
  9. 前記貫通電極は、Ｗ，Cu，Al，Ti，Co，Hf、またはTaにより形成される
    請求項１に記載の固体撮像装置。
  10. 前記貫通電極の前記配線層側の先端は、テーパー形状に形成される
    請求項１に記載の固体撮像装置。
  11. 前記第２の絶縁膜は、前記固定電荷膜より高い絶縁性を有する
    請求項１に記載の固体撮像装置。
  12. 半導体基板の第１の面側に、配線層を形成し、
    一端が前記第１の面を貫通して前記配線層に接続されるように貫通電極を形成し、
    前記半導体基板の第２の面側に、前記貫通電極の他端が接続されるように光電変換素子を形成する固体撮像装置の製造方法において、
    前記貫通電極が形成される貫通孔を、前記貫通孔の側面および前記第１の面側の底部において、固定電荷膜を成膜した上に第１の絶縁膜を成膜し、さらに、前記底部の一部を開口した上に第２の絶縁膜を成膜して形成し、
    前記第２の絶縁膜を、前記底部の開口部分の側面において露出する前記固定電荷膜と、前記貫通電極とが接触しないように成膜する
    固体撮像装置の製造方法。
  13. ボッシュプロセスを用いて、一端が前記第１の面を貫通して前記配線層に接続されるように前記貫通電極を形成する
    請求項１２に記載の固体撮像装置の製造方法。
  14. 前記半導体基板における前記貫通電極の形成予定領域に、高濃度の不純物領域を形成する
    請求項１２に記載の固体撮像装置の製造方法。
  15. 前記貫通電極は、前記半導体基板の前記第２の面側から形成される
    請求項１２に記載の固体撮像装置の製造方法。
  16. 半導体基板の第１の面側に形成された配線層と、
    前記半導体基板の第２の面側に形成された光電変換素子と、
    一端が前記第１の面を貫通して前記配線層に接続され、他端が前記光電変換素子に接続されるように形成された貫通電極とを有し、
    前記貫通電極が形成される貫通孔は、前記貫通孔の側面および前記第１の面側の底部において、固定電荷膜が成膜された上に第１の絶縁膜が成膜され、さらに、前記底部の一部が開口された上に第２の絶縁膜が成膜されてなり、
    前記第２の絶縁膜は、前記底部の開口部分の側面において露出する前記固定電荷膜と、前記貫通電極とが接触しないように成膜された固体撮像装置
    を備える電子機器。
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