KR20190093561A - 고체 촬상 장치 및 그 제조 방법, 및 전자 기기 - Google Patents

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Abstract

본 발명의 촬상 장치는 제1의 면 및 상기 제1의 면과 대향하는 제2의 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1의 면상에 있는 광전 변환부; 상기 반도체 기판의 상기 제2의 면상에 있고, 로컬 배선층을 포함하는 다층 배선층; 상기 광전 변환부와 상기 다층 배선층 사이에서 연장되며, 그 제2의 단(end)이 상기 로컬 배선층과 직접 접촉하는 관통 전극을 포함한다.

Description

고체 촬상 장치 및 그 제조 방법, 및 전자 기기
본 기술은, 고체 촬상 장치 및 그 제조 방법, 및 전자 기기에 관한 것으로, 특히, 관통 전극의 미세화를 가능하게 하는 고체 촬상 장치 및 그 제조 방법, 및 전자 기기에 관한 것이다.
본원은, 2016년 12월 14일에 출원된 JP2016-242144호 및 2017년 11월 10일에 출원된 JP2017-217217호에 의거하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
근래, CCD(Charge Coupled Device) 이미지 센서나 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에서는, 화소 사이즈의 축소가 도모되어 있다. 그렇지만, 이에 수반하여, 단위화소에 입사하는 포톤의 감소에 의한 감도의 저하나, S/N의 저하가 일어나 버린다.
한편, 적(R), 녹(G), 청(B)의 화소를 평면상에 나열한 화소 배열로서, 예를 들면 원색 컬러 필터를 이용한 베이어 배열이, 현재 널리 알려져 있다. 그렇지만, 베이어 배열에서는, R화소에서 G, B의 광은 컬러 필터를 투과하지 않고 광전 변환에 사용되지 않기 때문에, 감도의 면에서의 손실이 생기거나, 화소 사이의 보간 처리에 의해 위색(false color)이 발생하여 버린다.
이들에 대해, 3층의 광전 변환층을 종방향으로 적층하고, 1화소로 3색분의 색 신호를 얻는 수법이 알려져 있다. 예를 들면, Si 기판상에 마련된 광전 변환막으로 G의 광을 검출하고, Si 기판 내에서 적층된 2개의 포토 다이오드(PD)에서 R, B의 광을 검출하는 구조가 제안되어 있다.
이와 같은 구조에서는, 광전 변환막에서 발생한 전하를, Si 기판의 반대측의 면에 형성된 플로팅 디퓨전(FD)에 전송할 필요가 있다. 이에 대해, 예를 들면 특허 문헌 1에는, 반도체 기판의 표면과 이면 사이에서 화소마다 관통 전극을 마련하여, 광전 변환막에서 발생한 전하를 FD에 전송하는 구조가 개시되어 있다.
특허 문헌 1 : 특개2015-38931호 공보
그렇지만, 특허 문헌 1에 개시되어 있는 구조에서는, 관통 전극의 미세화를 할 수가 없었다. 구체적으로는, Si로 구성된 관통 전극에서는, 제조 공정상, 미세화에 한계가 있다. 또한, 금속으로 구성된 관통 전극에서는, 반도체 기판의 표면이나 이면에서 접속되는 콘택트와의 얼라인먼트 어긋남이 발생하여, 콘택트 저항이 증대할 우려가 있다.
본 기술은, 이와 같은 상황을 감안하여 이루어진 것으로, 확실하게, 관통 전극의 미세화를 가능하게 하도록 한 것이다.
본 발명의 촬상 장치는 제1의 면 및 상기 제1의 면과 대향하는 제2의 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1의 면상에 있는 광전 변환부; 상기 반도체 기판의 상기 제2의 면상에 있고, 로컬 배선층을 포함하는 다층 배선층; 상기 광전 변환부와 상기 다층 배선층 사이에서 연장되며, 그 제2의 단(end)이 상기 로컬 배선층과 직접 접촉하는 관통 전극을 포함한다.
본 발명의 전자 기기는 반도체 기판의 제1의 면상에 있는 광전 변환부; 상기 반도체 기판에 형성된 적어도 제1의 포토 다이오드; 상기 반도체 기판의 상기 제2의 면상에 있고, 로컬 배선층을 포함하는 다층 배선층; 상기 광전 변환부와 상기 다층 배선층 사이에서 연장되며, 그 제2의 단(end)이 상기 로컬 배선층과 직접 접촉하는 관통 전극을 각각 포함하는 복수의 화소를 포함한다.
본 기술에 의하면, 확실하게, 관통 전극의 미세화가 가능해진다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 기술의 고체 촬상 장치의 구성례를 도시하는 블록도.
도 2는 제1의 실시의 형태에 관한 고체 촬상 장치의 구성례를 도시하는 단면도.
도 3은 화소의 제조 공정을 도시하는 단면도.
도 4는 화소의 제조 공정을 도시하는 단면도.
도 5는 화소의 제조 공정을 도시하는 단면도.
도 6은 화소의 제조 공정을 도시하는 단면도.
도 7은 화소의 제조 공정을 도시하는 단면도.
도 8은 화소의 제조 공정을 도시하는 단면도.
도 9는 화소의 제조 공정을 도시하는 단면도.
도 10은 화소의 제조 공정을 도시하는 단면도.
도 11은 화소의 제조 공정을 도시하는 단면도.
도 12는 화소의 제조 공정을 도시하는 단면도.
도 13은 화소의 제조 공정을 도시하는 단면도.
도 14는 화소의 제조 공정을 도시하는 단면도.
도 15는 화소의 제조 공정을 도시하는 단면도.
도 16은 화소의 제조 공정을 도시하는 단면도.
도 17은 화소의 제조 공정을 도시하는 단면도.
도 18은 제2의 실시의 형태에 관한 고체 촬상 장치의 구성례를 도시하는 단면도.
도 19는 상부 전극에 전압을 인가하는 구성의 제조 공정을 도시하는 단면도.
도 20은 상부 전극에 전압을 인가하는 구성의 제조 공정을 도시하는 단면도.
도 21은 상부 전극에 전압을 인가하는 구성의 제조 공정을 도시하는 단면도.
도 22는 상부 전극에 전압을 인가하는 구성의 제조 공정을 도시하는 단면도.
도 23은 상부 전극에 전압을 인가하는 구성의 제조 공정을 도시하는 단면도.
도 24는 고정 전하막의 절연 내성에 관해 설명하는 도면.
도 25는 고정 전하막의 프로세스 내성에 관해 설명하는 도면.
도 26은 제3의 실시의 형태에 관한 고체 촬상 장치의 구성례를 도시하는 단면도.
도 27은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 28은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 29는 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 30은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 31은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 32는 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 33은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 34는 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 35는 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 36은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 37은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 38은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 39는 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 40은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 41은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 42는 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 43은 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 44는 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 45는 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정을 도시하는 단면도.
도 46은 관통 전극과 배선층이 접촉하지 않는 구성례를 도시하는 단면도.
도 47은 도전막의 패턴의 예를 도시하는 도면.
도 48은 도전막의 패턴의 예를 도시하는 도면.
도 49는 제4의 실시의 형태에 관한 고체 촬상 장치의 구성례를 도시하는 단면도.
도 50은 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 51은 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 52는 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 53은 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 54는 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 55는 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 56은 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 57은 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 58은 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 59는 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 60은 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 61은 관통 전극을 기판 표면부터 형성하는 제조 공정을 도시하는 단면도.
도 62는 본 기술의 전자 기기의 구성례를 도시하는 블록도.
도 63은 이미지 센서를 사용하는 사용례를 도시하는 도면.
이하, 본 개시를 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 장치의 구성례
2. 제1의 실시의 형태
3. 화소의 제조 공정
4. 제2의 실시의 형태
5. 상부 전극에 전압을 인가하는 구성의 제조 공정
6. 제3의 실시의 형태
7. 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정
8. 제4의 실시의 형태
9. 관통 전극을 기판 표면부터 형성하는 제조 공정
10. 전자 기기의 구성례
11. 이미지 센서의 사용례
<1. 고체 촬상 장치의 구성례>
도 1은, 본 기술의 고체 촬상 장치의 구성례를 도시하는 블록도이다.
고체 촬상 장치(10)는, CMOS 이미지 센서로서 구성된다. 고체 촬상 장치(10)는, 도시하지 않은 반도체 기판(예를 들면 Si 기판)에 복수의 화소(20)가 규칙적으로 2차원 어레이형상으로 배열된 화소 영역(화소 어레이)(21)과, 주변 회로부를 갖는다.
화소(20)는, 광전 변환부(예를 들면 포토 다이오드)와, 복수의 화소 트랜지스터(MOS 트랜지스터)를 갖는다. 복수의 화소 트랜지스터는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있다. 또한, 복수의 화소 트랜지스터는, 선택 트랜지스터를 추가하여 4개의 트랜지스터로 구성할 수도 있다. 또한, 단위화소의 등가 회로는 일반적인 것과 마찬가지이기 때문에, 상세한 설명은 생략한다.
또한, 화소(20)는, 하나의 단위화소로서 구성할 수도 있고, 공유 화소 구조로 할 수도 있다. 이 화소 공유 구조는, 복수의 포토 다이오드가, 플로팅 디퓨전, 및 전송 트랜지스터 이외의 다른 트랜지스터를 공유하는 구조이다.
또한, 상세한 설명은 후술하지만, 화소(20)는, 광전 변환부가 적층되어 구성된다.
주변 회로부는, 수직 구동 회로(22), 칼럼 신호 처리 회로(23), 수평 구동 회로(24), 출력 회로(25), 및 제어 회로(26)를 갖는다.
제어 회로(26)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 수취하고, 또한 고체 촬상 장치(10)의 내부 정보 등의 데이터를 출력한다. 또한, 제어 회로(26)는, 수직 동기 신호, 수평 동기 신호, 및 마스터 클록에 의거하여, 수직 구동 회로(22), 칼럼 신호 처리 회로(23), 및 수평 구동 회로(24) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 제어 회로(26)는, 이들의 신호를 수직 구동 회로(22), 칼럼 신호 처리 회로(23), 및 수평 구동 회로(24) 등에 입력한다.
수직 구동 회로(22)는, 예를 들면 시프트 레지스터에 의해 구성된다. 수직 구동 회로(22)는, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(22)는, 화소 영역(21)의 각 화소(20)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 수직 구동 회로(22)는, 수직 신호선(27)을 통하여 각 화소(20)의 광전 변환부에서 수광량에 응하여 생성된 신호 전하에 의거한 화소 신호를, 칼럼 신호 처리 회로(23)에 공급한다.
칼럼 신호 처리 회로(23)는, 예를 들면 화소(20)의 열마다 배치된다. 칼럼 신호 처리 회로(23)는, 1행분의 화소(20)로부터 출력되는 신호에 대해 화소열마다, 노이즈 제거 등의 신호 처리를 행한다. 구체적으로는, 칼럼 신호 처리 회로(23)는, 화소(20) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double Sampling)나, 신호 증폭, A/D(Analog/Digital) 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(23)의 출력단에는, 수평 선택 스위치(도시 생략)가 수평 신호선(28)과의 사이에 접속되고 마련된다.
수평 구동 회로(24)는, 예를 들면 시프트 레지스터에 의해 구성된다. 수평 구동 회로(24)는, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(23) 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(23) 각각으로부터의 화소 신호를 수평 신호선(28)에 출력시킨다.
출력 회로(25)는, 칼럼 신호 처리 회로(23)의 각각으로부터 수평 신호선(28)을 통하여 순차적으로 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 출력 회로(25)는, 예를 들면, 버퍼링만 행하는 경우도 있고, 흑레벨 조정, 열 편차 보정, 각종 디지털 신호 처리 등을 행하는 경우도 있다.
입출력 단자(29)는, 외부와 신호의 교환을 한다.
<2. 제1의 실시의 형태>
도 2는, 본 기술의 제1의 실시의 형태에 관한 고체 촬상 장치(10)의 단면도이다.
도 2에는, 고체 촬상 장치(10)를 구성하는 화소 영역(21) 및 주변 회로부(31)의 단면이 도시되어 있다.
고체 촬상 장치(10)에서, Si 등으로 이루어지는 반도체 기판(50)의 표면(50A)(제1의 면)측에는, 다층 배선층(60)이 형성된다. 또한, 반도체 기판(50)의 수광면이 되는 이면(50B)(제2의 면)측에는, 절연막(70)을 통하여, 광전 변환 소자로서의 유기 광전 변환부(80)가 형성된다.
화소 영역(21)에서, 각 화소(20)는, 각각 다른 파장역의 광을 선택적으로 검출하여 광전 변환을 행하는 하나의 유기 광전 변환부(80)와, 2개의 무기 광전 변환부(51, 52)(PD(1), PD(2))가 종방향으로 적층된 적층 구조를 갖는다. 무기 광전 변환부(51, 52)는, 반도체 기판(50) 내에 매입된 형태로 형성되어 있다.
유기 광전 변환부(80)는, 예를 들면, 2종류 이상의 유기 반도체 재료를 포함하여 구성된다. 유기 광전 변환부(80)는, 유기 반도체를 이용하여, 선택적인 파장역의 광, 즉, 여기서는 녹색광을 흡수하고, 전자-정공 쌍(對)을 발생시키는 유기 광전 변환 소자로 구성된다. 유기 광전 변환부(80)는, 화소(20)마다 마련된, 신호 전하를 취출하기 위한 하부 전극(81)과, 각 화소(20)에 공통되게 마련된 상부 전극(82) 사이에, 유기 광전 변환층(유기 반도체층(83))을 끼워 넣은 구성을 갖는다.
하부 전극(81)은, 반도체 기판(50) 내에 형성된 무기 광전 변환부(51, 52)의 수광면과 대향하여 이들의 수광면을 덮는 영역에 마련되어 있다. 하부 전극(81)은, 광투과성을 갖는 도전막에 의해 구성되고, 예를 들면, 인듐주석산화물(ITO)에 의해 구성된다. 인듐주석산화물 외에도, 하부 전극(81)의 구성 재료로서, 도펀트를 첨가한 산화주석(SnO2)계 재료 또는 알루미늄아연산화물(ZnO)에 도펀트를 첨가하여 이루어지는 산화아연계 재료를 사용하여도 좋다. 산화아연계 재료로서는, 예를 들면, 도펀트로서 알루미늄(Al)을 첨가한 알루미늄아연산화물(AZO), 갈륨(Ga) 첨가의 갈륨아연산화물(GZO), 인듐(In) 첨가의 인듐아연산화물(IZO)을 들 수 있다. 또한, 이 밖에도, CuI, InSbO4, ZnMgO, CuInO2, MgIN2O4, CdO, ZnSnO3 등이 사용되어도 좋다. 또한, 하부 전극(81)부터 유기 광전 변환층(83)에서 얻어진 신호 전하(전자)의 취출이 행하여지기 때문에, 하부 전극(81)은 화소(20)마다 분리되어 형성된다.
유기 광전 변환층(83)은, 예를 들면, 제1 유기 반도체 재료, 제2 유기 반도체 재료 및/또는 제3 유기 반도체 재료의 3종류를 포함하여 구성된다. 이들 3종류의 유기 반도체 재료의 어느 하나는, 유기 p형 반도체 및 유기 n형 반도체 중의 일방 또는 양쪽임과 함께, 선택적인 파장역의 광을 광전 변환하는 한편, 다른 파장역의 광을 투과시킨다. 구체적으로는, 유기 광전 변환층(83)은, 예를 들면, 녹(G)의 파장으로서의 450㎚ 이상 650㎚ 이하의 범위에서 극대 흡수 파장을 갖는다.
유기 광전 변환층(83)과 하부 전극(81) 사이, 및, 유기 광전 변환층(83)과 상부 전극(82) 사이에는, 도시하지 않은 다른 층이 마련되어 있어도 좋다. 예를 들면, 하부 전극(81)측부터 차례로, 하인막(下引き膜), 정공 수송층, 전자 블로킹막, 유기 광전 변환층(83), 정공 블로킹막, 버퍼막, 전자 수송층, 및 일함수 조정막이 적층되어 있어도 좋다.
상부 전극(82)은, 하부 전극(81)과 같은 광투과성을 갖는 도전막에 의해 구성되어 있다. 상부 전극(82)은, 각 화소(20)에 공통의 전극으로서 형성됨으로써 하지만, 화소(20)마다 분리되어 있어도 좋다. 상부 전극(82)의 두께는, 예를 들면, 10㎚ 내지 200㎚이다.
무기 광전 변환부(51, 52)는, 각각, pn 접합을 갖는 PD(포토 다이오드)이고, 반도체 기판(50) 내의 광로상에서, 이면(50B)측부터 무기 광전 변환부(51, 52)의 순서로 형성되어 있다. 무기 광전 변환부(51)는, 청색광을 선택적으로 검출하여 청색에 대응하는 신호 전하를 축적시킨다. 무기 광전 변환부(51)는, 예를 들면, 반도체 기판(50)의 이면(50B)에 따른 선택적인 영역에 형성된다. 무기 광전 변환부(52)는, 적색광을 선택적으로 검출하여 적색에 대응하는 신호 전하를 축적시킨다. 무기 광전 변환부(52)는, 예를 들면, 무기 광전 변환부(51)보다도 하층(표면(50A)측)의 영역에 형성된다. 또한, 청(B)은, 예를 들면, 450㎚ 내지 495㎚의 파장역, 적(R)은, 예를 들면, 620㎚ 내지 750㎚의 파장역에 각각 대응하는 색이고, 무기 광전 변환부(51, 52)는 각각, 각 파장역 중의 일부 또는 전부의 파장역의 광을 검출 가능하게 되어 있으면 좋다.
이상과 같이, 화소(20)는, 유기 광전 변환부(80)와, 2개의 무기 광전 변환부(51, 52)가 종방향으로 적층된 적층 구조를 가지며, 유기 광전 변환부(80)가 녹색광을, 무기 광전 변환부(51)가 청색광을, 무기 광전 변환부(52)가 적색광을, 각각 흡수(검출)하여 광전 변환하기 때문에, 1화소에서 종방향(층방향)의 종분광을 행하여, 적, 녹, 청의 각 색 신호를 취득할 수 있다.
반도체 기판(50)의 표면(50A)에는, 예를 들면, 플로팅 디퓨전(FD)(53), 전송 트랜지스터(54), 증폭 트랜지스터(55), 및 리셋 트랜지스터(56)가 마련된다. 이 중, FD(53)와 증폭 트랜지스터(55)의 게이트 전극(55G)은, 다층 배선층(60)을 형성하는 배선층(61 내지 63) 중, 가장 반도체 기판(50)의 표면(50A)에 가까운 측에 형성되어 있는 로컬 배선층(61)에 접속되어 있다. 로컬 배선층(61)은, 화소(20)마다 형성되어 있다. 또한, 리셋 트랜지스터(56)의 게이트 전극(56G)은, 콘택트(65)를 통하여 배선층(63)에 접속되어 있다. 또한, 증폭 트랜지스터(55)는, STI(Shallow Trench Isolation) 구조를 갖는 소자 분리부(55s)에 의해 다른 영역과 분리되어 있고, 리셋 트랜지스터(56)는, 소자 분리부(56s)에 의해 다른 영역과 분리되어 있다.
또한, 반도체 기판(50)의 표면(50A)에는, SiN막 등으로 이루어지는 에치 스톱층(57)이 형성된다.
또한, 각 화소(20)에서, 반도체 기판(50)에는, 관통 전극(58)이, 그 하단이 반도체 기판(50)의 표면(50A)을 관통하여 로컬 배선층(61)에 직접 접속되고, 상단이 하부 전극(81)에 접속되도록 형성되어 있다. 특히, 반도체 기판(50)의 표면(50A)측에서는, 관통 전극(58)은, 증폭 트랜지스터(55)의 소자 분리부(55s)와 리셋 트랜지스터(56)의 소자 분리부(56s) 사이를 관통하도록 형성되어 있다. 관통 전극(58)은, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티탄), Co(코발트), Hf(하프늄), 또는 Ta(탄탈) 등의 금속재료에 의해 형성된다.
이에 의해, 각 화소(20)에서는, 반도체 기판(50)의 이면(50B)측의 유기 광전 변환부(80)에서 생긴 전하가, 관통 전극(58)을 통하여 반도체 기판(50)의 표면(50A)측의 FD(53)나 증폭 트랜지스터(55)에 전송되게 된다.
또한, 각 화소(20)에서, 상부 전극(82)의 위에는, 패시베이션막(91)이 형성되고, 패시베이션막(91)의 위에는, 온 칩 렌즈(92)가 형성되어 있다.
<3. 화소의 제조 공정>
다음에, 도 3 내지 도 15를 참조하여, 화소(20)의 제조 공정에 관해 설명한다.
우선, 도 3은, 무기 광전 변환부(51, 52) 및 FD(53)가 형성된 반도체 기판(50)의 표면(50A)측에, 이온 주입 등에 의해 각 트랜지스터(54 내지 56)가 형성되고, 에치 스톱층(57), 및 층간 절연막(101a)이 형성된 상태를 도시하고 있다. 에치 스톱층(57)은, 예를 들면, LP-CVD(Low Pressure-Chemical Vapor Deposition) 등의 수법에 의해 SiN막 등을 성막함으로써 형성된다. 또한, 층간 절연막(101a)은, 플라즈마 CVD 등의 수법에 의해 산화막 등을 성막하고, CMP(Chemical Mechanical Polishing) 등의 수법에 의해 표면을 평탄화함으로써 형성된다. 또한, 반도체 기판(50)에서의 관통 전극(58)의 형성 예정 영역(50i)에는, 고농도의 불순물 영역(P++영역)이 형성되도록 하여도 좋다. 이에 의해, 관통 전극(58)의 형성할 때에 생기는 데미지를 경감할 수 있고, 결과로서, 암전류를 저감할 수 있다.
다음에, 도 4에 도시되는 바와 같이, 로컬 배선층(61)과 반도체 기판(50)(FD(53) 및 증폭 트랜지스터(55))를 접속하기 위한 콘택트 홀(CH1)이, 패터닝 및 드라이 에칭에 의해 형성된다. 또한, 로컬 배선층(61)을 위한 홈(TR1)이, 패터닝 및 드라이 에칭에 의해 형성된다.
그 후, 도 5에 도시되는 바와 같이, 콘택트 홀(CH1) 및 홈(TR1)에, 메탈을 매입함으로써 콘택트 및 로컬 배선층(61)이 형성된다. 예를 들면, PVD(Physical Vapor Deposition) 등의 수법에 의해 일함수 조정용의 Ti막 등이 형성되고, CVD 등의 수법에 의해 배리어 메탈 TiN이나 W 등이 매입된다. 또한, CMP 등의 수법에 의해 표면의 불필요한 메탈막이 제거된다.
이와 같이, 관통 전극(58)의 일단과 접속되는 로컬 배선층(61)은, W나 Ti 등, 오염을 일으키기 어려운 금속으로 형성됨으로써 한다.
계속해서, 도 6에 도시되는 바와 같이, 로컬 배선층(61)상에, 플라즈마 CVD 등의 수법에 의해 산화막 등을 성막함에 의해, 절연막(101b)이 형성된다.
뒤이어, 도 7에 도시되는 바와 같이, 로컬 배선층(61)보다 상층의 배선층(63)과 반도체 기판(50)을 접속하기 위한 콘택트 홀을, 패터닝 및 드라이 에칭에 의해 형성하고, 메탈을 매입함으로써, 콘택트(65)가 형성된다. 예를 들면, PVD 등의 수법에 의해 일함수 조정용의 Ti막 등이 형성되고, CVD 등의 수법에 의해 배리어 메탈 TiN이나 W 등이 매입된다. 또한, CMP 등의 수법에 의해 표면의 불필요한 메탈막이 제거된다.
그 후, 도 8에 도시되는 바와 같이, 배선층(63)을 형성함으로써, 다층 배선층(60)이 형성된다.
그리고, 반도체 기판(50)의 표면(50A)측(다층 배선층(60))에 지지 기판(도시 생략) 또는 다른 반도체 기체(基體) 등을 접합하여, 상하 반전한다.
반도체 기판(50)의 이면(50B)측에서는, 우선, 도 9에 도시되는 바와 같이, 관통 전극(58)이 형성되는 위치에 맞추어서, 레지스트(111)가 패터닝된다. 그 후, 도 10에 도시되는 바와 같이, 드라이 에칭 등의 수법에 의해 Si(반도체 기판(50))를 가공함으로써, 관통구멍(112)이 형성된다. 여기서의 에칭은, 반도체 기판(50)의 표면(50A)측에 형성되는 에치 스톱층(57)에서 스톱한다. 또한, 레지스트(111)의 패터닝에 위치 어긋남이 생긴 경우라도, 반도체 기판(50)의 표면(50A)측에 형성되어 있는 소자 분리부(55s, 56s)가 에칭 스토퍼로서 기능한다.
레지스트(111)가 제거된 후, 도 11에 도시되는 바와 같이, 관통구멍(112) 내에, 예를 들면 ALD(Atomic Layer Deposition) 등의 수법에 의해 산화막 등을 형성함으로써, 절연막(70a)이 매입된다.
그 후, 도 12에 도시되는 바와 같이, 드라이 에칭 등의 수법에 의해, 관통구멍(112)의 저부에 형성된 절연막(70a), 에치 스톱층(57), 및 다층 배선층(60)의 층간 절연막을 에칭함으로써, 관통구멍(112)이, 로컬 배선층(61)까지 개구된다. 여기서의 에칭은, 로컬 배선층(61)에서 스톱한다.
계속해서, 도 13에 도시되는 바와 같이, 관통구멍(112) 내에, 예를 들면 ALD 등의 수법에 의해 배리어 메탈 등을 매입함으로써 도전막이 형성되고, CVD 등의 수법에 의해 W 등이 매입된다. 이에 의해, 관통 전극(58)이 형성된다. 그리고, 관통 전극(58) 상단의 인출 배선층을 형성하기 위해, 포토 리소그래피에 의한 패터닝의 후, 드라이 에칭 등의 수법에 의해 불필요한 도전막이 제거된다.
그 후, 도 14에 도시되는 바와 같이, 절연막(70)이 형성된 후, 하부 전극(81), 유기 광전 변환층(83), 상부 전극(82)을 형성함으로써, 유기 광전 변환부(80)가 형성된다.
그리고, 도 15에 도시되는 바와 같이, 상부 전극(82)의 위에, 패시베이션막(91)이 형성되고, 패시베이션막(91)의 위에, 온 칩 렌즈(92)가 형성된다.
이상의 공정에 의해, 화소(20)가 형성된다.
이상의 공정에 의하면, 관통 전극(58)의 일단이, 반도체 기판(50)의 표면(50A)을 관통하여, 에칭 스토퍼로서의 로컬 배선층(61)에 직접 접속되도록, 관통 전극(58)이 형성된다. 이에 의해, 콘택트와의 얼라인먼트 어긋남의 발생이나, 콘택트 저항의 증대를 피할 수 있고, 확실하게, 관통 전극의 미세화가 가능해진다.
또한, 특허 문헌 1에 개시되어 있는 구성에서는, 관통 전극의 미세화에 수반하고, 관통 전극을 통하여 유기 광전 변환부로부터 FD에 이르는 경로에 발생한 기생 용량이나 콘택트 저항이 증대하여, RC 지연의 악화나 변환 효율의 저하가 우려되고 있다.
한편, 본 실시의 형태에서는, 관통 전극의 FD(53)나 증폭 트랜지스터(55)에 접속되는 로컬 배선층(61)은, 다른 배선층과 계층(階層)이 나누어져 있기 때문에, 배선 레이아웃의 자유도를 높이고, 기생 용량을 저감할 수 있다. 그 결과, RC 지연의 개선이나 변환 효율의 향상을 실현하는 것이 가능해진다.
또한, 로컬 배선층(61)에는, 오염을 일으키기 어려운 W나 Ti 등의 금속이 사용되고, 또한, 금속재료를 노출시키는 일 없이 Si 기판이 가공되기 때문에, 메탈 오염 등에 기인한 암흑시 특성이나 백점 특성을 양호하게 유지할 수 있다.
또한, 기존의 TSV(Through Silicon Via)에서는, 응력에 의한 스트레스가 발생하여, TSV 부근에 트랜지스터를 배치할 수가 없어서, 레이아웃의 제약을 받게 된다.
한편, 본 실시의 형태에서는, 응력에 의한 스트레스를 발생시키는 일 없이, 관통 전극의 미세화가 가능해지기 때문에, 관통 전극 부근에 트랜지스터를 배치하는 레이아웃을 실현할 수 있다.
또한, 도 12를 참조하여 설명한, 관통구멍(112)을 로컬 배선층(61)까지 개구하는 공정에서, 보슈 프로세스라고 불리는 에칭 기술이 사용되도록 하여도 좋다. 보슈 프로세스는, 에칭과 에칭 측벽 보호를 반복하면서 행하는 에칭 수법으로서, 애스펙트비가 높은 에칭이 가능해진다.
보슈 프로세스에 의하면, 도 16에 도시되는 바와 같이, 관통구멍(112)의 선단(112t)이 테이퍼 형상으로 형성된다. 그 결과, 도 17에 도시되는 바와 같이, 관통 전극(58)의 선단(58t)이 테이퍼 형상으로 형성되게 된다. 이와 같이, 관통 전극(58)의 선단(58t)이 테이퍼 형상으로 형성됨으로써, 관통 전극(58)의 스토퍼가 되는 로컬 배선층(61)에의 접촉면적이 작아지기 때문에, 관통 전극(58)과 로컬 배선층(61)과의 맞춤 어긋남을 억제할 수 있다. 또한, 관통 전극(58)의 선단(58t)이 테이퍼 형상으로 형성됨으로써, 관통 전극(58)과, 다층 배선층(60)을 형성하는 각 배선층 사이의 기생 용량을 저감할 수도 있다.
<4. 제2의 실시의 형태>
도 18은, 본 기술의 제2의 실시의 형태에 관한 고체 촬상 장치(10)의 단면도이다.
도 18에는, 고체 촬상 장치(10)를 구성하는 주변 회로부(31)의 일부의 단면이 도시되어 있다.
도 18의 예에서도, 반도체 기판(50)의 표면(50A)측에는, 다층 배선층(60)이 형성되고, 반도체 기판(50)의 수광면이 되는 이면(50B)측에는, 절연막(70)을 통하여, 유기 광전 변환부(80)가 형성된다.
반도체 기판(50)의 표면(50A)에는, 예를 들면, 트랜지스터(151)가 마련된다. 트랜지스터(151)의 게이트 전극(151G)은, 다층 배선층(60)을 형성하는 배선층(161, 163) 중, 가장 반도체 기판(50)의 표면(50A)에 가까운 측에 형성되어 있는 로컬 배선층(161)에 접속되어 있다. 트랜지스터(151)의 게이트 전극(151G)은, 소자 분리막(152)상에 형성되어 있다. 또한, 트랜지스터(151)의 게이트 전극(151G)은, 콘택트(165)를 통하여 배선층(163)에 접속되어 있다. 배선층(163)은, 소정의 전원에 접속된 전원 배선으로서 기능한다. 따라서 로컬 배선층(161)은, 트랜지스터(151)의 게이트 전극(151G)을 통하여, 전원 배선에 접속되어 있다.
또한, 반도체 기판(50)에는, 관통 전극(153)이, 그 하단이 반도체 기판(50)의 표면(50A)을 관통하여 로컬 배선층(161)에 직접 접속되고, 상단이 금속 부재(153a 내지 153d)를 통하여 상부 전극(82)에 접속되도록 형성되어 있다. 금속 부재(153a)는, 관통 전극(153)의 인출 배선층으로서 형성되고, 금속 부재(153b, 153c)는, 콘택트로서 형성된다. 또한, 금속 부재(153d)는, 금속 부재(153b, 153c)를 각각 접속하는 배선층으로서 형성된다. 관통 전극(153) 및 금속 부재(153a 내지 153d)는, W, Cu, Al, Ti, Co, Hf, 또는 Ta 등의 금속재료에 의해 형성된다. 또한, 도 18의 예에서, 도 17의 관통 전극(58)과 마찬가지로, 관통 전극(153)의 선단이 테이퍼 형상으로 형성되도록 하여도 좋다.
이에 의해, 각 화소(20)에 공통되게 마련된 상부 전극(82)에, 소정의 전압이 인가되게 된다.
또한, 상부 전극(82)에는 항상 전압이 인가되는데, 게이트 전극(151G)을 소자 분리막(152)상에 형성함으로써, 내압(耐壓) 등의 신뢰성을 유지할 수 있다. 또한, 프로세스 중에는, 게이트 전극(151G)이 플로팅 상태가 되어, 관통 전극(153)이나 금속 부재(153a 내지 153d)의 형성시에 차지 업 데미지를 받을 우려가 있지만, 게이트 전극(151G)을 소자 분리막(152)상에 형성함으로써, 이것을 완화할 수도 있다.
<5. 상부 전극에 전압을 인가하는 구성의 제조 공정>
다음에, 도 19 내지 도 23을 참조하여, 상부 전극(82)에 전압을 인가하는 구성의 제조 공정에 관해 설명한다.
또한, 반도체 기판(50)의 표면(50A)측에서, 다층 배선층(60)을 형성하고, 관통 전극(153)을 형성할 때까지의 공정은, 화소(20)를 형성하는 공정과 기본적으로 마찬가지이기 때문에, 그들의 설명은 생략한다.
관통 전극(58)이 형성된 후, 도 19에 도시되는 바와 같이, 관통 전극(153) 상단의 인출 배선층(153a)를 형성하기 위해, 포토 리소그래피에 의한 패터닝의 후, 드라이 에칭 등의 수법에 의해 불필요한 도전막이 제거된다.
계속해서, 도 20에 도시되는 바와 같이, 절연막(70)이 형성된 후, 하부 전극(81), 유기 광전 변환층(83), 상부 전극(82)이 형성되고, 상부 전극(82)의 위에, 패시베이션막(91a)이 형성된다.
다음에, 도 21에 도시되는 바와 같이, 로컬 배선층(61)과 상부 전극(82)을 접속하기 위한 콘택트 홀(CH2)이, 패터닝 및 드라이 에칭에 의해 형성된다.
그 후, 도 22에 도시되는 바와 같이, 콘택트 홀(CH2)에, 메탈을 매입함으로써 콘택트(153b, 153c)가 형성된다. 예를 들면, PVD 등의 수법에 의해 일함수 조정용의 Ti막 등이 형성되고, CVD나 PVD 등의 수법에 의해 배리어 메탈 TiN이나 W 등이 매입된다. 그 후, 배선층(153d)을 형성하기 위해, 포토 리소그래피에 의한 패터닝의 후, 드라이 에칭 등의 수법에 의해 불필요한 도전막이 제거된다.
그리고, 도 23에 도시되는 바와 같이, 배선층(153d)의 위에, 패시베이션막(91)이 형성된다.
이상의 공정에 의해, 상부 전극(82)에 전압을 인가하는 구성이 형성된다.
이상의 공정에 의하면, 관통 전극(153)의 일단이, 반도체 기판(50)의 표면(50A)을 관통하여, 에칭 스토퍼로서의 로컬 배선층(161)에 직접 접속되도록, 관통 전극(153)이 형성된다. 이에 의해, 콘택트와의 얼라인먼트 어긋남의 발생이나, 콘택트 저항의 증대를 피할 수 있고, 상부 전극에 전압을 인가하는 구성에서도, 확실하게, 관통 전극의 미세화가 가능해진다.
도 2 등의 구성에서는 설명을 생략하였지만, 도 24에 도시되는 바와 같이, 관통 전극(58)이 형성되는 관통구멍과, 그 관통구멍에 매입되는 절연막(70)(70a)과의 사이에는, 부의 고정 전하를 갖는 고정 전하막(171)이 형성된다. 이에 의해, 암전류를 저감할 수 있다.
이와 같은 구성에서, 관통구멍의 저부를 에칭에 의해 개구할 때, 그 개구 부분의 측면에 고정 전하막(171)이 노출하여 버린다. 이 상태에서, 도전막을 매입하는 등으로 관통 전극(58)을 형성하는 경우, 관통 전극(58)과 고정 전하막(171)이 접촉하여 버린다.
고정 전하막(171)은, 절연막(70)과 비교하여, 절연 내성(耐性)도 프로세스 내성도 낮다. 그때문에, 고정 전하막(171)의 절연 내성 부족에 의해, 도 24 중의 양화살표(#1)로 도시되는 바와 같이, 관통 전극(58)과 고정 전하막(171)의 사이에서 쇼트 불량을 일으킬 가능성이 있다.
또한, 고정 전하막(171)의 프로세스 내성 부족에 의해, 도 25에 도시되는 바와 같이, 고정 전하막(171)의 관통 전극(58)과의 접촉부분이 후퇴하고, 도전막이 들어가고 버린다. 이에 의해, 도 25 중의 양화살표(#2)에 도시되는 바와 같이, 반도체 기판(50)과 관통 전극(58)과의 사이에서 쇼트 불량을 일으킬 가능성이 있다.
그래서, 이하에서는, 관통 전극(58)과 고정 전하막(171)이 접촉하지 않는 구성에 관해 설명한다.
<6. 제3의 실시의 형태>
도 26은, 본 기술의 제3의 실시의 형태에 관한 고체 촬상 장치(10)의 단면도이다.
도 26에는, 상술(上述)에서 설명한 관통 전극(58) 주변의 단면 구성이 도시되어 있다.
도 26에 도시되는 바와 같이, 관통 전극(58)이 형성되는 관통구멍에는, 고정 전하막(171)이 성막된 위에 절연막(70)이 성막되고, 그 절연막(70)의 위에 절연막(172)이 성막되어 있다. 절연막(172)은, 관통구멍의 반도체 기판(50)의 표면(50A)측의 저부의 일부가 개구된 개구 부분의 측면에서, 관통 전극(58)과 고정 전하막(171)이 접촉하지 않도록 성막되어 있다. 절연막(172)은, 고정 전하막(171)보다 높은 절연성을 갖고 있다.
도 26의 예에서는, 절연막(172)은, 관통 전극(58)과 함께, 로컬 배선층(61)(이하, 단지 배선층(61)이라고 한다)에 접촉하도록, 관통구멍 내에 매입되어 있다.
<7. 관통 전극과 고정 전하막이 접촉하지 않는 구성의 제조 공정>
(예 1)
다음에, 도 27 내지 도 33을 참조하여, 관통 전극(58)과 고정 전하막(171)이 접촉하지 않는 구성의 제조 공정의 한 예에 관해 설명한다.
도 27은, 상술에서 설명한 도 10과 같은 상태를 도시하고 있다. 도 27의 공정에서는, 반도체 기판(50)의 표면(50A)측(도면 중 하측)에 다층 배선층(60)이 형성된 상태에서, 반도체 기판(50)의 이면(50B)측(도면 중 상측)부터, 관통구멍(181)이 형성된다.
다층 배선층(60)은, SiO2, SiN, SiOC, SiON 등으로 이루어지는 절연막의 층 사이에 배선층(61, 62)이 마련됨으로써 형성되어 있다. 배선층(61, 62)은, Cu, W, Al 등으로 형성되고, 그 배리어 메탈로는, Ti, TiN, Ta, TaN, Ru, Co, Zr 등이 사용된다.
관통구멍(181)은, 리소그래피와 플라즈마 에칭에 의해 Si(반도체 기판(50))을 가공함으로써 형성된다. 여기서의 에칭은, 다층 배선층(60)의 절연막 중에서 스톱하도록 행하여진다. 본 실시의 형태에서, 반도체 기판(50)의 두께는, 예를 들면 1 내지 50㎛, 관통구멍(181)의 지름은, 예를 들면 100㎚ 내지 1㎛가 된다. 또한, 에칭의 애스펙트비는, 예를 들면 5를 초과하는 것으로 한다.
관통구멍(181)이 형성된 후, 도 28에 도시되는 바와 같이, 관통구멍(181) 내에, 예를 들면 ALD 등의 수법에 의해 고정 전하막(171)이 성막된다. 고정 전하막(171)은, 그 막두께가 예를 들면 50㎚보다 작아지도록 하여 성막된다.
고정 전하막(171)의 재료로서는, 산화하프늄, 산화알루미늄, 산화지르코늄,
산화탄탈, 산화티탄, 산화란탄, 산화프라세오디뮴, 산화세륨, 산화네오디뮴, 산화프로메튬, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로슘, 산화홀뮴, 산화툴륨, 산화이테르븀, 산화루테튬, 산화이트륨 등이 사용된다. 또한, 고정 전하막(171)으로서, 질화알루미늄막, 산질화하프늄막, 산질화알루미늄막이 성막되도록 하여도 좋다.
그 후, 도 29에 도시되는 바와 같이, 고정 전하막(171)이 성막되는 관통구멍(181) 내에, 절연막(70)이 성막된다. 절연막(70)은, SiO2, SiN, SiOC 등을 ALD 또는 CVD의 수법에 의해 성막함으로써 형성된다. 절연막(70)이 형성된 후의 관통구멍(181)의 내경은, 예를 들면 30 내지 500㎚ 정도가 된다.
절연막(70)이 성막된 후, 플라즈마 에칭에 의해, 관통구멍(181)의 저부(반도체 기판(50)의 표면(50A)측)의 절연막(70), 고정 전하막(171), 및, 다층 배선층(60)의 절연막을 가공함으로써, 도 30에 도시되는 바와 같이, 관통구멍(181)이 배선층(61)까지 미치도록 개구된다.
플라즈마 에칭에 사용되는 에칭 가스로서는, CF4, CHF3, CH2F2, CH3F, C4F8, C4F6, C5HF7, CH4, C2H4, He, Ar, O2, CO, N2 등의 가스가 사용된다.
관통구멍(181)이 배선층(61)까지 개구된 후, 애싱이나 웨트 에칭에 의해, 에칭 잔사나 폴리머가 제거된다. 애싱에서는, 예를 들면 O2, H2, N2 등의 가스가 플라즈마화되어 사용된다.
그 후, 도 31에 도시되는 바와 같이, 배선층(61)까지 개구된 관통구멍(181) 내에, 절연막(172)이 성막된다. 절연막(172)은, SiO2, SiN, SiOC 등을 ALD의 수법에 의해 성막함으로써 형성된다. 절연막(172)은, 그 막두께가 예를 들면 5㎚ 이상이 되도록 하여 성막된다.
절연막(172)이 성막된 후, 도 32에 도시되는 바와 같이, 플라즈마 에칭에 의해, 관통구멍(181)의 저부(반도체 기판(50)의 표면(50A)측)의 절연막(172)을 가공함으로써, 관통구멍(181)이 재차, 배선층(61)에 달한다. 여기서도, 도 29의 공정과 같은 에칭 가스가 사용된다.
관통구멍(181)이 배선층(61)에 달한 후, 애싱이나 웨트 에칭에 의해, 에칭 잔사나 폴리머가 제거된다.
그 후, 관통구멍(181) 내에, 예를 들면 CVD나 PVD, ALD 등의 수법에 의해, 배리어 메탈이 성막되고, 계속해서 도전막이 성막된다. 배리어 메탈로는, Ti, TiN, Ta, TaN, Ru, Co, Zr 등이 사용되고, 도전막은, Cu 도금으로 성막된다. 도전막으로서, CVD나 PVD, ALD 등의 수법에 의해, W나 Al이 성막되도록 하여도 좋다. 이에 의해, 도 33에 도시되는 바와 같이, 관통구멍(181) 내에 관통 전극(58)이 형성된다.
이상의 공정에 의하면, 절연막(172)이, 관통 전극(58)과 고정 전하막(171)이 접촉하지 않도록 성막되기 때문에, 고정 전하막(171)의 절연 내성(내압)을 높일 수 있고, 관통 전극(58)과 고정 전하막(171) 사이에서의 쇼트 불량을 억제할 수 있다.
또한, 고정 전하막(171)의 절연 내성을 고려하는 일 없이, 고정 전하막(171)을 선택할 수 있기 때문에, 높은 노이즈 저감 효과를 얻을 수도 있다.
또한, 절연막의 성막이 2회 행하여짐으로써, 관통구멍(181)의 내경을 1㎛보다 작게 할 수 있기 때문에, 결과로서, 관통 전극(58)의 미세화를 도모할 수 있다.
(예 2)
상술한 도 30의 공정에서, 관통구멍(181)을 배선층(61)까지 개구할 때, 예를 들면, 희불산(希弗酸) 세정을 이용한 에칭을 행하면, 도 34에 도시되는 바와 같이, 고정 전하막(171)이 횡방향으로 에칭됨으로써 후퇴하여, 홈(181e)이 형성된다.
그 후, 도 35에 도시되는 바와 같이, 배선층(61)까지 개구된 관통구멍(181) 내에, ALD의 수법에 의해 절연막(172)이 성막됨으로써, 홈(181e)에도 절연막(172)이 형성된다.
절연막(172)이 성막된 후, 도 36에 도시되는 바와 같이, 플라즈마 에칭에 의해, 관통구멍(181)의 저부의 절연막(172)을 가공함으로써, 관통구멍(181)이 배선층(61)에 달한다.
그 후, 관통구멍(181) 내에, 배리어 메탈이 성막되고, 계속해서 도전막이 성막됨으로써, 도 37에 도시되는 바와 같이, 관통구멍(181) 내에 관통 전극(58)이 형성된다.
이상의 공정에 의하면, 고정 전하막(171)의 프로세스 내성 부족에 의해, 고정 전하막(171)의 관통 전극(58)과의 접촉부분이 후퇴한 경우라도, 절연막(172)이, 후퇴한 부분을 메꾸도록 성막된다. 이에 의해, 고정 전하막(171)의 프로세스 내성 부족에 의한, 반도체 기판(50)과 관통 전극(58) 사이에서의 쇼트 불량을 억제할 수 있다.
또한, 고정 전하막(171)의 프로세스 내성을 고려하는 일 없이, 고정 전하막(171)을 선택할 수 있기 때문에, 높은 노이즈 저감 효과를 얻을 수도 있다.
(예 3)
상술한 도 30의 공정에서는, 플라즈마 에칭에 의해, 관통구멍(181)이 배선층(61)까지 달하도록 개구되는 것으로 하였지만, 도 38에 도시되는 바와 같이, 배선층(61)까지 달하기 전에 가공을 정지하도록 하여도 좋다.
그 후, 도 39에 도시되는 바와 같이, 다층 배선층(60)의 도중까지 개구된 관통구멍(181) 내에, 절연막(172)이 성막된다.
절연막(172)이 성막된 후, 도 40에 도시되는 바와 같이, 플라즈마 에칭에 의해, 관통구멍(181)의 저부의 절연막(172)을 가공함으로써, 관통구멍(181)이 배선층(61)에 달한다.
그 후, 관통구멍(181) 내에, 배리어 메탈이 성막되고, 계속해서 도전막이 성막됨으로써, 도 41에 도시되는 바와 같이, 관통구멍(181) 내에 관통 전극(58)이 형성된다.
이상의 공정에 의하면, 플라즈마 에칭에 의한 배선층(61) 노출시의 차징 데미지를 경감할 수 있고, 또한, 금속 함유 반응 생성물에 의해 배선 형성이 방해될 가능성을 낮게 할 수 있다.
(예 4)
상술한 도 28의 공정의 후, 도 29의 공정에서는, 고정 전하막(171)이 성막되는 관통구멍(181) 내에, 절연막(70)이 성막되도록 하였다. 이것으로 한하지 않고, 관통구멍(181) 내에 고정 전하막(171)이 성막된(도 28의 공정) 후, 도 42에 도시되는 바와 같이, 플라즈마 에칭에 의해, 관통구멍(181)의 저부의 고정 전하막(171)이 제거되도록 하여도 좋다.
그 후, 도 43에 도시되는 바와 같이, 저부의 고정 전하막(171)이 제거된 관통구멍(181) 내에, 절연막(70)이 성막된다.
절연막(70)이 성막된 후, 플라즈마 에칭에 의해, 관통구멍(181)의 저부의 절연막(70), 다층 배선층(60)의 절연막을 가공함으로써, 도 44에 도시되는 바와 같이, 관통구멍(181)이 배선층(61)까지 개구된다.
그 후, 관통구멍(181) 내에, 배리어 메탈이 성막되고, 계속해서 도전막이 성막됨으로써, 도 45에 도시되는 바와 같이, 관통구멍(181) 내에 관통 전극(58)이 형성된다.
즉, 절연막(70)은, 관통구멍(181)의 반도체 기판(50)의 표면(50A)측의 저부가 개구된 개구 부분의 측면에서, 관통 전극(58)과 고정 전하막(171)이 접촉하지 않도록 성막되어 있다.
이상의 공정에 의하면, 전하 고정막(171)이 프로세스 내성을 갖는 경우로 한정되지만, 절연막(172)을 성막하는 일 없이, 공정을 단축하여, 관통 전극(58)과 고정 전하막(171)이 접촉하지 않는 구성을 실현할 수 있다.
(예 5)
이상에서는, 관통 전극(58)이, 다층 배선층(60) 중의 배선층에 접촉하는 구조에 관해 설명하였지만, 도 46에 도시되는 바와 같이, 관통 전극(58)이, 다층 배선층(60) 중의 배선층에 접촉하지 않는 구조를 취하도록 하여도 좋다.
이 경우, 상술한 도 32의 공정에서, 관통구멍(181)의 저부의 절연막(172)을 가공할 필요가 없어진다.
또한, 본 실시의 형태의 구조는, 관통 전극으로 한하지 않고, Si(반도체 기판)에 도전막을 매입한, Si 표면에서 발생한 노이즈를 억제하고, 도전막과 Si 사이에 다른 전압을 인가하는 구조 전반에 적용할 수 있다.
또한, 도전막의 패턴은, 예를 들면, 도 47의 상면도에 도시되는 관통 전극(58)과 같은 원형으로 한하지 않고, 트랜치를 형성하도록 하여도 좋다. 예를 들면, 도 48에 도시되는 바와 같이, 도전막의 패턴이, 화소(20)끼리의 사이를 차광하는 차광 구조(191)를 취하도록 하여도 좋다.
그런데, 상술한 실시의 형태에 있어서, 관통 전극은, 반도체 기판(50)의 이면(50B)측에서 형성됨으로써 하였지만, 반도체 기판(50)의 표면(50A)측에서 형성하는 것도 가능하다.
그래서, 이하에서는, 관통 전극을, 반도체 기판(50)의 표면(50A)측부터 형성하도록 하는 구성에 관해 설명한다.
<8. 제4의 실시의 형태>
도 49는, 본 기술의 제4의 실시의 형태에 관한 고체 촬상 장치(10)의 단면도이다.
도 49에는, 관통 전극 주변의 단면 구성이 도시되어 있다.
도 49의 예에서도, 반도체 기판(50)의 표면(50A)측에는, 배선층(261, 262)이 마련된 다층 배선층(60)이 형성되고, 반도체 기판(50)의 수광면이 되는 이면(50B)측에는, 도시하지 않은 유기 광전 변환부가 형성된다.
반도체 기판(50)의 표면(50A)과 다층 배선층(60) 사이에는, 절연막(270)이 형성되고, 반도체 기판(50)의 이면(50B)측에도, 고정 전하막(282)을 통하여 절연막(270)이 형성되어 있다.
반도체 기판(50)에는, 관통 전극(253)이, 그 하단이 반도체 기판(50)의 표면(50A)에서, 콘택트(265)를 통하여 배선층(261)에 접속되고, 그 상단이 메탈 전극(283)에 접속되도록 형성되어 있다. 메탈 전극(283)은, 도시하지 않은 유기 광전 변환부에 접속된다.
관통 전극(253)이 형성되는 관통구멍에도, 절연막(270)이 매입되어 있다. 절연막(270)이 매입된 관통구멍의 외주 부분에는, P형 확산층(281)이 형성되어 있다.
또한, 반도체 기판(50)의 표면(50A)측의 관통구멍이 형성되는 영역에는, STI 구조를 갖는 소자 분리부(252)가 형성되어 있다.
<9. 관통 전극을 기판 표면부터 형성하는 제조 공정>
다음에, 도 50 내지 도 61을 참조하여, 관통 전극(253)을 반도체 기판(50)의 표면(50A)부터 형성하는 제조 공정에 관해 설명한다.
우선, 도 50에 도시되는 바와 같이, 반도체 기판(50)의 표면(50A)측에, 소자 분리부(252)가 형성된다.
다음에, 도 51에 도시되는 바와 같이, 관통 전극(253)이 형성되는 위치에 맞추어서, 레지스트(291)가 패터닝된다. 그 후, 도 52에 도시되는 바와 같이, 드라이 에칭 등의 수법에 의해 Si(반도체 기판(50))을 가공함으로써, 관통구멍(292)이 형성된다.
레지스트(291)가 제거된 후, 도 53에 도시되는 바와 같이, 관통구멍(292) 내에, 예를 들면 BSG막 등의 산화막을 매입함으로써, 절연막(270)이 형성된다.
이 상태에서, 관통구멍(292) 측면에 어닐 처리를 시행함에 의해, 도 54에 도시되는 바와 같이, 관통구멍(292)의 주변 부분(반도체 기판(50)측)에, P형 확산층(281)이 형성된다.
그 후, 관통구멍(292) 내에, 예를 들면 TEOS막 등의 산화막이 재차 매입되고, ALD나 CVD 등의 수법에 의해, Poly Si, Doped Amorphous Silicon 등의 도전막이 매입된다. 이에 의해, 도 55에 도시되는 바와 같이, 관통 전극(253)이 형성된다.
그리고, 포토 리소그래피에 의한 패터닝의 후, 드라이 에칭 등의 수법에 의해, 도 56에 도시되는 바와 같이, 반도체 기판(50)의 표면(50A)상의 불필요한 도전막이 제거된다.
그 후, 도 57에 도시되는 바와 같이, 반도체 기판(50)의 표면(50A)측에서, 관통 전극(253)과 접속되는 콘택트(265)와 배선층(261)이 형성된다. 또한, 반도체 기판(50)의 표면(50A)측에서, 절연층과 배선층(262) 등의 메탈층이 적층됨으로써, 도 58에 도시되는 바와 같이, 다층 배선층(60)이 형성된다.
한편, 반도체 기판(50)의 이면(50B)측에서는, 도 59에 도시되는 바와 같이, 관통 전극(253)의 일단이 노출하도록, Si(반도체 기판(50))이 연마된다.
그 후, 도 60에 도시되는 바와 같이, 반도체 기판(50)의 이면(50B)상에, 고정 전하막(282)이 형성된 후, 산화막 등의 절연막(270)이 형성된다.
그리고, 도 61에 도시되는 바와 같이, 반도체 기판(50)의 이면(50B)측에서, 관통 전극(253)상에 메탈 전극(283)이 형성된다.
이상과 같이 하여, 관통 전극(253)이 형성된다.
이상의 공정에 의하면, 관통 전극을, 반도체 기판의 이면측부터가 아니라, 표면측부터 형성하는 것이 가능해진다.
이상에서는, 본 기술의 관통 전극이, 종방향의 분광을 행하는 고체 촬상 장치에 적용되는 예에 관해 설명하였지만, 이것으로 한하지 않고, 반도체 기판의 제1의 면과 제2의 면을 전기적으로 접속하는 관통 전극을 구비하는 구성에 적용할 수 있다. 또한, 상술한 실시의 형태는, 서로 조합시켜서 채용할 수도 있다.
또한, 본 기술은, 고체 촬상 장치에의 적용으로 한정되는 것이 아니고, 촬상 장치에도 적용 가능하다. 여기서, 촬상 장치란, 디지털 스틸 카메라나 디지털 비디오 카메라 등의 카메라 시스템이나, 휴대 전화기 등의 촬상 기능을 갖는 전자 기기인 것을 말한다. 또한, 전자 기기에 탑재된 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.
<10. 전자 기기의 구성례>
그래서, 도 62를 참조하여, 본 기술을 적용한 전자 기기의 구성례에 관해 설명한다.
도 62에 도시되는 전자 기기(300)는, 광학 렌즈(301), 셔터 장치(302), 고체 촬상 장치(303), 구동 회로(304), 및 신호 처리 회로(305)를 구비하고 있다. 도 62에서는, 고체 촬상 장치(303)로서, 상술한 본 기술의 고체 촬상 장치(10)를 전자 기기(디지털 스틸 카메라)에 마련한 경우의 실시의 형태를 도시한다.
광학 렌즈(301)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(303)의 촬상면상에 결상시킨다. 이에 의해, 신호 전하가 일정 기간, 고체 촬상 장치(303) 내에 축적된다. 셔터 장치(302)는, 고체 촬상 장치(303)에 대한 광조사 기간 및 차광 기간을 제어한다.
구동 회로(304)는, 셔터 장치(302) 및 고체 촬상 장치(303)에, 구동 신호를 공급한다. 셔터 장치(302)에 공급되는 구동 신호는, 셔터 장치(302)의 셔터 동작을 제어하기 위한 신호이다. 고체 촬상 장치(303)에 공급되는 구동 신호는, 고체 촬상 장치(303)의 신호 전송 동작을 제어하기 위한 신호이다. 고체 촬상 장치(303)는, 구동 회로(304)로부터 공급되는 구동 신호(타이밍 신호)에 의해 신호 전송을 행한다. 신호 처리 회로(305)는, 고체 촬상 장치(303)로부터 출력된 신호에 대해 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되거나, 모니터에 출력된다.
<11. 이미지 센서의 사용례>
최후로, 본 기술을 적용한 이미지 센서의 사용례에 관해 설명한다.
도 63은, 상술한 이미지 센서의 사용례를 도시하는 도면이다.
상술한 이미지 센서는, 예를 들면, 이하와 같이, 가시광이나, 적외광, 자외광, X선 등의 광을 센싱하는 다양한 케이스에 사용할 수 있다.
·디지털 카메라나, 카메라 기능 부착의 휴대 기기 등의, 감상용으로 제공되는 화상을 촬영하는 장치
·자동 정지 등의 안전운전이나, 운전자 상태의 인식 등을 위해, 자동차의 전방이나 후방, 주위, 차내 등을 촬영하는 차량탑재용 센서, 주행 차량이나 도로를 감시하는 감시 카메라, 차량 사이 등의 거리측정을 행하는 거리측정 센서 등의, 교통용으로 제공되는 장치
·유저의 제스처를 촬영하여, 그 제스처에 따른 기기 조작을 행하기 위해, TV나, 냉장고, 에어 컨디셔너 등의 가전에 제공되는 장치
·내시경이나, 적외광의 수광에 의한 혈관 촬영을 행하는 장치 등의, 의료나 헬스케어용으로 제공되는 장치
·방범 용도의 감시 카메라나, 인물 인증 용도의 카메라 등의, 시큐리티용으로 제공되는 장치
·피부를 촬영하는 피부 측정기나, 두피를 촬영하는 마이크로스코프 등의, 미용용으로 제공되는 장치
·스포츠 용도 등 용의 액션 카메라나 웨어러블 카메라 등의, 스포츠용으로 제공되는 장치
·밭이나 작물의 상태를 감시하기 위한 카메라 등의, 농업용으로 제공되는 장치
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 기술은 이하와 같은 구성을 취할 수 있다.
(1)
반도체 기판의 제1의 면측에 형성된 배선층과,
상기 반도체 기판의 제2의 면측에 형성된 광전 변환 소자와,
일단이 상기 제1의 면을 관통하여 상기 배선층에 접속되고, 타단이 상기 광전 변환 소자에 접속되도록 형성된 관통 전극을 구비하는 고체 촬상 장치.
(2)
상기 관통 전극은, 화소마다 형성되고, 상기 관통 전극의 타단은, 상기 광전 변환 소자에서 화소마다 마련된 전극에 접속되고,
상기 배선층은, 화소마다 형성되고, 플로팅 디퓨전 및 증폭 트랜지스터에 접속되는 (1)에 기재된 고체 촬상 장치.
(3)
상기 배선층은, 다른 배선층보다도 상기 제2의 면에 가까운 측에 형성되는 (1) 또는 (2)에 기재된 고체 촬상 장치.
(4)
상기 배선층은, W 또는 Ti로 형성되는 (1) 내지 (3)의 어느 하나에 기재된 고체 촬상 장치.
(5)
적어도 하나의 광전 변환부가, 상기 반도체 기판 내에서 화소마다 형성되는 (2)에 기재된 고체 촬상 장치.
(6)
상기 관통 전극의 타단은, 상기 광전 변환 소자에서 각 화소에 공통되게 마련된 전극에 접속되고,
상기 배선층은, 전원 배선에 접속되는 (1)에 기재된 고체 촬상 장치.
(7)
상기 배선층은, 게이트 전극을 통하여, 상기 전원 배선에 접속되는 (6)에 기재된 고체 촬상 장치.
(8)
상기 게이트 전극은, 소자 분리막상에 형성되는 (7)에 기재된 고체 촬상 장치.
(9)
상기 관통 전극은, W, Cu, Al, Ti, Co, Hf, 또는 Ta에 의해 형성되는 (1)에 기재된 고체 촬상 장치.
(10)
상기 관통 전극의 상기 배선층측의 선단은, 테이퍼 형상으로 형성되는 (1)에 기재된 고체 촬상 장치.
(11)
상기 관통 전극이 형성되는 관통구멍에는, 고정 전하막이 성막된 위에 절연막이 성막되고,
상기 절연막은, 상기 관통구멍의 상기 제1의 면측의 개구 부분의 측면에서, 상기 관통 전극과 상기 고정 전하막이 접촉하지 않도록 성막되는 (1)에 기재된 고체 촬상 장치.
(12)
상기 관통구멍에는, 상기 고정 전하막상에 제1의 절연막이 성막되고, 상기 관통구멍의 상기 제1의 면측의 저부의 일부가 개구된 위에 제2의 절연막이 성막되고,
상기 제2의 절연막은, 상기 개구 부분의 측면에서, 상기 관통 전극과 상기 고정 전하막이 접촉하지 않도록 성막되는 (11)에 기재된 고체 촬상 장치.
(13)
상기 제2의 절연막은, 상기 고정 전하막보다 높은 절연성을 갖는 (12)에 기재된 고체 촬상 장치.
(14)
상기 관통구멍에는, 상기 고정 전하막이 성막되고, 상기 관통구멍의 상기 제1의 면측의 저부가 개구된 위에 상기 절연막이 성막되는 (11)에 기재된 고체 촬상 장치.
(16)
보슈 프로세스를 이용하여, 일단이 상기 제1의 면을 관통하여 상기 배선층에 접속되도록 상기 관통 전극을 형성하는 (15)에 기재된 고체 촬상 장치의 제조 방법.
(17)
상기 반도체 기판에서의 상기 관통 전극의 형성 예정 영역에, 고농도의 불순물 영역을 형성하는 (15)에 기재된 고체 촬상 장치의 제조 방법.
(18)
상기 관통 전극은, 상기 반도체 기판의 상기 제2의 면측부터 형성되는 (15)에 기재된 고체 촬상 장치의 제조 방법.
(19)
상기 관통 전극은, 상기 반도체 기판의 상기 제1의 면측부터 형성되는 (15)에 기재된 고체 촬상 장치의 제조 방법.
(20)
반도체 기판의 제1의 면측에, 배선층을 형성하고,
일단이 상기 제1의 면을 관통하여 상기 배선층에 접속되도록 관통 전극을 형성하고,
상기 반도체 기판의 제2의 면측에, 상기 관통 전극의 타단이 접속되도록 광전 변환 소자를 형성하는 스텝을 포함하는 고체 촬상 장치의 제조 방법.
(21)
반도체 기판의 제1의 면측에 형성된 배선층과,
상기 반도체 기판의 제2의 면측에 형성된 광전 변환 소자와,
일단이 상기 제1의 면을 관통하여 상기 배선층에 접속되고, 타단이 상기 광전 변환 소자에 접속되도록 형성된 관통 전극을 갖는 고체 촬상 장치를 구비하는 전자 기기.
(22)
제1의 면 및 상기 제1의 면과 대향하는 제2의 면을 갖는 반도체 기판;
상기 반도체 기판의 상기 제1의 면상에 있는 광전 변환부;
상기 반도체 기판의 상기 제2의 면상에 있고, 로컬 배선층을 포함하는 다층 배선층;
상기 광전 변환부와 상기 다층 배선층 사이에서 연장되며, 그 제2의 단(end)이 상기 로컬 배선층과 직접 접촉하는 관통 전극을 포함하는 촬상 장치.
(23)
상기 광전 변환부는 하부 전극을 포함하고, 상기 관통 전극의 제1의 단은 상기 하부 전극과 직접 접촉하는 (22)에 기재된 촬상 장치.
(24)
상기 반도체 기판은 상기 반도체 기판의 상기 제1의 면에 광입사면을 포함하는 (23)에 기재된 촬상 장치.
(25)
상기 반도체 기판의 전면(front side)으로부터 상기 층간 절연막에 의해 분리되는 상기 로컬 배선층과, 상기 반도체 기판의 상기 제2의 면에 있는 상기 전면 사이에 있는 층간 절연막을 더 포함하는 (24)에 기재된 촬상 장치.
(26)
상기 하부 전극과 상기 반도체 기판의 상기 광입사면의 사이에 있는 절연막을 더 포함하는 (24)에 기재된 촬상 장치.
(27)
상기 관통 전극은 금속으로부터 형성되는 (22)에 기재된 촬상 장치.
(28)
상기 관통 전극은, Al, Ti, Co, Hf, Ta, Cu 및 W 중 적어도 하나로부터 형성되는 (22)에 기재된 촬상 장치.
(29)
상기 관통 전극의 상기 제1의 단의 폭은 상기 관통 전극의 상기 제2의 단의 폭보다 더 큰 (23)에 기재된 촬상 장치.
(30)
상기 관통 전극의 상기 제2의 단은 테이퍼 형상인 (22)에 기재된 촬상 장치.
(31)
상기 반도체 기판에 형성된 제1의 포토다이오드 및 상기 반도체 기판에 생성된 제2의 포토 다이오드를 각각 포함하는 복수의 화소를 더 포함하는 (22)에 기재된 촬상 장치.
(32)
반도체 기판의 제1의 면상에 있는 광전 변환부;
상기 반도체 기판에 형성된 적어도 제1의 포토 다이오드;
상기 반도체 기판의 상기 제2의 면상에 있고, 로컬 배선층을 포함하는 다층 배선층;
상기 광전 변환부와 상기 다층 배선층 사이에서 연장되며, 그 제2의 단(end)이 상기 로컬 배선층과 직접 접촉하는 관통 전극을 각각 포함하는 복수의 화소를 포함하는 전자 기기.
(33)
상기 광전 변환부는 하부 전극을 포함하고, 상기 관통 전극의 제1의 단은 상기 하부 전극과 직접 접촉하는 (32)에 기재된 전자 기기.
(34)
상기 관통 전극은 Al, Ti, Co, Hf, Ta, Cu 및 W 중의 적어도 하나로부터 형성되는 (32)에 기재된 전자 기기.
(35)
상기 관통 전극의 상기 제1의 단의 폭은 상기 관통 전극의 상기 제2의 단의 폭보다 더 큰 (33)에 기재된 전자 기기.
(36)
상기 관통 전극의 상기 제2의 단은 테이퍼 형상인 (32)에 기재된 전자 기기.
(37)
상기 복수의 화소 각각은 상기 반도체 기판에 형성된 제2의 포토 다이오드를 더 포함하는 (32)에 기재된 전자 기기.
10 : 고체 촬상 장치
20 : 화소
50 : 반도체 기판
51, 52 : 무기 광전 변환부
53 : FD
54 : 전송 트랜지스터
55 : 증폭 트랜지스터
55G : 게이트 전극
55s : 소자 분리부
56 : 리셋 트랜지스터
56G : 게이트 전극
56s : 소자 분리부
57 : 에치 스톱층
58 : 관통 전극
60 : 다층 배선층
61 : 로컬 배선층
62, 63 : 배선층
70 : 절연막
80 : 유기 광전 변환부
81 : 하부 전극
82 : 상부 전극
83 : 유기 광전 변환층
91 : 패시베이션막
92 : 온 칩 렌즈
151 : 트랜지스터
151G : 게이트 전극
152 : 소자 분리막
153 : 관통 전극,
153a : 인출 배선층
153b, 153c : 콘택트
153d : 배선층
161 : 로컬 배선층
163 : 배선층
171 : 전하 고정막
172 : 절연막
181 : 관통구멍
300 : 전자 기기
303 : 고체 촬상 장치

Claims (16)

  1. 제1의 면 및 상기 제1의 면과 대향하는 제2의 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1의 면상에 있는 광전 변환부;
    상기 반도체 기판의 상기 제2의 면상에 있고, 로컬 배선층을 포함하는 다층 배선층;
    상기 광전 변환부와 상기 다층 배선층 사이에서 연장되며, 그 제2의 단(end)이 상기 로컬 배선층과 직접 접촉하는 관통 전극을 포함하는 것을 특징으로 하는 촬상 장치.
  2. 제1항에 있어서,
    상기 광전 변환부는 하부 전극을 포함하고, 상기 관통 전극의 제1의 단은 상기 하부 전극과 직접 접촉하는 것을 특징으로 하는 촬상 장치.
  3. 제2항에 있어서,
    상기 반도체 기판은 상기 반도체 기판의 상기 제1의 면에 광입사면을 포함하는 것을 특징으로 하는 촬상 장치.
  4. 제3항에 있어서,
    상기 반도체 기판의 전면(front side)으로부터 상기 층간 절연막에 의해 분리되는 상기 로컬 배선층과, 상기 반도체 기판의 상기 제2의 면에 있는 상기 전면 사이에 있는 층간 절연막을 더 포함하는 것을 특징으로 하는 촬상 장치.
  5. 제3항에 있어서,
    상기 하부 전극과 상기 반도체 기판의 상기 광입사면의 사이에 있는 절연막을 더 포함하는 것을 특징으로 하는 촬상 장치.
  6. 제1항에 있어서,
    상기 관통 전극은 금속으로부터 형성되는 것을 특징으로 하는 촬상 장치.
  7. 제1항에 있어서,
    상기 관통 전극은, Al, Ti, Co, Hf, Ta, Cu 및 W 중 적어도 하나로부터 형성되는 것을 특징으로 하는 촬상 장치.
  8. 제2항에 있어서,
    상기 관통 전극의 상기 제1의 단의 폭은 상기 관통 전극의 상기 제2의 단의 폭보다 더 큰 것을 특징으로 하는 촬상 장치.
  9. 제1항에 있어서,
    상기 관통 전극의 상기 제2의 단은 테이퍼 형상인 것을 특징으로 하는 촬상 장치.
  10. 제1항에 있어서.
    상기 반도체 기판에 형성된 제1의 포토 다이오드 및 상기 반도체 기판에 생성된 제2의 포토 다이오드를 각각 포함하는 복수의 화소를 더 포함하는 것을 특징으로 하는 촬상 장치.
  11. 반도체 기판의 제1의 면상에 있는 광전 변환부;
    상기 반도체 기판에 형성된 적어도 제1의 포토 다이오드;
    상기 반도체 기판의 상기 제2의 면상에 있고, 로컬 배선층을 포함하는 다층 배선층;
    상기 광전 변환부와 상기 다층 배선층 사이에서 연장되며, 그 제2의 단(end)이 상기 로컬 배선층과 직접 접촉하는 관통 전극을 각각 포함하는 복수의 화소를 포함하는 것을 특징으로 하는 전자 기기.
  12. 제11항에 있어서,
    상기 광전 변환부는 하부 전극을 포함하고, 상기 관통 전극의 제1의 단은 상기 하부 전극과 직접 접촉하는 것을 특징으로 하는 전자 기기.
  13. 제11항에 있어서,
    상기 관통 전극은 Al, Ti, Co, Hf, Ta, Cu 및 W 중의 적어도 하나로부터 형성되는 것을 특징으로 하는 전자 기기.
  14. 제12항에 있어서,
    상기 관통 전극의 상기 제1의 단의 폭은 상기 관통 전극의 상기 제2의 단의 폭보다 더 큰 것을 특징으로 하는 전자 기기.
  15. 제11항에 있어서,
    상기 관통 전극의 상기 제2의 단은 테이퍼 형상인 것을 특징으로 하는 전자 기기.
  16. 제11항에 있어서,
    상기 복수의 화소 각각은 상기 반도체 기판에 형성된 제2의 포토 다이오드를 더 포함하는 것을 특징으로 하는 전자 기기.
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