JP2012079942A - 半導体装置 - Google Patents

Abstract

【課題】アンチヒューズにおいて、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにする。
【解決手段】アンチヒューズ１２は、ゲート絶縁膜、ゲート電極１１４、及び第１拡散層１１６を有している。第２拡散層１２６は、素子分離膜１０２を介して第１拡散層１１６と離間しており、第１拡散層１１６と同一導電型を有している。ゲート配線１２４はゲート電極１１４と一体として形成されており、素子分離膜１０２上を延伸している。共通コンタクト２２０は、ゲート配線１２４と第２拡散層１２６を接続している。そしてゲート電極１１４は、第１拡散層１１６と同一導電型の不純物が導入された半導体、例えばポリシリコンにより形成されている。また第２拡散層１２６は、共通コンタクト２２０のみに接続している。
【選択図】図１

Description

本発明は、アンチヒューズをメモリ素子として有する半導体装置に関する。

メモリ素子の一つに、書き換えが不可である不揮発性メモリ素子（ＯＴＰ：One Time Programmable device）がある。ＯＴＰ素子には、ゲート電極と同一の材料（例えばポリシリコン）や配線と同一の材料（例えばＣｕやＡｌ）で構成されるヒューズを、エレクトロマイグレーション又は溶融により切断するタイプのメモリ素子が一般的に知られている。

近年は、ＯＴＰ装置に対し、書き込まれた情報を解析しにくいことも要求されている。ヒューズを切断するタイプのメモリ素子の場合、例えば非特許文献１に示すように、切断の有無を画像処理等により容易に解析できるため、書き込まれた情報を解析できる、という問題がある。

近年、ＯＴＰ素子としてアンチヒューズ型のメモリ素子が開発されている。アンチヒューズ型のメモリ素子は、ゲート絶縁膜やＭＩＭ容量などの絶縁膜にブレークダウン電圧以上の電圧を印加して絶縁破壊させることにより、情報を書き込むものである（例えば特許文献１及び２参照）。ゲート絶縁膜を破壊するアンチヒューズ型のメモリ素子は、適切な条件を選択して絶縁膜を破壊すると、その破壊箇所を画像処理等で解析することは困難である。

特許第４４１０１０１号公報 特開２００９−２９０１８９号公報

Greg Uhlmann 他, "A Commercial Field-Programmable Dense eFUSE Array Memory with 99.999%Sense Yield for 45nm SOI CMOS", 2008 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, SECCION 22, 22.4

アンチヒューズ型のメモリ素子においても、ボルテージコントラスト法など、電極（例えばゲート電極）へのチャージアップの有無を解析する手法を用いると、書き込まれた情報を解析することができる。その理由は以下の通りである。絶縁膜（例えばゲート絶縁膜）が絶縁破壊されていない場合、電極に接続する配線に電荷を照射すると、この電荷が電極に蓄積する。一方、絶縁膜が絶縁破壊されている場合、電極に接続する配線に電荷を照射しても、この電荷は絶縁膜を介して下地（例えば基板）に逃げていく。このため、電極へのチャージアップの有無を解析する手法を用いると、書き込まれた情報を解析することができてしまう。

本発明によれば、ゲート絶縁膜、ゲート電極、及び第１拡散層を有するアンチヒューズと、
素子分離膜を介して前記第１拡散層と離間しており、前記第１拡散層と同一導電型の第２拡散層と、
前記ゲート電極と一体として形成されており、前記素子分離膜上を延伸しているゲート配線と、
前記ゲート配線と前記第２拡散層を接続している共通コンタクトと、
を備え、
前記第２拡散層は、前記共通コンタクトのみに接続している半導体装置が提供される。

アンチヒューズに情報が書き込まれた状態において、ゲート絶縁膜は絶縁破壊を起こしている。このため、アンチヒューズのゲート電極は、基板に接続している。すなわちアンチヒューズの情報が書き込まれた状態では、第１拡散層と同一導電型の半導体であるゲート電極が、基板とダイオードを構成している状態になる。一方、本発明において、アンチヒューズのゲート電極は、ゲート配線及び共通コンタクトを介して第２拡散層に接続している。すなわちアンチヒューズのゲート電極は、ゲート配線、共通コンタクト、及び第２拡散層を介して、常に基板とダイオードを構成している。第２拡散層は第１拡散層と同一導電型である。このため、電極（例えばゲート電極）へのチャージアップの有無を解析する手法に限れば、本発明に示した構造は、常にアンチヒューズの情報が書き込まれた状態と同様の状態と同じになる。従って、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができない半導体装置を提供することができる。

ここで第２拡散層が他の配線等に接続している場合、アンチヒューズのゲート電極は、共通コンタクト及び第２拡散層を介して他の配線等に接続することになる。この場合、アンチヒューズに書き込みを行うために電圧を印加しても、アンチヒューズのゲート絶縁膜が絶縁破壊されない可能性がでてくる。これに対して、本発明では、第２拡散層は共通コンタクトのみに接続しているため、フローティング状態である。このため、共通コンタクト及び第２拡散層を設けても、アンチヒューズへの書込不良が生じることを抑制できる。

本発明によれば、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができない半導体装置を提供することができる。

第１の実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面の一部を示す図である。 図１のＢ−Ｂ´断面の一部を示す図である。 アンチヒューズに書き込みが行われた後のＡ−Ａ´断面図である。 図１の変形例を示す平面図である。 第２の実施形態に係る半導体装置の構成を説明するためのＢ−Ｂ´断面図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 図７のＢ−Ｂ´断面の一部を示す図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。図２は図１のＡ−Ａ´断面の一部を示す図であり、図３は図１のＢ−Ｂ´断面の一部を示す図である。図１に示すように、本実施形態に係る半導体装置は、メモリ素子１０を有している。メモリ素子１０は、アンチヒューズ１２、第２拡散層１２６、ゲート配線１２４、及び共通コンタクト２２０を備えている。アンチヒューズ１２は、ゲート絶縁膜１１２（図２に図示）、ゲート電極１１４、及び第１拡散層１１６を有している。第２拡散層１２６は、素子分離膜１０２を介して第１拡散層１１６と離間しており、第１拡散層１１６と同一導電型を有している。ゲート配線１２４はゲート電極１１４と一体として形成されており、素子分離膜１０２上を延伸している。共通コンタクト２２０は、ゲート配線１２４と第２拡散層１２６を接続している。そしてゲート電極１１４は、第１拡散層１１６と同一導電型の不純物が導入された半導体、例えばポリシリコンにより形成されている。また第２拡散層１２６は、共通コンタクト２２０のみに接続している。以下、詳細に説明する。

本実施形態に係る半導体装置は、半導体基板１００、例えばシリコン基板を用いて形成されている。アンチヒューズ１２は、例えばＭＯＳトランジスタ又はＭＯＳキャパシタと同様の構成を有しており、ゲート絶縁膜１１２上にゲート電極１１４を積層し、さらに平面視でゲート電極１１４の両脇に第１拡散層１１６を配置した構成を有している。ゲート絶縁膜１１２は、例えば酸化シリコン膜であり、その膜厚は、例えば３ｎｍ以下である。第１拡散層１１６は、例えばｎ型である。半導体基板１００のうち少なくともアンチヒューズ１２及び第２拡散層１２６が形成されている領域は、第１拡散層１１６とは逆導電型、例えばｐ型になっている。本実施形態においては、半導体基板１００には第１拡散層１１６とは逆導電型のウェル１０１が形成されている。第１拡散層１１６は、いずれもコンタクト２１０を介してグランド電位が印加されている。ただし、アンチヒューズ１２はこの構成に限定されない。なお、第１拡散層１１６がｐ型であり、ウェル１０１がｎ型であってもよい。この場合、コンタクト２１０には電源電位が印加される。

ゲート電極１１４は、ゲート配線１２４と一体として形成されている。ゲート電極１１４及びゲート配線１２４は、例えばポリシリコンにより形成されており、第１拡散層１１６及び第２拡散層１２６と同一の不純物を含んでいる。従って、ゲート電極１１４及びゲート配線１２４は、第１拡散層１１６及び第２拡散層１２６と同一の導電型を有している。そしてゲート電極１１４及びゲート配線１２４は、コンタクト２３０を介してビット線に接続している。ビット線は、アンチヒューズ１２の制御トランジスタ（図示せず）に接続している。

また素子分離膜１０２は、第２拡散層１２６が形成される第２拡散層形成領域を他から分離している。第２拡散層形成領域にはダミーゲート絶縁膜１２２（図３に図示）が形成されている。そしてゲート配線１２４は、素子分離膜１０２を経由した後、ダミーゲート絶縁膜１２２を介して第２拡散層形成領域に位置する半導体基板１００上を延伸している。すなわち本実施形態では、第２拡散層１２６およびゲート配線１２４は、ＭＯＳトランジスタ又はＭＯＳキャパシタと同様の構成を有している。本実施形態において、ダミーゲート絶縁膜１２２はゲート絶縁膜１１２と同一工程で形成されており、ゲート絶縁膜１１２と同じ厚さを有している。また第２拡散層１２６は第１拡散層１１６と同一工程で形成されている。そして共通コンタクト２２０は、ゲート配線１２４及び第２拡散層１２６に同時に接続している。すなわちゲート配線１２４は、共通コンタクト２２０を介して第２拡散層１２６に短絡している。また第２拡散層１２６は、基板１００又はウェル１１０とダイオードを構成する以外には、共通コンタクト２２０のみに接続しており、他の電気的接続を有していない。なお、本図に示す例において共通コンタクト２２０は、ゲート配線１２４を跨いでおらず、第２拡散層１２６の一方にのみ接続しているが、ゲート配線１２４を跨いで両側の第２拡散層１２６に接するようにしても良い。また第２拡散層１２６は、ゲート配線１２４の一方の側面にのみ面するように形成されてもよい。

また、ゲート電極１１４及びゲート配線１２４の側壁には、サイドウォール１１８（図２，３に図示）が形成されている。サイドウォール１１８は、下から順に酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層した構成を有している。ただしサイドウォール１１８の構成は本図に示す例に限定されない。

またコンタクト２１０，２３０及び共通コンタクト２２０は、層間絶縁膜２００に埋め込まれた導電体、例えばタングステンにより形成されている。層間絶縁膜２００の下には、エッチングストッパー膜２０２が形成されている。コンタクト２１０，２３０及び共通コンタクト２２０は、層間絶縁膜２００及びエッチングストッパー膜２０２を貫通している。コンタクト２１０，２３０及び共通コンタクト２２０を層間絶縁膜２００に埋め込むためには、エッチングにより層間絶縁膜２００に接続孔を形成する必要がある。エッチングストッパー膜２０２は、層間絶縁膜２００に接続孔を形成するときに、エッチングストッパーとして機能する。なお層間絶縁膜２００は酸化シリコンを主成分とした膜であり、エッチングストッパー膜２０２は窒化シリコン膜である。

なお、図１に示す例では、ゲート電極１１４が延伸する方向でみたときに、コンタクト２３０、アンチヒューズ１２、及び第２拡散層１２６がこの順に並んでいるが、これらのレイアウトは図１に示す例に限定されない。例えば図５に示すように、アンチヒューズ１２、コンタクト２３０、及び第２拡散層１２６がこの順に並んでいてもよい。

次に、本実施形態の作用及び効果について、図１〜図４を用いて説明する。図４は、アンチヒューズ１２に書き込みが行われた後のアンチヒューズ１２のＡ−Ａ´断面図である。本発明者が検討した結果、アンチヒューズ１２に書き込みが行われ、ゲート絶縁膜１１２の一部１１３が絶縁破壊を起こした場合、この一部１１３の下に位置する半導体基板１００には、ゲート電極１１４および第１拡散層１１６と同一導電型、すなわち半導体基板１００とは逆導電型の不純物領域１０４が形成される。この不純物領域１０４と半導体基板１００により、ダイオードが形成される。なお、アンチヒューズ１２に書き込みが行われても不純物領域１０４が形成されない場合もありうるが、この場合においても、ゲート電極１１４と半導体基板１００によりダイオードが形成される。

このため、一般的なアンチヒューズ型のメモリ素子では、不純物領域１０４がｎ型で半導体基板１００がｐ型の場合、−の電荷がゲート電極１１４に蓄積するか否かにより、アンチヒューズ１２に書き込みが行われているか否かを判断することができる。逆に不純物領域１０４がｐ型で半導体基板１００がｎ型の場合、＋の電荷がゲート電極１１４に蓄積するか否かにより、アンチヒューズ１２に書き込みが行われているか否かを判断することができる。

これに対して本実施形態では、アンチヒューズ１２のゲート電極１１４は、ゲート配線１２４及び共通コンタクト２２０を介して第２拡散層１２６に接続している。第２拡散層１２６と半導体基板１００はダイオードを形成しているが、このダイオードは、不純物領域１０４と半導体基板１００により形成されるダイオードと同じ型になっている。このため、ゲート電極１１４へのチャージアップの有無を解析する手法に限れば、本実施形態に示した構造は、常にアンチヒューズの情報が書き込まれた状態と同様の状態と同じになる。従って、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができない。

ここで第２拡散層１２６が共通コンタクト２２０以外のコンタクトや配線に接続している場合、アンチヒューズ１２のゲート電極１１４は、共通コンタクト２２０及び第２拡散層１２６を介して他の配線等に接続することになる。この場合、アンチヒューズ１２に書き込みを行うために電圧を印加しても、アンチヒューズ１２のゲート絶縁膜１１２が絶縁破壊されない可能性がでてくる。これに対して本実施形態では、第２拡散層１２６は共通コンタクト２２０のみに接続しているため、ゲート配線１２４と同電位になる。このため、共通コンタクト２２０及び第２拡散層１２６を設けても、アンチヒューズ１２への書込不良が生じることを抑制できる。

例えば、ゲート絶縁膜１１２及びダミーゲート絶縁膜１２２の厚さが２ｎｍの場合を考える。ゲート電極１１４に６．５Ｖを印加すると、ゲート電極１１４の下方及び第１拡散層１１６のうちゲート電極１１４側の側部に反転層が形成される。第１拡散層１１６にはグランド電位が印加されているため、この反転層もグランド電位になる。従って、ゲート絶縁膜１１２には６．５Ｖの電圧が印加され、これによってゲート絶縁膜１１２は絶縁破壊する。一方、ゲート配線１２４にもゲート電極１１４と同じ電圧が印加されるが、第２拡散層１２６は共通コンタクト２２０を介してゲート配線１２４に短絡しているため、ゲート配線１２４の下方に形成された反転層も、ゲート配線１２４と同電位になる。従って、ダミーゲート絶縁膜１２２には電圧が印加されず、その結果、ダミーゲート絶縁膜１２２は絶縁破壊されない。なお、アンチヒューズ１２に書き込まれた情報を読み出すときには、例えば１．８Ｖ程度の電圧を印加するのが好ましい。この電圧では、書き込みされたアンチヒューズ１２には例えば５０μＡ程度の電流が流れるのに対し、書き込みされていないアンチヒューズ１２には１ｎＡ程度の電流しか流れない。このため、アンチヒューズ１２に対する書き込みの有無を判定することは容易にできる。

また、共通コンタクト２２０の形成プロセスは、例えばＳＲＡＭにおける共通コンタクトの形成プロセスと同様にすることができる。このため、共通コンタクト２２０の形成プロセスとして、既に技術的に確立している製造プロセスを流用することができる。

（第２の実施形態）
図６は、第２の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図３に相当している。本実施形態に係る半導体装置は、ダミーゲート絶縁膜１２２の厚さがゲート絶縁膜１１２より厚い点を除いて、第１の実施形態と同様の構成である。例えば、アンチヒューズ１２の制御トランジスタのゲート絶縁膜が、アンチヒューズ１２のゲート絶縁膜１１２よりも厚い場合、ダミーゲート絶縁膜１２２は制御トランジスタのゲート絶縁膜と同一工程で形成されてもよい。この場合、ダミーゲート絶縁膜１２２は制御トランジスタのゲート絶縁膜と同じ厚さになる。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ダミーゲート絶縁膜１２２の厚さがゲート絶縁膜１１２より厚いため、アンチヒューズ１２への書き込みを行う際に、ゲート絶縁膜１１２よりも先にダミーゲート絶縁膜１２２が破壊されることを抑制できる。

（第３の実施形態）
図７は、第３の実施形態に係る半導体装置の構成を示す平面図である。図８は、図７のＢ−Ｂ´断面の一部を示す図である。本実施形態に係る半導体装置は、以下の点を除いて第１の実施形態に係る半導体装置と同様の構成である。

まず、ゲート配線１２４は素子分離膜１０２上を延伸しているが、第２拡散層形成領域上は延伸していない。すなわち平面視において、ゲート配線１２４と第２拡散層１２６の間には、素子分離膜１０２が位置している。また、第２拡散層形成領域には、ダミーゲート絶縁膜１２２は形成されていない。そして共通コンタクト２２０は、ゲート配線１２４、素子分離膜１０２、及び第２拡散層１２６に接している。

本実施形態によっても、第１の実施形態と同様の理由により、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができない。また、ゲート配線１２４は第２拡散層形成領域上を延伸しないため、共通コンタクト２２０及び第２拡散層１２６を設けても、アンチヒューズ１２への書込不良が生じることを抑制できる。

また、共通コンタクト２２０を埋め込むための接続孔を層間絶縁膜２００に形成する際、エッチングストッパー膜２０２がエッチングストッパーとして機能する。そして接続孔を形成するとき、最後はエッチングストッパー膜２０２をエッチングにより除去することになる。ここで、素子分離膜１０２（例えば酸化シリコン膜）は図６のサイドウォール１１８と比して十分に厚いため、共通コンタクト２２０を埋め込むための接続孔を形成するときに、素子分離膜１０２が部分的に除去されたとしても、共通コンタクト２２０が、半導体基板１００のうち第２拡散層１２６が形成されていない領域に接続して電流のリークポイントになることが抑制される。

（第４の実施形態）
本実施形態に係る半導体装置は、第１又は第２の実施形態にかかる半導体装置と、以下の点を除いて同様である。

本実施形態において、ゲート配線１２４のうち少なくとも第２拡散層形成領域上に位置する部分は、第２拡散層１２６とは逆導電型、例えばｐ型になっている。すなわち本実施形態において、ゲート配線１２４及び第２拡散層１２６は、埋込チャネル型のＭＯＳトランジスタと同様の構成を有している。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ゲート配線１２４のうち少なくとも第２拡散層形成領域上に位置する部分は、第２拡散層１２６とは逆導電型になっている。このため、ゲート配線１２４に電圧が印加されたときにダミーゲート絶縁膜１２２の下に形成される反転層は、第１の実施形態と比較して深い位置に形成される。すなわち、ゲート配線１２４と反転層が第１の実施形態と比較して離れるため、ダミーゲート絶縁膜１２２の電気的な厚さは厚くなる。従って、アンチヒューズ１２への書き込みを行う際に、ゲート絶縁膜１１２よりも先にダミーゲート絶縁膜１２２が破壊されることを抑制できる。

（第５の実施形態）
図９は、第５の実施形態に係る半導体装置の構成を示す平面図である。本実施形態に係る半導体装置は、第１〜第４の実施形態のいずれかに示したメモリ素子１０を複数有している。また複数のメモリ素子１０それぞれに対し、制御トランジスタ２０が個別に設けられている。制御トランジスタ２０は、アンチヒューズ１２と同一導電型であってもよいし、逆導電型であってもよい。

詳細には、平面視において半導体装置には、アンチヒューズ形成領域１０６が設定されている。アンチヒューズ形成領域１０６には、上記した複数のメモリ素子１０のみが互いに近接して配置されている。メモリ素子１０の相互間には、他の素子は形成されていない。

また、制御トランジスタ２０は、アンチヒューズ形成領域１０６とは別の領域である制御トランジスタ形成領域１０８にまとめて配置されている。制御トランジスタ２０は、上層の配線層を用いて形成された接続線４１０を介して、メモリ素子１０のゲート電極１１４及びゲート配線１２４に接続している。制御トランジスタ２０は、アンチヒューズ１２と同一導電型であってもよいし、逆導電型であってもよい。またアンチヒューズ１２が第１の実施形態と同様の構造を有する場合、制御トランジスタ２０のゲート絶縁膜の膜厚は、ダミーゲート絶縁膜１２２の膜厚に等しい。

本実施形態によっても、第１〜第４の実施形態と同様の効果を得ることができる。また、ゲート電極１１４及びゲート配線１２４と制御トランジスタ２０を接続する接続線４１０を、ゲート電極１１４及びゲート配線１２４よりも上層の配線層を用いて形成している。従って、制御トランジスタ２０及びメモリ素子１０の位置を気にせずに接続線４１０を引き回すことができるため、半導体装置を小型化することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０ メモリ素子
１２ アンチヒューズ
２０ 制御トランジスタ
１００ 半導体基板
１０１ ウェル
１０２ 素子分離膜
１０４ 不純物領域
１０６ アンチヒューズ形成領域
１０８ 制御トランジスタ形成領域
１１２ ゲート絶縁膜
１１３ 一部
１１４ ゲート電極
１１６ 第１拡散層
１１８ サイドウォール
１２２ ダミーゲート絶縁膜
１２４ ゲート配線
１２６ 第２拡散層
２００ 層間絶縁膜
２０２ エッチングストッパー膜
２１０ コンタクト
２２０ 共通コンタクト
２３０ コンタクト
４１０ 接続線

Claims (9)

1. ゲート絶縁膜、ゲート電極、及び第１拡散層を有するアンチヒューズと、
   素子分離膜を介して前記第１拡散層と離間しており、前記第１拡散層と同一導電型の第２拡散層と、
   前記ゲート電極と一体として形成されており、前記素子分離膜上を延伸しているゲート配線と、
   前記ゲート配線と前記第２拡散層を接続している共通コンタクトと、
   を備え、
   前記ゲート電極は、前記第１拡散層と同一導電型の不純物が導入された半導体により形成されており、
   前記第２拡散層は、前記共通コンタクトのみに接続している半導体装置。
2. 請求項１に記載の半導体装置において、
   複数の前記アンチヒューズと、
   前記複数のアンチヒューズそれぞれに設けられ、前記アンチヒューズへの書き込みを制御する制御トランジスタと、
   を備え、
   前記第２拡散層、前記ゲート配線、及び前記共通コンタクトは、前記複数のアンチヒューズそれぞれに設けられている半導体装置。
3. 請求項２に記載の半導体装置において、
   前記複数のアンチヒューズが形成されたアンチヒューズ形成領域を備え、
   基板上において、前記アンチヒューズ形成領域には、前記複数のアンチヒューズ、前記複数の第２拡散層、前記複数のゲート配線、及び前記複数の共通コンタクトのみが形成されており、
   前記複数の制御トランジスタは、前記アンチヒューズ形成領域とは別の領域である制御トランジスタ形成領域に形成されている半導体装置。
4. 請求項１〜３のいずれか一項に記載の半導体装置において、
   前記素子分離膜は、前記第２拡散層が形成される第２拡散層形成領域を他から分離しており、
   前記第２拡散層形成領域上に形成されたダミーゲート絶縁膜を備え、
   前記ゲート配線は、前記素子分離膜を経由した後、前記ダミーゲート絶縁膜を介して前記第２拡散層形成領域に位置する基板上を延伸している半導体装置。
5. 請求項４に記載の半導体装置において、
   前記ダミーゲート絶縁膜は、前記ゲート絶縁膜よりも厚い半導体装置。
6. 請求項５に記載の半導体装置において、
   前記アンチヒューズへの書き込みを制御する制御トランジスタを備え、
   前記ダミーゲート絶縁膜は、前記制御トランジスタのゲート絶縁膜と膜厚が同じである半導体装置。
7. 請求項４〜６のいずれか一項に記載の半導体装置において、
   前記ゲート配線は半導体により形成されており、かつ、少なくとも前記ダミーゲート絶縁膜上に位置する部分は、前記第２拡散層とは逆導電型である半導体装置。
8. 請求項１〜３のいずれか一項に記載の半導体装置において、
   前記素子分離膜は、前記第２拡散層が形成される第２拡散層形成領域を他から分離しており、
   平面視において前記ゲート配線と前記第２拡散層の間には、前記素子分離膜が位置しており、
   前記共通コンタクトは、前記ゲート配線、前記素子分離膜、及び前記第２拡散層に接している半導体装置。
9. 請求項８に記載の半導体装置において、
   前記素子分離膜上、前記第２拡散層上、及び前記ゲート配線上に形成されたエッチングストッパー膜と、
   前記エッチングストッパー膜上に形成された層間絶縁膜と、
   を備え、
   前記共通コンタクトは、前記層間絶縁膜及び前記エッチングストッパー膜を貫通している半導体装置。
   

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