JP4615884B2 - アンチヒューズ素子 - Google Patents

Description

本発明は、半導体装置で用いられるアンチヒューズ素子に関するものである。

アンチヒューズ素子は、初期状態の非プログラム状態では絶縁もしくは高抵抗性を示し、書き込み後のプログラム状態では低抵抗化して導通状態となる、電気的にプログラム可能な素子である。一般的なヒューズ素子が所定電流を流すことで遮断状態となるのに対し、アンチヒューズ素子は、所定電圧を印加することで導通状態となることからこのように呼ばれており、近年、製造後のプログラミングを必要とする半導体装置で利用されている。

アンチヒューズ素子として、従来より、ＭＯＳＦＥＴ型、ＰＮダイオード型などが提案されている。また、本出願人は、特願２００３−３６８４７号においてＬＯＣＯＳ分離型のアンチヒューズ素子を提案している。

ＬＯＣＯＳ分離型のアンチヒューズ素子は、ＬＯＣＯＳ法などによって形成された分離領域によって分離された２つのアクティブ領域内に拡散層を形成し、この拡散層にＡｌ（アルミニウム）合金等からなる電極を接続した構造のものである。

ＬＯＣＯＳ分離型のアンチヒューズ素子のプログラム時には、電極間に高電圧を印加して、Ｓｉ（シリコン）基板内に電極を構成する金属（例えばＡｌ）を侵入させることによって、拡散層間のＬＯＣＯＳ酸化膜下に導電性フィラメントを形成する。これにより、２つの電極間は導電性フィラメントを介して短絡され、導通状態となる。

ところが、最近では、拡散層にＡｌ合金からなる電極を直接接続するのではなく、例えば薄いＴｉＮ（チタンナイトライド）／Ｔｉ（チタン）からなるバリアメタル層を介して接続することが一般的になっている。この場合、バリアメタル層によってプログラム時のフィラメント形成が阻害され、破壊後の抵抗値のばらつきが大きくなるという問題があった。

なお、本発明のアンチヒューズ素子に関連性のある従来技術として、例えば特許文献１〜３がある。

特許文献１には、アノード電極およびカソード電極が下地バリア金属層を有するツエナーザップダイオードにおいて、アノード電極およびカソード電極のそれぞれの長さを幅より大きくすることにより、短絡後の抵抗を低減することが開示されている。

特許文献２には、グラフト部（ｐ⁺領域）−アノード部（ｐ領域）−カソード部（ｎ⁺領域）の平面構造を有するツエナーザップダイオードにおいて、破壊・短絡が発生する領域を正確に制御し、破壊・短絡に必要な電圧、電流のばらつきを低減するため、対向するカソード部とグラフト部との少なくとも一方に突起を設けることが開示されている。なお、コンタクトに突起部を設けることも可能である。

特許文献３は、ゲート酸化膜を破壊する方式のアンチヒューズ素子の多結晶シリコン電極へのコンタクト形成に関するもので、通常のコンタクト孔よりも大きなコンタクト孔を開口し、下地膜（ＴｉＮ）を形成し、Ｗ（タングステン）膜を堆積した後、Ｗ膜をＴｉＮまでエッチバックすることにより、通常のコンタクト孔にはＷプラグを形成するとともに、多結晶シリコン電極へのコンタクト孔からは側壁部を除いてＷを除去してＴｉＮ膜を露出し、アルミ配線を形成することが開示されている。

特開平１０−２２９２０４号公報 特開平６−１５１８９７号公報 米国特許第６，４４０，７８１号明細書

本発明の目的は、前記従来技術に基づく問題点を解消し、破壊後の抵抗値のばらつきを抑え、安定した破壊歩留まりを得ることができるアンチヒューズ素子を提供することにある。

上記目的を達成するために、本発明は、半導体基板表面層内に形成したＰＮ接合と、該半導体基板表面を覆う絶縁膜に形成されたコンタクト孔の底面において前記半導体基板表面に接続される２つの電極とを有し、該２つの電極から逆方向電圧を印加して前記ＰＮ接合を降伏させ、逆方向電流を流すことによって前記電極の金属を前記半導体基板表面層に侵入させて前記ＰＮ接合を破壊し、恒久的な導通状態に遷移させるアンチヒューズ素子であって、
前記２つの電極のコンタクト孔のそれぞれの底面は、概略、該２つのコンタクト孔間を結ぶ線に平行な２辺と、該２辺に垂直な２辺とからなる四角形の形状を有し、該平行な方向の寸法を長さ、垂直な方向の寸法を幅とし、
前記逆方向電圧印加時に相対的に正の電圧を印加する第１の電極のコンタクト孔の長さは幅の２倍以上であり、かつ、相対的に負の電圧を印加する第２の電極のコンタクト孔の底面の面積は前記第１のコンタクト孔の底面の面積の１／２以下であることを特徴とするアンチヒューズ素子を提供する。
さらに、前記第１および第２のコンタクト孔の互いに対向する先端部分において、前記第１のコンタクト孔のみが、他の部分に比較して幅が狭まった形状を有することが好ましい。

ここで、前記第２のコンタクト孔の底面の面積が前記第１のコンタクト孔の底面の面積の１／４以下であるのが好ましい。

また、前記第１のコンタクト孔の長さが幅の４倍以上であるのが好ましい。

また、前記コンタクト孔の底面および側面には、前記電極の金属の移動を阻害するバリアメタル層が形成されており、前記電極は前記半導体基板表面に該バリアメタル層を介して接続されているのが好ましい。

また、第１導電型の前記半導体基板表面層内に絶縁材料が埋め込まれた分離領域と、該分離領域の両側の前記半導体基板表面層内に形成された第２導電型の拡散層とからなり、該両側に形成された拡散層のそれぞれに前記電極が接続されているのが好ましい。

また、第１導電型の前記半導体基板表面上に、ゲート絶縁膜を介してゲート電極が形成されるとともに、該ゲート電極の両側の前記半導体基板表面層内に形成された第２導電型の拡散層とからなり、該両側に形成された拡散層のそれぞれに前記電極が接続されているのが好ましい。

また、前記両側に形成された拡散領域の対向する辺の間の距離が一定であるのが好ましい。

本発明のアンチヒューズ素子によれば、第１のコンタクト孔のみにおいて、その幅よりも長さを長くして、その面積を増加させることにより、導電性フィラメントの形成に必要となる、コンタクト孔内に存在するＡｌの量を増加させることができる。これに対して、第２のコンタクト孔の形状は従来通りの正方形もしくは正方形に近いものであり、アンチヒューズ素子の占める面積の増加を最小限に抑えることができる。また、高電圧が印加される第１のコンタクト孔の、第２のコンタクト孔に対向する先端部分の幅を狭くして、この先端部分に電界を集中させることにより、この先端部分から導電性フィラメントを形成することができる。すなわち、破壊後のフィラメントの形成位置を特定することができる。このため、破壊後の抵抗値を低くすることができるとともに、そのばらつきを抑えることができ、破壊後歩留まりを向上させることができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のアンチヒューズ素子を詳細に説明する。

図１（ａ）および（ｂ）は、本発明のアンチヒューズ素子の構成を表す一実施形態のレイアウト断面図およびその上面図である。同図に示すアンチヒューズ素子１０は、半導体装置で用いられるＬＯＣＯＳ分離型のもので、Ｐ型Ｓｉ基板１２の表面層にはＰウェル（Ｐウェル層）１４が形成され、その表面層内には、絶縁物であるＬＯＣＯＳ酸化膜１６が埋め込まれた分離領域が形成されている。ＬＯＣＯＳ酸化膜１６によって分離された２つのアクティブ領域内のＰウェル１４の表面層内には、所定深さのＮ＋拡散層１８ａ、１８ｂが形成されている。すなわち、Ｐウェル１４とＮ＋拡散層１８ａ、１８ｂにより、Ｐ型Ｓｉ基板１２の表面層内の二ヵ所にＰＮ接合が形成されている。

分離領域となるＬＯＣＯＳ酸化膜１６上、およびＮ＋拡散層１８ａ、１８ｂ上の全面には第１層間絶縁膜２０が被覆されており、Ｎ＋拡散層１８ａ、１８ｂ上の第１層間絶縁膜２０には、それぞれＮ＋拡散層１８ａ、１８ｂ表面が露出するところまで開口された所定寸法のコンタクト孔２２ａ、２２ｂが形成されている。図１中右側のソース側のコンタクト孔２２ｂはほぼ正方形の形状であり、同左側のドレイン側のコンタクト孔２２ａは、その長さＬｄが幅Ｗｄ１よりも長く、ソース側のコンタクト孔２２ｂに対向する先端部分の幅Ｗｄ２が他の部分に比較して狭まった形状を有する。

ここで、本実施形態のアンチヒューズ素子１０において、Ｎ＋拡散層１８ａ、１８ｂの幅ａは４．０μｍである。また、図１中左側のＮ＋拡散層１８ａの長さｂは７．６μｍ、同右側のＮ＋拡散層１８ｂの長さｃは３．４μｍである。ドレイン側のコンタクト孔２２ａの長さＬｄは６．０μｍ、幅Ｗｄ１は１．４μ、幅Ｗｄ２は０μｍである。また、ソース側のコンタクト孔２２ｂの長さＬｓ、幅Ｗｓ１、およびドレイン側のコンタクト孔２２ａに対向する先端部分の幅Ｗｓ２はともに１．４μｍである。

第１層間絶縁膜２０上、およびコンタクト孔２２ａ、２２ｂ内の側壁および底面にはＴｉＮ／Ｔｉからなるバリアメタル層２４が被覆され、バリアメタル層２４が形成されたコンタクト孔２２ａ、２２ｂ内の底面周辺部および側壁には、タングステン（Ｗ）サイドウォール２６が形成されている。このＷサイドウォール２６は、アンチヒューズ素子１０に必須の要素ではなく、ＭＯＳＦＥＴなどの通常の素子用のコンタクト孔内にＷプラグを形成する際同時に形成されるものである。

第１層間絶縁膜２０上のバリアメタル層２４上には、それぞれのコンタクト孔２２ａ、２２ｂに対応したＡｌＣｕ（アルミニウム銅合金）配線２８ａ、２８ｂが所定の形状に形成されている。前述のバリアメタル層２４もＡｌＣｕ配線２８ａ、２８ｂの形状に一致する形状に形成されている。また、ＡｌＣｕ配線２８ａ、２８ｂは、それぞれのコンタクト孔２２ａ、２２ｂ内にも被覆され、コンタクト孔２２ａ、２２ｂの底面において、ＰＮ接合が形成されたＰ型Ｓｉ基板１２の表面層にバリアメタル層２４を介して接続する、電極を形成している。

図２（ａ）に示す初期状態からアンチヒューズ素子１０を導通状態にプログラムする場合、同図（ｂ）に示すように、ＡｌＣｕ配線２８ａ側を高電圧（相対的に正の電圧）、ＡｌＣｕ配線２８ｂ側を低電圧（相対的に負の電圧）とし、ＡｌＣｕ配線２８ａ、２８ｂを介してＮ＋拡散層１８ａ、１８ｂ間に所定の破壊電圧を印加する。この破壊電圧は、ドレイン側のＮ＋拡散層１８ａとＰウェル１４との間のＰＮ接合に対して逆方向であり、このＰＮ接合の耐圧を超える電圧を有する。この、接合耐圧を超える逆方向電圧の印加により、ドレイン側のＰＮ接合が降伏し、ドレイン側のＮ＋拡散層１８ａからソース側のＮ＋拡散層１８ｂに向けて逆方向電流Ｉｒｅｖが流れる。

これにより、図２（ｃ）に示すように、ドレイン側のコンタクト孔２２ａ内のＡｌＣｕ配線２８ａのＡｌがバリアメタル層２４を破壊し、さらにＮ＋拡散層１８ａ内に侵入してＰＮ接合を破壊する。そして、さらにＬＯＣＯＳ酸化膜１６下の半導体層内にＡｌが侵入し、両Ｎ＋拡散層１８ａ、１８ｂ間を接続する導電性フィラメント３０が形成され、両Ｎ＋拡散層１８ａ、１８ｂ間は恒久的な導通状態となる。

アンチヒューズ素子１０では、ドレイン側のコンタクト孔２２ａのみにおいて、その幅よりも長さを長くして、その面積を増加させることにより、導電性フィラメントの形成に必要となる、コンタクト孔２２ａ内に存在するＡｌの量を増加させることができる。これに対して、ソース側のコンタクト孔２２ｂの形状は従来通りの正方形もしくは正方形に近い形状であり、アンチヒューズ素子１０の占める面積の増加を最小限に抑えることができる。

また同様に、高電圧が印加されるドレイン側のコンタクト孔２２ａのみにおいて、他方（ソース側）のコンタクト孔２２ｂに対向する先端部分の幅を狭くして、この先端部分に電界を集中させることにより、この先端部分から導電性フィラメント３０を形成することができる。すなわち、破壊後のフィラメント３０の形成位置を特定することができる。このため、破壊後の抵抗値を低くすることができるとともに、そのばらつきを抑えることができ、破壊後歩留まりを向上させることができる。

なお、アンチヒューズ素子を形成する半導体層としてＮウェルを使用することもできる。この場合、Ｎウェルの表面層内にはＰ＋拡散層が形成される。また、Ｓｉ基板以外の半導体基板に本発明を適用することも可能である。また、配線金属層の材質はＡｌＣｕ合金に限定されるわけではないが、例えば実質的にシリコンを含まないアルミニウム合金層であるのが好ましい。

また、バリアメタル層の材質や構成も上記具体例に限定されないし、本発明は、バリアメタル層のないアンチヒューズ素子にも同様に適用可能である。また、本発明のアンチヒューズ素子は、ＬＯＣＯＳ分離型のものに限定されず、ＰＮダイオード型、ＭＯＳＦＥＴ型、等、従来公知のさまざまな、コンタクト孔底面から半導体層内に配線金属層の金属を侵入させて導電性フィラメントを形成する型式のアンチヒューズ素子に適用可能である。

ここで、ＬＯＣＯＳ分離型のアンチヒューズ素子は、図１に示すように、第１導電型の半導体基板の表面層内に絶縁材料が埋め込まれた分離領域と、この分離領域の両側の半導体基板表面層内に形成された第２導電型の拡散層とからなり、両側に形成された拡散層のそれぞれに電極が接続された構成を有するものである。

また、ＭＯＳＦＥＴ型のアンチヒューズ素子は、第１導電型の半導体基板表面上に、ゲート絶縁膜を介してゲート電極が形成されるとともに、ゲート電極の両側の半導体基板表面層内に形成された第２導電型の拡散層とからなり、両側に形成された拡散層のそれぞれに電極が接続された構成を有するものである。なお、ＬＯＣＯＳ分離型の場合もＭＯＳＦＥＴ型の場合も、両側に形成された拡散領域の対向する辺の間の距離は一定であるのが好ましい。

また、ドレイン側のコンタクト孔の長さは、実施形態の値に限定されず、幅の２倍以上とするのが好ましく、４倍以上とするのがさらに好ましい。また、ドレイン側のコンタクト孔の、ソース側のコンタクト孔に対向する先端部分の幅は、同じコンタクト孔の他の部分の幅よりも狭くしてあればよい。例えば、図１、２に示されたように、先端部分を除いた他の部分の幅が一定である場合には、先端部分の幅は、他の部分の幅の１／２以下とすることが好ましい。また、ソース側のコンタクト孔の底面の面積は、ドレイン側のコンタクト孔の底面の面積の１／２以下とするのが好ましく、１／４以下であるのがさらに好ましい。

特許文献１には、アノード電極およびカソード電極の両方のコンタクトの長さを幅に比較して大きくすることが提案されている。そして特に、両方のコンタクトの面積の差を互いに２５％以内にすることが好ましいとしている。しかし、両方のコンタクトの長さを大きくすると、必然的に、アンチヒューズ素子の長さ方向の寸法が大きくなる。そこで、一方のコンタクトのみの長さを大きくすることによって破壊後の抵抗値を低減するとともに、そのばらつきを低減できる可能性があるかどうかを実験してみた。

図３（ａ）〜（ｄ）のタイプ１〜４に示すように、アンチヒューズ素子のコンタクト孔の幅、および対向する辺の形状を変化させて破壊後の抵抗値を測定した。また、比較のために、図３（ｅ）のタイプ５に示す従来構成のアンチヒューズ素子の破壊後抵抗値も測定した。その破壊後抵抗値の測定結果のグラフを図４〜図７に示す。なお、アンチヒューズ素子の破壊後抵抗値の測定は、タイプ１〜５の構成のそれぞれのアンチヒューズ素子について１６０個ずつ行い、その中の最大値を代表値とした。

ここで、図３（ａ）のタイプ１は、図１と同じ構成および寸法のものである。すなわち、ドレイン側のコンタクト孔の長さＬｄを幅Ｗｄ１よりも長くし、かつ幅Ｗｄ２を狭くした構成のものである。より具体的には、ドレイン側のコンタクト孔の幅Ｗｄ１＝１．４μｍ、幅Ｗｄ２＝０、長さＬｄ＝６．０μｍである。また、ソース側のコンタクト孔の幅Ｗｓ１＝幅Ｗｓ２＝長さＬｓ＝１．４μｍである。

また、図３（ｂ）のタイプ２は、図１において、ドレイン側のコンタクト孔の幅Ｗｄ２を狭くすることなく、図３（ｅ）に示す従来のアンチヒューズ素子と同じ幅Ｗｄ２＝１．４μｍとしたもの、図３（ｃ）のタイプ３は、同図（ｂ）において、ドレイン側のコンタクト孔の幅Ｗｄ１＝４．０μｍに広くしたもの、図３（ｄ）のタイプ４は、図１において、さらにソース側のコンタクト孔の、他方（ドレイン側）のコンタクト孔に対向する先端部分の幅をＷｓ２＝０μｍに狭くしたものである。

また、図３（ｅ）のタイプ５は、従来構成のもので、具体的には、ドレイン側のコンタクト孔の幅Ｗｄ１＝幅Ｗｄ２＝長さＬｄ＝１．４μｍである。同じく、ソース側のコンタクト孔の幅Ｗｓ１＝幅Ｗｓ２＝長さＬｓ＝１．４μｍである。

また、図４のグラフは、ドレイン側のコンタクト孔の先端部分の幅Ｗｄ２と破壊後抵抗値の最大値との関係を表す。図５のグラフは、ドレイン側のコンタクト孔の長さＬｄと破壊後抵抗値の最大値との関係、図６のグラフは、ドレイン側のコンタクト孔の先端部分の幅Ｗｄ２／長さＬｄと破壊後抵抗値の最大値との関係、図７のグラフは、ドレイン側のコンタクト孔の面積Ｓｄと破壊後抵抗値の最大値との関係をそれぞれ表す。

まずグラフには示していないが、ソース側のコンタクト孔のみの長さＬｓを大きくした場合には、従来構成のものに比較してむしろ悪化する（破壊できない）ことがわかった。これに対してドレイン側のコンタクト孔のみの長さＬｄを大きくすると、図５に示されたように、破壊後の抵抗値（の最大値（以下、同じ））を、従来構成のものに比較して顕著に低減することができることが分かった。

すなわち、特許文献１の記載とは異なり、ドレイン側のコンタクト孔のみの長さＬｄを大きくすることによって、破壊後の抵抗値の低減が実現できることが明らかになった。この結果は、フィラメントを形成するＡｌがドレイン側のコンタクト孔から供給されており、ドレイン側のコンタクト孔の長さＬｄを大きくして面積Ｓｄを増大させることにより、コンタクト孔内のＡｌＣｕ量が増大し、フィラメント形成に必要なＡｌを十分供給できるようになったためであると理解することができる。

しかし、ドレイン側のコンタクトの幅Ｗｄ１を大きくすることによって面積を増大させた場合には、図７に示されたように、面積Ｓｄはさらに大きくなったにもかかわらず、破壊後の抵抗値は増大した（タイプ２とタイプ３との比較）。破壊の際には、ドレイン側のコンタクト孔の、ソース側のコンタクト孔に対向する先端部分近傍において局所的な電界集中が発生し、バリアメタルが破壊され、Ａｌの侵入が開始されるものと考えられる。従って、ドレイン側のコンタクト孔の幅Ｗｄ１（＝Ｗｄ２）が大きくなると、この電界集中が起きにくくなり、安定なフィラメント形成が起きにくくなるものと考えられる。

すなわち、ドレイン側のコンタクト孔の幅Ｗｄ１を大きくせず、幅Ｗｄ１に比較して長さＬｄを大きくすることによって面積を大きくすることが好ましい。具体的には、ドレイン側のコンタクト孔の長さＬｄを幅Ｗｄ１の２倍程度以上（Ｗｄ１／Ｌｄ≦０．５）とすれば、図６のグラフから分かるように、破壊後の抵抗値を２０００Ω以下（従来の１／２未満）にすることができる。

また、プログラム時に、ドレイン側のコンタクト孔の、ソース側のコンタクト孔に対向する先端部分において電界集中が起きやすくするためには、ドレイン側のコンタクト孔の幅Ｗｄ１はなるべく小さくすることが好ましい。しかし、むやみに小さくしても面積Ｓｄの確保のために長さＬｄを大きくすることが必要になるため、アンチヒューズ素子の面積増大につながる。

そこで、ドレイン側のコンタクト孔の、ソース側のコンタクト孔と対向する先端部分の幅Ｗｄ２を、他の部分の幅に比較して狭くした場合について検討し、図４および図６に示されたように、破壊後の抵抗値をさらに低減できる結果を得た（タイプ２と、タイプ１との比較）。タイプ１では、ドレイン側のコンタクト孔の、ソース側のコンタクト孔に対向する先端部分における電界集中が起こりやすくなり、フィラメントの形成がさらに安定化するためと考えられる。

これに対し、図４に示されたように、ドレイン側のコンタクト孔の先端部分の幅Ｗｄ２に加えて、ソース側のコンタクト孔の、ドレイン側コンタクト孔と対向する先端部分の幅Ｗｓ２も狭くした場合には、むしろ破壊後の抵抗値は増大した（タイプ１とタイプ４との比較）。従って、ドレイン側のコンタクト孔のみにおいて、先端部分の幅Ｗｄ２を狭くすることが好ましい。

既に述べたように、破壊後の抵抗値を低減するためにソース側のコンタクト孔の長さＬｓを大きくする必要はない。通常は、正方形に形成する。何らかの理由によって長方形、もしくはその他の形状にすることも可能であるが、アンチヒューズ素子の長さ方向の寸法を大きくしないためには、せいぜい、長さを幅の１．５倍以下、もしくはさらに１．２倍以下にすることが好ましい。

もしくは、ドレイン側のコンタクト孔のみの長さＬｄを大きくすることにより、アンチヒューズ素子全体の寸法の増大を避けながら、破壊後の抵抗値を低減するという観点からは、ソース側のコンタクト孔の具体的な形状にかかわらず、ソース側のコンタクト孔の面積を、ドレイン側のコンタクト孔の面積Ｓｄの１／２以下にすることが好ましい。

アンチヒューズ素子のコンタクト孔の幅は、実用的には、他の素子のコンタクト孔にＷプラグを埋め込む際に、タングステン膜をエッチバックして底面のバリアメタルを確実に露出させるために必要な最低の幅を確保する必要がある。必須ではないが、通常は、ドレイン側、ソース側ともに、この観点で設定した同一の幅にする。この場合、前述の１／２の面積比は、１／２の長さの比に相当する。

また、ＬＯＣＯＳ分離型のアンチヒューズ素子の場合、２つのｎ＋拡散領域間の間隔（分離領域の幅）は一定である。すなわち、互いに対向する辺に突起等は設けられない。ＭＯＳＦＥＴ型の場合も、同様に、２つのｎ＋拡散領域間の間隔（ゲート電極の幅）は同一である。例えば、分離領域の幅、もしくは、ゲート電極の幅を、デザインルールによってそれぞれに許される最小の寸法で一定にする。これによって、アンチヒューズ素子の寸法を最小にしながら、書き込み時以外の通常の動作電圧の範囲内においては確実に非導通状態を保つことができる。

次に、本発明のアンチヒューズ素子の適用例として、記憶回路を例に挙げて説明する。

図８は、本発明のアンチヒューズ素子を利用した１ビットの記憶回路の構成を表す概略図である。同図に示す記憶回路３２は、半導体装置の内部に搭載されるもので、アンチヒューズ素子３４と、その書込回路３６と、インバータ３８とを備えている。

アンチヒューズ素子３４は、図１に示す構成のもので、インバータ３８の入力端子とグランドＧＮＤとの間に接続されている。

書込回路３６は、アンチヒューズ素子３４に書き込み（プログラム）を行う際の破壊電圧および破壊電流を供給するもので、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）４０と、抵抗素子４２とを備えている。ＰＭＯＳ４０のソースは書き込み用電源Ｖｄｄ１に接続され、そのドレインは、インバータ３８の入力端子に接続されている。また、ＰＭＯＳ４０のゲートには選択信号Ａが入力され、抵抗素子４２は、電源Ｖｄｄ１と選択信号Ａとの間に接続されている。

インバータ３８は、ＰＭＯＳ４４と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４６と、抵抗素子５０とを備えている。ＰＭＯＳ４４およびＮＭＯＳ４６のソースは、それぞれ電源ＶＤＤおよびグランドＧＮＤに接続されている。また、ＰＭＯＳ４４およびＮＭＯＳ４６のドレインは出力端子ＯＵＴに接続され、そのゲートは、インバータ３８の入力端子に接続されている。抵抗素子５０は、電源ＶＤＤとインバータ３８の入力端子との間に接続されている。

記憶回路３２において、アンチヒューズ素子３４の非導通状態における抵抗値はほぼ無限大である。アンチヒューズ素子３４がプログラムされる前の初期状態において、インバータ３８の入力端子は、抵抗素子５０の抵抗値とアンチヒューズ素子３４の抵抗値（無限大）との抵抗分割により決定される電圧レベルのハイレベルとなり、その出力端子ＯＵＴは、グランドＧＮＤの電圧レベルのローレベルとなる。

アンチヒューズ素子３４をプログラムする場合、選択信号Ａがローレベルとされ、ＰＭＯＳ４０はオン状態となる。この状態において、電源Ｖｄｄ１から、アンチヒューズ素子３４のプログラムに必要となる破壊電圧および破壊電流が供給されると、アンチヒューズ素子３４がプログラムされて導通状態となる。抵抗素子５０の抵抗値＞＞アンチヒューズ素子３４の導通状態における抵抗値である。従って、インバータ３８の入力端子はローレベルとなり、その出力端子ＯＵＴは、電源ＶＤＤの電圧レベルのハイレベルとなる。

なお、電源Ｖｄｄ１はパッド電極等であって、例えば複数の記憶回路がある場合には、複数の記憶回路で共通に使用され、複数の記憶回路の各々は、半導体装置内部で生成される、各々の記録回路を選択するための選択信号Ａによって選択される。本実施形態の記憶回路の場合、選択信号Ａがローレベルの記憶回路のみが選択され、電源Ｖｄｄ１から供給される破壊電圧および破壊電流が、選択されたオン状態のＰＭＯＳ４０を介してアンチヒューズ素子に供給される。

次に、複数のアンチヒューズ素子を有する半導体装置の書込回路の構成について説明する。

図１の構成のアンチヒューズ素子では、複数のアンチヒューズ素子を使用した回路を構成する場合、図９に示すように、書込回路として、各アンチヒューズ素子５２ａ、５２ｂ、…にそれぞれ１つずつＰＭＯＳドライバ５４ａ、５４ｂ、…が必要となる。アンチヒューズ素子をプログラムするためには１００ｍＡ程度の電流が必要となるため、ＰＭＯＳドライバの面積は大きくなる。また、面積の大きいＰＭＯＳドライバが各アンチヒューズ素子に１つずつ必要となるため、アンチヒューズ素子の個数が増大するに従って、その回路面積も大きくなる。

ところで、図９に示す書込回路の代わりに、図１０に示す書込回路を用いて各アンチヒューズ素子をプログラムすることができれば、アンチヒューズ素子を用いた回路の面積を縮小することができる。図１０に示す書込回路では、１個のＰＭＯＳドライバ６０を複数のアンチヒューズ素子５８ａ、５８ｂ、…で共有し、ＰＭＯＳドライバ６０の代わりにＮＭＯＳ６２ａ、６２ｂ、…をスイッチとして使用する。すなわち、ＮＭＯＳスイッチにより、プログラムしようとするアンチヒューズ素子を選択できる。

また、図１１に示すように、図１０に示す回路を複数行備え、アンチヒューズ素子をマトリクス状に配置することにより、さらに多くのアンチヒューズ素子からなる回路を構成することもできる。同図において、Ｄは図１０に示すＰＭＯＳドライバを表し、Ｆはアンチヒューズ素子およびＮＭＯＳスイッチからなる回路を表す。この回路では、プログラムしようとするアンチヒューズ素子に対応するＰＭＯＳドライバおよびＮＭＯＳスイッチをオンにすることにより、択一的に１つのアンチヒューズ素子を選択できる。

ここで、ＮＭＯＳ、ＰＭＯＳで同じ電流を得るためのデバイス面積を考えると、ＮＭＯＳはＰＭＯＳの約半分の面積となる。このため、図１０に示す書込回路は、図９に示す書込回路よりも面積の縮小が可能となる。

しかし、図１に示す構成のアンチヒューズ素子では、図１０に示す書込回路を使用することができない。これは、図１に示すアンチヒューズ素子が基板と絶縁されていないからである。図１に示すアンチヒューズ素子は、図１２に概略構成を示すように、アンチヒューズ素子を形成するＮ＋拡散層１８ａ、１８ｂが、Ｐ型Ｓｉ基板１２の表面層に形成されたＰウェル１４内に形成されている。Ｐウェル１４は、Ｐ＋拡散層５６に接続された基板コンタクトを介してグランド電位に接続されている。

このため、２つのＮ＋拡散領域１８ａ、１８ｂの間を接続する導電性フィラメントが形成され、アンチヒューズ素子が導通状態になると、２つのＮ＋拡散領域１８ａ、１８はＰウェル１４を通じてＳｉ基板１２およびグランド電位に接続された状態になる。アンチヒューズ素子５２ａ、５２ｂを形成するために共通に、もしくは個別に設けられたＰウェル１４の基板コンタクトを省略すれば、Ｎ＋拡散層１８ａ、１８ｂが同一のＰウェル１４に設けられた基板コンタクトを通じてグランド電位に接続された状態は避けることができる。しかしこの場合にも、同一のＰ型Ｓｉ基板１２の表面に形成される他のＰウェル１４、例えばＮＭＯＳを形成するためのＰウェル１４には、基板コンタクトを設ける必要がある。従って、導通状態になったアンチヒューズ素子の２つのＮ＋拡散領域１８ａ、１８ｂは、Ｐ型Ｓｉ基板１２および他のＰウェル１４を通じてグランドに接続された状態になる。

このため、例えば図１３に等価回路を示すように、１つのアンチヒューズ素子（図１３では左端のアンチヒューズ素子）をプログラムすると、基板抵抗６４が見える状態になる。図１３の回路では、左端から２つ目のアンチヒューズ素子側の回路と比較して、左端のアンチヒューズ素子側の回路の抵抗が低いため、ＰＭＯＳドライバ６０からの電流は左端のアンチヒューズ素子側の回路に流れてしまう。従って、１つのアンチヒューズ素子をプログラムした後は、他のアンチヒューズ素子をプログラムすることができない。このように、図１に示す構成のアンチヒューズ素子では、図１０に示す書込回路を使用することができない。

なお、この問題は、図１に示す構成のＬＯＣＯＳ分離型のアンチヒューズ素子に限らず、ＭＯＳＦＥＴ型やＰＮダイオード型などの他の形式のアンチヒューズ素子であっても、Ｐ基板表面のＰウェル内に形成すれば、同様の問題が発生する。

この問題を解決するため、図１４に示すように、図１に示す構成のアンチヒューズ素子において、素子分離をしているＬＯＣＯＳ酸化膜１６下に、アンチヒューズ素子の周囲を囲むＮウェル６６を追加するとともに、Ｐウェル１４内の下部に深いＮ−層６８を追加する。また、アンチヒューズ素子のあるＰウェル１４内にはＰ＋拡散層の基板コンタクトをとらない。これにより、アンチヒューズ素子と他のＰ＋拡散層の基板コンタクトとを電気的に絶縁する。

もしくは、プログラム時にアンチヒューズ素子を形成したＰウェル１４の電位を固定したい場合は、アンチヒューズ素子を形成したＰウェル１４内にＰ＋拡散層を設け、このＰ＋拡散層とＮＭＯＳスイッチのドレイン（アンチヒューズ素子のソース）とを接続すればよい。また、プログラム時にアンチヒューズ素子の周囲のＮウェル６６（と深いＮ−層６８）の電位を固定するには、Ｎウェル６６とアンチヒューズ素子のソースとを接続すればよい。

また、上記問題を解決する他の形態として、図１５に示すように、Ｐ基板１２中のＮウェル７０の中に浅いＰウェル７２を作り、このＰウェル７２の中にアンチヒューズ素子を作成する。また、アンチヒューズ素子を形成する浅いＰウェル７２内には、Ｐ＋拡散層の基板コンタクトを取らない。これにより、アンチヒューズ素子と他のＰ＋拡散層の基板コンタクトとを電気的に絶縁する。

もしくは、プログラム時に浅いＰウェル７２の電位を固定したい場合は、浅いＰウェル７２内にＰ＋拡散層を設け、このＰ＋拡散層とＮＭＯＳスイッチのドレイン（アンチヒューズ素子のソース）とを接続すればよい。また、プログラム時にアンチヒューズ素子の周囲のＮウェル７０の電位を固定するには、Ｎウェル７０とアンチヒューズ素子のソースとを接続すればよい。

また、上記問題を解決する他の形態として、図１６に示すように、イオンインプラにより深いＮウェル７４を作り、この深いＮウェル７４の中にアンチヒューズ素子のＰウェル７６を作成する。また、アンチヒューズ素子を形成するＰウェル７６内には、Ｐ＋拡散層の基板コンタクトを取らない。これにより、アンチヒューズ素子と他のＰ＋拡散層の基板コンタクトとを電気的に絶縁する。

もしくは、アンチヒューズ素子を形成するＰウェル７６内にＰ＋拡散層を設け、このＰ＋拡散層とＮＭＯＳスイッチのドレイン（アンチヒューズ素子のソース）とを接続すればよい。また、プログラム時にアンチヒューズ素子の周囲の深いＮウェル７４の電位を固定するには、深いＮウェル７４とアンチヒューズ素子のソースとを接続すればよい。

上記３つの形態のアンチヒューズ素子は、いずれもアンチヒューズ素子と基板との間が絶縁されている。このため、これらの形態のアンチヒューズ素子を複数用いて構成された回路であれば、図１０に示す書込回路を使用して、各アンチヒューズ素子をプログラムすることができる。図１０に示す回路では、図１４〜１６に示されたウェル構造を形成するためにアンチヒューズ素子自体の寸法は多少大きくなるが、ＰＭＯＳドライバが１個で済むため、例えば１０個のアンチヒューズ素子を設けた場合には、図９の回路と比較して３０％程度の面積縮小が実現できる。

本発明は、基本的に以上のようなものである。
以上、本発明のアンチヒューズ素子について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

（ａ）および（ｂ）は、本発明のアンチヒューズ素子の構成を表す一実施形態のレイアウト断面図およびその上面図である。 （ａ）〜（ｃ）は、図１に示すアンチヒューズ素子のプログラム時の状態を表すレイアウト断面図およびその上面図である。 （ａ）〜（ｅ）は、アンチヒューズ素子の各種構成を表すレイアウト上面図である。 アンチヒューズ素子のドレイン側のコンタクト孔の先端部分の幅Ｗｄ２と破壊後抵抗の最大値との関係を表すグラフである。 アンチヒューズ素子のドレイン側のコンタクト孔の長さＬｄと破壊後抵抗の最大値との関係を表すグラフである。 アンチヒューズ素子のドレイン側のコンタクト孔の先端部分の幅Ｗｄ２／長さＬｄと破壊後抵抗の最大値との関係を表すグラフである。 アンチヒューズ素子のドレイン側のコンタクト孔の面積Ｓｄと破壊後抵抗の最大値との関係を表すグラフである。 本発明のアンチヒューズ素子を利用した１ビットの記憶回路の構成を表す概略図である。 本発明のアンチヒューズ素子を複数用いた回路の構成を表す概略図である。 本発明のアンチヒューズ素子を複数用いた回路の構成を表す概略図である。 本発明のアンチヒューズ素子を複数用いた回路の構成を表す概略図である。 図１に示すアンチヒューズ素子の概略構成を表すレイアウト断面図である。 図１０に示す回路において、左端のアンチヒューズ素子をプログラムした後の状態を表す等価回路である。 本発明のアンチヒューズ素子の構成を表す別の実施形態のレイアウト断面図である。 本発明のアンチヒューズ素子の構成を表す別の実施形態のレイアウト断面図である。 本発明のアンチヒューズ素子の構成を表す別の実施形態のレイアウト断面図である。

符号の説明

１０、３４、５２ａ、５２ｂ、５８ａ、５８ｂ アンチヒューズ素子
１２ 半導体基板
１４、７２、７６ Ｐウェル
１６ ＬＯＣＯＳ酸化膜
１８ａ、１８ｂ、５６ 拡散層
２０ 層間絶縁膜
２２ａ、２２ｂ コンタクト孔
２４ バリアメタル層
２６ サイドウォール
２８ａ、２８ｂ 配線
３０ 導電性フィラメント
３２ 記憶回路
３６ 書込回路
３８ インバータ
４０、４４、５４ａ、５４ｂ、６０ Ｐ型ＭＯＳトランジスタ
４２、５０ 抵抗素子
４６、６２ａ、６２ｂ Ｎ型ＭＯＳトランジスタ
６４ 基板抵抗
６６、７０、７４ Ｎウェル
６８ Ｎ−層

Claims (5)

1. 半導体基板表面層内に形成したＰＮ接合と、該半導体基板表面を覆う絶縁膜に形成されたコンタクト孔の底面において前記半導体基板表面に接続される２つの電極とを有し、該２つの電極から逆方向電圧を印加して前記ＰＮ接合を降伏させ、逆方向電流を流すことによって前記電極の金属を前記半導体基板表面層に侵入させて前記ＰＮ接合を破壊し、恒久的な導通状態に遷移させるアンチヒューズ素子であって、
   前記２つの電極のコンタクト孔のそれぞれの底面は、概略、該２つのコンタクト孔間を結ぶ線に平行な２辺と、該２辺に垂直な２辺とからなる四角形の形状を有し、該平行な方向の寸法を長さ、垂直な方向の寸法を幅とし、
   前記逆方向電圧印加時に相対的に正の電圧を印加する第１の電極のコンタクト孔の長さは幅の２倍以上であり、かつ、相対的に負の電圧を印加する第２の電極のコンタクト孔の底面の面積は前記第１のコンタクト孔の底面の面積の１／２以下であることを特徴とするアンチヒューズ素子。
2. 前記第１および第２のコンタクト孔の互いに対向する先端部分において、前記第１のコンタクト孔のみが、他の部分に比較して幅が狭まった形状を有することを特徴とする請求項１に記載のアンチヒューズ素子。
3. 前記コンタクト孔の底面および側面には、前記電極の金属の移動を阻害するバリアメタル層が形成されており、前記電極は前記半導体基板表面に該バリアメタル層を介して接続されていることを特徴とする請求項１または２記載のアンチヒューズ素子。
4. 第１導電型の前記半導体基板表面層内に絶縁材料が埋め込まれた分離領域と、該分離領域の両側の前記半導体基板表面層内に形成された第２導電型の拡散層とからなり、該両側に形成された拡散層のそれぞれに前記電極が接続されたことを特徴とする請求項１ないし３のいずれかに記載のアンチヒューズ素子。
5. 第１導電型の前記半導体基板表面上に、ゲート絶縁膜を介してゲート電極が形成されるとともに、該ゲート電極の両側の前記半導体基板表面層内に形成された第２導電型の拡散層とからなり、該両側に形成された拡散層のそれぞれに前記電極が接続されたことを特徴とする請求項１ないし３のいずれかに記載のアンチヒューズ素子。

Images