WO2014203813A1 - 半導体装置 - Google Patents

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澄男 小川
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 A configuration example in which a vertical MOS (Metal Oxide Semiconductor) transistor structure is applied to an antifuse (hereinafter referred to as “AF”) element is disclosed in Patent Document 1.
  • AF Antifuse
  • Patent Document 1 a high voltage (Super Voltage SV) is applied between a fuse electrode corresponding to one of the two terminals of the AF element and a lower diffusion layer corresponding to the other terminal.
  • Super Voltage SV Super Voltage SV
  • a connection method is disclosed in which the fuse insulating film is destroyed and the AF element is turned on.
  • a semiconductor device is formed on a semiconductor substrate including a pillar, an element isolation formed adjacent to a part of the side surface of the pillar, an epi layer formed on the pillar, and the epi layer Formed between the fuse electrode and the pillar, the first contact plug that supplies the first voltage to the epi layer, the fuse electrode formed along the side surface of the pillar excluding the part of the pillar, A fuse insulating film; and a second contact plug electrically formed on the fuse electrode and supplying a second voltage to the fuse electrode.
  • FIG. 1 is a top view showing a configuration example of the AF element according to the first embodiment.
  • FIG. 2 is a cross-sectional view illustrating a configuration example of the AF element according to the first embodiment.
  • FIG. 3 is an element diagram showing ideal AF.
  • FIG. 4A is a top view illustrating a configuration example of the AF element according to the second embodiment.
  • FIG. 4B is a cross-sectional view illustrating a configuration example of the AF element according to the second embodiment.
  • FIG. 5 is a circuit diagram illustrating a configuration example of the fuse circuit according to the first embodiment.
  • FIG. 6 is a graph for explaining the characteristics of the fuse circuit shown in FIG.
  • FIG. 7 is a circuit diagram illustrating a configuration example of the fuse circuit according to the second embodiment.
  • FIG. 8A is a top view showing a configuration example of a vertical MOS transistor formed simultaneously with the first or second AF element.
  • FIG. 8B is a cross-sectional view showing a configuration example of
  • the semiconductor device of the present invention is an AF element.
  • the configuration of the AF element of this embodiment will be described.
  • FIG. 1 is a top view showing one configuration example of the AF element of the present embodiment.
  • FIG. 1 is a perspective view of a planar pattern of the AF element of this embodiment when viewed from above.
  • FIG. 2 is a cross-sectional view showing an example of the configuration of the AF element of the present embodiment, and schematically shows a cross-sectional structure of a line segment AA ′ shown in FIG.
  • a semiconductor substrate 10 is provided with a fuse electrode 12 having an elliptical plane pattern and an outer wall portion 35 surrounding a groove portion 5 provided around the fuse electrode 12.
  • the fuse electrode 12 and the outer wall portion 35 are formed of the same conductive material, but the material of the outer wall portion 35 may not have conductivity.
  • the semiconductor substrate 10 is provided with pillars 11 perpendicular to the substrate surface.
  • An STI (Shallow Trench Isolation) 15 is provided adjacent to a part of the side surface of the pillar 11.
  • the fuse electrode 12 is formed on the side surface of the pillar 11 excluding the surface in contact with the STI rod 15 via the fuse insulating film 22.
  • the fuse insulating film 22 is, for example, a silicon oxide film and has a thickness of 4 to 6 nm.
  • the fuse electrode 12 has an elliptical plane pattern and is three-dimensionally cylindrical.
  • the fuse electrode 12 is connected to the wiring 42 through the contact plug 32.
  • An epi layer 14 is provided on the pillar 11, and the epi layer 14 is connected to the wiring 41 through a contact plug 31.
  • the AF element is a two-terminal element, one terminal is an epi layer 14 corresponding to the upper diffusion layer, and the other terminal is a fuse electrode 12.
  • boundary K of the STI 15 is shown in FIG. 1, since the boundary K overlaps with the end of the wiring 41 as can be seen from FIG. 2, the boundary K is slightly different from the sectional view of FIG. The screen is shifted to the right.
  • An STI flange 15 is also formed outside the outer wall portion 35.
  • an impurity diffusion region 13 is provided in the vicinity of the surface of the semiconductor substrate 10 in the left groove portion 5.
  • An insulating film 21 is provided on the impurity diffusion region 13. N-type conductive impurities are diffused in the impurity diffusion region 13.
  • the fuse electrode 12 is electrically insulated from the impurity diffusion region 13 by the insulating film 21.
  • the thickness of the insulating film 21 is, for example, 30 to 50 nm.
  • a P-Well layer 7 (that is, a P-type well layer) is formed on the semiconductor substrate 10 deeper from the position of the impurity diffusion region 13.
  • the P-well layer 7 has a P-type conductive impurity concentration higher than that of the P-type semiconductor pillar 11.
  • the AF element is separated from other adjacent elements (not shown) by the STI rod 15 inside the outer wall portion 35 and the STI rod 15 outside the outer wall portion 35.
  • a mask nitride film 24 is formed between the epi layer 14 and the fuse electrode 12, and the electrical insulation of these two electrodes is maintained by the mask nitride film 24.
  • the pillar 11 is formed narrower by reducing the area of the cross section parallel to the surface of the semiconductor substrate 10 as compared with the AF element disclosed in Patent Document 1. Further, the channel ion implantation performed in the vertical MOS transistor formed at the same time as the AF element is not performed on the pillar 11, so that the resistance of the pillar 11 is high.
  • FIG. 3 is an element diagram showing ideal AF.
  • the AF element is kept off if the two terminals are not conducting, and is kept on if the two terminals are conducting.
  • the AF element of this embodiment corresponds to the ideal AF shown in FIG.
  • the upper terminal is applied to the fuse electrode 12 of the AF element of the present embodiment
  • the lower terminal is applied to the epi layer 14 of the AF element of the present embodiment.
  • the fuse insulating film 22 is applied. Insulation film breakage occurs, and the fuse electrode 12 and the epi layer 14 become conductive. This is because the resistance of the pillar 11 is high, so that the fuse insulating film 22 that is thinner than the current path from the fuse electrode 12 through the impurity diffusion region 13 to the P-well layer 7 is destroyed, and the upper diffusion This is because it is easy to induce a connection between the epi layer 14 serving as a layer and the fuse electrode 12.
  • an epi layer is provided on the pillar as the upper diffusion layer of the AF element, and a current path between the “fuse electrode and the upper diffusion layer” is generated on the top of the pillar, whereby the P-Well Leakage current flowing through the substrate through the layer can be suppressed.
  • the leakage current can be reduced as compared with the AF element disclosed in Patent Document 1 in which a current path is generated between the “fuse electrode and the lower diffusion layer”.
  • the pillar has a higher resistance, and a current path from the fuse electrode 12 to the P-Well layer 7 via the impurity diffusion region 13 is reduced. Further, it can be made difficult to occur.
  • the AF element of the present embodiment has a configuration in which the area of the surface on which the epi layer is formed is larger than that of the AF element of the first embodiment.
  • FIG. 4A is a top view showing one configuration example of the AF element of the present embodiment.
  • FIG. 4B is a cross-sectional view showing a configuration example of the AF element of the present embodiment, and schematically shows a cross-sectional structure of a portion of a line segment BB ′ shown in FIG. 4A.
  • the AF element of the present embodiment has a larger area on the top surface of the pillar 11 than the first embodiment. By increasing the contact area between the epi layer 14 and the pillar 11, the contact resistance can be reduced.
  • the fuse electrode and the epi layer can be more easily connected when the fuse insulating film is destroyed.
  • the silicon oxide film on the pillar is etched before forming the epi layer, the silicon oxide film can be more completely removed by isotropic etching by wet etching by increasing the opening on the top surface of the pillar. It becomes possible.
  • the semiconductor device of this example is a case of a fuse circuit using a plurality of AF elements of the above-described embodiment.
  • the fuse circuit of this embodiment has a configuration in which a plurality of fuse sets including AF elements are provided.
  • FIG. 5 is a circuit diagram showing a configuration example of the fuse circuit of the present embodiment.
  • the fuse circuit supplies a power source 51 that supplies the second voltage (+ SV) to the AF element 2 via the power supply line 50 and supplies a first voltage ( ⁇ SV) to the AF element 2.
  • the power supply line 52 and a plurality of fuse sets connected in parallel between the power supply line 50 and the power supply line 52 are provided.
  • the power supply line 52 corresponds to a P-well layer not shown in the figure.
  • (n ⁇ m) fuse sets are connected in parallel between the power supply line 50 and the power supply line 52.
  • n and m are integers of 1 or more, and n AF elements 2 share one P-well layer, and m groups of n AF elements sharing the P-well layer are provided.
  • the fuse set is connected between the AF element 2 connected to the power supply line 50, the first Nch driver circuit 55 connected to the AF element 2, and between the first Nch driver circuit 55 and the power supply line 52.
  • a second Nch driver circuit 56 and a selection circuit 57 are included.
  • the AF element 2 is the AF element described in the first and second embodiments.
  • the wiring 41 shown in FIGS. 1 and 4A is connected to the first Nch driver circuit 55, and the wiring 42 is connected to the power supply line 50. Has been.
  • Each of the first and second Nch driver circuits 55 and 56 has a configuration in which two NchMOS transistors are connected in series.
  • the Nch MOS transistor is a vertical MOS transistor formed simultaneously with the AF element 2.
  • the selection circuit 57 is connected to nodes of the first Nch driver circuit 55 and the second Nch driver circuit 56.
  • the selection circuit 57 includes an Nch MOS transistor and a Pch MOS transistor. When a selection signal is input to the gate electrodes of these two MOS transistors and the selection circuit 57 is turned on, the selection circuit 57 outputs the potential of the node to the sense / latch circuit 58.
  • the AF element 2 is in an off state without the fuse insulating film 22 being destroyed. Any selection circuit 57 is in an off state.
  • the NchMOS transistor of the first Nch driver circuit 55 is switched from off to on when the voltage Gate1 is applied to the gate electrode.
  • 6 V is applied between the fuse electrode 12 of the AF element 2 and the epi layer 14, and the fuse insulating film 22 is destroyed. As a result, the AF element 2 of the first fuse set is turned on.
  • the second and subsequent fuse sets can be switched from the off state to the on state by performing the same operation as the first fuse set.
  • the potential corresponding to the setting state of the AF element 2 is sensed by turning on the fuse set selection circuit 57 to be read. / Latch circuit 58.
  • FIG. 6 is a graph for explaining the characteristics of the fuse circuit shown in FIG.
  • the vertical axis of the graph shows the potential of the P-well layer (hereinafter referred to as “well potential”), and the horizontal axis shows the passage of time when the number of AF element connections is increased by one every fixed time, This corresponds to the total number of AF element connections.
  • the maximum number of connections is (n ⁇ m).
  • the well potential does not change, and the SV potential difference indicated by the broken-line arrow is constant. Even in the latter half of the horizontal axis shown in the graph, the potential of the first voltage (-SV) is maintained. This is because almost no leakage current flows from the AF element to the P-well layer.
  • the number n of AF elements connected to the common P-well layer is not subject to restrictions (for example, n ⁇ 200) for the purpose of preventing the well potential from decreasing.
  • the first and second voltages can be kept constant in any AF element regardless of the setting state and number of AF elements that are sequentially set.
  • the connection condition is constant for any AF element, and a stable replacement rate can be obtained.
  • the leakage current is so small that the well potential hardly changes regardless of the number of AF elements to be connected, the number n of AF elements connected to the common P-well layer is not restricted.
  • the AF element uses a pillar in the same manner as the vertical MOS transistor, the element size can be smaller than that of the planar type.
  • a driver circuit can be provided on the potential side of the P-well layer of the AF element.
  • an Nch driver composed of Nch transistors is used for both of the two driver circuits. Since the Nch driver whose carrier is an electron has a higher mobility than the Pch driver whose carrier is a hole, there is an advantage that the same current can be obtained with a smaller size than the Pch driver.
  • the semiconductor device of this example is a fuse circuit having a plurality of AF elements described in the first and second embodiments as in Example 1, but has a configuration different from that of Example 1.
  • FIG. 7 is a circuit diagram showing a configuration example of the fuse circuit of the present embodiment.
  • the fuse circuit supplies a power supply 51 that supplies the second voltage (+ SV) to the AF element 2 via the power supply line 50 and supplies a first voltage ( ⁇ SV) to the AF element 2.
  • the power supply line 52 and a plurality of fuse sets connected in parallel between the power supply line 50 and the power supply line 52 are provided.
  • the power supply line 52 corresponds to a P-well layer not shown in the figure.
  • the fuse set includes a Pch driver circuit 61 connected between the power supply line 50 and the AF element 2, and an Nch driver circuit 63 connected between the AF element 2 and the power supply line 52.
  • the wiring 41 shown in FIGS. 1 and 4A is connected to the power supply line 52, and the wiring 42 is connected to the Pch driver circuit 63.
  • the Pch driver circuit 61 has a configuration in which two PchMOS transistors are connected in series.
  • the Nch driver circuit 63 has a configuration in which two NchMOS transistors are connected in series.
  • the Nch MOS transistor and the Pch MOS transistor are vertical MOS transistors formed in the same manner as the AF element 2.
  • a ground potential is supplied to the node between the Pch driver circuit 61 and the AF element 2 of each fuse set in the off state, and the node potential is output to a sense / latch circuit (not shown) in the on state.
  • a selection circuit 57 is connected.
  • FIG. 7 shows a case where there are two fuse sets, it is assumed that (n ⁇ m) fuse sets are provided as in the first embodiment.
  • the AF element 2 is in an off state without the fuse insulating film 22 being destroyed. Any selection circuit 57 is in an off state.
  • the voltage Gate1 is applied to the gate electrode of the PchMOS transistor of the Pch driver circuit 61.
  • the voltage Gate1 is a normal 4 to 0V.
  • the PchMOS transistor is switched from off to on when the voltage Gate1 is applied to the gate electrode.
  • the voltage Gate 2 is applied to the gate electrode of the Nch MOS transistor of the Nch driver circuit 63.
  • the voltage Gate2 is a write voltage Vpp to -2V.
  • the NchMOS transistor is switched from off to on when the voltage Gate2 is applied to the gate electrode.
  • 6 V is applied between the fuse electrode 12 of the AF element 2 and the epi layer 14, and the fuse insulating film 22 is destroyed. As a result, the AF element 2 of the first fuse set is turned on.
  • the second and subsequent fuse sets can be switched from the off state to the on state by performing the same operation as the first fuse set.
  • the potential corresponding to the setting state of the AF element 2 is sensed by turning on the fuse set selection circuit 57 to be read. / Latch circuit 58.
  • the first voltage ( ⁇ SV) does not fluctuate regardless of the number of connections of the AF elements, so that the replacement rate is stable, High reliability can be obtained.
  • Nch driver when the Nch driver is provided above the AF element in terms of potential, it is necessary to increase the threshold voltage Vt of the gate electrode by one step. Therefore, an Nch driver can be provided below the potential of the AF element, and there is no need to increase the threshold voltage.
  • the AF element of the above-described embodiment can be formed at the same time when a vertical MOS transistor is manufactured based on the manufacturing method disclosed in Patent Document 1.
  • the AF element of the first embodiment will be described in comparison with the configuration of the vertical MOS transistor, and a detailed description of the manufacturing method of the AF element of the above embodiment will be omitted.
  • FIG. 8A is a top view showing a configuration example of a vertical MOS transistor formed simultaneously with the AF element of this embodiment
  • FIG. 8B is a cross-sectional view thereof. Note that for easy understanding of the cross-sectional structure around the transistor, the cross-sectional structure illustrated in FIG. 8B is not linked to the position of the planar pattern illustrated in FIG. 8A.
  • the vertical MOS transistor includes a Tr pillar 71 serving as an active region, a gate insulating film 73 covering the side surface of the Tr pillar 71, a gate electrode 74, a lower diffusion layer 72, and an upper portion. And a diffusion layer 75.
  • One of the upper diffusion layer 75 and the lower diffusion layer 72 corresponds to a source electrode, and the other corresponds to a drain electrode.
  • the upper diffusion layer 75 is an N-type epi layer
  • the lower diffusion layer 72 is a diffusion layer made of N-type conductive impurities.
  • the Tr pillar 71 is electrically insulated from the gate electrode 74 by the gate insulating film 73.
  • Contact plugs 82 to 84 are provided in the interlayer insulating film 81.
  • the lower diffusion layer 72 is connected to the wiring 85 through the contact plug 82.
  • the upper diffusion layer 75 is connected to the wiring 86 through the contact plug 83.
  • the gate electrode 74 is connected to the wiring 87 through the contact plug 84.
  • FIG. 8A shows a case where the channel width W of the transistor is increased by connecting three Tr pillars 71 in parallel to one wiring 86.
  • the channel length L of the transistor can be adjusted by changing the number of serially connected Tr pillars 11 having a fixed height relative to the substrate surface.
  • channel ion implantation for introducing conductive impurities into the active region is performed on the Tr pillar 71, but not on the pillar 11 of the AF element.
  • the gate electrode 74 corresponds to the fuse electrode 12, and the gate insulating film 73 corresponds to the fuse insulating film 22.
  • Upper diffusion layer 75 corresponds to epi layer 14, and lower diffusion layer 72 corresponds to impurity diffusion region 13.
  • Contact plug 83 corresponds to contact plug 31, and contact plug 84 corresponds to contact plug 32. From the correspondence of these configurations, it can be seen that the AF element of the above-described embodiment can be formed when the vertical MOS transistor is formed.

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Abstract

　本発明の半導体装置は、ピラー（１１）を含む半導体基板（１０）と、ピラー（１１）の側面の一部に隣接して形成された素子分離体（１５）と、ピラー（１１）上に形成されたエピ層（１４）と、エピ層（１４）に第１の電圧を供給する第１のコンタクトプラグ（３１）と、ピラー（１１）の側面のうち上記一部を除く面に沿って形成されたヒューズ電極（１２）と、ヒューズ電極（１２）およびピラー（１１）の間に形成されたヒューズ絶縁膜（２２）と、ヒューズ電極（１２）に電気的に接続されて同電極に第２の電圧を供給する第２のコンタクトプラグ（３２）と、を有する構成である。

Description

半導体装置
　本発明は、半導体装置に関する。
　縦型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造をアンチヒューズ（以下では、「ＡＦ」と表記する）素子に適用した構成例が特許文献１に開示されている。特許文献１には、ＡＦ素子の２つの端子のうち、一方の端子に相当するヒューズ電極と他方の端子に相当する下部拡散層との間に高電圧（Super Voltage: SV）を印加することでヒューズ絶縁膜を破壊し、ＡＦ素子をオン状態にするコネクト方法が開示されている。
特開２０１２－３８９６４号公報
　特許文献１に開示されたＡＦ素子をアレイ状に配置する場合、複数のＡＦ素子を共通のＰ－Ｗｅｌｌ層に接続する構成が考えられる。この場合、ＡＦ素子を順にコネクトしていくと、前半にコネクトされたＡＦ素子の下部拡散層からＰ－Ｗｅｌｌ層へのリーク電流によりＰ－Ｗｅｌｌ層の電位が上昇し、後半にコネクトされるＡＦ素子のＳＶ電位差が小さくなってしまうという問題がある。
　本発明の一側面の半導体装置は、ピラーを含む半導体基板と、ピラーの側面の一部に隣接して形成された素子分離体と、ピラー上に形成されたエピ層と、エピ層上に形成され、エピ層に第１の電圧を供給する第１のコンタクトプラグと、ピラーの側面のうち上記一部を除く面に沿って形成されたヒューズ電極と、ヒューズ電極およびピラーの間に形成されたヒューズ絶縁膜と、ヒューズ電極に電気的に形成され、第２の電圧をヒューズ電極に供給する第２のコンタクトプラグと、を有する。
図１は第１の実施形態のＡＦ素子の一構成例を示す上面図である。 図２は第１の実施形態のＡＦ素子の一構成例を示す断面図である。 図３は理想ＡＦを示す素子図である。 図４Ａは第２の実施形態のＡＦ素子の一構成例を示す上面図である。 図４Ｂは第２の実施形態のＡＦ素子の一構成例を示す断面図である。 図５は実施例１のヒューズ回路の一構成例を示す回路図である。 図６は図５に示したヒューズ回路の特性を説明するためのグラフである。 図７は実施例２のヒューズ回路の一構成例を示す回路図である。 図８Ａは第１または第２のＡＦ素子と同時に形成される縦型ＭＯＳトランジスタの一構成例を示す上面図である。 図８Ｂは図８Ａに示した縦型ＭＯＳトランジスタの一構成例を示す断面図である。
　（第１の実施形態）
　本実施形態は本発明の半導体装置がＡＦ素子の場合である。本実施形態のＡＦ素子の構成を説明する。
　図１は本実施形態のＡＦ素子の一構成例を示す上面図である。図１は本実施形態のＡＦ素子の平面パターンを上から見たときの透視図である。図２は本実施形態のＡＦ素子の一構成例を示す断面図であり、図１に示す線分ＡＡ’の部分の断面構造を模式的に示す。
　図１の上面図に示すように、半導体基板１０に、平面パターンが楕円形のヒューズ電極１２と、ヒューズ電極１２の周囲に設けられた溝部５を囲む外壁部３５とが設けられている。本実施形態では、ヒューズ電極１２と外壁部３５は同じ導電性材料で形成されているが、外壁部３５の材料が導電性を有していなくてもよい。
　図２の断面図を参照すると、半導体基板１０には、基板表面に対して垂直なピラー１１が設けられている。ピラー１１の側面の一部にＳＴＩ（Shallow Trench Isolation）１５が隣接して設けられている。図１および図２に示すように、ピラー１１の側面のうち、ＳＴＩ １５と接する面を除く面にヒューズ絶縁膜２２を介してヒューズ電極１２が形成されている。ヒューズ絶縁膜２２は、例えば、酸化シリコン膜であり、膜厚は４～６ｎｍである。
　図１および図２からわかるように、ヒューズ電極１２は平面パターンが楕円形で、立体的には筒状である。ヒューズ電極１２はコンタクトプラグ３２を介して配線４２と接続されている。ピラー１１の上にはエピ層１４が設けられており、エピ層１４はコンタクトプラグ３１を介して配線４１と接続されている。ＡＦ素子は２端子の素子であり、一方の端子が上部拡散層に相当するエピ層１４であり、他方の端子がヒューズ電極１２である。
　図１にＳＴＩ １５の境界Ｋを示しているが、図２からわかるように境界Ｋが配線４１の端部と重なってしまうため、図１では、境界Ｋを図２の断面図に比べて少し右側にずらして表示している。外壁部３５の外側にもＳＴＩ １５が形成されている。
　図２に示す断面図における、左側の溝部５には、半導体基板１０の表面近傍に不純物拡散領域１３が設けられている。そして、不純物拡散領域１３の上に絶縁膜２１が設けられている。不純物拡散領域１３にはＮ型の導電性不純物が拡散されている。ヒューズ電極１２は絶縁膜２１によって不純物拡散領域１３と電気的に絶縁されている。絶縁膜２１の膜厚は、例えば、３０～５０ｎｍである。
　半導体基板１０には、図２に示すように、不純物拡散領域１３の位置から深い方にＰ－Ｗｅｌｌ層７（すなわちＰ型のウェル層）が形成されている。Ｐ－Ｗｅｌｌ層７は、そのＰ型導電性不純物濃度が、Ｐ型の半導体ピラー１１よりも高くなっている。ＡＦ素子は、外壁部３５の内側のＳＴＩ １５および外壁部３５の外側のＳＴＩ １５により、隣り合う他の素子（不図示）と素子分離されている。エピ層１４とヒューズ電極１２の間にはマスク窒化膜２４が形成されており、マスク窒化膜２４によってこれら２つの電極の電気的絶縁性が保たれている。
　また、本実施形態では、ピラー１１について、特許文献１に開示されたＡＦ素子に比べて、半導体基板１０の表面に平行な断面の面積を小さくすることで、ピラー１１が細く形成されている。また、ＡＦ素子と同時に形成される縦型ＭＯＳトランジスタに行われるチャネルイオン注入をピラー１１に行っていないため、ピラー１１の抵抗が高くなっている。
　図３は理想ＡＦを示す素子図である。
　ＡＦ素子は、２端子間が導通していなければオフ状態を保ち、２端子間が導通していればオン状態を維持する。本実施形態のＡＦ素子は図３に示す理想ＡＦに相当する。図３に示す素子図では、上側の端子を本実施形態のＡＦ素子のヒューズ電極１２に当てはめ、下側の端子を本実施形態のＡＦ素子のエピ層１４に当てはめている。
　次に、本実施形態のＡＦ素子をオフ状態からオン状態にするためのコネクト方法を説明する。
　Ｐ－ｗｅｌｌ層７に印加する電圧と同じ第１の電圧（－ＳＶ）を図１に示した配線４１に印加し、配線４２に第２の電圧（＋ＳＶ）を印加すると、ヒューズ絶縁膜２２に絶縁膜破壊が生じ、ヒューズ電極１２およびエピ層１４が導通状態になる。これは、ピラー１１の抵抗が高いので、ヒューズ電極１２から不純物拡散領域１３を経由してＰ－ｗｅｌｌ層７に至る電流パスよりも、膜厚の薄いヒューズ絶縁膜２２を破壊して、上部拡散層となるエピ層１４とヒューズ電極１２のコネクトを誘導しやすくなるからである。また、コネクト箇所と下部拡散層に相当する不純物拡散領域１３との間の抵抗が高いので、複数のＡＦ素子がＰ－ｗｅｌｌ層７を共用していても、隣接するＡＦ素子間の素子分離がより完全になる。そのため、隣接するＡＦ素子間でリーク電流が流れることを防げる。
　本実施形態の半導体装置によれば、ＡＦ素子の上部拡散層としてピラー上にエピ層を設け、「ヒューズ電極－上部拡散層」間の電流パスをピラーの上部に生じさせることで、Ｐ－Ｗｅｌｌ層を介して基板に流れるリーク電流を抑制することができる。その結果、「ヒューズ電極－下部拡散層」間に電流パスを生じさせる特許文献１に開示されたＡＦ素子に比べて、リーク電流を低減することが可能となる。
　さらに、ピラーの導電性不純物の濃度をＰ－Ｗｅｌｌ層よりも低くすることで、ピラーが高抵抗になり、ヒューズ電極１２から不純物拡散領域１３を経由してＰ－ｗｅｌｌ層７に至る電流パスをさらに生じにくくすることが可能となる。
　（第２の実施形態）
　本実施形態のＡＦ素子は、第１の実施形態のＡＦ素子に比べて、エピ層を形成する面の面積を大きくした構成である。
　図４Ａは本実施形態のＡＦ素子の一構成例を示す上面図である。図４Ｂは本実施形態のＡＦ素子の一構成例を示す断面図であり、図４Ａに示す線分ＢＢ’の部分の断面構造を模式的に示す。
　図４Ａおよび図４Ｂに示すように、本実施形態のＡＦ素子は、第１の実施形態に比べて、ピラー１１の上面の面積が大きい。エピ層１４とピラー１１の接触面積を大きくすることで、接触抵抗を小さくすることが可能となる。
　本実施形態によれば、ピラーとその上に形成されるエピ層との接触抵抗を小さくすることで、ヒューズ絶縁膜を破壊する際、ヒューズ電極とエピ層がよりコネクトしやすくなる。また、エピ層を形成する前にピラー上のシリコン酸化膜をエッチングする際、ピラー上面の開口を大きくすることで、ウエットエッチング処理による等方性エッチングでシリコン酸化膜をより完全に除去することが可能となる。
　以下に、第１および第２の実施形態で説明したＡＦ素子を用いた半導体装置の実施例を説明する。
　本実施例の半導体装置は、上述の実施形態のＡＦ素子を複数用いたヒューズ回路の場合である。本実施例のヒューズ回路は、ＡＦ素子を含むヒューズセットが複数設けられた構成である。
　本実施例のヒューズ回路の構成を説明する。図５は本実施例のヒューズ回路の一構成例を示す回路図である。
　図５に示すように、ヒューズ回路は、電源線５０を介して第２の電圧（＋ＳＶ）をＡＦ素子２に供給する電源５１と、第１の電圧（－ＳＶ）をＡＦ素子２に供給する電源線５２と、電源線５０および電源線５２の間に並列に接続された複数のヒューズセットとを有する。電源線５２は図に示さないＰ－ｗｅｌｌ層に相当する。
　本実施形態では、（ｎ×ｍ）個のヒューズセットが電源線５０と電源線５２の間に並列に接続されている。ｎおよびｍは１以上の整数であり、ｎ個のＡＦ素子２が１つのＰ－ｗｅｌｌ層を共用し、Ｐ－ｗｅｌｌ層を共有するｎ個のＡＦ素子のグループがｍ個設けられている。
　ヒューズセットは、電源線５０に接続されたＡＦ素子２と、ＡＦ素子２に接続された第１のＮｃｈドライバ回路５５と、第１のＮｃｈドライバ回路５５と電源線５２との間に接続された第２のＮｃｈドライバ回路５６と、選択回路５７とを有する。ＡＦ素子２は第１および第２の実施形態で説明したＡＦ素子であり、図１および図４Ａに示した配線４１が第１のＮｃｈドライバ回路５５に接続され、配線４２が電源線５０に接続されている。
　第１および第２のＮｃｈドライバ回路５５、５６のそれぞれは、２つのＮｃｈＭＯＳトランジスタが直列に接続された構成である。本実施形態では、ＮｃｈＭＯＳトランジスタはＡＦ素子２と同時に形成される縦型ＭＯＳトランジスタである。
　複数の縦型ＭＯＳトランジスタを直列に接続することで、ドライバ回路に印加される、第１および第２の電圧の電位差によりＭＯＳトランジスタが破壊されることを防いでいる。本実施形態では、４つの縦型ＭＯＳトランジスタを直列に接続した「４直ドライバ」の代わりに、２つの縦型ＭＯＳトランジスタを直列に接続したドライバを２つ設けた「２直ドライバ×２」を用いている。
　選択回路５７は、第１のＮｃｈドライバ回路５５と第２のＮｃｈドライバ回路５６のノードに接続されている。選択回路５７は、ＮｃｈＭＯＳトランジスタおよびＰｃｈＭＯＳトランジスタを有する。選択回路５７は、これら２つのＭＯＳトランジスタのゲート電極に選択信号が入力され、オン状態になると、ノードの電位をセンス／ラッチ回路５８に出力する。選択回路５７は、選択信号が入力されていないオフ状態のとき、ノードを接地電位（ＧＮＤ＝０Ｖ）に維持する。
　次に、本実施例のヒューズ回路におけるＡＦ素子２のコネクト方法を説明する。
　初期状態として、全てのヒューズセットにおいて、ＡＦ素子２は、ヒューズ絶縁膜２２が破壊されておらず、オフ状態である。また、どの選択回路５７もオフ状態である。ＡＦ素子２のヒューズ電極１２に、電源線５０の第２の電圧（＋ＳＶ）＝４Ｖが印加される。
　１つ目のヒューズセットのＡＦ素子２をコネクトするために、第１のＮｃｈドライバ回路５５のＮｃｈＭＯＳトランジスタは、ゲート電極に電圧Ｇａｔｅ１が印加されると、オフからオンに切り替わる。また、第２のＮｃｈドライバ回路５６のＮｃｈＭＯＳトランジスタは、ゲート電極に電圧Ｇａｔｅ２が印加されると、オフからオンに切り替わる。そのため、ＡＦ素子２のエピ層１４に、電源線５２の第１の電圧（－ＳＶ）＝－２Ｖが印加される。
　ＡＦ素子２のヒューズ電極１２とエピ層１４の間に、＋ＳＶ＋｜－ＳＶ｜＝６Ｖの高電圧が印加され、ヒューズ絶縁膜２２が破壊される。その結果、１つ目のヒューズセットのＡＦ素子２がオン状態になる。
　２つ目以降のヒューズセットについても、１つ目のヒューズセットと同様に行うことで、任意のヒューズセットのＡＦ素子２をオフ状態からオン状態に切り替えることができる。
　全てのヒューズセットについて、ＡＦ素子２をオン状態またはオフ状態に設定するプログラミングが終了したら、読み出し対象のヒューズセットの選択回路５７をオンさせることで、ＡＦ素子２の設定状態に応じた電位がセンス／ラッチ回路５８に出力される。
　図６は図５に示したヒューズ回路の特性を説明するためのグラフである。グラフの縦軸はＰ－ｗｅｌｌ層の電位（以下では、「ウェル電位」と称する）を示し、横軸はＡＦ素子のコネクト数を一定時間毎に１つずつ増やしたときの時間経過を示し、ＡＦ素子のコネクト総数に対応している。コネクト数の最大値は（ｎ×ｍ）である。
　図６を見てわかるように、オン状態のＡＦ素子を増やしてもウェル電位が変化せず、破線矢印で示すＳＶ電位差が一定である。グラフに示す横軸の後半になっても第１の電圧（－ＳＶ）の電位が保たれている。これは、ＡＦ素子からＰ－ｗｅｌｌ層にリーク電流がほとんど流れないことによる。本実施例のヒューズ回路では、共通のＰ－ｗｅｌｌ層に接続されるＡＦ素子の数ｎはウェル電位の低下を防ぐことを目的とした制約（例えば、ｎ≦２００）を受けないことになる。
　本実施例によれば、順に設定されるＡＦ素子の設定状態および数によらず、どのＡＦ素子でも第１および第２の電圧を一定に保つことが可能となる。どのＡＦ素子でもコネクト条件が一定となり、安定した置換率を得ることが可能となる。
　また、各ＡＦ素子からＰ－ｗｅｌｌ層へのリーク電流が少ないので、リーク電流を見込んで、第１および第２の電圧による電位差を不必要に高くする必要がない。そのため、ドライバ回路として、「４直ドライバ」の代わりに「２直ドライバ×２」を用いることが可能となる。
　また、コネクトされるＡＦ素子の数によらずウェル電位がほとんど変化しないほどリーク電流が小さいので、共通のＰ－ｗｅｌｌ層に接続するＡＦ素子の数ｎは制約を受けない。
　また、ＡＦ素子が縦型ＭＯＳトランジスタと同様にピラーを用いているので、プレーナ型に比べて素子のサイズが小さくてすむ。
　また、各ＡＦ素子の側面が絶縁体に囲まれているので、隣り合う素子との絶縁性分離がより完全になる。そのため、図５に示すように、ＡＦ素子のＰ－ｗｅｌｌ層の電位側にドライバ回路を設けることが可能となる。
　さらに、本実施例では、２つのドライバ回路の両方に、Ｎｃｈトランジスタで構成したＮｃｈドライバを用いている。キャリアが電子であるＮｃｈドライバは、キャリアがホールであるＰｃｈドライバよりも移動度が大きいので、Ｐｃｈドライバと比べて小さいサイズで同じ電流が稼げるという利点がある。
　本実施例の半導体装置は、実施例１と同様に第１および第２の実施形態で説明したＡＦ素子を複数有するヒューズ回路であるが、実施例１とは異なる構成である。
　本実施例のヒューズ回路の構成を説明する。図７は本実施例のヒューズ回路の一構成例を示す回路図である。
　図７に示すように、ヒューズ回路は、電源線５０を介して第２の電圧（＋ＳＶ）をＡＦ素子２に供給する電源５１と、第１の電圧（－ＳＶ）をＡＦ素子２に供給する電源線５２と、電源線５０および電源線５２の間に並列に接続された複数のヒューズセットとを有する。電源線５２は図に示さないＰ－ｗｅｌｌ層に相当する。
　ヒューズセットは、電源線５０とＡＦ素子２の間に接続されたＰｃｈドライバ回路６１と、ＡＦ素子２と電源線５２の間に接続されたＮｃｈドライバ回路６３とを有する。ＡＦ素子２は、図１および図４Ａに示した配線４１が電源線５２に接続され、配線４２がＰｃｈドライバ回路６３に接続されている。
　Ｐｃｈドライバ回路６１は２つのＰｃｈＭＯＳトランジスタが直列に接続された構成である。Ｎｃｈドライバ回路６３は２つのＮｃｈＭＯＳトランジスタが直列に接続された構成である。本実施形態では、ＮｃｈＭＯＳトランジスタおよびＰｃｈＭＯＳトランジスタはＡＦ素子２と同様に形成される縦型ＭＯＳトランジスタである。
　各ヒューズセットのＰｃｈドライバ回路６１とＡＦ素子２の間のノードには、オフ状態のときノードに接地電位を供給し、オン状態のときノードの電位をセンス／ラッチ回路（不図示）に出力する選択回路５７が接続されている。
　次に、本実施例のヒューズ回路におけるＡＦ素子２のコネクト方法を説明する。図７では、ヒューズセットが２つの場合を示しているが、実施例１と同様に、（ｎ×ｍ）個のヒューズセットが設けられているものとする。
　初期状態として、全てのヒューズセットにおいて、ＡＦ素子２は、ヒューズ絶縁膜２２が破壊されておらず、オフ状態である。また、どの選択回路５７もオフ状態である。Ｐｃｈドライバ回路６１に、電源線５０の第２の電圧（＋ＳＶ）＝４Ｖが印加される。
　１つ目のヒューズセットのＡＦ素子２をコネクトするために、Ｐｃｈドライバ回路６１のＰｃｈＭＯＳトランジスタのゲート電極に電圧Ｇａｔｅ１が印加される。電圧Ｇａｔｅ１は通常の４～０Ｖである。ＰｃｈＭＯＳトランジスタは、ゲート電極に電圧Ｇａｔｅ１が印加されると、オフからオンに切り替わる。これにより、ＡＦ素子２のヒューズ電極１２に、第２の電圧（＋ＳＶ）＝４Ｖが印加される。
　続いて、Ｎｃｈドライバ回路６３のＮｃｈＭＯＳトランジスタのゲート電極に電圧Ｇａｔｅ２が印加される。電圧Ｇａｔｅ２は書き込み電圧Ｖｐｐ～－２Ｖである。ＮｃｈＭＯＳトランジスタは、ゲート電極に電圧Ｇａｔｅ２が印加されると、オフからオンに切り替わる。これにより、ＡＦ素子２のエピ層１４に、電源線５２の第１の電圧（－ＳＶ）＝－２Ｖが印加される。
　ＡＦ素子２のヒューズ電極１２とエピ層１４の間に、＋ＳＶ＋｜－ＳＶ｜＝６Ｖの高電圧が印加され、ヒューズ絶縁膜２２が破壊される。その結果、１つ目のヒューズセットのＡＦ素子２がオン状態になる。
　２つ目以降のヒューズセットについても、１つ目のヒューズセットと同様に行うことで、任意のヒューズセットのＡＦ素子２をオフ状態からオン状態に切り替えることができる。
　全てのヒューズセットについて、ＡＦ素子２をオン状態またはオフ状態に設定するプログラミングが終了したら、読み出し対象のヒューズセットの選択回路５７をオンさせることで、ＡＦ素子２の設定状態に応じた電位がセンス／ラッチ回路５８に出力される。
　本実施例においても、実施例２において図６を参照して説明したのと同様に、ＡＦ素子のコネクト数によらず第１の電圧（－ＳＶ）が変動しないので、置換率が安定し、高い信頼性を得ることができる。その結果、ドライバ回路として、「４直ドライバ」の代わりに「２直ドライバ×２」を用いることが可能である。
　また、Ｎｃｈドライバを電位的にＡＦ素子よりも上に設けると、ゲート電極の閾値電圧Ｖｔを一段上げる必要があるが、上述の実施形態のＡＦ素子ではＰ－ｗｅｌｌ層に抜けるリーク電流を考慮しなくてよいので、ＡＦ素子の電位の下側にＮｃｈドライバを設けることが可能となり、閾値電圧を上げる必要がない。
　実施例１および２を参照して説明したように、上述の実施形態のＡＦ素子をアレイ状に配置する場合に種々の構成が考えられる。
　なお、上述の実施形態のＡＦ素子は、特許文献１に開示された製造方法をベースにして縦型ＭＯＳトランジスタを製造する際に同時に形成することが可能である。第１の実施形態のＡＦ素子を縦型ＭＯＳトランジスタの構成と対比して説明し、上述の実施形態のＡＦ素子の製造方法についての詳細な説明を省略する。
　はじめに、ＡＦ素子と同時に形成される縦型ＭＯＳトランジスタの構成を説明する。
　図８Ａは本実施形態のＡＦ素子と同時に形成される縦型ＭＯＳトランジスタの一構成例を示す上面図であり、図８Ｂはその断面図である。なお、トランジスタ周辺の断面構造をわかりやすく説明するために、図８Ｂに示す断面構造は図８Ａに示す平面パターンの位置とリンクしていない。
　図８Ａおよび図８Ｂに示すように、縦型ＭＯＳトランジスタは、活性領域となるＴｒピラー７１と、Ｔｒピラー７１の側面を覆うゲート絶縁膜７３と、ゲート電極７４と、下部拡散層７２と、上部拡散層７５とを有する。上部拡散層７５および下部拡散層７２のうち、一方がソース電極に相当し、他方がドレイン電極に相当する。上部拡散層７５はＮ型のエピ層であり、下部拡散層７２はＮ型の導電性不純物による拡散層である。Ｔｒピラー７１はゲート絶縁膜７３によってゲート電極７４と電気的に絶縁されている。
　層間絶縁膜８１にコンタクトプラグ８２～８４が設けられている。下部拡散層７２はコンタクトプラグ８２を介して配線８５と接続されている。上部拡散層７５はコンタクトプラグ８３を介して配線８６と接続されている。ゲート電極７４はコンタクトプラグ８４を介して配線８７と接続されている。
　図８Ａは、３つのＴｒピラー７１を並列に１つの配線８６に接続することで、トランジスタのチャネル幅Ｗを大きくしている場合を示す。トランジスタのチャネル長Ｌの調整は、基板表面に対する高さが固定されたＴｒピラー１１を直列に接続する数を変えることで可能である。トランジスタの閾値電圧を制御するために、導電性不純物を活性領域に導入するためのチャネルイオン注入を、Ｔｒピラー７１に行っているが、ＡＦ素子のピラー１１には行わない。
　次に、図８Ａおよび図８Ｂに示す縦型ＭＯＳトランジスタを、図１および図２に示したＡＦ素子と対比して説明する。
　ゲート電極７４がヒューズ電極１２と対応し、ゲート絶縁膜７３がヒューズ絶縁膜２２と対応している。上部拡散層７５がエピ層１４と対応し、下部拡散層７２が不純物拡散領域１３と対応している。コンタクトプラグ８３がコンタクトプラグ３１と対応し、コンタクトプラグ８４がコンタクトプラグ３２と対応している。これらの構成の対応関係から、縦型ＭＯＳトランジスタを形成する際、上述した実施形態のＡＦ素子を形成可能なことがわかる。
　本発明の効果の一例を説明する。ピラー上のエピ層をアンチヒューズの電極の１つとして用いることで、アンチヒューズをオン状態に設定する際、ヒューズ絶縁膜を破壊してヒューズ電極をエピ層とコネクトすることで、電流パスをピラーの上部に形成することが可能となり、ヒューズ電極から基板に流れるリーク電流を抑制できる。
　以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　なお、この出願は、２０１３年６月１９日に出願された日本出願の特願２０１３－１２８３４８の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。
　１０　　半導体基板
　１１　　ピラー
　１２　　ヒューズ電極
　１３　　不純物拡散領域
　１４　　エピ層
　１５　　ＳＴＩ
　２１　　絶縁膜
　２２　　ヒューズ絶縁膜
　２３　　シリコン酸化膜
　２４　　マスク窒化膜
　３１、３２　　コンタクトプラグ
　４１、４２　　配線

Claims (4)

  1. 　ピラーを含む半導体基板と、
    　前記ピラーの側面の一部に隣接して形成された素子分離体と、
    　前記ピラー上に形成されたエピ層と、
    　前記エピ層上に形成され、該エピ層に第１の電圧を供給する第１のコンタクトプラグと、
    　前記ピラーの側面のうち前記一部を除く面に沿って形成されたヒューズ電極と、
    　前記ヒューズ電極および前記ピラーの間に形成されたヒューズ絶縁膜と、
    　前記ヒューズ電極に電気的に形成され、前記ヒューズ電極に第２の電圧を供給する第２のコンタクトプラグと、
    を有する半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記半導体基板に、前記第１の電圧が印加されるウェル層が設けられ、
    　前記ピラーは前記ウェル層よりも不純物濃度が低い、半導体装置。
  3. 　請求項１または２に記載の半導体装置において、
    　前記第１の電圧を供給する第１の電源線と、
    　前記第２のコンタクトプラグに前記第２の電圧を供給する第２の電源線と、
    　前記第１のコンタクトプラグに接続された第１のドライバ回路と、
    　前記第１のドライバ回路と同種の導電型トランジスタで構成され、該第１のドライバ回路と前記第１の電源線との間に接続された第２のドライバ回路と、
    　前記第１および第２のドライバ回路の間のノードに接続され、オフ状態のとき該ノードに接地電位を供給し、オン状態のとき該ノードの電位を出力する選択回路と、
    をさらに有する半導体装置。
  4. 　請求項１または２に記載の半導体装置において、
    　前記第１の電圧を供給する第１の電源線と、
    　前記第２の電圧を供給する第２の電源線と、
    　前記第２の電源線と前記第２のコンタクトプラグの間に接続された第１のドライバ回路と、
    　前記第１のドライバ回路と異種の導電型トランジスタで構成され、前記第１の電源線と前記第１のコンタクトプラグの間に接続された第２のドライバ回路と、
    　前記第１のドライバ回路と前記第２のコンタクトプラグの間のノードに接続され、オフ状態のとき該ノードに接地電位を供給し、オン状態のとき該ノードの電位を出力する選択回路と、
    をさらに有する半導体装置。
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