TWI670719B - 抗熔絲記憶體及半導體記憶裝置 - Google Patents
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Abstract
本發明係藉由使記憶體閘極絕緣膜(8)絕緣破壞之破壞記憶體電壓於記憶體閘極電極(NG)及開關閘極電極(PG)間成為反向偏壓之電壓，而不必受限於破壞記憶體電壓即可減薄開關閘極絕緣膜(7)之膜厚，由此，於資料讀取時，可實現開關閘極電極(PG)中之通道區域之接通/斷開動作之高速動作；又，於抗熔絲記憶體(2a)中，因無需如先前般進行對記憶體閘極絕緣膜離子注入雜質而容易進行破壞等之特殊加工處理，即可與開關閘極絕緣膜(7)同樣地以於資料之讀取時不容易被破壞之膜質形成記憶體閘極絕緣膜(8)，故即使對記憶體閘極電極(NG)反復施加讀取選擇記憶體電壓，記憶體閘極絕緣膜(8)仍不容易被絕緣破壞，從而可提高資料之讀取時相對於讀取資訊之可靠度。
Description
本發明係關於抗熔絲記憶體及半導體記憶裝置。
先前，作為藉由破壞絕緣膜而可僅限一次地進行資料之寫入之抗熔絲記憶體，已知美國專利第7,402,855號說明書(專利文獻1)所示之抗熔絲記憶體。對專利文獻1所示之抗熔絲記憶體，已於專利申請案2014-015352之「背景技術」中使用圖式進行詳細說明，例如於阱表面設置特定間隔而形成有元件分離層與雜質擴散區域，於該等元件分離層及雜質擴散區域間之阱上，介隔開關閘極絕緣膜及記憶體閘極絕緣膜而形成有閘極電極。又，對該抗熔絲記憶體，於閘極電極形成有階差部，且以開關閘極絕緣膜之膜厚較記憶體閘極絕緣膜之膜厚更厚之方式形成。
藉此，於抗熔絲記憶體中，於資料寫入時，藉由施加至雜質擴散區域之破壞字元電壓、與施加至閘極電極之破壞位元電壓之電壓差，膜厚較薄之一者之記憶體閘極絕緣膜被絕緣破壞而成為寫入有資料之狀態，但仍可維持膜厚較厚之另一者之開關閘極絕緣膜之絕緣狀態。又，該抗熔絲記憶體係於資料讀取時，基於連接於雜質擴散區域之位元線之電壓變化，判斷膜厚較薄之記憶體閘極絕緣膜之閘極電極與阱之電性連接狀態，而可判斷有無資料之寫入。
又，作為其他抗熔絲記憶體，亦可想到如美國專利第6,940,751號說明書(專利文獻2)之抗熔絲記憶體(參照專利文獻2之FIGURE27)。
此處，於該專利文獻2之FIGURE27中所示之抗熔絲記憶體係以如下方式形成：形成於閘極電極與阱之間之開關閘極絕緣膜及記憶體閘極絕緣膜雖形成為相同之膜厚，但於製造過程中對一者之記憶體閘極絕緣膜離子注入雜質，而使記憶體閘極絕緣膜比開關閘極絕緣膜更容易被絕緣破壞，亦即，藉由離子注入，使本來在未經任何處理之情形下可一直維持之閘極絕緣膜之壽命惡化，而積極地破壞記憶體閘極絕緣膜。
藉此，於抗熔絲記憶體中，於資料寫入時，經離子注入雜質之一者之記憶體閘極絕緣膜被絕緣破壞而成為寫入有資料之狀態，但仍可維持未離子注入雜質之另一者之開關閘極絕緣膜之絕緣狀態。
[專利文獻1]美國專利第7,402,855號說明書
[專利文獻2]美國專利第6,940,751號說明書
然而，於前者之專利文獻1之抗熔絲記憶體中，為了於資料寫入時，即使破壞字元電壓、與破壞位元電壓產生電壓差，而開關閘極絕緣膜仍不會被絕緣破壞，必須將該開關閘極絕緣膜之膜厚形成得足夠厚，因而，隨著該開關閘極絕緣膜之膜厚增加，而存在難以實現資料讀取時之接通/斷開動作之高速動作的問題。
關於該點，於後者之專利文獻2之抗熔絲中，因開關閘極絕緣膜之膜厚與記憶體閘極絕緣膜之膜厚形成為相同之膜厚，故不同於上述專利文獻1之抗熔絲，可實現資料讀取時之接通/斷開動作之高速動作。
然而，於專利文獻2之抗熔絲中，因記憶體閘極絕緣膜容易被破
壞，故若為讀取資料而對閘極電極反復施加讀取閘極電壓，則亦存在對記憶體閘極絕緣膜之負擔不斷累積而最終導致在資料讀取時記憶體閘極絕緣膜被絕緣破壞之虞。因此，於專利文獻2之抗熔絲中，由於儘管記憶體閘極絕緣膜未於資料寫入時被破壞，但於資料讀取時有記憶體閘極絕緣膜被破壞之虞，故存在資料之讀取時之讀取資料之可靠度降低之問題。
因此，本發明係考慮到以上之點而完成者，目的在於提出可提高關於讀取資訊之可靠度、且實現高速動作之抗熔絲記憶體及半導體記憶裝置。
為了解決上述問題，本發明之抗熔絲記憶體其特徵為包含：阱，其表面形成有連接有位元線之雜質擴散區域；記憶體閘極絕緣膜，其形成於上述阱上；第1導電型之記憶體閘極電極，其形成於上述記憶體閘極絕緣膜上，且施加使上述記憶體閘極絕緣膜絕緣破壞之破壞記憶體電壓；開關閘極絕緣膜，其形成於上述雜質擴散區域與上述記憶體閘極絕緣膜之間之上述阱上，且與該記憶體閘極絕緣膜一體形成；及開關閘極電極，其係以與上述記憶體閘極電極為相反導電型之第2導電型形成，且形成於上述開關閘極絕緣膜上，並與上述記憶體閘極電極接合；施加至上述記憶體閘極電極之上述破壞記憶體電壓係於上述記憶體閘極電極及上述開關閘極電極間成為反向偏壓之電壓。
又，本發明之半導體記憶裝置其特徵為：於複數條位元線相對於複數條開關字元線與複數條記憶體字元線交叉之各交叉部位，分別配置有抗熔絲記憶體；該抗熔絲記憶體係上述抗熔絲記憶體。
根據本發明，藉由使將記憶體閘極絕緣膜絕緣破壞之破壞記憶
體電壓於記憶體閘極電極及開關閘極電極間成為反向偏壓之電壓，不必受限於破壞記憶體電壓，即可減薄開關閘極絕緣膜之膜厚，因此，可實現資料讀取時開關閘極電極中之通道區域之接通/斷開動作之高速動作。
又，於該抗熔絲記憶體及半導體記憶裝置中，因無需如先前般進行對記憶體閘極絕緣膜離子注入雜質而容易進行破壞等之特殊加工處理，即可與開關閘極絕緣膜同樣地，以於資料之讀取時不容易被破壞之膜質，形成記憶體閘極絕緣膜，故即使對記憶體閘極電極反復施加讀取記憶體電壓，記憶體閘極絕緣膜亦不容易被絕緣破壞，從而可提高資料之讀取時關於讀取資訊之可靠度。
1‧‧‧半導體記憶裝置
2a‧‧‧抗熔絲記憶體
2b‧‧‧抗熔絲記憶體
2c‧‧‧抗熔絲記憶體
2d‧‧‧抗熔絲記憶體
2N‧‧‧寫入非選擇記憶體
2R‧‧‧讀取選擇記憶體
2NR‧‧‧讀取非選擇記憶體
2W‧‧‧寫入選擇記憶體
4‧‧‧元件分離層
5‧‧‧雜質擴散區域
7‧‧‧開關閘極絕緣膜
8‧‧‧記憶體閘極絕緣膜
9‧‧‧側壁
21‧‧‧半導體記憶裝置
22‧‧‧抗熔絲記憶體
BL1‧‧‧位元線
BL2‧‧‧位元線
C1‧‧‧耗盡層電容
C2‧‧‧閘極絕緣膜電容
CH‧‧‧通道層
CN‧‧‧基板電壓
CV‧‧‧基板電壓
D‧‧‧耗盡層
DW‧‧‧半導體基板
M‧‧‧記憶體電容器
M1‧‧‧記憶體電容器
MG‧‧‧閘極電極
MG1‧‧‧閘極電極
MV‧‧‧記憶體電壓
NG‧‧‧記憶體閘極電極
NG1‧‧‧記憶體閘極電極
NWL1‧‧‧記憶體字元線
NWL2‧‧‧記憶體字元線
PG‧‧‧開關閘極電極
PWL1‧‧‧開關字元線
PWL2‧‧‧開關字元線
S‧‧‧開關電晶體
S1‧‧‧開關電晶體
V‧‧‧通道電位
W‧‧‧阱
圖1係表示包含本發明之抗熔絲記憶體之半導體記憶裝置之電路構成及資料寫入動作時之各部位之電壓的概略圖。
圖2係表示本發明之抗熔絲記憶體之剖面構成之概略圖。
圖3係表示資料讀取動作時之各部位之電壓之概略圖。
圖4係表示其他實施形態之半導體記憶裝置之電路構成與資料寫入動作時之各部位之電壓的概略圖。
圖5係供於圖4所示之抗熔絲記憶體中阻止絕緣破壞時之說明之概略圖。
圖6係表示其他實施形態之抗熔絲記憶體之剖面構成之概略圖。
以下，對用於實施本發明之形態進行說明。另，說明係設為以下所示之順序。
1.半導體記憶裝置及抗熔絲記憶體之構成
2.資料寫入動作
3.資料讀取動作
4.作用及效果
5.其他實施形態
5-1.其他實施形態之半導體記憶裝置
5-2.其他實施形態之抗熔絲記憶體之詳細構成
5-3.其他
於圖1中，1表示半導體記憶裝置，具有將本發明之抗熔絲記憶體2a、2b、2c、2d以矩陣狀配置之構成，例如，將複數條開關字元線PWL1、PWL2、及與該開關字元線PWL1、PWL2成對之複數條記憶體字元線NWL1、NWL2配置於一方向(於圖1中，為列方向)。又，半導體記憶裝置1係以與該等開關字元線PWL1、PWL2及記憶體字元線NWL1、NWL2正交之方式，配置有複數條位元線BL1、BL2。半導體記憶裝置1係於該等開關字元線PWL1、PWL2及記憶體字元線NWL1、NWL2與位元線BL1、BL2之交叉部位，分別配置有抗熔絲記憶體2a、2b、2c、2d；於開關字元線PWL1、PWL2、記憶體字元線NWL1、NWL2及位元線BL1、BL2，連接有各抗熔絲記憶體2a、2b、2c、2d。
於該情形時，半導體記憶裝置1係可對沿位元線BL1(BL2)配置之複數個抗熔絲記憶體2a、2c(2b、2d)，自該位元線BL1(BL2)一律施加特定之位元電壓。又，對沿開關字元線PWL1(PWL2)及記憶體字元線NWL1(NWL2)配置之複數個抗熔絲記憶體2a、2b(2c、2d)，可自開關字元線PWL1(PWL2)一律施加特定之開關電壓，且自記憶體字元線NWL1(NWL2)一律施加特定之記憶體電壓。
藉此，半導體記憶裝置1係可藉由選定施加至各位元線BL1、BL2之電壓值、施加至各開關字元線PWL1、PWL2之電壓值、及施加至各記憶體字元線NWL1、NWL2之電壓值，而僅對複數個抗熔絲記憶體
2a、2b、2c、2d中之例如第1列第1行之抗熔絲記憶體2a寫入資料，或僅讀取第1列第1行之抗熔絲記憶體2a之資料。
此處，因抗熔絲記憶體2a、2b、2c、2d係全體具有相同之構成，故而，於此，以下將著眼於第1列第1行之抗熔絲記憶體2a而進行說明。抗熔絲記憶體2a包含開關電晶體S與記憶體電容器M，於設置於開關電晶體S之開關閘極電極PG連接有開關字元線PWL1，且，於設置於記憶體電容器M之記憶體閘極電極NG連接有記憶體字元線NWL1。
除上述構成以外，本發明之抗熔絲記憶體2a係以N型之第1導電型形成記憶體電容器M之記憶體閘極電極NG，另一方面，以P型之第2導電型形成開關電晶體S之開關閘極電極PG，且將該等P型之開關閘極電極PG與N型之記憶體閘極電極NG接合，以開關閘極電極PG與記憶體閘極電極NG而形成PN接合二極體。
實際上，開關電晶體S具有介隔以絕緣構件形成之開關閘極絕緣膜7而於阱上配置有開關閘極電極PG之構成，藉由開關閘極電極PG與位元線BL1之電壓差，將與開關閘極電極PG對向之阱之通道區域切換為接通狀態(導通狀態)，而可將位元線BL1之位元電壓施加至記憶體電容器M之通道區域。
另一方面，記憶體電容器M具有如下構成：具有與開關閘極絕緣膜7一體形成於阱上、且與開關閘極絕緣膜7配置於同層之記憶體閘極絕緣膜8，且於該記憶體閘極絕緣膜8上配置有記憶體閘極電極NG。於該情形時，記憶體電容器M係以可藉由在記憶體閘極電極NG與阱之通道區域之間所產生之電壓差而絕緣破壞記憶體閘極絕緣膜8之方式形成，藉由使該記憶體閘極絕緣膜8絕緣破壞，可成為寫入資料之狀態。
實際上，如圖2所示，本發明之抗熔絲記憶體2a例如包含形成於
半導體基板DW上之P型之阱W，於該阱W之表面設置特定間隔而形成有雜質擴散區域5與元件分離層4。雜質擴散區域5係與阱W之導電型為相反導電型之P型，且具有於表面連接有位元線BL1之構成。對雜質擴散區域5，可自位元線BL1施加破壞位元電壓、非破壞位元電壓、讀取選擇位元電壓等。
又，阱W中，於雜質擴散區域5與元件分離層4之間之表面存在通道區域，沿該通道區域上，形成有開關閘極絕緣膜7及記憶體閘極絕緣膜8，於該等開關閘極絕緣膜7上及記憶體閘極絕緣膜8上，形成有閘極電極MG。
另，於閘極電極MG之兩側部，分別形成有包含SiO2等之側壁9，雜質擴散區域5之一部分形成於側壁9之下部區域。順帶一提，於該實施形態之情形時，雜質擴散區域5係形成至側壁9之下部區域中之閘極電極MG之側面正下方為止。
此處，閘極電極MG係形成為：於連接有位元線BL1之雜質擴散區域5側配置有開關閘極電極PG，且於另一者之元件分離層4側配置有記憶體閘極電極NG，記憶體閘極電極NG之另一側面側之一部分亦可對向配置於元件分離層4上。
又，於該實施形態之情形時，閘極電極MG係P型之開關閘極電極PG之一側面與N型之記憶體閘極電極NG之一側面接合而形成PN接合二極體，若施加至記憶體閘極電極NG之記憶體電壓高於施加至開關閘極電極PG之開關電壓，則自記憶體閘極電極NG對開關閘極電極PG之電壓施加成為反向偏壓之電壓，從而可阻斷自記憶體閘極電極NG對開關閘極電極PG之電壓施加。
又，於該實施形態之情形時，抗熔絲記憶體2a係構成為：開關閘極電極PG之功函數與記憶體閘極電極NG之功函數不同，自開關閘極電極PG施加至開關閘極絕緣膜7之實效開關電壓(實效電壓)其功函數
差分產生變化，可降低。
例如，於以P型形成阱W之情形時，係以配置於連接有位元線BL1之雜質擴散區域5側之開關閘極電極PG之功函數大於記憶體閘極電極NG之功函數之方式予以選定。此處，關於開關閘極電極PG及記憶體閘極電極NG之功函數之關係，亦可作如下考量。抗熔絲記憶體2a係以使記憶體閘極電極NG與阱W之功函數之差大於開關閘極電極PG與阱W之功函數之差而進行選定，藉此，於後述之資料寫入時，可緩和對開關閘極絕緣膜7施加之電壓，且可將更大之實效電壓施加至記憶體閘極絕緣膜8。
另，閘極電極MG係開關閘極電極PG及記憶體閘極電極NG形成為相同之膜厚，無階差且齊平面地形成於開關閘極電極PG之底部與記憶體閘極電極NG之底部。藉此，閘極電極MG係於通道區域中，將形成於阱W及開關閘極電極PG間之開關閘極絕緣膜7之膜厚、與形成於阱W及記憶體閘極電極NG間之記憶體閘極絕緣膜8之膜厚選定為大致相同之膜厚。
順帶一提，包含此種抗熔絲記憶體2a、2b、2c、2d之半導體記憶裝置1除了一般之半導體製造製程以外，亦可於形成閘極電極MG時，藉由利用光微影技術及離子注入法，對多晶矽閘極區域離子注入N型雜質或P型雜質，均一地於閘極電極MG之一區域形成P型之開關閘極電極PG，於該閘極電極MG之另一區域，形成功函數及導電型與開關閘極電極PG不同之、N型之記憶體閘極電極NG。
其次，以下，對僅對圖1所示之半導體記憶裝置1中之例如第1列第1行之抗熔絲記憶體2a寫入資料之情形進行說明。另，此處，將寫入資料之抗熔絲記憶體2a亦稱為寫入選擇記憶體2W，另一方面，將未寫入資料之抗熔絲記憶2b、2c、2d亦稱為寫入非選擇記憶體2N。
於該情形時，可對連接有寫入選擇記憶體2W之位元線BL1施加0[V]之破壞位元電壓，對同樣連接有寫入選擇記憶體2W之開關字元線PWL1施加3[V]之寫入選擇開關電壓。又，可對同樣連接於寫入選擇記憶體2W之記憶體字元線NWL1施加5[V]之破壞記憶體電壓。
另一方面，可對僅連接有未寫入資料之抗熔絲記憶體2b、2d(寫入非選擇記憶體2N)之其他位元線BL2，施加3[V]之非破壞位元電壓。又，可對僅連接有未寫入資料之抗熔絲記憶體2c、2d(寫入非選擇記憶體2N)之開關字元線PWL2，施加0[V]之寫入非選擇開關電壓，且對僅連接有該寫入非選擇記憶體2N之記憶體字元線NWL2，施加0[V]之非破壞記憶體電壓。另，於該情形時，可對形成有抗熔絲記憶體2a、2b、2c、2d之阱施加0[V]之基板電壓。
於寫入選擇記憶體2W中，藉由自開關字元線PWL1施加至開關閘極電極PG之3[V]之寫入選擇開關電壓，與開關閘極電極PG對向之阱W之通道區域成為接通狀態。而且，寫入選擇記憶體2W係藉由自記憶體字元線NWL1施加至記憶體閘極電極NG之5[V]之破壞記憶體電壓，使與記憶體閘極電極NG對向之阱W之通道區域亦成為接通狀態。
此時，於寫入選擇記憶體2W中，因自位元線BL1對雜質擴散區域5施加有0[V]之破壞位元電壓，故與開關閘極電極PG及記憶體閘極電極NG對向之、成為接通狀態之各通道區域成為0[V]之破壞位元電壓，其結果，於記憶體閘極電極NG、與和該記憶體閘極電極NG對向之通道區域之間，可產生由破壞字元電壓及破壞位元電壓形成之5[V]之電壓差。
此時，寫入選擇記憶體2W係因N型之記憶體閘極電極NG與P型之開關閘極電極PG接合而形成PN接合二極體，故為使記憶體閘極絕緣膜8絕緣破壞而施加至記憶體閘極電極NG之高電壓之破壞記憶體電
壓於記憶體閘極電極NG及開關閘極電極PG間成為反向偏壓之電壓，未自記憶體閘極電極NG施加至開關閘極電極PG。
藉此，寫入選擇記憶體2W係僅於記憶體閘極電極NG之配置區域產生由破壞位元電壓及破壞字元電壓形成之電壓差，而僅使記憶體閘極電極NG下部之記憶體閘極絕緣膜8絕緣破壞，記憶體閘極電極NG與雜質擴散區域5以低電阻成為導通狀態，而可成為寫入資料之狀態。
如此，因寫入選擇記憶體2W不必受限於施加至記憶體閘極電極NG之高電壓之破壞記憶體電壓，即可將使通道區域成為接通狀態所必要之最低電壓之寫入選擇開關電壓施加至開關閘極電極PG，故即使將開關閘極絕緣膜7之膜厚形成得較薄，亦不會使該開關閘極絕緣膜7因破壞記憶體電壓被絕緣破壞，而可依舊維持絕緣狀態。
又，於該實施形態之情形時，寫入選擇記憶體2W係因開關閘極電極PG與記憶體閘極電極NG之功函數不同，且可進一步降低自開關閘極電極PG施加至開關閘極絕緣膜7之實效電壓，故可抑制由對開關閘極絕緣膜7之電壓造成之負擔累積。
例如，於該實施形態之情形時，於寫入選擇記憶體2W中，因將施加至記憶體閘極電極NG之破壞記憶體電壓選定為5[V]，將施加至開關閘極電極PG之寫入選擇開關電壓選定為3[V]，故亦可使施加至開關閘極電極PG之電壓值較記憶體閘極電極NG之電壓值降低2[V]，且進而亦可根據功函數之不同而將自記憶體閘極電極NG施加至記憶體閘極絕緣膜8之實效電壓值降低約1[V]。如此，於寫入選擇電晶體2W中，可將施加至開關閘極絕緣膜7之電壓值設為與於記憶體閘極絕緣膜8產生之5[V]之電壓差相比，合計降低約3[V]之2[V]。如此，於寫入選擇記憶體2W中，於資料寫入動作時，可使記憶體閘極絕緣膜8絕緣破壞，並緩和施加至開關閘極絕緣膜7之電壓，由此，可將開關
閘極絕緣膜7之膜厚薄膜化。
順帶一提，於共用寫入選擇記憶體2W、開關字元線PWL1及記憶體字元線NWL1、且未寫入資料之抗熔絲記憶體2b中，因自位元線BL2施加電壓值較高之3[V]之非破壞位元電壓，故即使對記憶體閘極電極NG施加5[V]之破壞字元電壓，由於記憶體閘極電極NG與位元線BL2之電壓差變小，故記憶體閘極電極NG下部之記憶體閘極絕緣膜8未被絕緣破壞，而依舊為絕緣狀態，從而可維持未被寫入資料之狀態。
另一方面，於被施加0[V]之非破壞記憶體電壓之其他抗熔絲記憶體2c、2d中，因對記憶體字元線NWL2施加0[V]，故不會產生記憶體閘極電極NG與施加有0[V]之基板電壓之阱之電壓差，記憶體閘極電極NG下部之記憶體閘極絕緣膜8未被絕緣破壞而依舊為絕緣狀態，可維持未被寫入資料之狀態。如此，於半導體記憶裝置1中，可僅對以矩陣狀配置之抗熔絲記憶體2a、2b、2c、2d中之所需之抗熔絲記憶體2a寫入資料。
其次，於該半導體記憶裝置1中，如例如對與圖1之對應部分標註相同符號而顯示之圖3般，對讀取配置於第1列第1行之抗熔絲記憶體2a之資料但未讀取其他抗熔絲記憶體2b、2c、2d之資料的情形進行說明。另，以下，將讀取資料之抗熔絲記憶體2a稱為讀取選擇記憶體2R，將未讀取資料之抗熔絲記憶體2b、2c、2d稱為讀取非選擇記憶體2NR。
於該實施形態之情形時，半導體記憶裝置1係可於最初首先將所有位元線充電至1.2[V]後，對連接於讀取選擇記憶體2R之位元線BL1施加0[V]之讀取選擇位元電壓，另一方面，對僅連接有讀取非選擇記憶體2NR之其他位元線BL2施加1.2[V]之讀取非選擇位元電壓。
又，此時，於半導體記憶裝置1中，可對連接有讀取選擇記憶體2R之開關字元線PWL1施加1.2[V]之讀取選擇開關電壓，對同樣連接有讀取選擇記憶體2R之記憶體字元線NWL1施加1.2[V]之讀取選擇記憶體電壓。藉此，因讀取選擇記憶體2R係自開關字元線PWL1對開關閘極電極PG被施加1.2[V]之讀取選擇開關電壓，故與該開關閘極電極PG對向之通道區域可成為接通狀態。
此時，例如讀取選擇記憶體2R之記憶體閘極絕緣膜8已被絕緣破壞(已寫入資料)之情形時，與記憶體閘極電極NG對向之通道區域成為與記憶體閘極電極NG相同電位(於該情形時，為讀取選擇記憶體電壓即1.2[V])，可經由與該開關閘極電極PG對向之接通狀態之通道區域，將讀取選擇記憶體電壓施加至位元線BL1。如此，於位元線BL1中，讀取選擇位元電壓可自Low(低)變化為High(高)(例如自0[V]變化為0.7[V])。
另一方面，於讀取選擇記憶體2R之記憶體閘極絕緣膜8未被絕緣破壞(未寫入資料)之情形時，因記憶體閘極電極NG與通道區域成為非導通狀態，故即使與開關閘極電極PG對向之通道區域成為接通狀態，亦不會將來自記憶體字元線NWL1之讀取選擇記憶體電壓施加至位元線BL1，該位元線BL1之讀取選擇位元電壓仍為0[V]，而並未產生變化。如此，於半導體記憶裝置1中，可基於位元線BL1之電壓值之變化，而判斷是否已對讀取選擇記憶體2R寫入資料。
另，此時，於共用讀取選擇記憶體2R與位元線BL1之未讀取資料之抗熔絲記憶體2c中，因已對開關字元線PWL2施加0[V]之讀取非選擇開關電壓，故與開關閘極電極PG對向之通道區域成為斷開狀態(非導通狀態)。藉此，抗熔絲記憶體2c係藉由開關電晶體S而阻斷記憶體電容器M與位元線BL1之電性連接，不會對與讀取選擇記憶體2R共用之位元線BL1之讀取選擇位元電壓造成影響。
另一方面，於連接於被施加有1.2[V]之讀取非選擇位元電壓(雖此處係設為1.2[V]，但可於0~1.2[V]之範圍內任意選定電壓值)之位元線BL2之未讀取資料之抗熔絲記憶體2b、2d中，因其任一者均係自記憶體字元線NWL1、NWL2對記憶體閘極電極NG施加與讀取非選擇位元電壓同為1.2[V]之讀取非選擇記憶體電壓，故即使記憶體閘極絕緣膜8被絕緣破壞，位元線BL2之讀取非選擇位元電壓仍不會變動，而無法判斷有無資料之寫入。如此，於半導體記憶裝置1中，可僅讀取所期望之抗熔絲記憶體2a之資料。
另，於該實施形態之情形時，於資料讀取動作時，當抗熔絲記憶體2b之記憶體閘極絕緣膜8被絕緣破壞而於記憶體閘極電極NG及通道區域間形成導通路徑時，若對僅連接有未讀取資料之抗熔絲記憶體2b、2d之位元線BL2(非選擇行)施加0[V]，會導致記憶體字元線NWL1之1.2[V]之電壓經由抗熔絲記憶體2b而對位元線BL2充電，因而產生與讀取無關之剩餘電流。
因此，於本發明中，可於最初將位元線BL1、BL2兩者均充電至1.2[V]後，將僅連接有讀取非選擇記憶體2NR之位元線仍設為1.2[V]，而僅將連接於讀取選擇記憶體2R之位元線BL1放電至0[V]，而可讀取該讀取選擇記憶體2R之資料。藉此，不會出現記憶體字元線NWL1之1.2[V]之電壓經由抗熔絲記憶體2b對位元線BL2充電之情形，可防止如上述之剩餘電流之產生。
於以上之構成中，例如抗熔絲記憶體2a中，使形成於記憶體閘極絕緣膜8上之N型之記憶體閘極電極NG、與形成於開關閘極絕緣膜7上之P型之開關閘極電極PG接合而形成PN接合二極體，於資料寫入動作時，施加至記憶體閘極電極NG之破壞記憶體電壓於記憶體閘極電極NG及開關閘極電極PG間成為反向偏壓之電壓。
如此，於抗熔絲記憶體2a中，藉由使將記憶體閘極絕緣膜8絕緣破壞之破壞記憶體電壓於記憶體閘極電極NG及開關閘極電極PG間成為反向偏壓之電壓，無需受限於高電壓之破壞記憶體電壓，即可將開關閘極絕緣膜7之膜厚形成得較薄，由此，可於資料讀取時實現開關閘極電極PG中之通道區域之接通/斷開動作之高速動作。
又，於該抗熔絲記憶體2a中，因無需如先前般進行對記憶體閘極絕緣膜離子注入雜質而容易進行破壞等之特殊加工處理，即可與開關閘極絕緣膜7同樣地，以資料之讀取時不易被破壞之膜質，形成記憶體閘極絕緣膜8，故即使對記憶體閘極電極NG反復施加讀取選擇記憶體電壓，記憶體閘極絕緣膜8亦不容易被絕緣破壞，從而可提高資料之讀取時關於讀取資訊之可靠度。
進而，於該抗熔絲記憶體2a中，藉由將記憶體閘極電極NG及開關閘極電極PG設為不同之功函數，於資料寫入動作時，可將使開關閘極電極PG之寫入選擇開關電壓降低數[V]後之電壓施加至開關閘極絕緣膜7，從而可降低對該開關閘極絕緣膜7之電壓值，因此可將開關閘極絕緣膜7之膜厚形成得較薄。
另，若以同種材料進行比較，則開關閘極電極PG及記憶體閘極電極NG之功函數不依存於微細化(尺度)而固定。因此，閘極電極MG及阱W間之開關閘極絕緣膜7及記憶體閘極絕緣膜8之膜厚越薄，則於資料寫入動作時，產生絕緣破壞之記憶體閘極絕緣膜8與維持絕緣狀態(未產生絕緣破壞)之開關閘極絕緣膜7間之施加電場之差可能變得越顯著。此時，於抗熔絲記憶體2a中，可減薄閘極電極MG及阱W間之開關閘極絕緣膜7與記憶體閘極絕緣膜8之膜厚而謀求小型化。
又，於該抗熔絲記憶體2a中，因開關閘極電極PG與記憶體閘極電極NG係以鄰接之方式一體成形，故該等開關閘極電極PG及記憶體閘極電極NG間不存在隙縫，因此，整體上，可謀求寬度方向上之小
型化。
進而，於該抗熔絲記憶體2a中，因將開關閘極絕緣膜7及記憶體閘極絕緣膜8之各膜厚形成為相同之膜厚，故與如先前般必須形成膜厚不同之開關閘極絕緣膜及記憶體閘極絕緣膜之抗熔絲記憶體(專利文獻1)相比，可將製造製程精簡化。
順帶一提，例如將設置於控制該抗熔絲記憶體2a之控制電路之電晶體之閘極絕緣膜設為4[nm]以下之情形時，於該抗熔絲記憶體2a中，可將開關閘極絕緣膜7及記憶體閘極絕緣膜8之膜厚形成為與該控制電路之閘極絕緣膜同樣薄之膜厚(4[nm]以下)，從而可以例如5[V]以下之低電壓實現資料寫入。
於該情形時，於搭載抗熔絲記憶體2a、2b、2c、2d之半導體記憶裝置1中，若存在其輸入輸出電壓為例如2.5[V]之電晶體即可實現寫入，無需更高之高耐壓元件。進而，於將記憶體閘極絕緣膜8及開關閘極絕緣膜7之膜厚設為2.5[nm]以下之情形時，可以例如3.5[V]以下之低電壓實現資料之寫入，而僅以輸入輸出元件為例如1.5[V]至1.8[V]之電晶體即可實現資料之寫入。
又，於該抗熔絲記憶體2a、2b、2c、2d中，因可如上述般將設置於控制抗熔絲記憶體2a、2b、2c、2d之控制電路之電晶體之閘極絕緣膜、開關閘極絕緣膜7、及記憶體閘極絕緣膜8之膜厚皆形成為相同，故無需設置製造抗熔絲記憶體2a、2b、2c、2d之專用製程，而可藉由製造該控制電路之半導體製造製程同時進行製作，如此，可容易地製造兩方安裝有控制電路及抗熔絲記憶體2a、2b、2c、2d之半導體記憶裝置。
對與圖1之對應部分標註相同符號而顯示之圖4係顯示其他實施
形態之半導體記憶裝置21，與上述實施形態之半導體記憶裝置1不同之處在於由所有抗熔絲記憶體2a、2b、2c、2d共用1條記憶體字元線NWL1。於此種半導體記憶裝置21中，於僅對第1列第1行之抗熔絲記憶體2a寫入資料而未對其他抗熔絲記憶體寫入資料之情形時，可對由所有抗熔絲記憶體2a、2b、2c、2d共用之記憶體字元線NWL1施加5[V]之破壞記憶體電壓。
於該情形時，因對半導體記憶裝置21中之寫入選擇記憶體2W寫入資料之原理、或不對共用該寫入選擇記憶體2W及開關字元線PWL1之抗熔絲記憶體2b寫入資料之原理係與上述實施形態相同，且於寫入選擇記憶體2W獲得之效果亦相同，故此處省略其說明。於此處，以下著眼於藉由與上述實施形態不同之原理而未被寫入資料之抗熔絲記憶體2c、2d進行說明。
於該情形時，可對連接有寫入選擇記憶體2W之位元線BL1施加0[V]之破壞位元電壓，對僅連接有未寫入資料之抗熔絲記憶體2b、2d(寫入非選擇記憶體2N)之其他位元線BL2，施加3[V]之非破壞位元電壓。此外，可對僅連接有未寫入資料之抗熔絲記憶體2c、2d(寫入非選擇記憶體2N)之開關字元線PWL1，施加0[V]之寫入非選擇開關電壓。
藉此，未被寫入資料之抗熔絲記憶體2c、2d係藉由自開關字元線PWL2施加至開關閘極電極PG之0[V]之寫入非選擇開關電壓，而使與開關閘極電極PG對向之阱之通道區域成為斷開狀態，阻斷記憶體電容器M與位元線BL1、BL2之電性連接。
藉此，如對與圖2之對應部分標註相同符號而顯示之圖5般，於例如抗熔絲記憶體2c中，因已自記憶體字元線NWL1對記憶體閘極電極NG施加5[V]之破壞記憶體電壓，故該破壞記憶體電壓傳送至阱W為止，而可沿與該記憶體閘極電極NG對向之阱表面周邊，形成成為
特定之通道電位之通道層CH。
又，此時，於未寫入資料之抗熔絲記憶體2c中，因記憶體電容器M與位元線BL1之電性連接被阻斷，故於形成於阱W表面之通道層CH之周邊形成耗盡層D，從而可使該通道層CH與開關電晶體S或位元線BL1絕緣。
此處，若假定藉由記憶體閘極電極NG與記憶體閘極絕緣膜8獲得之電容(以下，稱為閘極絕緣膜電容)C2為形成於阱W內、且包圍通道層CH之耗盡層D之電容(以下，稱為耗盡層電容)C1之3倍(亦即C2=3×C1)，則通道層CH之通道電位V可藉由通道電位V=(記憶體閘極電極之記憶體電壓MV-基板電壓CN)×(閘極絕緣膜電容C2/(耗盡層電容C1+閘極絕緣膜電容C2)之算式求得。
因此，於該實施形態之情形時，因基板電壓CV為0[V]，而記憶體閘極電極NG之記憶體電壓MV為5[V]，故通道電位V會上升至約3.5~4[V]左右為止。藉此，於未寫入資料之抗熔絲記憶體2c中，即使對記憶體閘極電極NG施加5[V]之破壞記憶體電壓，因於阱W表面，由耗盡層D包圍之通道層CH之通道電位V成為高電位，故記憶體閘極電極NG及通道層CH間之電壓差變小，從而可防止記憶體閘極絕緣膜8之絕緣破壞。又，未寫入資料之抗熔絲記憶體2d亦可根據與上述抗熔絲記憶體2c相同之原理防止記憶體閘極絕緣膜8之絕緣破壞。
然而，於因此種原理而未對抗熔絲記憶體2c、2d寫入資料之情形時，因於資料寫入動作開始時點，形成於抗熔絲記憶體2c、2d之通道層CH之通道電位並不固定，故於實際之資料寫入動作中，有施加至記憶體閘極絕緣膜8之電壓因位元線BL1、BL2之電壓而產生變動之虞。
因此，如圖4所示，期望於最初首先對各位元線BL1、BL2與各開關字元線PWL1、PWL2施加例如3[V]之重置電壓後，將抗熔絲記憶體
2c、2d之開關電晶體S設為接通狀態而使記憶體電容器M之通道電位上升至2.5[V]左右為止，其後，將開關字元線PWL2設為斷開，將位元線BL1設為0[V]。藉此，於未寫入資料之抗熔絲記憶體2c、2d中，藉由來自開關字元線PWL2之電壓施加將記憶體電容器M之通道層CH與外部阻斷，通道電位固定於3[V]左右。此處，因對記憶體字元線NWL1施加5[V]之破壞記憶體電壓，故可自通道電位被固定之狀態，藉由電容耦合而進一步提高通道電位。
此處，對與圖2之對應部分標註相同符號而顯示之圖6係表示其他實施形態之抗熔絲記憶體22之剖面構成之概略圖。該抗熔絲記憶體22與上述圖2所示之抗熔絲記憶體2a、2b、2c、2d不同之處在於：記憶體閘極電極NG具有跨於開關閘極電極PG之形狀。
抗熔絲記憶體22與上述實施形態同樣地，於阱W表面形成有開關閘極絕緣膜7及記憶體閘極絕緣膜8，於該等開關閘極絕緣膜7上及記憶體閘極絕緣膜8上，形成有閘極電極MG1。閘極電極MG1具有將形成記憶體電容器M1之記憶體閘極電極NG1形成於記憶體閘極絕緣膜8上之構成，且具有將形成開關電晶體S1之開關閘極電極PG形成於開關閘極絕緣膜7上之構成。
又，於該實施形態之情形時，閘極電極MG1係以自P型之開關閘極電極PG之一側面跨於上表面一部分之方式形成有N型之記憶體閘極電極NG，記憶體閘極電極PG與開關閘極電極NG1接合而形成PN接合二極體。藉此，閘極電極MG1亦係若施加至記憶體閘極電極NG1之記憶體電壓高於施加至開關閘極電極PG之開關電壓，則自記憶體閘極電極NG1對開關閘極電極PG之電壓施加成為反向偏壓之電壓，從而可阻斷自記憶體閘極電極NG1對開關閘極電極PG之電壓施加。
又，於該實施形態之情形時，抗熔絲記憶體22亦與上述實施形
態同樣地構成為開關閘極電極PG之功函數與記憶體閘極電極NG1之功函數不同，可減小自開關閘極電極PG施加至開關閘極絕緣膜7之開關電壓之電壓值。
以上之構成中，於圖6所示之抗熔絲記憶體22中，亦因使記憶體閘極絕緣膜8絕緣破壞之破壞記憶體電壓於記憶體閘極電極NG1及開關閘極電極PG間成為反向偏壓之電壓，故不必受限於高電壓之破壞記憶體電壓即可減薄開關閘極絕緣膜7之膜厚，由此，於資料讀取時，可實現開關閘極電極PG中之通道區域之接通/斷開動作之高速動作。
又，於該抗熔絲記憶體22中，亦因無需如先前般進行對記憶體閘極絕緣膜離子注入雜質而容易進行破壞等之特殊加工處理，即可與開關閘極絕緣膜7同樣地，以資料之讀取時不容易被破壞之膜質，形成記憶體閘極絕緣膜8，故即使對記憶體閘極電極NG1反復施加讀取選擇記憶體電壓，記憶體閘極絕緣膜8亦不容易被絕緣破壞，從而可提高資料之讀取時關於讀取資訊之可靠度。
進而，於該抗熔絲記憶體22中，亦可藉由將記憶體閘極電極NG1及開關閘極電極PG設為不同之功函數，而於資料寫入動作時將開關閘極電極PG之寫入選擇開關電壓降低數[V]後之電壓施加至開關閘極絕緣膜7，可減小對該開關閘極絕緣膜7之電壓值，從而可將開關閘極絕緣膜7之膜厚形成得較薄。
另，本發明並非限定於本實施形態者，而可於本發明之要旨之範圍內進行各種變形實施，例如，圖1或圖3、4所示之電壓值係一例，亦可應用其他各種電壓值。
又，於上述實施形態中，雖已對將設置於半導體記憶裝置1、21之複數個抗熔絲記憶體全部設為以記憶體閘極電極NG、NG1及開關
閘極電極PG形成PN接合二極體之本發明之抗熔絲記憶體2a、2b、2c、2d、22之情形予以闡述，但本發明並非限定於此，而亦可為將設置於半導體記憶裝置1之複數個抗熔絲記憶體中之至少一個以上之抗熔絲記憶體設為本發明之抗熔絲記憶體2a、2b、2c、2d、22之半導體記憶裝置。
又，於上述實施形態中，雖已對開關閘極絕緣膜7之膜厚形成為與記憶體閘極絕緣膜8之膜厚相同之情形進行闡述，但本發明並非限定於此；只要開關閘極絕緣膜之膜厚形成為記憶體閘極絕緣膜之膜厚以下，亦可將開關閘極絕緣膜及記憶體閘極絕緣膜之膜厚設為各種膜厚。惟，作為開關閘極絕緣膜及記憶體閘極絕緣膜之膜厚，較佳為任一者均為4[nm]以下，進而更佳為2.5[nm]以下。
進而，於上述實施形態中，雖已針對於P型之阱W設置N型之雜質擴散區域5、進而設置有作為第1導電型設為N型之記憶體閘極電極NG(NG1)、及作為第2導電型設為P型之開關閘極電極PG的抗熔絲記憶體2a、2b、2c、2d(22)予以闡述，但本發明並非限定於此，而亦可應用對N型之阱設置P型之雜質擴散區域、進而設置有作為第1導電型設為P型之記憶體閘極電極、及作為第2導電型設為N型之開關閘極電極的抗熔絲記憶體。
另，於該情形時，於以N型形成阱W之情形時，乃以配置於連接有位元線BL1之雜質擴散區域5側之N型開關閘極電極PG之功函數小於P型記憶體閘極電極NG之功函數之方式予以選定。藉此，於此種抗熔絲記憶體中，亦係自開關閘極電極施加至開關閘極絕緣膜之實效開關電壓(實效電壓)其功函數差分產生變化，從而可降低對開關閘極絕緣膜之實效電壓。
Claims (7)
- 一種抗熔絲記憶體，其特徵為包含：阱，其表面形成有連接有位元線之雜質擴散區域；記憶體閘極絕緣膜，其形成於上述阱上；第1導電型之記憶體閘極電極，其形成於上述記憶體閘極絕緣膜上，施加使上述記憶體閘極絕緣膜絕緣破壞之破壞記憶體電壓；開關閘極絕緣膜，其形成於上述雜質擴散區域與上述記憶體閘極絕緣膜之間之上述阱上，且與該記憶體閘極絕緣膜一體形成；及開關閘極電極，其係以與上述記憶體閘極電極為相反導電型之第2導電型形成，且形成於上述開關閘極絕緣膜上，並與上述記憶體閘極電極接合；且上述開關閘極絕緣膜之膜厚係形成為上述記憶體閘極絕緣膜之膜厚以下；施加至上述記憶體閘極電極之上述破壞記憶體電壓係於上述記憶體閘極電極及上述開關閘極電極間成為反向偏壓之電壓。
- 如請求項1之抗熔絲記憶體，其中將與上述開關閘極電極對向之上述阱之通道區域切換為導通狀態，將來自上述位元線之破壞位元電壓施加至與上述記憶體閘極電極對向之上述阱之通道區域，藉由該通道區域之破壞位元電壓、與上述記憶體閘極電極之破壞記憶體電壓之電壓差，而使上述記憶體閘極絕緣膜絕緣破壞。
- 如請求項1之抗熔絲記憶體，其中藉由使上述記憶體閘極電極之功函數與上述開關閘極電極之功函數不同，而降低功函數差分、自上述開關閘極電極施加至上述開關閘極絕緣膜之實效電壓。
- 一種半導體記憶裝置，其特徵在於：於複數條位元線相對於複數條開關字元線與複數條記憶體字元線交叉之各交叉部位，分別配置有抗熔絲記憶體；且上述抗熔絲記憶體係如請求項1至3中任一項之抗熔絲記憶體。
- 如請求項4之半導體記憶裝置，其中由共用一條上述開關字元線之複數個上述抗熔絲記憶體、與共用其他上述開關字元線之其他複數個上述抗熔絲記憶體，共用上述記憶體字元線。
- 一種抗熔絲記憶體，其特徵為包含：阱，其表面形成有連接有位元線之雜質擴散區域；記憶體閘極絕緣膜，其形成於上述阱上；第1導電型之記憶體閘極電極，其形成於上述記憶體閘極絕緣膜上，施加使上述記憶體閘極絕緣膜絕緣破壞之破壞記憶體電壓；開關閘極絕緣膜，其形成於上述雜質擴散區域與上述記憶體閘極絕緣膜之間之上述阱上，且與該記憶體閘極絕緣膜一體形成；及開關閘極電極，其係以與上述記憶體閘極電極為相反導電型之第2導電型形成，且形成於上述開關閘極絕緣膜上，並與上述記憶體閘極電極接合；且施加至上述記憶體閘極電極之上述破壞記憶體電壓係於上述記憶體閘極電極及上述開關閘極電極間成為反向偏壓之電壓；藉由使上述記憶體閘極電極之功函數與上述開關閘極電極之功函數不同，而降低功函數差分、自上述開關閘極電極施加至上述開關閘極絕緣膜之實效電壓。
- 一種半導體記憶裝置，其特徵在於：於複數條位元線相對於複數條開關字元線與複數條記憶體字元線交叉之各交叉部位，分別配置有抗熔絲記憶體；且上述抗熔絲記憶體包含：阱，其表面形成有連接有位元線之雜質擴散區域；記憶體閘極絕緣膜，其形成於上述阱上；第1導電型之記憶體閘極電極，其形成於上述記憶體閘極絕緣膜上，施加使上述記憶體閘極絕緣膜絕緣破壞之破壞記憶體電壓；開關閘極絕緣膜，其形成於上述雜質擴散區域與上述記憶體閘極絕緣膜之間之上述阱上，且與該記憶體閘極絕緣膜一體形成；及開關閘極電極，其係以與上述記憶體閘極電極為相反導電型之第2導電型形成，且形成於上述開關閘極絕緣膜上，並與上述記憶體閘極電極接合；且施加至上述記憶體閘極電極之上述破壞記憶體電壓係於上述記憶體閘極電極及上述開關閘極電極間成為反向偏壓之電壓；且由共用一條上述開關字元線之複數個上述抗熔絲記憶體、與共用其他上述開關字元線之其他複數個上述抗熔絲記憶體，共用上述記憶體字元線。
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