TWI674577B - 抗熔絲記憶體及半導體記憶裝置 - Google Patents

抗熔絲記憶體及半導體記憶裝置 Download PDF

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TWI674577B
TWI674577B TW104133907A TW104133907A TWI674577B TW I674577 B TWI674577 B TW I674577B TW 104133907 A TW104133907 A TW 104133907A TW 104133907 A TW104133907 A TW 104133907A TW I674577 B TWI674577 B TW I674577B
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葛西秀男
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櫻井良多郎
品川裕
奧山幸祐
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    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive

Abstract

本發明提出一種抗熔絲記憶體及半導體記憶裝置，其係於抗熔絲記憶體(2b)中，不使用如先前之控制電路，而設置有如藉由記憶體閘極電極(G)及字元線(WL1)之電壓值，使自記憶體閘極電極(G)對字元線(WL1)之電壓施加成為反向偏壓之電壓之半導體接合構造之整流元件(3)，藉由該整流元件(3)阻斷自記憶體閘極電極(G)對字元線(WL1)之電壓施加，故無需如先前般選擇性地進行對記憶體電容器之電壓施加之開關電晶體、或用於使開關電晶體進行接通/斷開動作之開關控制電路，由此可謀求小型化。

Description

抗熔絲記憶體及半導體記憶裝置
本發明係關於一種抗熔絲記憶體及半導體記憶裝置。
先前，作為藉由破壞絕緣膜可僅限一次地進行資料之寫入之抗熔絲記憶體，已知具有如美國專利第6,667,902號說明書(專利文獻1)所示之構成之抗熔絲記憶體。該專利文獻1所示之抗熔絲記憶體包含將開關電晶體與記憶體電容器排列形成於阱之二個電晶體構成。
實際上，於以電晶體構成形成之開關電晶體中，於阱上介隔開關閘極絕緣膜而形成有開關閘極電極，於開關閘極電極連接有字元線，且於形成於阱表面之一者之擴散區域連接有位元線。又，於與開關電晶體成對之記憶體電容器中，於阱上介隔記憶體閘極絕緣膜而形成有記憶體閘極電極，與連接於開關閘極電極之字元線不同之寫入字元線連接於該記憶體閘極電極。
於資料寫入動作時，記憶體電容器係藉由自寫入字元線施加至記憶體閘極電極之破壞字元電壓與施加至開關電晶體之位元線之絕緣破壞位元電壓之電壓差而使記憶體閘極絕緣膜絕緣破壞，與阱絕緣之記憶體閘極電極因記憶體閘極絕緣膜之絕緣破壞而可與阱之表面、即供形成記憶體通道之區域電性連接。
再者，於資料讀取動作時，若對連接於欲讀取之位元線之寫入字元線施加電壓，則記憶體閘極絕緣膜被破壞之情形時，施加至寫入字元線之電壓經由記憶體通道而被施加至開關電晶體之另一者之擴散 區域。又，開關電晶體藉由自連接於開關閘極電極之字元線及連接於擴散區域之位元線分別施加之電壓而成為接通狀態，可基於施加至位元線之電壓之變化，判斷成對之記憶體電容器中之記憶體閘極電極與記憶體通道之電性連接狀態，從而可判別有無資料之寫入。
[先前技術文獻] [專利文獻]
[專利文獻1]美國專利第6,667,902號說明書
然而，於以上述構成形成之先前之抗熔絲記憶體中，因除了記憶體電容器之外設置有獨立之開關電晶體，故除了對該記憶體電容器施加破壞字元電壓之控制電路之外，需要用於使開關電晶體進行接通/斷開動作之開關控制電路，由此，存在難以謀求小型化之問題。
因此，本發明係考慮到以上之點而完成者，目的係提出一種可謀求較先前更小型化之抗熔絲記憶體及半導體記憶裝置。
為了解決上述問題，本發明之抗熔絲記憶體其特徵為包含：記憶體電容器，其介隔記憶體閘極絕緣膜而設置有記憶體閘極電極，且於形成於阱之一者之擴散區域連接有位元線；及整流元件，其設置於上述記憶體閘極電極與字元線之間，且自上述字元線對上述記憶體閘極電極施加電壓，另一方面，藉由對上述記憶體閘極電極及上述字元線施加之電壓值，而阻斷自上述記憶體閘極電極對上述字元線之電壓施加。
又，本發明之半導體記憶裝置係於複數條字元線與複數條位元線之各交叉部位配置有抗熔絲記憶體者，該抗熔絲記憶體係上述抗熔絲記憶體。
根據本發明，因不使用如先前之控制電路，而是藉由施加於記憶體電容器之記憶體閘極電極及字元線之電壓值，藉由整流元件阻斷自記憶體閘極電極對字元線之電壓施加，故無需如先前之選擇性地進行對記憶體電容器之電壓施加之開關電晶體、或進而無需用於使開關電晶體進行接通/斷開動作之開關控制電路，由此可謀求小型化。
1‧‧‧半導體記憶裝置
2a‧‧‧抗熔絲記憶體
2b‧‧‧抗熔絲記憶體
2c‧‧‧抗熔絲記憶體
2d‧‧‧抗熔絲記憶體
2N‧‧‧寫入非選擇記憶體
2NR‧‧‧讀取非選擇記憶體
2R‧‧‧讀取選擇記憶體
2W‧‧‧寫入選擇記憶體
3‧‧‧整流元件
3a‧‧‧整流元件
3b‧‧‧整流元件
4‧‧‧記憶體電容器
4a‧‧‧記憶體電容器
4b‧‧‧記憶體電容器
5‧‧‧擴散區域
6‧‧‧記憶體閘極絕緣膜
6a‧‧‧記憶體閘極絕緣膜
6b‧‧‧記憶體閘極絕緣膜
7‧‧‧N型半導體區域
8‧‧‧P型半導體區域
9‧‧‧層間絕緣膜
11a‧‧‧整流元件
11b‧‧‧整流元件
13‧‧‧P型半導體區域
14‧‧‧本徵半導體區域
15‧‧‧N型半導體區域
16a‧‧‧整流元件
16b‧‧‧整流元件
17‧‧‧P型半導體區域
18‧‧‧絕緣區域
19‧‧‧N型半導體區域
21‧‧‧半導體記憶裝置
22a‧‧‧抗熔絲記憶體
22b‧‧‧抗熔絲記憶體
22c‧‧‧抗熔絲記憶體
22d‧‧‧抗熔絲記憶體
23‧‧‧整流元件
24a‧‧‧記憶體電容器
24b‧‧‧記憶體電容器
28‧‧‧P型半導體區域
29‧‧‧N型半導體區域
30‧‧‧整流元件
32‧‧‧P型半導體區域
33‧‧‧N型半導體區域
36‧‧‧半導體記憶裝置
37a‧‧‧抗熔絲記憶體
37b‧‧‧抗熔絲記憶體
37c‧‧‧抗熔絲記憶體
37d‧‧‧抗熔絲記憶體
38a1‧‧‧第1記憶體部
38a2‧‧‧第2記憶體部
38b1‧‧‧第1記憶體部
38b2‧‧‧第2記憶體部
38c1‧‧‧第1記憶體部
38c2‧‧‧第2記憶體部
38d1‧‧‧第1記憶體部
38d2‧‧‧第2記憶體部
41‧‧‧半導體記憶裝置
42a‧‧‧抗熔絲記憶體
42b‧‧‧抗熔絲記憶體
42c‧‧‧抗熔絲記憶體
42d‧‧‧抗熔絲記憶體
44a‧‧‧記憶體電容器
44b‧‧‧記憶體電容器
45‧‧‧抗熔絲記憶體
46‧‧‧整流元件
47‧‧‧記憶體電容器
47a‧‧‧記憶體電容器
47b‧‧‧記憶體電容器
47c‧‧‧記憶體電容器
48‧‧‧記憶體閘極絕緣膜
50‧‧‧抗熔絲記憶體
51‧‧‧整流元件
55‧‧‧半導體記憶裝置
56a‧‧‧抗熔絲記憶體
56b‧‧‧抗熔絲記憶體
56c‧‧‧抗熔絲記憶體
56d‧‧‧抗熔絲記憶體
61‧‧‧抗熔絲記憶體
63‧‧‧整流元件
64‧‧‧記憶體電容器
66‧‧‧P型半導體區域
67‧‧‧N型半導體區域
68‧‧‧擴散區域
69‧‧‧記憶體閘極絕緣膜
BL‧‧‧位元線
BL1‧‧‧位元線
BL1a‧‧‧寫入選擇位元線
BL1b‧‧‧寫入非選擇位元線
BL2‧‧‧位元線
BL2a‧‧‧寫入選擇位元線
BL2b‧‧‧寫入非選擇位元線
BL3a‧‧‧寫入選擇位元線
BL3b‧‧‧寫入非選擇位元線
BL11‧‧‧位元線
BL12‧‧‧位元線
BL13‧‧‧位元線
BL21‧‧‧位元線
BL21b‧‧‧寫入非選擇位元線
BL22‧‧‧位元線
BL22b‧‧‧寫入非選擇位元線
BL23‧‧‧位元線
BLa‧‧‧寫入選擇位元線
BLb‧‧‧寫入非選擇位元線
BLc‧‧‧讀取選擇位元線
BLd‧‧‧讀取非選擇位元線
C1‧‧‧接觸窗
C2‧‧‧接觸窗
G‧‧‧記憶體閘極電極
G1‧‧‧記憶體閘極電極
G2‧‧‧整流元件閘極電極
G10‧‧‧記憶體閘極電極
Ga‧‧‧記憶體閘極電極
Gb‧‧‧記憶體閘極電極
ILa‧‧‧元件分離層
ILb‧‧‧整流元件形成層
ILc‧‧‧元件分離層
M1‧‧‧擴散區域形成部
M2‧‧‧整流元件形成部
S1‧‧‧半導體基板
S2‧‧‧阱
S3‧‧‧元件分離層
VNW‧‧‧阱控制端子
WL‧‧‧字元線
WL1‧‧‧字元線
WL2‧‧‧字元線
WLa‧‧‧寫入選擇字元線
WLb‧‧‧寫入非選擇字元線
WLc‧‧‧讀取選擇字元線
WLd‧‧‧讀取非選擇字元線
圖1係表示具備本發明之抗熔絲記憶體之半導體記憶裝置之電路構成、與資料之寫入動作時之各部位之電壓的概略圖。
圖2係表示本發明之抗熔絲記憶體之剖面構成之概略圖。
圖3係表示圖1所示之半導體記憶裝置中資料讀取動作時之各部位之電壓的概略圖。
圖4A表示圖2所示之抗熔絲記憶體之其他實施形態之剖面構成，圖4B係與圖4A同樣表示其他實施形態之抗熔絲記憶體之剖面構成之概略圖。
圖5係表示具備本發明之第2實施形態之抗熔絲記憶體之半導體記憶裝置之電路構成、及資料之寫入動作時之各部位之電壓的概略圖。
圖6A係表示具備2個記憶體電容器之抗熔絲記憶體之剖面構成，圖6B係表示圖6A所示之抗熔絲記憶體之其他實施形態之剖面構成之概略圖。
圖7係表示具備本發明之第3實施形態之抗熔絲記憶體之半導體記憶裝置之電路構成、及資料之寫入動作時之各部位之電壓的概略圖。
圖8係表示具備本發明之第4實施形態之抗熔絲記憶體之半導體記憶裝置之電路構成、及資料之寫入動作時之各部位之電壓的概略 圖。
圖9A表示具備N型MOS電晶體構成之整流元件之其他實施形態之抗熔絲記憶體之電路構成，圖9B係表示具備P型MOS電晶體構成之整流元件之其他實施形態之抗熔絲記憶體之電路構成的概略圖。
圖10係表示相對於N型MOS電晶體構成之一個整流元件連接有複數個記憶體電容器之抗熔絲記憶體之電路構成的概略圖。
圖11係表示具有由FinFET構成之記憶體電容器之抗熔絲記憶體之構成的概略圖。
以下，基於圖式對本發明之實施形態進行詳述。
以下，對用於實施本發明之形態進行說明。另，說明係設為以下所示之順序。
<1.第1實施形態>
1-1.第1實施形態之半導體記憶裝置之構成
1-2.資料之寫入動作
1-3.資料之讀取動作
1-4.作用及效果
1-5.其他實施形態之整流元件
<2.第2實施形態>
2-1.第2實施形態之半導體記憶裝置之構成
2-2.資料之寫入動作
2-2-1.對複數個記憶體電容器同時寫入相同資料之情形
2-2-2.對複數個記憶體電容器依序寫入相同資料之情形
2-3.資料之讀取動作
2-4.作用及效果
2-5.其他實施形態之整流元件
<3.第3實施形態>
3-1.第3實施形態之半導體記憶裝置之構成
3-2.資料之寫入動作
3-3.作用及效果
<4.第4實施形態>
4-1.第4實施形態之半導體記憶裝置之構成
4-2.資料之寫入動作
4-3.作用及效果
<5.第5實施形態>
5-1.具有包含N型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體之整流元件之抗熔絲記憶體
5-2.資料之寫入動作
5-3.作用及效果
<6.第6實施形態>
6-1.具有包含P型MOS電晶體之整流元件之抗熔絲記憶體
6-2.作用及效果
<7.其他實施形態>
7-1.包含由N型MOS電晶體形成之整流元件及複數個記憶體電容器之抗熔絲記憶體
7-2.由FinFET(Fin Field Effect Transistor：鰭式場效電晶體)構成之記憶體電容器
7-3.其他
(1)第1實施形態
(1-1)第1實施形態之半導體記憶裝置之構成
於圖1中，1表示半導體記憶裝置，具有將本發明之抗熔絲記憶體2a、2b、2c、2d以矩陣狀配置之構成，由沿列方向排列之抗熔絲記 憶體2a、2b(2c、2d)共用字元線WL1(WL2)，且由沿行方向排列之抗熔絲記憶體2a、2c(2b、2d)共用位元線BL1(BL2)。各抗熔絲記憶體2a、2b、2c、2d全體具有相同之構成，例如第1列第1行之抗熔絲記憶體2a包含：整流元件3，其具有PN接合二極體之半導體接合構造；及記憶體電容器4，其具備藉由記憶體閘極電極G及位元線BL1之電壓差而被絕緣破壞之記憶體閘極絕緣膜6。
於該實施形態之情形時，整流元件3具有將P型半導體區域與N型半導體區域接合之構成，P型半導體區域連接於字元線WL1，且N型半導體區域連接於記憶體電容器4之記憶體閘極電極G。藉此，抗熔絲記憶體2a係自字元線WL1經由整流元件3對記憶體電容器4之記憶體閘極電極G施加電壓，另一方面，自該記憶體閘極電極G對字元線WL1之電壓施加於整流元件3成為反向偏壓之電壓，可藉由整流元件3阻斷自記憶體閘極電極G對字元線WL之電壓施加。
此種抗熔絲記憶體2a、2b、2c、2d係於資料寫入動作時，將施加至字元線WL1、WL2之電壓經由整流元件3而施加至記憶體電容器4之記憶體閘極電極G，藉由記憶體電容器4中於記憶體閘極電極G與位元線BL1、BL2之間產生較大之電壓差，記憶體電容器4之記憶體閘極絕緣膜6被絕緣破壞，從而可對該記憶體電容器4寫入資料。
此處，對設置於半導體記憶裝置1之本發明之抗熔絲記憶體2a、2b、2c、2d進行詳細說明。另，於此處，以下著眼於圖1中例如排列於第1列之2個抗熔絲記憶體2a、2b進行說明。如圖2所示，半導體記憶裝置1係於半導體基板S1上形成有包含例如Si之P型或N型之阱S2，且於該阱S2之表面形成有由絕緣構件構成之整流元件形成層ILb。且，於阱S2之表面，以夾著整流元件形成層ILb之方式，自該整流元件形成層ILb設置特定間隔而形成有由絕緣構件構成之元件分離層ILa、ILc。
於該情形時，半導體記憶裝置1係可以2個抗熔絲記憶體2a、2b共用一個整流元件形成層ILb，於整流元件形成層ILb及一個元件分離層ILa間形成一個抗熔絲記憶體2a之記憶體電容器4，於整流元件形成層ILb及其他元件分離層ILc間形成其他抗熔絲記憶體2b之記憶體電容器4。
實際上，於整流元件形成層ILb及一個元件分離層ILa間，以鄰接於該元件分離層ILa之方式，於阱S2之表面形成有一個擴散區域5，於該擴散區域5及整流元件形成層ILb間之阱S2上，形成有介隔記憶體閘極絕緣膜6而配置有記憶體閘極電極G之記憶體電容器4。
又，亦於整流元件形成層ILb及其他元件分離層ILc間，以鄰接於該元件分離層ILc之方式，於阱S2之表面形成有其他擴散區域5，於該擴散區域5及整流元件形成層ILb間之阱S2上，形成有介隔記憶體閘極絕緣膜6而配置有記憶體閘極電極G之記憶體電容器4。
於各擴散區域5，分別直立設置有接觸窗C1，於該接觸窗C1之前端，連接有所對應之位元線BL1、BL2。藉此，例如於抗熔絲記憶體2a之記憶體電容器4，可自位元線BL1經由接觸窗C1對擴散區域5施加特定電壓。除上述構成以外，亦可於整流元件形成層ILb，於表面形成整流元件3。於該實施形態之情形時，於整流元件形成層ILb之表面，設置有P型半導體區域8、及以該P型半導體區域8為中心夾著該P型半導體區域8而形成之N型半導體區域7，可形成具有藉由該等N型半導體區域7及P型半導體區域8成為PN接合二極體之半導體接合構造之整流元件3。
於該情形時，於各抗熔絲記憶體2a、2b中，由N型半導體形成記憶體電容器4之記憶體閘極電極G，該記憶體閘極電極G之端部與形成於整流元件形成層ILb上之整流元件3之N型半導體區域7之端部係一體形成。且，抗熔絲記憶體2a、2b係該等整流元件3之N型半導體區 域7及P型半導體區域8、與記憶體電容器4之各記憶體閘極電極G形成於同一配線層(同層)，整流元件3之N型半導體區域7及P型半導體區域8與記憶體電容器4之記憶體閘極電極G形成為相同之膜厚。藉此，於抗熔絲記憶體2a、2b中，整流元件3之N型半導體區域7、P型半導體區域8、及記憶體電容器4之記憶體閘極電極G之各接合表面無階差，從而整體上可謀求薄型化。又，於抗熔絲記憶體2a、2b中，因可利用相同之成膜步驟形成整流元件3之N型半導體區域7、P型半導體區域8及記憶體電容器4之記憶體閘極電極G，故與分別單獨形成N型半導體區域7、P型半導體區域8、及記憶體電容器4之記憶體閘極電極G之情形相比，可謀求製造製程之簡略化。
又，於整流元件3中，於P型半導體區域8直立設置有接觸窗C2，於配置於位元線BL1、BL2上方之字元線WL1，經由接觸窗C2而連接有P型半導體區域8。如此，例如，於抗熔絲記憶體2a中，若對記憶體閘極電極G將相對為正的電壓施加至字元線WL1，則來自該字元線WL1之電壓可經由接觸窗C2、整流元件3之P型半導體區域8、及N型半導體區域7而施加至各記憶體電容器4之記憶體閘極電極G。另一方面，於抗熔絲記憶體2a中，若將相對於字元線WL1相對為正的電壓施加至記憶體電容器4之記憶體閘極電極G，則來自該記憶體閘極電極G之電壓於整流元件3中成為反向偏壓之電壓，可於N型半導體區域7及P型半導體區域8間被阻斷。另，形成於阱S2上之接觸窗C1、C2或整流元件3、記憶體閘極電極G、位元線BL1、BL2、字元線WL1係由層間絕緣層9覆蓋。
順帶一提，由於具有此種構成之半導體記憶裝置1可藉由使用光微影技術、氧化或CVD(Chemical Vapor Deposition：化學汽相沈積)等之成膜技術、蝕刻技術及離子注入法之一般之半導體製造製程形成，故此處省略其說明。
(1-2)資料之寫入動作
其次，於具有上述構成之半導體記憶裝置1中，對例如僅對第2列第1行之抗熔絲記憶體2c寫入資料時之資料寫入動作進行說明。另，此處，將寫入資料之抗熔絲記憶體2c亦稱為寫入選擇記憶體2W、將未寫入資料之抗熔絲記憶體2a、2b、2d亦稱為寫入非選擇記憶體2N。於該情形時，如圖1所示，於半導體記憶裝置1中，可對連接有寫入選擇記憶體2W之位元線BL1(以下，亦稱為寫入選擇位元線BLa)，施加0[V]之破壞位元電壓，對僅連接有寫入非選擇記憶體2N(抗熔絲記憶體2b、2d)之位元線BL(以下，亦稱為寫入非選擇位元線BLb)，施加3[V]之非破壞位元電壓。
又，此時，於半導體記憶裝置1中，可對連接有寫入選擇記憶體2W(抗熔絲記憶體2c)之字元線WL2(以下，亦稱為寫入選擇字元線WLa)，施加5[V]之破壞字元電壓，對僅連接有寫入非選擇記憶體2N(抗熔絲記憶體2a、2b)之字元線WL1(以下，亦稱為寫入非選擇字元線WLb)，施加0[V]之非破壞字元電壓。於寫入選擇記憶體2W中，可自寫入選擇字元線WLa對整流元件3之P型半導體區域8，施加5[V]之破壞字元電壓，且自寫入選擇位元線BLa對記憶體電容器4之一端之擴散區域5施加0[V]之破壞位元電壓。
藉此，於寫入選擇記憶體2W中，因自整流元件3對記憶體電容器4之記憶體閘極電極G施加破壞字元電壓，且自位元線BL1對擴散區域5施加0[V]，故記憶體電容器4之通道(未圖示)成為接通狀態，通道電位與位元線BL1之電位成為相同電位。如此，於寫入選擇記憶體2W中，例如於將內置電勢設為0.7[V]之情形時，因通道與記憶體閘極電極G之電位差成為4.3[V]，故記憶體閘極電極G下部之記憶體閘極絕緣膜6被絕緣破壞，記憶體閘極電極G與擴散區域5經由通道以低電阻成為導通狀態，從而可成為寫入資料之狀態。
另一方面，於雖連接於被施加5[V]之破壞字元電壓之寫入選擇字元線WLa、但未被寫入資料之其他行之抗熔絲記憶體2d中，對位於記憶體電容器4之一端之擴散區域5，經由寫入非選擇位元線BLb而施加3[V]之非破壞位元電壓，記憶體電容器4中記憶體閘極電極G與擴散區域5之電壓差縮小至1.3[V](將內置電勢0.7[V]考慮在內)。因此，於該抗熔絲記憶體2d中，即使於記憶體電容器4中記憶體閘極電極G下部之記憶體閘極絕緣膜6未被絕緣破壞時，該記憶體閘極絕緣膜6不會被絕緣破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。
又，於連接於被施加3[V]之非破壞位元電壓之寫入非選擇位元線BLb、且未被寫入資料之其他抗熔絲記憶體2b中，於記憶體閘極絕緣膜6未被絕緣破壞時，自寫入非選擇字元線WLb經由整流元件3對記憶體閘極電極G施加0[V]之非破壞字元電壓，於記憶體電容器4中，記憶體閘極電極G與連接有寫入非選擇位元線BLb之擴散區域5之電壓差縮小至3[V]。
因此，於該抗熔絲記憶體2b中，即使於記憶體電容器4中記憶體閘極電極G下部之記憶體閘極絕緣膜6未被絕緣破壞時，該記憶體閘極絕緣膜6不會被絕緣膜破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。
另，於自寫入非選擇位元線BLb施加3[V]之非破壞位元電壓之抗熔絲記憶體2b中，例如記憶體電容器4之記憶體閘極絕緣膜6已被絕緣破壞之情形時，亦因對寫入非選擇字元線WLb施加有0[V]之非破壞字元電壓，故記憶體電容器4中未形成通道，寫入非選擇位元線BLb之3[V]之非破壞位元電壓於記憶體電容器4被阻斷，因此，該非破壞位元電壓不會經由已被絕緣破壞之記憶體閘極絕緣膜6而施加至記憶體閘極電極G。
然而，於記憶體閘極絕緣膜6之被絕緣破壞之部位為例如與連接 有寫入非選擇位元線BLb之擴散區域5極為靠近之部位時，亦有無法以記憶體電容器4之通道阻斷位元線BL2之電位而導致施加至該擴散區域5之3[V]之非破壞位元電壓被施加至記憶體閘極電極G之虞。
即使於此種情形時，於本發明之抗熔絲記憶體2b中，藉由將藉由N型半導體區域7及P型半導體區域8而具有PN接合二極體之半導體接合構造之整流元件3設置於記憶體電容器4之記憶體閘極電極G與字元線WL1之間，即使自記憶體閘極電極G對整流元件3施加3[V]之非破壞位元電壓，於該整流元件3中成為自N型半導體區域7對P型半導體區域8之反向偏壓之電壓，而可藉由該整流元件3確實地阻斷自記憶體閘極電極G對字元線WL1之電壓施加。
假設於不具備由此種整流元件3產生之阻斷功能之情形時，位元線BL2之3[V]之非破壞位元電壓會經由抗熔絲記憶體2b而傳送至字元線WL1。於該情形時，經由抗熔絲記憶體2b而施加至字元線WL1之3[V]之電壓會經由字元線WL1而傳送至共用該字元線WL1之其他抗熔絲記憶體2a之記憶體閘極電極G。因此，於抗熔絲記憶體2a之記憶體閘極絕緣膜6已被破壞之情形時，位元線BL1與字元線WL1短路而會成為相同電位，其結果，一條位元線BL1與另一條位元線BL2無法保持所需之電位，而產生無法對抗熔絲記憶體進行正常之資料寫入動作之問題。
順帶一提，於連接於被施加0[V]之非破壞字元電壓之寫入非選擇字元線WLb與同樣被施加0[V]之非破壞位元電壓之寫入非選擇位元線BLb之、未寫入資料之抗熔絲記憶體2a中，因記憶體電容器4中記憶體閘極電極G與擴散區域5之電壓差成為0[V]，故即使於記憶體閘極絕緣膜6未被絕緣破壞時，該記憶體閘極絕緣膜6不會被絕緣破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。如此，於半導體記憶裝置1中，可僅對以矩陣狀配置之抗熔絲記憶體2a、2b、2c、2d中 之所需之抗熔絲記憶體2c寫入資料。
(1-3)資料之讀取動作
其次，例如，如對與圖1之對應部分標註相同符號而顯示之圖3般，對讀取半導體記憶裝置1中之第2列第1行之抗熔絲記憶體2c之資料之情形進行說明。另，此處，對第1列第1行之抗熔絲記憶體2a、第1列第2行之抗熔絲記憶體2b、及第2列第1行之抗熔絲記憶體2c分別成為記憶體閘極絕緣膜6絕緣破斷而寫入資料之狀態，第2列第2行之抗熔絲記憶體2d成為記憶體閘極絕緣膜6未絕緣破壞而未被寫入資料之狀態的之情形進行說明。
另，此處，將讀取資料之抗熔絲記憶體2c亦稱為讀取選擇記憶體2R，將未讀取資料之抗熔絲記憶體2a、2d、2d亦稱為讀取非選擇記憶體2NR；於該情形時，連接有讀取選擇記憶體2R之位元線BL1(以下，亦稱為讀取選擇位元線BLc)與僅連接有讀取非選擇記憶體2NR(抗熔絲記憶體2b、2d)之位元線BL2(以下，亦稱為讀取非選擇位元線BLd)係首先被充電至1.2[V]之電壓。此時，可對連接有讀取選擇記憶體2R之字元線WL2(以下，亦稱為讀取選擇字元線WLc)，施加1.2[V]之讀取選擇字元電壓，且對僅連接有讀取非選擇記憶體2NR(抗熔絲記憶體2a、2b)之字元線WL1(以下，亦稱為讀取非選擇字元線WLd)，施加0[V]之讀取非選擇字元電壓。
其後，可對讀取選擇位元線BLc施加0[V]之讀取選擇位元電壓。藉此，於讀取選擇記憶體2R中，可自讀取選擇字元線WLc對整流元件3之P型半導體區域8施加1.2[V]之讀取選擇字元電壓，且自讀取選擇位元線BLc對記憶體電容器4之一端之擴散區域5，施加0[V]之讀取選擇位元電壓。
此時，於讀取選擇記憶體2R中，因記憶體電容器4之記憶體閘極絕緣膜6被絕緣破壞而處於已寫入資料之狀態，故可藉由讀取選擇字 元線WLc之1.2[V]之讀取選擇電壓，由整流元件3自P型半導體區域8對N型半導體區域7施加正向偏壓之電壓。藉此，於讀取選擇記憶體2R中，可將讀取選擇字元線WLc之讀取選擇字元電壓自整流元件3經由記憶體電容器4而施加至讀取選擇位元線BLc。
其結果，可對讀取選擇位元線BLc施加將1.2[V]之讀取選擇字元電壓於讀取選擇記憶體2R(抗熔絲記憶體2c)降低內置電勢量後之電壓。藉此，於讀取選擇位元線BLc中，藉由經由讀取選擇記憶體2R與讀取選擇字元線WLc電性連接，0[V]之讀取選擇位元電壓成為0.5[V]，電壓值可產生變化。
順帶一提，於讀取選擇記憶體2R中，於記憶體電容器4之記憶體閘極絕緣膜6未被絕緣破壞而未被寫入資料時，藉由記憶體電容器4阻斷讀取選擇字元線WLc與讀取選擇位元線BLc之電性連接。藉此，於讀取選擇位元線BLc中，0[V]之讀取選擇位元電壓不產生變化而可依舊維持0[V]之狀態。
如此，於半導體記憶裝置1中，藉由檢測施加至讀取選擇位元線BLc之讀取選擇位元電壓是否產生變化，可判斷是否已對讀取選擇記憶體2R(抗熔絲記憶體2c)寫入資料。
另，於連接於讀取選擇位元線BLc、且未讀取資料之抗熔絲記憶體2a中，因對讀取非選擇字元線WLd施加有0[V]之讀取非選擇字元電壓，故即使記憶體電容器4之記憶體閘極絕緣膜6已被絕緣破壞，亦不會對讀取選擇位元線BLc之電壓變化產生幫助。
順帶一提，例如，於讀取選擇位元線BLc之電壓值因讀取資料之抗熔絲記憶體2c而成為0.5[V]時，即使於共用該讀取選擇位元線BLc之、未讀取資料之其他抗熔絲記憶體2a，記憶體電容器4之記憶體閘極絕緣膜6被絕緣破壞，於該抗熔絲記憶體2a中，因對整流元件3施加反向偏壓之電壓，故0.5[V]之讀取選擇位元電壓於整流元件3阻斷， 而可防止其被施加至讀取非選擇字元線WLd。
又，於連接於被施加有0[V]之讀取非選擇字元電壓之讀取非選擇字元線WLd及被施加有1.2[V]之讀取非選擇位元電壓之讀取非選擇位元線BLd之抗熔絲記憶體2b中，亦即使記憶體閘極絕緣膜6被絕緣破壞，但因於整流元件3成為反向偏壓之電壓，故可藉由整流元件3阻斷自讀取非選擇字元線WLd對讀取非選擇位元線BLd之電壓施加。
另，於連接於被施加有1.2[V]之讀取選擇字元電壓之讀取選擇字元線WLc及被施加有1.2[V]之讀取非選擇位元電壓之讀取非選擇位元線BLd之抗熔絲記憶體2d中，即使記憶體閘極絕緣膜6被絕緣破壞，因讀取選擇字元線WLc及讀取非選擇位元線BLd之電壓值相同，故1.2[V]之讀取選擇字元電壓亦不會產生變動，而不會對其他抗熔絲記憶體2c之讀取動作造成影響。如此，於半導體記憶裝置1中，可僅讀取以矩陣狀配置之抗熔絲記憶體2a、2b、2d、2d中之所需之抗熔絲記憶體2c之資料。
(1-4)作用及效果
於以上之構成中，例如抗熔絲記憶體2c中，設置有：記憶體電容器4，其係於阱S2上介隔記憶體閘極絕緣膜6而設置記憶體閘極電極G，於形成於阱S2表面之一者之擴散區域5連接有位元線BL1；及整流元件3，其設置於記憶體閘極電極G與字元線WL2之間，自字元線WL2對記憶體閘極電極G施加電壓，另一方面，自記憶體閘極電極G對字元線WL2之電壓施加成為反向偏壓之電壓，從而阻斷自記憶體閘極電極G對字元線WL2之電壓施加。
又，於抗熔絲記憶體2c中，於對記憶體電容器4寫入資料時，施加至寫入選擇字元線WLa之寫入破壞字元電壓經由整流元件3而被施加至記憶體電容器4之記憶體閘極電極G，藉由該記憶體閘極電極G與寫入選擇位元線BLa之電壓差，使記憶體電容器4之記憶體閘極絕緣 膜6絕緣破壞。
另一方面，於未寫入資料之資料非寫入動作之抗熔絲記憶體2b中，於對連接於記憶體電容器4之位元線BL2施加有高電壓之非破壞位元電壓時，即使例如記憶體電容器4之記憶體閘極絕緣膜6被絕緣破壞，因對寫入非選擇字元線WLb施加有0[V]之非破壞字元電壓，故記憶體電容器4中並未形成通道，可由記憶體電容器4阻斷自寫入非選擇位元線BLb對字元線WL1之電壓施加。
此時，於本發明之抗熔絲記憶體2b中，例如於與連接有寫入非選擇位元線BLb之擴散區域5極為靠近之部位，產生記憶體閘極絕緣膜6之絕緣破壞，即使無法以記憶體電容器4之通道阻斷寫入非選擇位元線BLb之電位而導致自寫入非選擇位元線BLb對記憶體電容器4之記憶體閘極電極G施加非破壞位元電壓，因該非破壞位元電壓於整流元件3成為反向偏壓之電壓，故可藉由該整流元件3確實地阻斷自記憶體閘極電極G對字元線WL1之電壓施加。
因此，於抗熔絲記憶體2b中，不使用如先前之控制電路，而設置如藉由對記憶體閘極電極G及字元線WL1施加之電壓值，使自記憶體閘極電極G對字元線WL1之電壓施加成為反向偏壓之電壓之半導體接合構造之整流元件3，藉由該整流元件3阻斷自記憶體閘極電極G對字元線WL1之電壓施加，故無需如先前之選擇性地進行對記憶體電容器之電壓施加之開關電晶體、或用於使開關電晶體進行接通/斷開動作之開關控制電路，由此可謀求小型化。
另，抗熔絲記憶體2a、2b、2c、2d係如圖2所示，因整流元件3之P型半導體區域8及N型半導體區域7與記憶體電容器4之記憶體閘極電極G形成於同層，故亦可利用形成以單層構造形成之記憶體電容器4之記憶體閘極電極G之一般之半導體製造製程，以形成記憶體閘極電極G之製造步驟，形成整流元件3之P型半導體區域8及N型半導體區域 7。
(1-5)其他實施形態之整流元件
另，本發明並非限定於本實施形態，而可於本發明之要旨之範圍內進行各種變化實施，作為整流元件，雖已對應用包含P型半導體區域8與N型半導體區域7接合之PN接合二極體之半導體接合構造的整流元件3之情形進行闡述，但本發明並非限定於此，而亦可如對與圖2之對應部分標註相同符號而顯示之圖4A(整流元件形成層ILb等予以省略)，應用包含對P型半導體區域13與N型半導體區域15之間設置有本徵半導體區域14之PIN(P-Intrinsic-N)接合二極體之半導體接合構造的整流元件11a、11b。
另，於該情形時，整流元件11a、11b形成於未圖示之整流元件形成層ILb(圖2)上，以直立設置有接觸窗C2之P型半導體區域13為中心夾著該P型半導體區域13而設置有本徵半導體區域14。又，整流元件11a、11b可採用對各本徵半導體區域14分別接合N型半導體區域15而成為PIN接合二極體之半導體接合構造。
整流元件11a、11b具有對於由N型半導體形成之記憶體電容器4(圖4A中未圖示)之記憶體閘極電極G之端部一體形成有N型半導體區域15之端部之構成。於該情形時，整流元件11a、11b之N型半導體區域15、真正半導體區域14及P型半導體區域13與記憶體電容器4之記憶體閘極電極G係形成於相同之配線層(同層)，且形成為相同之膜厚。藉此，整流元件11a、11b之N型半導體區域15、真正半導體區域14、P型半導體區域13及記憶體電容器4之記憶體閘極電極G之各接合表面無階差而整體上可謀求薄型化。
於具有此種整流元件11a、11b之各抗熔絲記憶體中，亦可將施加至字元線WL1之電壓經由接觸窗C2、整流元件11a、11b之P型半導體區域13、真正半導體區域14及N型半導體區域15而施加至各記憶體電 容器4之記憶體閘極電極G，另一方面，來自記憶體電容器4之記憶體閘極電極G之電壓於整流元件11a、11b中成為反向偏壓之電壓，並於N型半導體區域15及P型半導體區域13間被阻斷，而可獲得與上述實施形態相同之效果。
又，對與圖4A之對應部分標註相同符號而顯示之圖4B，係顯示形成PN接合二極體之、另一實施形態之整流元件16a、16b。於該情形時，於整流元件16a、16b中，於直立設置有接觸窗C2之P型半導體區域17之下部形成有絕緣區域18，且以與P型半導體區域17及絕緣區域18之端部接合之方式形成有N型半導體區域19。藉此，整流元件16a、16b可實現P型半導體區域17及N型半導體區域19接合而成之PN接合二極體之半導體接合構造。
又，該整流元件16a、16b亦與上述同樣地，具有對於由N型半導體形成之記憶體電容器之記憶體閘極電極G之端部一體形成有N型半導體區域19之端部之構成。於該情形時，整流元件16a、16b之N型半導體區域19與記憶體電容器4之記憶體閘極電極G亦形成於相同之配線層(同層)，且形成為相同之膜厚。此外，於P型半導體區域17及絕緣區域18形成之膜厚係形成為與N型半導體區域19之膜厚相同。
藉此，整流元件16a、16b之P型半導體區域17、N型半導體區域19及記憶體電容器4之記憶體閘極電極G之各接合表面並未形成階差，而且，於整流元件16a、16b之下部側，於絕緣區域18、N型半導體區域19及記憶體電容器4之記憶體閘極電極G之各接合表面亦未形成階差，從而可整體上謀求薄型化。
於具有此種整流元件16a、16b之各抗熔絲記憶體中，亦可將施加至字元線WL1之電壓經由接觸窗C2、整流元件16a、16b之P型半導體區域17及N型半導體區域19而施加至各記憶體電容器4之記憶體閘極電極G，另一方面，來自記憶體電容器4之記憶體閘極電極G之電壓於 整流元件16a、16b中成為反向偏壓之電壓而被阻斷於N型半導體區域19及P型半導體區域17間，而可獲得與上述實施形態相同之效果。
(2)第2實施形態
(2-1)第2實施形態之半導體記憶裝置之構成
於對與圖1之對應部分標註相同符號而顯示之圖5中，21表示第2實施形態之半導體記憶裝置，具有將於一個整流元件23連接有2個記憶體電容器24a、24b之抗熔絲記憶體22a、22b、22c、22d以矩陣狀配置之構成。另，於該實施形態之情形時，雖已對設置有2個記憶體電容器24a、24b之抗熔絲記憶體22a、22b、22c、22d進行說明，但本發明並非限定於此，而亦可設置3個記憶體電容器或4個記憶體電容器等其他複數個記憶體電容器。
實際上，該半導體記憶裝置21係可對各抗熔絲記憶體22a、22b、22c、22d分別記憶1位元之資料，且可於各抗熔絲記憶體22a、22b、22c、22d中以複數個記憶體電容器24a、24b記憶相同之資料。
於該情形時，半導體記憶裝置21係由沿列方向排列之抗熔絲記憶體22a、22b(22c、22d)共用字元線WL1(WL2)，且由沿行方向排列之抗熔絲記憶體22a、22c(22b、22d)共用位元線BL11、BL12(BL21、BL22)。
以矩陣狀配置之複數個抗熔絲記憶體22a、22b、22c、22d係全體以相同之構成形成，例如，第1列第1行之抗熔絲記憶體22a包含：整流元件23，其具有PN接合二極體之半導體接合構造；及記憶體電容器24a、24b，其具備藉由記憶體閘極電極Ga、Gb及字元線WL1之電壓差而被絕緣破壞之記憶體閘極絕緣膜6a、6b。
於該實施形態之情形時，整流元件23係與上述第1實施形態同樣地，具有P型半導體區域與N型半導體區域接合之構成，P型半導體區域連接於字元線WL1，且N型半導體區域連接於記憶體電容器24a、 24b之各記憶體閘極電極Ga、Gb。
藉此，抗熔絲記憶體22a係自字元線WL1經由整流元件23而對複數個記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb一律施加相同之電壓，另一方面，自該等記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb對字元線WL1之電壓施加於整流元件23成為反向偏壓之電壓，可藉由該整流元件23阻斷自各記憶體閘極電極Ga、Gb對字元線WL1之電壓施加。
此種抗熔絲記憶體22a係將施加至字元線WL1之電壓經由整流元件23而對記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb一律施加，藉由於各記憶體閘極電極Ga、Gb與位元線BL11、BL12之間產生較大之電壓差，而使記憶體電容器24a、24b之各記憶體閘極絕緣膜6a、6b絕緣破壞，從而可對該等記憶體電容器24a、24b寫入相同之資料。
此處，對與圖2之對應部分標註相同符號而顯示之圖6A係僅著眼於整流元件23之剖面構成之剖視圖，於該情形時，整流元件23具有例如連接於字元線WL1(圖5)之接觸窗C2直立設置於P型半導體區域28，且以包圍該P型半導體區域28之下部及兩端部之方式形成有N型半導體區域29之構成。又，於整流元件23中，由N型半導體構成之記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb分別一體形成於N型半導體區域29之端部。
如此，整流元件23實現將接合於P型半導體區域28之N型半導體區域29接合於記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb，而可使自記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb對字元線WL1之電壓施加成為反向偏壓之電壓之PN接合二極體之半導體接合構造。
另，整流元件23之N型半導體區域29、P型半導體區域28及記憶 體電容器24a、24b之各記憶體閘極電極Ga、Gb係形成於同一配線層(同層)，N型半導體區域29及P型半導體區域28之合計膜厚與記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb形成為相同之膜厚。藉此，整流元件23之N型半導體區域29與P型半導體區域28之接合表面、或N型半導體區域29與記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb之接合表面不存在階差，從而可整體上謀求薄型化。
如此，於具有該整流元件23之抗熔絲記憶體22a中，亦將施加至字元線WL1之電壓經由接觸窗C2、整流元件23之P型半導體區域28及N型半導體區域29而分別一律施加至記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb，另一方面，來自記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb之電壓於整流元件23中成為反向偏壓之電壓，並被阻斷於N型半導體區域29及P型半導體區域28間，而可獲得與上述實施形態相同之效果。
然而，於先前之抗熔絲記憶體中，亦有產生例如即使使記憶體電容器之程式閘極絕緣膜絕緣破壞而寫入資料，位於記憶體閘極絕緣膜中之絕緣破斷狀態之導通路徑視絕緣破壞條件藉由歷時變化而恢復，而再度恢復為高電阻狀態之現象(以下，亦稱為絕緣不良)之虞。因此，一般而言，於半導體記憶裝置中配置以複雜之構成形成之錯誤訂正電路，即使產生已絕緣破壞之記憶體閘極絕緣膜藉由歷時變化而再度恢復為高電阻狀態之現象，將自抗熔絲記憶體讀取之資料藉由錯誤訂正電路檢測出資料之錯誤並進而進行訂正，仍可自抗熔絲記憶體讀取正確之資料。
然而，於設置有此種先前之錯誤訂正電路之半導體記憶裝置中，必須設置組合有複數個邏輯電路之錯誤訂正電路，因此，會成為複雜之構成，此外，因亦必須執行藉由追加複數段邏輯運算而對自抗熔絲記憶體讀取之資料進行是否存在可靠度之判斷之錯誤訂正處理， 故存在讀取速度變慢之問題。
相對於此，本發明之抗熔絲記憶體22a、22b、22c、22d係於寫入資料時，使複數個記憶體電容器24a、24b之各記憶體閘極絕緣膜6a、6b絕緣破壞而將相同之資料寫入至複數個記憶體電容器24a、24b。藉此，抗熔絲記憶體22a、22b、22c、22d，係即使產生一個記憶體電容器24a中絕緣破壞之記憶體閘極絕緣膜6a藉由歷時變化而再度恢復為高電阻狀態之現象，仍可藉由參照記憶體閘極絕緣膜6b同樣被絕緣破壞之其他記憶體電容器24b之資料而讀取正確之資料。
因此，於本發明之抗熔絲記憶體22a、22b、22c、22d中，不需要如先前之具有複雜之電路構成之錯誤訂正電路，由此可將電路構成精簡化。又，於本發明之抗熔絲記憶體22a、22b、22c、22d中，於讀取資料時，因一併讀取記憶體電容器24a、24b之資料，只取得2個資料之邏輯和即可讀取是否寫入有資料之正確資料，故無須如先前般由錯誤訂正電路進行複雜之邏輯運算，從而可縮小電路之規模，且可防止資料讀取速度延遲。
(2-2)資料之寫入動作
(2-2-1)對複數個記憶體電容器同時寫入相同資料之情形
其次，對僅對具有上述構成之半導體記憶裝置21中之例如第2列第1行之抗熔絲記憶體22c之記憶體電容器24a、24b同時寫入資料之情形進行具體說明。於該情形時，如圖5所示，於半導體記憶裝置21中，可對連接有寫入資料之抗熔絲記憶體22c之一對位元線BL11、BL12(以下，亦稱為寫入選擇位元線BL1a、BL2a)，分別施加0[V]之破壞位元電壓，對僅連接有未寫入資料之抗熔絲記憶體22b、22d之一對位元線BL21、BL22(以下，亦稱為寫入非選擇位元線BL1b、BL2b)，分別施加3[V]之非破壞位元電壓。
又，此時，於半導體記憶裝置21中，可對連接有寫入選擇記憶 體2W(抗熔絲記憶體22c)之字元線WL2(寫入選擇字元線WLa)，施加5[V]之破壞字元電壓，對僅連接有寫入非選擇記憶體2N(抗熔絲記憶體22a、22b)之字元線WL1(寫入非選擇字元線WLb)，施加0[V]之非破壞字元電壓。藉此，於寫入選擇記憶體2W中，可自寫入選擇字元線WLa對整流元件23之P型半導體區域28，施加5[V]之破壞字元電壓。進而，於寫入選擇記憶體2W中，可自寫入選擇位元線BL1a、BL2b對所對應之各記憶體電容器24a、24b之一端之擴散區域，分別施加0[V]之破壞位元電壓。
藉此，例如將內置電勢設為0.7[V]之情形時，於寫入選擇記憶體2W(抗熔絲記憶體22c)之記憶體電容器24a、24b中，若自整流元件23對各記憶體閘極電極Ga、Gb分別施加破壞字元電壓，則可於各記憶體閘極電極Ga、Gb與擴散區域5之間，分別產生由破壞位元電壓及破壞字元電壓形成之4.3[V]之電壓差。如此，於寫入選擇記憶體2W中，記憶體電容器24a、24b中各個記憶體閘極電極Ga、Gb下部之記憶體閘極絕緣膜6a、6b任一者均被絕緣破壞，記憶體閘極電極Ga、Gb與擴散區域5係以低電阻成為導通狀態，可成為於記憶體電容器24a、24b寫入有相同資料之狀態。
另一方面，於連接於被施加5[V]之破壞字元電壓之寫入選擇字元線WLa、但未被寫入資料之其他抗熔絲記憶體22d中，因自寫入非選擇位元線BL1b、BL2b對位於所對應之各記憶體電容器24a、24b之一端之擴散區域5施加3[V]之非破壞位元電壓，故記憶體電容器24a、24b中之各個記憶體閘極電極Ga、Gb與擴散區域5之電壓差縮小至1.3[V]。因此，於該抗熔絲記憶體22d中，即使記憶體電容器24a、24b中之記憶體閘極電極Ga、Gb下部之記憶體閘極絕緣膜6a、6b未被絕緣破壞時，該記憶體閘極絕緣膜6a、6b不會被絕緣破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。
又，於共用被施加3[V]之非破壞位元電壓之寫入非選擇位元線BL1b、BL2b、但未被寫入資料之其他抗熔絲記憶體22b中，記憶體電容器24a、24b中各記憶體閘極電極Ga、Gb與擴散區域5之電壓差縮小至3[V]。因此，於該抗熔絲記憶體22b中，即使記憶體電容器24a、24b中各個記憶體閘極電極Ga、Gb下部之記憶體閘極絕緣膜6a、6b未絕緣破壞時，該記憶體閘極絕緣膜6a、6b不會被絕緣破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。
另，於自寫入非選擇位元線BL1b、BL2b被施加3[V]之非破壞位元電壓之抗熔絲記憶體22b中，例如，即使於記憶體電容器24a、24b之記憶體閘極絕緣膜6a、6b已被絕緣破壞之情形時，因對寫入非選擇字元線WLb施加有0[V]之非破壞字元電壓，故記憶體電容器4中並未形成通道，寫入非選擇位元線BL21b、BL22b之3[V]之非破壞位元電壓於記憶體電容器4阻斷，因此，該非破壞位元電壓不會經由被絕緣破壞之記憶體閘極絕緣膜6a、6b而被施加至記憶體閘極電極Ga、Gb。
然而，於記憶體閘極絕緣膜6a、6b之被絕緣破壞之部位為例如與連接有位元線BL21、BL22之擴散區域5極為靠近之部位時，有時無法以記憶體電容器4之通道阻斷位元線BL21、BL22之電位，而導致施加至該擴散區域5之3[V]之非破壞位元電壓被施加至記憶體閘極電極Ga、Gb。
即使於此種情形時，於抗熔絲記憶體22b中，藉由將因N型半導體區域及P型半導體區域之半導體接合構造而具有整流作用之整流元件23連接於記憶體電容器24a、24b之記憶體閘極電極Ga、Gb，即使自各記憶體閘極電極Ga、Gb對整流元件23施加3[V]之非破壞位元電壓，於該整流元件23中成為自N型半導體區域對P型半導體區域之反向偏壓之電壓，仍可阻斷對該P型半導體區域之電壓施加。
順帶一提，於連接於被施加0[V]之非破壞位元電壓之寫入非選擇字元線WLb及被施加0[V]之非破壞位元電壓之寫入非選擇位元線BL1b、BL2b之、未寫入資料之抗熔絲記憶體22a中，因記憶體電容器24a、24b中各個記憶體閘極電極Ga、Gb與擴散區域5之電壓差成為0[V]，故即使於記憶體閘極絕緣膜6a、6b未絕緣破壞時，該記憶體閘極絕緣膜6a、6b不會被絕緣破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。如此，於半導體記憶裝置21中，可僅對以矩陣狀配置之抗熔絲記憶體22a、22b、22c、22d中之所需之抗熔絲記憶體22c之記憶體電容器24a、24b寫入資料。
(2-2-2)對複數個記憶體電容器依序寫入相同資料之情形
其次，針對於具有上述構成之半導體記憶裝置21中，對例如第2列第1行之抗熔絲記憶體22c之記憶體電容器24a、24b依序寫入相同資料之資料寫入動作進行具體說明。於該情形時，於半導體記憶裝置21中，例如對第2列第1行之抗熔絲記憶體22c寫入資料時，可於首先最初使該抗熔絲記憶體22c之記憶體電容器24a之記憶體閘極絕緣膜6a絕緣破壞而寫入資料後，接著使該抗熔絲記憶體22c之其餘之記憶體電容器24b之記憶體閘極絕緣膜6b絕緣破壞而寫入資料。
順帶一提，關於寫入非選擇記憶體2N(抗熔絲記憶體2a、2b、2d)之說明，因與對上述「(2-2-1)對複數個記憶體電容器同時寫入相同資料之情形」相同，故此處，以下著眼於對記憶體電容器24a、24b依序寫入相同資料之抗熔絲記憶體22c而進行說明。
於該情形時，可首先最初對連接有寫入資料之抗熔絲記憶體22c之一條寫入選擇位元線BL1a施加0[V]之破壞位元電壓，且對與該一條寫入選擇位元線BL1a成對之其他寫入選擇位元線BL2a最初施加3[V]之非破壞位元電壓。
此時，於寫入資料之抗熔絲記憶體22c中，因經由寫入選擇字元 線WLa對整流元件23施加有5[V]之破壞字元電壓，故於自一條寫入選擇位元線BL1a施加有0[V]之破壞位元電壓之一個記憶體電容器24a中，於記憶體閘極電極Ga與擴散區域5之間產生4.3[V]之電壓差，將該記憶體電容器24a中，記憶體閘極電極Ga下部之記憶體閘極絕緣膜6a可能被絕緣破壞。
又，此時，於寫入資料之抗熔絲記憶體22c中，於最初自其他寫入選擇位元線BL2a被施加有3[V]之非破壞位元電壓之其他記憶體電容器24b中，記憶體閘極電極Gb與擴散區域5之間只產生1.3[V]之電壓差，記憶體閘極電極Gb下部之記憶體閘極絕緣膜6b不會被絕緣破壞而可維持絕緣狀態。
如此，於可寫入資料之抗熔絲記憶體22c中，首先，最初，於一個記憶體電容器24a中，記憶體閘極電極Ga下部之記憶體閘極絕緣膜6a被絕緣破壞，記憶體閘極電極Ga與擴散區域5以低電阻成為導通狀態，可成為僅對一個記憶體電容器24a寫入資料之狀態。
其次，於半導體記憶裝置21中，對連接於寫入資料之抗熔絲記憶體22c之寫入選擇位元線BL1a，不同於先前地施加3[V]之非破壞位元電壓，對同樣連接於寫入資料之抗熔絲記憶體22c之其他寫入選擇位元線BL2a，不同於先前地施加0[V]之破壞位元電壓。
此時，例如於將內置電勢設為0.7[V]之情形時，於寫入資料之抗熔絲記憶體22c中，因經由寫入選擇字元線WLa對整流元件23施加5[V]之破壞字元電壓，故於自其他寫入選擇位元線BL2a被施加有0[V]之破壞位元電壓之其他記憶體電容器24b中，於記憶體閘極電極Gb與擴散區域5之間產生4.3[V]之電壓差，於該記憶體電容器24b中，記憶體閘極電極Gb下部之記憶體閘極絕緣膜6b可能被絕緣破壞。
藉此，於可寫入資料之抗熔絲記憶體22c中，於首先最初對一個記憶體電容器24a寫入資料後，於其他記憶體電容器24b中，記憶體閘 極電極Gb下部之記憶體閘極絕緣膜6b被絕緣破壞，記憶體閘極電極Gb與擴散區域5以低電阻成為導通狀態，而可成為於其他記憶體電容器24b中寫入有資料之狀態。
如此，於半導體記憶裝置21中，於對抗熔絲記憶體22c寫入資料時，可於首先最初對該抗熔絲記憶體22c之一個記憶體電容器24a寫入資料後，對該抗熔絲記憶體22c之其他記憶體電容器24b寫入資料。
(2-3)資料之讀取動作
其次，針對讀取半導體記憶裝置21中之第2列第1行之抗熔絲記憶體22c之資料之情形進行簡單說明。另，關於讀取半導體記憶裝置21中第2列第1行之抗熔絲記憶體22c之資料之資料讀取動作，因與上述「(1-3)資料之讀取動作」相同，故此處，以下僅著眼於該抗熔絲記憶體22c進行說明。
於該情形時，可對連接有讀取資料之抗熔絲記憶體22c(讀取選擇記憶體)之一條位元線BL11(讀取選擇位元線)及其他位元線BL12(讀取選擇位元線)，分別施加0[V]之讀取選擇位元電壓，且對連接有讀取資料之抗熔絲記憶體22c之字元線WL2(讀取選擇字元線)，施加1.2[V]之讀取選擇字元電壓。
藉此，於讀取資料之抗熔絲記憶體22c中，可自成為讀取選擇字元線之字元線WL2對整流元件3之P型半導體區域施加1.2[V]之讀取選擇字元電壓，且自一條位元線BL11對一個記憶體電容器24a之一端之擴散區域5施加0[V]之讀取選擇位元電壓，同樣地，可自其他位元線BL12對其他記憶體電容器24b之一端之擴散區域5施加0[V]之讀取選擇位元電壓。
此處，於例如讀取資料之抗熔絲記憶體22c中，於記憶體電容器24a、24b之各記憶體閘極絕緣膜6a、6b分別被絕緣破壞而處於已寫入資料之狀態時，可藉由字元線WL2之1.2[V]之讀取選擇字元電壓，由 整流元件23自P型半導體區域8對N型半導體區域7施加正向偏壓之電壓。藉此，於讀取資料之抗熔絲記憶體22c中，可將字元線WL2之讀取選擇字元電壓自整流元件23經由一個記憶體電容器24a而施加至一條位元線BL11，且亦經由其他記憶體電容器24b而施加至其他位元線BL12。
其結果，可對一條成為讀取選擇位元線之位元線BL11施加將1.2[V]之讀取選擇字元電壓於讀取資料之抗熔絲記憶體22c降低內置電勢量後之電壓，0[V]之讀取選擇位元電壓成為0.5[V]，電壓值產生變化。
又，此時，於其他成為讀取選擇位元線之位元線BL12，亦施加將1.2[V]之讀取選擇字元電壓於讀取資料之抗熔絲記憶體22c降低內置電勢量後之電壓，0[V]之讀取選擇位元電壓成為0.5[V]，電壓值產生變化。
如此，於半導體記憶體裝置21中，亦可藉由檢測施加至位元線BL11、BL12之各讀取選擇位元電壓是否產生變化而判斷是否已對讀取資料之抗熔絲記憶體22c寫入資料。
此處，於讀取抗熔絲記憶體22c之資料時，例如產生一個記憶體電容器24a中絕緣破壞之記憶體閘極絕緣膜6a藉由歷時變化而再度恢復為高電阻狀態之現象之情形時，藉由一個記憶體電容器24a之記憶體閘極絕緣膜6a，自字元線WL2對位元線BL11之電壓施加被阻斷，導致該位元線BL11之電壓依舊保持0[V]。
此時，於抗熔絲記憶體22c中，除了一個記憶體電容器24a以外，進而於其他記憶體電容器24b中，產生已被絕緣破壞之記憶體閘極絕緣膜6b藉由歷時變化而再度恢復為高電阻狀態之現象之可能性亦極低。因此，於讀取資料之抗熔絲記憶體22c中，於連接於其他記憶體電容器24b之位元線BL12，可施加將1.2[V]之讀取選擇字元電壓於該 抗熔絲記憶體22c降低內置電勢量後之電壓，0[V]之讀取選擇位元電壓成為0.5[V]，電壓值產生變化。
藉此，於半導體記憶裝置21中，若於連接於讀取資料之抗熔絲記憶體22c之位元線BL11、BL12之任一者產生讀取選擇位元電壓之變化，則可判斷為已對該抗熔絲記憶體22c寫入資料。
如此，於本發明之抗熔絲記憶體22c中，即使不設置如先前之具有複雜之電路構成之錯誤訂正電路，仍可正確地讀取已寫入至抗熔絲記憶體22c之資料。又，於本發明之抗熔絲記憶體22c中，因於讀取資料時，可藉由判斷是否於連接於記憶體電容器24a、24b之位元線BL11、BL12之任一者產生電壓變動而讀取正確之資料，故無須如先前般由錯誤訂正電路進行複雜之邏輯計算，由此可縮小抗熔絲記憶體22c之電路規模，且可迅速地進行資料之讀取。
(2-4)作用及效果
於以上之構成中，於抗熔絲記憶體22c中，設置有：一個記憶體電容器24a，其係於阱S2上介隔一個記憶體閘極絕緣膜6a而設置記憶體閘極電極Ga，且於形成於阱S2表面之一個擴散區域5連接有一條位元線BL11；其他記憶體電容器24b，其係於阱S2上介隔其他記憶體閘極絕緣膜6b而設置記憶體閘極電極Gb，且於形成於阱S2表面之其他擴散區域5連接有其他位元線BL12；及整流元件23，其設置於各記憶體閘極電極Ga、Gb與字元線WL2之間，且自字元線WL2對各記憶體閘極電極Ga、Gb施加電壓，另一方面，自各記憶體閘極電極Ga、Gb對字元線WL2之電壓施加成為反向偏壓之電壓，從而阻斷自記憶體閘極電極Ga、Gb對字元線WL2之電壓施加。
又，於抗熔絲記憶體22c中，於對記憶體電容器24a、24b寫入資料時，施加至寫入選擇字元線WLa之破壞字元電壓經由整流元件23而被施加至記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb。
於抗熔絲記憶體22c中，藉由一個記憶體電容器24a之記憶體閘極電極Ga與一條寫入選擇位元線BL1a之電壓差，記憶體電容器24a之記憶體閘極絕緣膜6a被絕緣破壞，且，與此同時、或設置時間差，藉由其他記憶體電容器24b之記憶體閘極電極Gb與其他寫入選擇位元線BL2a之電壓差，其他記憶體電容器24b之記憶體閘極絕緣膜6b亦被絕緣破壞。
另一方面，於未被寫入資料之其他抗熔絲記憶體22b中，對連接於一個記憶體電容器24a之一條位元線BL21或連接於其他記憶體電容器24b之其他位元線BL22分別施加高電壓之非破壞位元電壓，此時，即使例如記憶體電容器24a、24b之各記憶體閘極絕緣膜6a、6b被絕緣破壞，因對寫入非選擇字元線WLb施加有0[V]之非破壞字元電壓，故記憶體電容器24a、24b中未形成通道，可由記憶體電容器24a、24b阻斷自寫入非選擇位元線BL1b、BL2b對字元線WL1之電壓施加。
此時，於本發明之抗熔絲記憶體22b中，例如於與連接有寫入非選擇位元線BL1b、BL2b之擴散區域極為靠近之部位，發生記憶體閘極絕緣膜6a、6b之絕緣破壞，即使無法以記憶體電容器24a、24b之通道阻斷寫入非選擇位元線BL1b、BL2b之電位，而導致自寫入非選擇位元線BL1b、BL2b之至少任一者對記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb施加非破壞位元電壓，由於該非破壞位元電壓於整流元件23成為反向偏壓之電壓，故亦可藉由該整流元件23而確實地阻斷自各記憶體閘極電極Ga、Gb對字元線WL1之電壓施加。
因此，於抗熔絲記憶體22b中，亦與第1實施形態同樣地，不使用如先前之控制電路，而設置如藉由對記憶體閘極電極Ga、Gb及字元線WL1施加之電壓值使自記憶體閘極電極Ga、Gb對字元線WL1之電壓施加成為反向偏壓之電壓之半導體接合構造的整流元件23，藉由該整流元件23，確實地阻斷自記憶體閘極電極Ga、Gb對字元線WL1 之電壓施加，故無需如先前之選擇性地進行對記憶體電容器之各電壓施加之開關電晶體、或用於使開關電晶體進行接通/斷開動作之開關控制電路，由此，可謀求小型化。
又，於該第2實施形態之抗熔絲記憶體22c中，因於寫入資料時，使記憶體電容器24a、24b兩者之記憶體閘極絕緣膜6a、6b絕緣破壞，故，其後，於讀取資料時，即使一個記憶體電容器24a中記憶體閘極絕緣膜6產生絕緣不良，亦可自其他記憶體電容器24b讀取資料，根據自該等記憶體電容器24a、24b之兩者讀取之資料之不一致，可推測為已寫入資料之狀態。
因此，於本發明之抗熔絲記憶體22c中，即使不設置如先前之具有複雜之電路構成之錯誤訂正電路，仍可推測有無資料之寫入，故不需要如先前之錯誤訂正電路，由此可將電路構成精簡化。又，於本發明之抗熔絲記憶體22c中，於讀取資料時，藉由讀取記憶體電容器24a、24b之資料，並只取2個資料之邏輯和即可讀取正確之資料，故無須如先前般由錯誤訂正電路進行複雜之邏輯計算，由此，可縮小電路規模，且可防止資料之讀取速度之延遲。
(2-5)其他實施形態之整流元件
另，本發明並非限定於本實施形態者，而可於本發明之要旨之範圍內進行各種變化實施，作為整流元件，雖已對應用包含P型半導體區域28與N型半導體區域29接合之PN接合二極體型之半導體接合構造的整流元件23之情形進行闡述，但本發明並非限定於此，而亦可應用包含於P型半導體區域與N型半導體區域之間設置有本徵半導體區域之PIN(P-Intrinsic-N)二極體型之半導體接合構造的整流元件。
又，作為其他實施形態之整流元件，如對與圖6A之對應部分標註相同符號而顯示之圖6B般，亦可於直立設置有接觸窗C2之P型半導體區域32之下部，設置記憶體電容器24a、24b之各記憶體閘極電極 Ga、Gb、及整流元件30之N型半導體區域33。
另，於該情形時，整流元件30係於未圖示之整流元件形成層ILb(圖2)上形成N型半導體區域33，於該N型半導體區域33之端部，分別形成有記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb。又，整流元件30係以與N型半導體區域33之膜厚相同之膜厚，形成有記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb，於N型半導體區域33與記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb之各接合表面不存在階差，從而可整體上謀求薄型化。
於具有此種整流元件30之抗熔絲記憶體中，例如施加至字元線WL1之電壓亦經由接觸窗C2、整流元件30之P型半導體區域32及N型半導體區域33而施加至各記憶體電容器24a、24b之記憶體閘極電極Ga、Gb，另一方面，來自記憶體電容器24a、24b之各記憶體閘極電極Ga、Gb之電壓於整流元件30中成為反向偏壓之電壓，而被阻斷於N型半導體區域33及P型半導體區域32間，可獲得與上述實施形態相同之效果。
(3)第3實施形態
(3-1)第3實施形態之半導體記憶裝置之構成
另，於上述第2實施形態中，已對相對於一個整流元件23設置有複數個記憶體電容器24a、24b之抗熔絲記憶體22a、22b、22c、22d進行闡述，但本發明並非限定於此，而亦可應用對記憶體電容器24a、24b分別個別地設置有整流元件之抗熔絲記憶體。
對與圖5之對應部分標註相同符號而顯示之圖7係顯示第3實施形態之設置有抗熔絲記憶體37a、37b、37c、37d之半導體記憶裝置36。此處，該等抗熔絲記憶體37a、37b、37c、37d係全部具有相同之構成，例如第1列第1行之抗熔絲記憶體37a係由第1記憶體部38a1與第2記憶體部38a2構成，可藉由該等第1記憶體部38a及第2記憶體部38a2 記憶1位元之資訊。
實際上，抗熔絲記憶體37a其第1記憶體部38a1及第2記憶體部38a2為相同之構成，第1記憶體部38a1包含：整流元件3a，其具有PN接合二極體型之半導體接合構造，且具有整流作用；及記憶體電容器4a，其具備藉由字元線WL1及一條位元線BL11之電壓差而被絕緣破壞之記憶體閘極絕緣膜6a。又，第2記憶體部38a2包含：整流元件3b，其具有PN接合二極體型之半導體接合構造，且具有整流作用；及記憶體電容器4b，其具備藉由字元線WL1及其他位元線BL12之電壓差而被絕緣破壞之記憶體閘極絕緣膜6b。
設置於第1記憶體部38a1及第2記憶體部38a2之各整流元件3a、3b具有P型半導體區域與N型半導體區域接合之構成，P型半導體區域連接於字元線WL1，且N型半導體區域連接於所對應之記憶體電容器4a、4b之記憶體閘極電極Ga、Gb。藉此，抗熔絲記憶體37a可自字元線WL1經由整流元件3a、3b對各記憶體閘極電極Ga、Gb施加電壓，另一方面，自各記憶體閘極電極Ga、Gb對字元線WL1之電壓施加於整流元件3a、3b成為反向偏壓之電壓，從而可藉由整流元件3a、3b阻斷自各記憶體閘極電極Ga、Gb對字元線WL1之電壓施加。
實際上，將此種抗熔絲記憶體37a、37b、37c、37d以矩陣狀配置之半導體記憶裝置36係由沿列方向排列之抗熔絲記憶體37a、37b(37c、37d)共用字元線WL1(WL2)，且由沿行方向排列之抗熔絲記憶體37a、37c(37b、37d)共用位元線BL11、BL12(BL21、BL22)。
於該情形時，於一條字元線WL1，連接有設置於抗熔絲記憶體37a之第1記憶體部38a1及第2記憶體部38a2之各整流元件3a、3b；以及設置於與該抗熔絲記憶體37a位於同列之抗熔絲記憶體37b之第1記憶體部38b1及第2記憶體部38b2之各整流元件3a、3b。又，於配置於其他列之字元線WL2，亦連接有分別設置於沿列方向排列之抗熔絲記 憶體37c、37d之第1記憶體部38c1、38d1及第2記憶體部38c2、38d2之各整流元件3a、3b。
另一方面，於配置於第1行之一條位元線BL11，連接有設置於抗熔絲記憶體37a之第1記憶體部38a1之記憶體電容器4a、及設置於與該抗熔絲記憶體37a位於同行之其他抗熔絲記憶體37c之第1記憶體部38c1之記憶體電容器4a。又，於配置於第1行之其他位元線BL12，連接有設置於抗熔絲記憶體37a之第2記憶體部38a2之記憶體電容器4b、及設置於與該抗熔絲記憶體37a位於同行之其他抗熔絲記憶體37c之第2記憶體部38c2之記憶體電容器4b。另，位於第2行之位元線BL21、BL22亦同樣地連接有分別設置於沿行方向排列之抗熔絲記憶體37b、37d之第1記憶體部38b1、38d1及第2記憶體部38b2、38d2之各記憶體電容器4a、4b。
(3-2)資料之寫入動作
於該情形時，於第3實施形態之半導體記憶裝置36中，亦可依照上述之「(2-2-1)對複數個記憶體電容器同時寫入相同資料之情形」及「(2-2-2)對複數個記憶體電容器依序寫入相同資料之情形」，而僅對特定之抗熔絲記憶體37c寫入資料。
此處，例如，如圖5所示，於上述之第2實施形態之抗熔絲記憶體22c中，根據實際情況，認為存在如下情形：因記憶體電容器24a、224b之各記憶體閘極電極Ga、Gb連接於相同之整流元件23，故於記憶體電容器24a、24b之各記憶體閘極絕緣膜6a、6b已被絕緣破壞時，會導致記憶體電容器24a、24b電性連接。於該情形時，於上述之第2實施形態之抗熔絲記憶體22c中，因位元線BL11、BL12經由該等記憶體電容器24a、24b而電性連接，故於進行上述之「(2-2-2)對複數個記憶體電容器依序寫入相同資料之情形」時，若例如對一條位元線BL11施加0[V]之破壞位元電壓，則難以將其他位元線BL12維持在 3[V]之非破壞位元電壓。
相對於此，如圖7所示，於第3實施形態之抗熔絲記憶體37c中，因於每一個記憶體電容器4a、4b設置整流元件3a、3b，記憶體電容器4a、4b彼此電性分離，故即使記憶體電容器4a、4b之各記憶體閘極絕緣膜6a、6b被絕緣破壞，亦不會產生位元線BL11、BL12經由記憶體電容器4a、4b而電性連接之情形。
因此，於抗熔絲記憶體37c中，於進行上述之「(2-2-2)對複數個記憶體電容器依序寫入相同資料之情形」時，即使例如對一條位元線BL11施加0[V]之破壞位元電壓，仍可使其他位元線BL12確實地維持於3[V]之非破壞位元電壓。
又，於第3實施形態之半導體記憶裝置中，因可藉由上述「(2-3)資料之讀取動作」讀取所需之抗熔絲記憶體22c之資料，故此處省略其說明。
(3-3)作用及效果
於以上之構成中，例如未寫入資料之抗熔絲記憶體37b中，亦與上述同樣地，對連接於一個記憶體電容器4a之一條位元線BL21或連接於其他記憶體電容器4b之其他位元線BL22分別施加有高電壓之非破壞位元電壓時，即使記憶體電容器4a、4b之各記憶體閘極絕緣膜6a、6b已被絕緣破壞，因已對寫入非選擇字元線WLb施加0[V]之非破壞字元電壓，故記憶體電容器4a、4b中未形成通道，可由記憶體電容器4a、4b阻斷自寫入非選擇位元線BLb對字元線WL1之電壓施加。
此時，於本發明之抗熔絲記憶體37b中，例如，於與連接有寫入非選擇位元線BL1b、BL2b之擴散區域極為靠近之部位產生記憶體閘極絕緣膜6a、6b之絕緣破壞，即使無法於記憶體電容器4之通道阻斷寫入非選擇位元線BL21b之電位，而自寫入非選擇位元線BL1b、BL2b對記憶體電容器4a、4b之各記憶體閘極電極Ga、Gb施加非破壞 位元電壓，因該非破壞位元電壓於整流元件3a、3b成為反向偏壓之電壓，故仍可藉由該整流元件3a、3b確實地阻斷自記憶體閘極電極Ga、Gb對字元線WL1之電壓施加。
因此，於抗熔絲記憶體37b中，亦與第1實施形態同樣地，不使用如先前之控制電路，而設置如藉由對記憶體閘極電極Ga、Gb及字元線WL1施加之電壓值，使自記憶體閘極電極Ga、Gb對字元線WL1之電壓施加成為反向偏壓之電壓之半導體接合構造的整流元件3a、3b，藉由該整流元件3a、3b阻斷自記憶體閘極電極Ga、Gb對字元線WL1之電壓施加，故不需要如先前之選擇性地進行對記憶體電容器之各電壓施加之開關電晶體、或用於使開關電晶體進行接通/斷開動作之開關控制電路，由此可謀求小型化。
又，於該第3實施形態之抗熔絲記憶體37a、37b、37c、37d中，於寫入資料時，使成對之記憶體電容器4a、4b兩者之記憶體閘極絕緣膜6a、6b絕緣破壞，故，其後，於讀取資料時，即使一個記憶體電容器4a中記憶體閘極絕緣膜6a產生絕緣不良，仍可確定資訊係已自其他記憶體電容器4b寫入資料之狀態，從而可獲得與上述第2實施形態相同之效果。
進而，於抗熔絲記憶體37a、37b、37c、37d中，藉由於每一個記憶體電容器4a、4b分別設置不同之整流元件3a、3b，使記憶體電容器4a、4b彼此電性分離，即使記憶體電容器4a、4b之各記憶體閘極絕緣膜6a、6b被絕緣破壞，仍可防止一條位元線BL1與其他位元線BL2藉由記憶體電容器4a、4b而電性連接。
(4)第4實施形態
(4-1)第4實施形態之半導體記憶裝置之構成
對與圖5之對應部分標註相同符號而顯示之圖8係顯示第4實施形態之半導體記憶裝置41，與上述第2實施形態之半導體記憶裝置21同 樣地，具有由複數個記憶體電容器44a、44b共用一個整流元件23之抗熔絲記憶體42a、42b、42c、42d，與第2實施形態之半導體記憶裝置21之構成之不同點在於：於各抗熔絲記憶體42a、42b、42c、42d中由記憶體電容器44a、44b共用相同之位元線BL1、BL2。
藉此，於半導體記憶裝置41中，與上述之第2實施形態之半導體記憶裝置21相比，減少位元線條數，因此可將電路構成精簡化。實際上，該半導體記憶裝置41係由沿列方向排列之抗熔絲記憶體42a、42b(42c、42d)共用字元線WL1(WL2)，且由沿行方向排列之抗熔絲記憶體42a、42c(42b、42d)共用位元線BL1(BL2)。
各抗熔絲記憶體42a、42b、42c、42d係全部具有相同之構成，例如，第1列第1行之抗熔絲記憶體42a包含：整流元件23，其具有PN接合二極體型之半導體接合構造，且具有整流作用；一個記憶體電容器44a，其具備藉由字元線WL1及位元線BL1之電壓差而被絕緣破壞之記憶體閘極絕緣膜6a；及其他記憶體電容器44b，其具備同樣藉由字元線WL1及位元線BL1之電壓差而被絕緣破壞之記憶體閘極絕緣膜6b。
於該實施形態之情形時，整流元件23具有P型半導體區域與N型半導體區域接合之構成，P型半導體區域連接於字元線WL1，且N型半導體區域連接於記憶體電容器44a、44b之各記憶體閘極電極Ga、Gb。藉此，例如抗熔絲記憶體42a可自字元線WL1經由整流元件23對複數個記憶體閘極電極Ga、Gb一律施加電壓，另一方面，自各記憶體閘極電極Ga、Gb對字元線WL1之電壓施加於整流元件23成為反向偏壓之電壓，從而可藉由整流元件23阻斷自記憶體閘極電極Ga、Gb對字元線WL1之電壓施加。
又，抗熔絲記憶體42a係一個記憶體電容器44a之一端之擴散區域與其他記憶體電容器44b之一端之擴散區域連接於相同之位元線 BL1，可藉由該位元線BL1對該等記憶體電容器44a、44b一律施加相同之電壓。
此種抗熔絲記憶體42a係藉由將施加至字元線WL1之電壓經由整流元件23而一律施加至記憶體電容器44a、44b之各記憶體閘極電極Ga、Gb，於各記憶體閘極電極Ga、Gb與位元線BL1之間產生較大之電壓差，而使記憶體電容器44a、44b之各記憶體閘極絕緣膜6a、6b絕緣破壞，從而可對記憶體電容器44a、44b同時寫入相同之資料。
(4-2)資料之寫入動作
於該情形時，於第4實施形態之半導體記憶裝置41中，亦可依照上述之「(2-2-1)對複數個記憶體電容器同時寫入相同資料之情形」，例如僅對特定之抗熔絲記憶體42c寫入資料。於僅對半導體記憶裝置41中之例如第2列第1行之抗熔絲記憶體42c之記憶體電容器44a、44b寫入資料之情形時，如圖8所示，可對連接有寫入資料之抗熔絲記憶體42c(寫入選擇記憶體2W)之位元線BL1(寫入選擇位元線BLa)施加0[V]之破壞位元電壓，對僅連接有未寫入資料之抗熔絲記憶體42b、42d(寫入非選擇記憶體2N)之位元線BL2(寫入非選擇位元線BLb)，施加3[V]之非破壞位元電壓。
又，此時，於半導體記憶裝置41中，可對連接有寫入選擇記憶體2W之字元線WL2(寫入選擇字元線WLa)施加5[V]之破壞字元電壓，對僅連接有未寫入資料之抗熔絲記憶體42a、42b(寫入非選擇記憶體2N)之字元線WL1(寫入非選擇字元線WLb)，施加0[V]之非破壞字元電壓。
例如，於將內置電勢設為0.7[V]之情形時，寫入選擇記憶體2W中之記憶體電容器44a、44b係若自整流元件23對各記憶體閘極電極Ga、Gb分別施加破壞字元電壓，則可於各記憶體閘極電極Ga、Gb與連接有寫入選擇位元線BLa之擴散區域之間，分別產生由破壞位元電 壓及破壞字元電壓形成之4.3[V]之電壓差。如此，於寫入選擇記憶體2W中，記憶體電容器44a、44b中之各個記憶體閘極電極Ga、Gb下部之記憶體閘極絕緣膜6a、6b被絕緣破壞，記憶體閘極電極Ga、Gb與擴散區域以低電阻成為導通狀態，從而可成為對記憶體電容器44a、44b寫入相同資料之狀態。
順帶一提，於自寫入非選擇位元線BLb被施加3[V]之非破壞位元電壓之抗熔絲記憶體42b中，即使於例如記憶體電容器44a、44b之各記憶體閘極絕緣膜6a、6b已被絕緣破壞之情形時，因對寫入非選擇字元線WLb施加0[V]之非破壞字元電壓，故記憶體電容器4中未形成通道，寫入非選擇位元線BLb之3[V]之非破壞位元電壓於記憶體電容器44a、44b阻斷，而不會產生將該非破壞位元電壓經由被絕緣破壞之記憶體閘極絕緣膜6a、6b施加至記憶體閘極電極Ga、Gb之情形。
然而，於記憶體閘極絕緣膜6a、6b之被絕緣破壞之部位為例如與連接有寫入非選擇位元線BLb之擴散區域極為靠近之部位時，無法以記憶體電容器44a、44b之通道阻斷寫入非選擇位元線BLb之電位，而存在施加至該擴散區域之3[V]之非破壞位元電壓被施加至記憶體閘極電極Ga、Gb之情形。
即使於此種情形時，因於抗熔絲記憶體22b中，藉由N型半導體區域及P型半導體區域之半導體接合構造而具有整流作用之整流元件23設置於記憶體電容器44a、44b之各記憶體閘極電極Ga、Gb與字元線WL1之間，故即使自各記憶體閘極電極Ga、Gb對整流元件23施加非破壞位元電壓，該非破壞位元電壓於整流元件23中成為反向偏壓之電壓，仍可藉由該整流元件23防止對字元線WL1施加電壓。
另，關於未寫入資料之其他抗熔絲記憶體42a、42b、42d，因說明與上述之「(2-2-1)對複數個記憶體電容器同時寫入相同資料之情形」重複，故省略其說明。
又，因第4實施形態之半導體記憶裝置41亦可藉由上述之「(2-3)資料之讀取動作」讀取所需之抗熔絲記憶體42c之資料，故此處省略其說明。
(4-3)作用及效果
以上之構成中，例如於未寫入資料之抗熔絲記憶體42b中，與上述同樣地，即使例如於與連接有寫入非選擇位元線BLb之擴散區域極為靠近之部位產生記憶體閘極絕緣膜6a、6b之絕緣破壞，無法以記憶體電容器44a、44b之通道阻斷寫入非選擇位元線BLb之電位，導致自寫入非選擇位元線BLb對記憶體電容器44a、44b之記憶體閘極電極Ga、Gb施加非破壞位元電壓，因該非破壞位元電壓於整流元件23成為反向偏壓之電壓，故仍可藉由該整流元件23確實地阻斷自各記憶體閘極電極Ga、Gb對字元線WL1之電壓施加。
因此，抗熔絲記憶體42b亦與第1實施形態同樣地，不使用如先前之控制電路，而設置如藉由記憶體閘極電極Ga、Gb及字元線WL1之電壓值，使自記憶體閘極電極Ga、Gb對字元線WL1之電壓施加成為反向偏壓之電壓之半導體接合構造的整流元件23，藉由該整流元件23確實地阻斷自記憶體閘極電極Ga、Gb對字元線WL1之電壓施加，故不需要如先前之選擇性地進行對記憶體電容器之各電壓施加之開關電晶體、或用於使開關電晶體進行接通/斷開動作之開關控制電路，由此可謀求小型化。
又，於該第4實施形態之抗熔絲記憶體42c中，因於寫入資料時，使記憶體電容器44a、44b兩者之記憶體閘極絕緣膜6a、6b絕緣破壞，故，其後，於讀取資料時，即使一個記憶體電容器44a中記憶體閘極絕緣膜6a產生絕緣不良，仍可確定資訊係已自其他記憶體電容器44b寫入資料之狀態，可獲得與上述第2實施形態相同之效果。
又，例如，於抗熔絲記憶體42a中，因由複數個記憶體電容器 44a、44b共用一條位元線BL1，故與對每個記憶體電容器44a、44b分別設置位元線之情形相比，可減少位元線條數，由此，可將電路構成精簡化。
另，於上述之第4實施形態中，雖已對應用相對於複數個記憶體電容器44a、44b設置有一個整流元件23之抗熔絲記憶體42a，且使複數個記憶體電容器44a、44b共用位元線BL1之情形進行闡述，但本發明並非限定於此，而亦可應用對每個記憶體電容器44a、44b分別個別地設置有整流元件23之抗熔絲記憶體，且使複數個記憶體電容器44a、44b共用位元線BL1。
(5)第5實施形態
(5-1)具有包含N型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體之整流元件之抗熔絲記憶體。
於上述第1至第4實施形態中，作為整流元件，已對應用具備P型半導體區域與N型半導體區域，且具有藉由反向偏壓之電壓阻斷來自記憶體閘極電極之電壓之二極體型之半導體接合構造的整流元件3、11a、11b、16a、16b、23、30、3a、3b之情形進行闡述，但本發明並非限定於此，例如，亦可應用具備整流元件閘極電極、汲極區域及源極區域，且具有藉由逆向偏壓之電壓阻斷來自記憶體電容器之記憶體閘極電極之電壓之MOS電晶體型之半導體接合構造的整流元件。
圖9A係顯示抗熔絲記憶體45，其包含：具有N型MOS電晶體之半導體接合構造之整流元件46、及具備藉由字元線WL及位元線BL之電壓差而被絕緣破壞之記憶體閘極絕緣膜48之記憶體電容器47。於該情形時，於記憶體電容器47中，於一端之擴散區域連接有位元線BL，於記憶體閘極電極G1連接有整流元件46。整流元件46具有整流元件閘極電極G2及汲極區域連接於字元線WL，且源極區域連接於記憶體電容器47之記憶體閘極電極G1之構成。藉此，整流元件46係只要自 字元線WL施加斷開電壓，則該整流元件46之電晶體進行斷開動作，從而可阻斷自記憶體閘極電極G1對字元線WL之電壓施加。
此處，具備此種MOS電晶體構造之整流元件46之抗熔絲記憶體45係整流元件46之整流元件閘極電極G2與記憶體電容器47之記憶體閘極電極G1形成於相同之配線層(同層)，且，整流元件閘極電極G2之膜厚與記憶體電容器47之記憶體閘極電極G1形成為相同之膜厚。藉此，抗熔絲記憶體45亦可整體上謀求薄型化。
(5-2)資料之寫入動作
此處，於僅對以矩陣狀排列之抗熔絲記憶體45中之特定之抗熔絲記憶體45寫入資料之情形時，與圖1所示之半導體記憶裝置1同樣地，可對連接有寫入資料之抗熔絲記憶體45之位元線BL施加0[V]之破壞位元電壓，對僅連接有未寫入資料之抗熔絲記憶體45之位元線BL施加3[V]之非破壞位元電壓。
又，此時，可對連接有寫入資料之抗熔絲記憶體45之字元線WL施加5[V]之破壞字元電壓，對僅連接有未寫入資料之抗熔絲記憶體45之字元線WL，施加0[V]之非破壞字元電壓。另，可對形成有抗熔絲記憶體45之阱，施加與破壞位元電壓相同之0[V]。
因此，例如，於寫入資料之抗熔絲記憶體45中，例如可對位元線BL施加0[V]之破壞位元電壓，對字元線WL施加5[V]之破壞字元電壓。此時，整流元件46係因自字元線WL對整流元件閘極電極G2施加有5[V]之破壞字元電壓，故藉由整流元件閘極電極G2及源極區域之電壓差而進行接通動作，其結果，可自汲極區域對源極區域施加正向偏壓之電壓，自汲極區域經由源極區域將降低閾值電壓量(Vth量)的破壞字元電壓施加至記憶體電容器47之記憶體閘極電極G1。此時，記憶體電容器47根據記憶體閘極電極G1之破壞字元電壓與位元線BL之破壞位元電壓之關係而進行接通動作並形成通道，可將位元線BL之 電位誘導至通道。
藉此，於記憶體電容器47中，可於記憶體閘極電極G1與通道之間產生由破壞位元電壓及破壞字元電壓形成之電壓差。如此，於被寫入資料之抗熔絲記憶體45中，記憶體電容器47中記憶體閘極電極G1下部之記憶體閘極絕緣膜48被絕緣破壞，記憶體閘極電極G1與擴散區域以低電阻成為導通狀態，從而可成為對記憶體電容器47寫入資料之狀態。
另一方面，於對位元線BL施加3[V]之非破壞位元電壓，且對字元線WL施加0[V]之非破壞字元電壓之未被寫入資料之抗熔絲記憶體45中，例如記憶體電容器47之記憶體閘極絕緣膜48已被絕緣破壞時，可將位元線BL之3[V]之非破壞位元電壓經由記憶體電容器47之記憶體閘極電極G1而施加至整流元件46之源極區域為止。此時，於抗熔絲記憶體45中，因對字元線WL施加有0[V]之非破壞字元電壓，故整流元件46之整流元件閘極電極G2與汲極成為0[V]，該整流元件46成為斷開狀態(非導通狀態)。藉此，於抗熔絲記憶體45中，即使對源極施加有3[V]之非破壞位元電壓，仍可由整流元件46阻斷該電位，而可防止該非破壞位元電壓傳送至字元線WL。
順帶一提，於自字元線WL施加5[V]之破壞字元電壓且自位元線BL施加3[V]之非破壞位元電壓之未被寫入資料之抗熔絲記憶體45中，雖自整流元件46對記憶體電容器47之記憶體閘極電極G1施加降低閾值電壓量後之破壞字元電壓，但因記憶體閘極電極G1與通道及擴散區域之電壓差變小，故即使於記憶體電容器4中記憶體閘極絕緣膜48未被絕緣破壞時，該記憶體閘極絕緣膜48不會被絕緣破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。
另，於將具有此種構成之抗熔絲記憶體45以矩陣狀配置之半導體記憶裝置中，亦可藉由上述之「(1-3)資料之讀取動作」讀取所需之 抗熔絲記憶體45之資料，故而此處省略其說明。
(5-3)作用及效果
以上之構成中，於未寫入資料之抗熔絲記憶體45中，亦與上述同樣地，於對連接於記憶體電容器47之位元線BL施加有高電壓之非破壞位元電壓時，即使例如記憶體電容器47之記憶體閘極絕緣膜48被絕緣破壞，仍藉由將整流元件46之通道設為斷開狀態(非導通狀態)而阻斷自記憶體電容器47之記憶體閘極電極G1對字元線WL施加非破壞位元電壓。
因此，抗熔絲記憶體45亦與第1實施形態同樣地，不使用如先前之控制電路，而設置藉由記憶體閘極電極G1及字元線WL之電壓值，以斷開動作阻斷自記憶體閘極電極G1對字元線WL之電壓施加之電晶體構造之整流元件46，故不需要選擇性地進行對記憶體電容器47之各電壓施加之開關電晶體、或用於使開關電晶體進行接通/斷開動作之開關控制電路，由此可謀求小型化。
(6)第6實施形態
(6-1)具有包含P型MOS電晶體之整流元件之抗熔絲記憶體
雖於上述第5實施形態中，已對設置有由N型MOS電晶體構成之整流元件46之抗熔絲記憶體45進行闡述，但本發明並非限定於此，而亦可應用如圖9B所示設置有由P型MOS電晶體構成之整流元件51之抗熔絲記憶體50。於該情形時，抗熔絲記憶體50具備：整流元件51，其具有P型MOS電晶體之半導體接合構造；及記憶體電容器47，其具備藉由位元線BL及記憶體閘極電極G1間之電壓差而被絕緣破壞之記憶體閘極絕緣膜48。
於該情形時，於記憶體電容器47中，於一端之擴散區域連接有位元線BL，於記憶體閘極電極G1連接有整流元件51。整流元件51具有將整流元件閘極電極G2與汲極區域連接於記憶體電容器47之記憶 體閘極電極G1，且將阱連接於阱控制端子VNW，進而將源極區域連接於字元線WL之構成。藉此，因整流元件51係只要未自字元線WL施加接通電壓則進行斷開動作，故可阻斷自記憶體閘極電極G1對字元線WL之電壓施加。
此處，於具備此種MOS電晶體構造之整流元件51之抗熔絲記憶體50中，整流元件51之整流元件閘極電極G2與記憶體電容器47之記憶體閘極電極G1亦形成於相同之配線層(同層)，又，整流元件閘極電極G2之膜厚與記憶體電容器47之記憶體閘極電極G1形成為相同之膜厚。藉此，抗熔絲記憶體50亦可整體上謀求薄型化。
於此種抗熔絲記憶體50中，於資料寫入動作時，可對字元線WL施加5[V]之破壞字元電壓，對位元線BL施加0[V]之破壞位元電壓。又，於形成有整流元件51之阱中，可自阱控制端子NVW施加與破壞字元電壓相同之5[V]。假設整流元件51之源極區域之電位為0[V]左右，整流元件51進行接通動作，若將其閾值電壓設為-0.7[V]，則源極區域被充電至4.3[V]為止。
藉此，於記憶體電容器47中，自整流元件51對記憶體閘極電極G1施加5[V]之破壞字元電壓，此時，因位元線為0[V]故進行接通動作，通道電位亦成為0V。其結果，於記憶體電容器47中，可於記憶體閘極電極G1與通道及擴散區域之間，產生由破壞位元電壓及破壞字元電壓形成之較大之電壓差。如此，於被寫入資料之抗熔絲記憶體50中，記憶體電容器47中記憶體閘極電極G1下部之記憶體閘極絕緣膜48被絕緣破壞，記憶體閘極電極G1與擴散區域以低電阻成為導通狀態，可成為對記憶體電容器47寫入資料之狀態。
另，與上述之「(5-2)資料之寫入動作」同樣地，對位元線BL施加3[V]之非破壞位元電壓，且對字元線WL施加0[V]之非破壞字元電壓之未被寫入資料之抗熔絲記憶體50中，例如記憶體電容器47之記憶 體閘極絕緣膜48已被絕緣破壞之情形時，可將位元線BL之3[V]之非破壞位元電壓經由記憶體電容器47之記憶體閘極電極G1而施加至整流元件51之源極區域為止。但，於此情形時，因整流元件51進行斷開動作，故於抗熔絲記憶體50中，可防止位元線BL之3[V]之非破壞位元電壓被施加至字元線WL，從而字元線WL之電位不會產生變化。
順帶一提，於對字元線WL施加5[V]之破壞字元電壓且對位元線BL施加3[V]之非破壞位元電壓之未被寫入資料之抗熔絲記憶體50中，因記憶體電容器47中記憶體閘極電極G1與擴散區域之電壓差變小，故即使於記憶體電容器47中記憶體閘極絕緣膜48未被絕緣破壞時，該記憶體閘極絕緣膜48不會被絕緣破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。
另，於將具有此種構成之抗熔絲記憶體50以矩陣狀配置之半導體記憶裝置中，因亦可藉由上述之「(1-3)資料之讀取動作」讀取所需之抗熔絲記憶體50之資料，故此處省略其說明。
(6-2)作用及效果
以上之構成中，於未寫入資料之抗熔絲記憶體50中，亦與上述同樣地，於對連接於記憶體電容器47之位元線BL施加有高電壓之非破壞位元電壓時，即使例如記憶體電容器47之記憶體閘極絕緣膜48已被絕緣破壞，仍藉由將整流元件51之通道設為斷開狀態(非導通狀態)而阻斷自記憶體電容器47之記憶體閘極電極G1對字元線WL施加非破壞位元電壓。
因此，抗熔絲記憶體50亦與第1實施形態同樣地，不使用如先前之控制電路，而設置藉由記憶體閘極電極G1及字元線WL之電壓值，以斷開動作阻斷自記憶體閘極電極G1對字元線WL之電壓施加之電晶體構造之整流元件51，故不需要選擇性地進行對記憶體電容器47之各電壓施加之開關電晶體、或用於使開關電晶體進行接通/斷開動作之 開關控制電路，由此可謀求小型化。
(7)其他實施形態
(7-1)包含由N型MOS電晶體形成之整流元件及複數個記憶體電容器之抗熔絲記憶體
圖10表示將複數個抗熔絲記憶體56a、56b、56c、56d以矩陣狀配置之半導體記憶裝置55。此處，各抗熔絲記憶體56a、56b、56c、56d係全部具有相同之構成，例如第1列第1行之抗熔絲記憶體56a具有相對於由N型MOS電晶體構成之整流元件46連接有複數個記憶體電容器47a、47b、47c之構成。該半導體記憶裝置55可對每個抗熔絲記憶體56a、56b、56c、56d分別記憶1位元之資料，且可於各抗熔絲記憶體56a、56b、56c、56d中以複數個記憶體電容器47a、47b、47c記憶相同資料。
於該情形時，半導體記憶裝置55係由沿列方向排列之抗熔絲記憶體56a、56b(56c、56d)共用字元線WL1(WL2)，且由沿行方向排列之抗熔絲記憶體56a、56c(56b、56d)共用複數條位元線BL11、BL12、BL13(BL21、BL22、BL23)。
實際上，於抗熔絲記憶體56a中，例如，於記憶體電容器47a、47b、47c之一端之擴散區域，分別設置有所對應之位元線BL11、BL12、BL13。此處，各記憶體電容器47a、47b、47c係全部具有相同之構成，例如，記憶體電容器47a具有藉由位元線BL11及記憶體閘極電極G1之電壓差而被絕緣破壞之記憶體閘極絕緣膜48。
又，於該實施形態之情形時，各記憶體電容器47a、47b、47c共用一個整流元件46，各記憶體閘極電極G1連接於整流元件46之源極區域。整流元件46係將整流元件閘極電極G2與汲極區域連接於字元線WL，且藉由記憶體閘極電極G1及字元線WL1之電壓值進行斷開動作，從而可防止自各記憶體電容器47a、47b、47c之記憶體閘極電極 G1施加至源極區域之電壓被施加至字元線WL1。
如此，抗熔絲記憶體56a、56b、56c、56d係自字元線WL1、WL2經由整流元件46對記憶體電容器47a、47b、47c之各記憶體閘極電極G1一律施加相同之電壓，另一方面，可藉由整流元件46之斷開動作，阻斷自記憶體電容器47a、47b、47c之各記憶體閘極電極G1對字元線WL1、WL2之電壓施加。
此處，圖10顯示例如於僅對第2列第1行之抗熔絲記憶體56c之各記憶體電容器47a、47b、47c同時寫入資料，且未對其他抗熔絲記憶體56a、56b、56d寫入資料時之各部位之電壓值。於該情形時，於半導體記憶裝置55中，可對連接有寫入資料之抗熔絲記憶體56c(寫入選擇記憶體2W)之位元線BL11、BL12、BL13(寫入選擇位元線BL1a、BL2a、BL3a)分別施加0[V]之破壞位元電壓，對僅連接有未寫入資料之抗熔絲記憶體56b、56d(寫入非選擇記憶體2N)之位元線BL21、BL22、BL23(寫入非選擇位元線BL1b、BL2b、BL3b)分別施加3[V]之非破壞位元電壓。
又，此時，於半導體記憶裝置55中，可對連接有寫入資料之抗熔絲記憶體56c之字元線WL2(寫入選擇字元線WLa)施加5[V]之破壞字元電壓，對僅連接有未寫入資料之抗熔絲記憶體56a、56b(寫入非選擇記憶體2N)之字元線WL1(寫入非選擇字元線WLb)施加0[V]之非破壞字元電壓。
藉此，於被寫入資料之抗熔絲記憶體56c之各記憶體電容器47a、47b、47c中，可自整流元件46對各記憶體閘極電極G1分別施加破壞字元電壓，於各記憶體閘極電極G1與擴散區域之間產生分別由破壞位元電壓及破壞字元電壓形成之電壓差。如此，於被寫入資料之抗熔絲記憶體56c中，於各記憶體電容器47a、47b、47c中，各個記憶體閘極絕緣膜48被絕緣破壞，記憶體閘極電極G1與擴散區域以低電阻成 為導通狀態，從而可成為對各記憶體電容器47a、47b、47c寫入相同資料之狀態。
又，於連接於被施加3[V]之非破壞位元電壓之位元線BL21、BL22、BL23(寫入非選擇位元線BL1b、BL2b、BL3b)、且未被寫入資料之其他抗熔絲記憶體56b、56d中，因記憶體電容器47a、47b、47c中各記憶體閘極電極G1與擴散區域之電壓差變小，故即使各記憶體電容器47a、47b、47c中各個記憶體閘極絕緣膜48未被絕緣破壞時，該記憶體閘極絕緣膜48不會被絕緣破壞而依舊處於絕緣狀態，從而可維持未被寫入資料之狀態。
另，於未寫入資料之抗熔絲記憶體56b中，即使記憶體閘極絕緣膜48已被絕緣破壞，藉由將整流元件46設置於各記憶體電容器47a、47b、47c之記憶體閘極電極G1與字元線WL1之間，且使該整流元件46進行斷開動作，仍可阻斷自記憶體閘極電極G1對整流元件46之非破壞位元電壓之施加。
順帶一提，於此種圖10所示之半導體記憶裝置55中，亦可進行與上述之「(2-2-2)對複數個記憶體電容器依序寫入相同資料之情形」相同之資料寫入動作，從而可對特定之抗熔絲記憶體56c中之各記憶體電容器47a、47b、47c依序寫入相同之資料。
(7-2)由FinFET(Fin Field Effect Transistor：鰭式場效電晶體)構成之記憶體電容器
另，於上述之第1至第6實施形態中，雖已對具備由將擴散區域或通道以平面狀排列之平面型(平板型)電晶體構成之記憶體電容器4、4a、4b、24a、24b、44a、44b、47、47a、47b、47c之抗熔絲記憶體2a、2b、2c、2d、22a、22b、22c、22d、37a、37b、37c、37d、42a、42b、42c、42d、45、50、56a、56b、56c、56d進行闡述，但本發明並非限定於此，而亦可設為如圖11所示之具備由FinFET構成之記 憶體電容器64之抗熔絲記憶體61。
於該情形時，抗熔絲記憶體61具有如下構成：元件分離層S3形成於P型或N型之阱S2上，於該阱S2上，直立設置有同樣為阱且形成為立方體狀之擴散區域形成部M1，該擴散區域形成部M1之前端自元件分離層S3表面突出。又，抗熔絲記憶體61具有如下構成：以與擴散區域形成部M1之長邊方向正交之方式，於元件分離層S3之表面形成有帶狀之整流元件形成部M2，由整流元件形成部M2覆蓋自該元件分離層S3之表面突出之擴散區域形成部M1之一部分。
於擴散區域形成部M1中，於自整流元件形成部M2露出之區域形成有記憶體電容器64之擴散區域68，於該擴散區域68連接有位元線BL。又，於整流元件形成部M2，於覆蓋擴散區域形成部M1之區域形成有記憶體閘極電極G10，於與該記憶體閘極電極G10之間形成有記憶體閘極絕緣膜69。
又，於整流元件形成部M2，具有於覆蓋擴散區域形成部M1之一部分區域形成有整流元件63之N型半導體區域67，且該N型半導體區域67與記憶體閘極電極G10接合之構成。於形成於元件分離層S3之表面之整流元件形成部M2之一端側，以與N型半導體區域67接合之方式形成有P型半導體區域66，且配置有構成PN接合二極體之整流元件63。進而，整流元件63之P型半導體區域66連接於字元線WL。
於具有此種構成之抗熔絲記憶體61中，亦自字元線WL經由整流元件63對記憶體電容器64之記憶體閘極電極G10施加電壓，另一方面，藉由記憶體電容器64之記憶體閘極電極G10及字元線WL之電壓值，自該記憶體閘極電極G10對字元線WL之電壓施加於整流元件63成為反向偏壓之電壓，從而可藉由該整流元件63阻斷自記憶體閘極電極G10對字元線WL之電壓施加。如此，抗熔絲記憶體61亦可獲得與上述實施形態相同之效果。
(7-3)其他
另，本發明並非限定於本實施形態者，而可於本發明之要旨之範圍內進行各種變化實施，例如，可對上述之第1至第6實施形態所示之抗熔絲記憶體2a、2b、2c、2d、22a、22b、22c、22d、37a、37b、37c、37d、42a、42b、42c、42d、45、50、56a、56b、56c、56d或圖11所示之包含FinFET之抗熔絲記憶體61進行適當組合。又，作為其他實施形態，亦可適當對上述之第1至第6實施形態組合圖9A所示之N型電晶體之整流元件46、或圖9B所示之P型電晶體之整流元件51、及圖11所示之包含FinFET之抗熔絲記憶體61等。進而，例如，亦可於圖10所示之抗熔絲記憶體56a、56b、56c、56d中，使用由P型電晶體構成之整流元件51替代N型電晶體之整流元件46，再者，亦可對每個記憶體電容器分別個別地設置整流元件。

Claims (15)

  1. 一種抗熔絲記憶體，其特徵為包含：記憶體電容器，其介隔記憶體閘極絕緣膜而設置有記憶體閘極電極，且於形成於阱之一者之擴散區域連接有位元線；及整流元件，其設置於上述記憶體閘極電極與字元線之間，且自上述字元線對上述記憶體閘極電極施加電壓，另一方面，根據施加於上述記憶體閘極電極及上述字元線之電壓值，而阻斷自上述記憶體閘極電極對上述字元線之電壓施加。
  2. 如請求項1之抗熔絲記憶體，其中：於對上述記憶體電容器寫入資料時，將施加於上述字元線之電壓經由上述整流元件而施加於上述記憶體閘極電極，藉由該記憶體閘極電極與上述位元線之電位差而將上述記憶體閘極絕緣膜絕緣破壞；且於未對上述記憶體電容器寫入資料時，若上述記憶體閘極電極之電壓高於上述字元線，則阻斷自上述記憶體電容器之上述記憶體閘極電極對上述字元線之電壓施加。
  3. 如請求項1之抗熔絲記憶體，其中：上述整流元件包含P型半導體區域與N型半導體區域接合而成之PN接合二極體之半導體接合構造，且上述P型半導體區域連接於上述字元線，上述N型半導體區域連接於上述記憶體閘極電極。
  4. 如請求項1之抗熔絲記憶體，其中：上述整流元件包含於P型半導體區域與N型半導體區域之間設置有本徵半導體區域之PIN(P-Intrinsic-N)接合二極體之半導體接合構造；上述P型半導體區域連接於上述字元線，上述N型半導 體區域連接於上述記憶體閘極電極。
  5. 如請求項3之抗熔絲記憶體，其中：構成上述整流元件之上述P型半導體區域與上述N型半導體區域係與上述記憶體閘極電極一體形成。
  6. 如請求項4之抗熔絲記憶體，其中：構成上述整流元件之上述P型半導體區域與上述N型半導體區域係與上述記憶體閘極電極一體形成。
  7. 如請求項3之抗熔絲記憶體，其中：上述整流元件之上述P型半導體區域及上述N型半導體區域係與上述記憶體閘極電極形成於同層。
  8. 如請求項4之抗熔絲記憶體，其中：上述整流元件之上述P型半導體區域及上述N型半導體區域係與上述記憶體閘極電極形成於同層。
  9. 如請求項1之抗熔絲記憶體，其中：上述整流元件包含N型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體或P型MOS電晶體，其一端之源極區域連接於上述記憶體閘極電極，且另一端之汲極區域連接於上述字元線，整流元件閘極電極連接於上述字元線或上述記憶體閘極電極之任一者，藉由將通道設為非導通狀態而阻斷自上述記憶體閘極電極對上述字元線之電壓施加。
  10. 如請求項9之抗熔絲記憶體，其中：上述整流元件之上述整流元件閘極電極係與上述記憶體閘極電極形成於同層。
  11. 如請求項1之抗熔絲記憶體，其中：複數個上述記憶體電容器之各上述記憶體閘極電極連接於一個上述整流元件。
  12. 如請求項11之抗熔絲記憶體，其中：於共用一個上述整流元件之各上述記憶體電容器，分別個別設置有上述位元線。
  13. 如請求項11之抗熔絲記憶，其中：共用一個上述整流元件之各上述記憶體電容器係共用上述位元線。
  14. 一種半導體記憶裝置，其特徵在於：其係於複數條字元線及複數條位元線之各交叉部位配置有抗熔絲記憶體者；且上述抗熔絲記憶體係如請求項1至13中任一項之抗熔絲記憶體。
  15. 如請求項14之半導體記憶裝置，其包含：一個上述抗熔絲記憶體、及與一個該抗熔絲記憶體成對之另一個上述抗熔絲記憶體；且於對一個上述抗熔絲記憶體與其他上述抗熔絲記憶體寫入相同資料時，係於對一個上述抗熔絲記憶體寫入資料後，對另一個上述抗熔絲記憶體寫入資料。
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