KR20170078749A - 안티퓨즈 메모리 및 반도체 기억 장치 - Google Patents

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Abstract

안티퓨즈 메모리(2b)에서는, 종래와 같은 제어 회로를 사용하지 않고, 메모리 게이트 전극(G) 및 워드선(WL1)의 전압값에 의해, 메모리 게이트 전극(G)으로부터 워드선(WL1)에의 전압 인가가 역방향 바이어스의 전압으로 되는 반도체 접합 구조의 정류 소자(3)를 형성하고, 당해 정류 소자(3)에 의해 메모리 게이트 전극(G)으로부터 워드선(WL1)에의 전압 인가를 차단하도록 하였기 때문에, 종래와 같은 메모리 캐패시터에의 전압 인가를 선택적으로 행하는 스위치 트랜지스터나, 스위치 트랜지스터에 온 오프 동작을 행하게 하기 위한 스위치 제어 회로가 불필요해져, 그만큼, 소형화를 도모할 수 있는 안티퓨즈 메모리 및 반도체 기억 장치를 제안한다.

Description

안티퓨즈 메모리 및 반도체 기억 장치{ANTI-FUSE MEMORY AND SEMICONDUCTOR STORAGE DEVICE}
본 발명은 안티퓨즈 메모리 및 반도체 기억 장치에 관한 것이다.
종래, 절연막을 파괴함으로써, 1회만 데이터의 기입을 행할 수 있는 안티퓨즈 메모리로서는, 미국 특허 제6,667,902호 명세서(특허문헌 1)에 기재하는 바와 같은 구성을 가진 안티퓨즈 메모리가 알려져 있다. 이 특허문헌 1에 기재되어 있는 안티퓨즈 메모리는, 스위치 트랜지스터와, 메모리 캐패시터가 웰에 나란히 형성된 2트랜지스터 구성을 포함한다.
실제상, 트랜지스터 구성으로 이루어지는 스위치 트랜지스터에는, 웰 상에 스위치 게이트 절연막을 개재하여 스위치 게이트 전극이 형성되어 있고, 스위치 게이트 전극에 워드선이 접속되어 있음과 함께, 웰 표면에 형성한 한쪽의 확산 영역에 비트선이 접속되어 있다. 또한, 스위치 트랜지스터와 쌍을 이루는 메모리 캐패시터에는, 웰 상에 메모리 게이트 절연막을 개재하여 메모리 게이트 전극이 형성되어 있고, 스위치 게이트 전극에 접속된 워드선과는 다른 기입 워드선이 당해 메모리 게이트 전극에 접속되어 있다.
데이터 기입 동작 시, 메모리 캐패시터는, 기입 워드선으로부터 메모리 게이트 전극에 인가되는 파괴 워드 전압과, 스위치 트랜지스터의 비트선에 인가되는 절연 파괴 비트 전압의 전압차에 의해 메모리 게이트 절연막이 절연 파괴되고, 웰과 절연되어 있던 메모리 게이트 전극이, 메모리 게이트 절연막의 절연 파괴에 의해, 웰의 표면, 즉 메모리 채널이 형성되는 영역과 전기적으로 연결될 수 있다.
그리고, 데이터 판독 동작 시, 판독하고 싶은 비트선에 접속된 기입 워드선에 전압을 인가하면, 메모리 게이트 절연막이 파괴되어 있는 경우에는, 기입 워드선에 인가한 전압이 메모리 채널을 통해 스위치 트랜지스터의 다른 쪽의 확산 영역에 인가된다. 또한 스위치 트랜지스터는, 스위치 게이트 전극에 접속된 워드선 및 확산 영역에 접속된 비트선으로부터 각각 인가되는 전압에 의해 온 상태로 되고, 쌍을 이루는 메모리 캐패시터에서의 메모리 게이트 전극과, 메모리 채널의 전기적인 연결 상태를, 비트선에 인가한 전압의 변화를 기초로 판단하여, 데이터의 기입 유무를 판별할 수 있다.
미국 특허 제6,667,902호 명세서
그러나, 이러한 구성으로 이루어지는 종래의 안티퓨즈 메모리에서는, 메모리 캐패시터와는 별도로 독립된 스위치 트랜지스터를 형성하고 있기 때문에, 당해 메모리 캐패시터에 파괴 워드 전압을 인가하는 제어 회로와는 별도로, 스위치 트랜지스터를 온 오프 동작시키기 위한 스위치 제어 회로가 필요로 되고, 그만큼, 소형화를 도모하기 어렵다는 문제가 있었다.
따라서, 본 발명은 이상의 점을 고려하여 이루어진 것이며, 종래보다도 소형화를 도모할 수 있는 안티퓨즈 메모리 및 반도체 기억 장치를 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위해 본 발명의 안티퓨즈 메모리는, 메모리 게이트 절연막을 개재하여 메모리 게이트 전극이 형성되고, 웰에 형성된 한쪽의 확산 영역에 비트선이 접속된 메모리 캐패시터와, 상기 메모리 게이트 전극과 워드선 사이에 형성되며, 상기 워드선으로부터 상기 메모리 게이트 전극에 전압을 인가하는 한편, 상기 메모리 게이트 전극 및 상기 워드선에 인가되는 전압값에 의해 상기 메모리 게이트 전극으로부터 상기 워드선에의 전압 인가를 차단하는 정류 소자를 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 기억 장치는, 복수의 워드선 및 복수의 비트선의 각 교차 개소에 안티퓨즈 메모리가 배치된 반도체 기억 장치로서, 상기 안티퓨즈 메모리가 상술한 안티퓨즈 메모리인 것을 특징으로 한다.
본 발명에 따르면, 종래와 같은 제어 회로를 사용하지 않고, 메모리 캐패시터의 메모리 게이트 전극 및 워드선에 인가되는 전압값에 의해 정류 소자에 의해 메모리 게이트 전극으로부터 워드선에의 전압 인가를 차단하도록 하였기 때문에, 종래와 같은 메모리 캐패시터에의 전압 인가를 선택적으로 행하는 스위치 트랜지스터나, 또한 스위치 트랜지스터에 온 오프 동작을 행하게 하기 위한 스위치 제어 회로가 불필요해져, 그만큼, 소형화를 도모할 수 있다.
도 1은 본 발명의 안티퓨즈 메모리를 구비한 반도체 기억 장치의 회로 구성과, 데이터의 기입 동작 시에 있어서의 각 부위의 전압을 도시한 개략도이다.
도 2는 본 발명에 의한 안티퓨즈 메모리의 단면 구성을 도시하는 개략도이다.
도 3은 도 1에 도시하는 반도체 기억 장치에 있어서 데이터의 판독 동작 시에 있어서의 각 부위의 전압을 도시한 개략도이다.
도 4a는 도 2에 도시한 안티퓨즈 메모리의 다른 실시 형태에 의한 단면 구성을 도시하고, 도 4b는 도 4a와 동일하게 다른 실시 형태에 의한 안티퓨즈 메모리의 단면 구성을 도시하는 개략도이다.
도 5는 본 발명에 의한 제2 실시 형태에 의한 안티퓨즈 메모리를 구비한 반도체 기억 장치의 회로 구성과, 데이터의 기입 동작 시에 있어서의 각 부위의 전압을 도시한 개략도이다.
도 6a는 2개의 메모리 캐패시터를 구비한 안티퓨즈 메모리의 단면 구성을 도시하고, 도 6b는 도 6a에 도시한 안티퓨즈 메모리의 다른 실시 형태에 의한 단면 구성을 도시하는 개략도이다.
도 7은 본 발명에 의한 제3 실시 형태에 의한 안티퓨즈 메모리를 구비한 반도체 기억 장치의 회로 구성과, 데이터의 기입 동작 시에 있어서의 각 부위의 전압을 도시한 개략도이다.
도 8은 본 발명에 의한 제4 실시 형태에 의한 안티퓨즈 메모리를 구비한 반도체 기억 장치의 회로 구성과, 데이터의 기입 동작 시에 있어서의 각 부위의 전압을 도시한 개략도이다.
도 9a는 N형 MOS 트랜지스터 구성의 정류 소자를 구비한 다른 실시 형태에 의한 안티퓨즈 메모리의 회로 구성을 도시하고, 도 9b는 P형 MOS 트랜지스터 구성의 정류 소자를 구비한 다른 실시 형태에 의한 안티퓨즈 메모리의 회로 구성을 도시한 개략도이다.
도 10은 N형 MOS 트랜지스터 구성의 하나의 정류 소자에 대해, 복수의 메모리 캐패시터가 접속된 안티퓨즈 메모리의 회로 구성을 도시하는 개략도이다.
도 11은 FinFET로 이루어지는 메모리 캐패시터를 가진 안티퓨즈 메모리의 구성을 도시하는 개략도이다.
이하 도면에 기초하여 본 발명의 실시 형태를 상세하게 설명한다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한, 설명은 이하에 나타내는 순서로 한다.
<1. 제1 실시 형태>
1-1. 제1 실시 형태에 의한 반도체 기억 장치의 구성
1-2. 데이터의 기입 동작
1-3. 데이터의 판독 동작
1-4. 작용 및 효과
1-5. 다른 실시 형태에 의한 정류 소자
<2. 제2 실시 형태>
2-1. 제2 실시 형태에 의한 반도체 기억 장치의 구성
2-2. 데이터의 기입 동작
2-2-1. 복수의 메모리 캐패시터에 대해, 동일한 데이터를 동시에 기입하는 경우
2-2-2. 복수의 메모리 캐패시터에 대해, 동일한 데이터를 순서대로 기입하는 경우
2-3. 데이터의 판독 동작
2-4. 작용 및 효과
2-5. 다른 실시 형태에 의한 정류 소자
<3. 제3 실시 형태>
3-1. 제3 실시 형태에 의한 반도체 기억 장치의 구성
3-2. 데이터의 기입 동작
3-3. 작용 및 효과
<4. 제4 실시 형태>
4-1. 제4 실시 형태에 의한 반도체 기억 장치의 구성
4-2. 데이터의 기입 동작
4-3. 작용 및 효과
<5. 제5 실시 형태>
5-1. N형 MOS(Metal-Oxide-Semiconductor) 트랜지스터를 포함하는 정류 소자를 가진 안티퓨즈 메모리
5-2. 데이터의 기입 동작
5-3. 작용 및 효과
<6. 제6 실시 형태>
6-1. P형 MOS 트랜지스터를 포함하는 정류 소자를 가진 안티퓨즈 메모리
6-2. 작용 및 효과
<7. 다른 실시 형태>
7-1. N형 MOS 트랜지스터를 포함하는 정류 소자와 복수의 메모리 캐패시터를 포함하는 안티퓨즈 메모리
7-2. FinFET(Fin Field Effect Transistor : 핀형 전계 효과 트랜지스터)로 이루어지는 메모리 캐패시터
7-3. 기타
(1) 제1 실시 형태
(1-1) 제1 실시 형태에 의한 반도체 기억 장치의 구성
도 1에 있어서, 참조 부호 1은 반도체 기억 장치를 나타내고, 본 발명에 의한 안티퓨즈 메모리(2a, 2b, 2c, 2d)가 행렬 형상으로 배치된 구성을 갖고, 행 방향으로 배열되는 안티퓨즈 메모리[2a, 2b(2c, 2d)]에서 워드선 WL1(WL2)을 공유하고 있음과 함께, 열 방향으로 배열되는 안티퓨즈 메모리[2a, 2c(2b, 2d)]에서 비트선 BL1(BL2)을 공유하고 있다. 각 안티퓨즈 메모리(2a, 2b, 2c, 2d)는, 모두 동일 구성을 갖고 있으며, 예를 들어 1행1열째의 안티퓨즈 메모리(2a)는, PN 접합 다이오드의 반도체 접합 구조를 가진 정류 소자(3)와, 메모리 게이트 전극 G 및 비트선 BL1의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(6)을 구비한 메모리 캐패시터(4)를 포함하고 있다.
이 실시 형태의 경우, 정류 소자(3)는 P형 반도체 영역과 N형 반도체 영역이 접합된 구성을 갖고 있고, P형 반도체 영역이 워드선 WL1에 접속되어 있음과 함께, N형 반도체 영역이 메모리 캐패시터(4)의 메모리 게이트 전극 G에 접속되어 있다. 이에 의해, 안티퓨즈 메모리(2a)는, 워드선 WL1로부터 정류 소자(3)를 통해 메모리 캐패시터(4)의 메모리 게이트 전극 G에 전압을 인가하는 한편, 당해 메모리 게이트 전극 G로부터 워드선 WL1에의 전압 인가가 정류 소자(3)에서 역방향 바이어스의 전압으로 되어, 정류 소자(3)에 의해 메모리 게이트 전극 G로부터 워드선 WL에의 전압 인가를 차단할 수 있다.
이와 같은 안티퓨즈 메모리(2a, 2b, 2c, 2d)는, 데이터 기입 동작 시, 워드선 WL1, WL2에 인가된 전압이 정류 소자(3)를 통해 메모리 캐패시터(4)의 메모리 게이트 전극 G에 인가되고, 메모리 캐패시터(4)에 있어서 메모리 게이트 전극 G와 비트선 BL1, BL2 사이에 큰 전압차가 발생함으로써, 메모리 캐패시터(4)의 메모리 게이트 절연막(6)이 절연 파괴되어, 당해 메모리 캐패시터(4)에 데이터가 기입될 수 있다.
여기서 반도체 기억 장치(1)에 형성되는 본 발명의 안티퓨즈 메모리(2a, 2b, 2c, 2d)에 대하여 상세하게 설명한다. 또한, 여기에서는, 도 1에 있어서, 예를 들어 1행째에 배열되어 있는 2개의 안티퓨즈 메모리(2a, 2b)에 주목하여 이하 설명한다. 도 2에 도시한 바와 같이, 반도체 기억 장치(1)는 예를 들어 Si를 포함하는 P형 또는 N형의 웰 S2가, 반도체 기판 S1 상에 형성되어 있고, 당해 웰 S2의 표면에 절연 부재로 이루어지는 정류 소자 형성층 ILb가 형성되어 있다. 또한, 웰 S2의 표면에는, 정류 소자 형성층 ILb를 사이에 두도록 하여, 당해 정류 소자 형성층 ILb로부터 소정 간격을 설정하여 절연 부재로 이루어지는 소자 분리층 ILa, ILc가 형성되어 있다.
이 경우, 반도체 기억 장치(1)는 1개의 정류 소자 형성층 ILb를 2개의 안티퓨즈 메모리(2a, 2b)에서 공유하고 있으며, 정류 소자 형성층 ILb 및 하나의 소자 분리층 ILa 간에 하나의 안티퓨즈 메모리(2a)의 메모리 캐패시터(4)가 형성되고, 정류 소자 형성층 ILb 및 다른 소자 분리층 ILc 간에 다른 안티퓨즈 메모리(2b)의 메모리 캐패시터(4)가 형성될 수 있다.
실제상, 정류 소자 형성층 ILb 및 하나의 소자 분리층 ILa 간에는, 당해 소자 분리층 ILa에 인접하도록 하여 웰 S2의 표면에 하나의 확산 영역(5)이 형성되어 있고, 이 확산 영역(5) 및 정류 소자 형성층 ILb 간의 웰 S2 상에 메모리 게이트 절연막(6)을 개재하여 메모리 게이트 전극 G가 배치된 메모리 캐패시터(4)가 형성되어 있다.
또한, 정류 소자 형성층 ILb 및 다른 소자 분리층 ILc 간에도, 당해 소자 분리층 ILc에 인접하도록 하여 웰 S2의 표면에 다른 확산 영역(5)이 형성되어 있고, 이 확산 영역(5) 및 정류 소자 형성층 ILb 간의 웰 S2 상에 메모리 게이트 절연막(6)을 개재하여 메모리 게이트 전극 G가 배치된 메모리 캐패시터(4)가 형성되어 있다.
각 확산 영역(5)에는, 콘택트 C1이 각각 기립 형성되어 있고, 당해 콘택트 C1의 선단에, 대응한 비트선 BL1, BL2가 접속되어 있다. 이에 의해 예를 들어 안티퓨즈 메모리(2a)의 메모리 캐패시터(4)에는, 비트선 BL1로부터 콘택트 C1을 통해 확산 영역(5)에 소정 전압이 인가될 수 있다. 이러한 구성에 더하여, 정류 소자 형성층 ILb에는, 표면에 정류 소자(3)가 형성될 수 있다. 이 실시 형태의 경우, 정류 소자 형성층 ILb의 표면에는, P형 반도체 영역(8)과, 이 P형 반도체 영역(8)을 중심으로 당해 P형 반도체 영역(8)을 사이에 두도록 형성된 N형 반도체 영역(7)이 형성되어 있고, 이들 N형 반도체 영역(7) 및 P형 반도체 영역(8)에 의해 PN 접합 다이오드로 되는 반도체 접합 구조를 가진 정류 소자(3)가 형성될 수 있다.
이 경우, 각 안티퓨즈 메모리(2a, 2b)에서는, 메모리 캐패시터(4)의 메모리 게이트 전극 G가 N형 반도체에 의해 형성되어 있고, 당해 메모리 게이트 전극 G의 단부와, 정류 소자 형성층 ILb 상에 형성된 정류 소자(3)의 N형 반도체 영역(7)의 단부가 일체 형성되어 있다. 또한, 안티퓨즈 메모리(2a, 2b)는, 이들 정류 소자(3)의 N형 반도체 영역(7) 및 P형 반도체 영역(8)과, 메모리 캐패시터(4)의 각 메모리 게이트 전극 G가 동일한 배선층(동일층)에 형성되어 있고, 정류 소자(3)의 N형 반도체 영역(7) 및 P형 반도체 영역(8)과, 메모리 캐패시터(4)의 메모리 게이트 전극 G가, 동일한 막 두께로 형성되어 있다. 이에 의해, 안티퓨즈 메모리(2a, 2b)에서는, 정류 소자(3)의 N형 반도체 영역(7), P형 반도체 영역(8) 및 메모리 캐패시터(4)의 메모리 게이트 전극 G의 각 접합 표면에 단차가 없고 전체로서 박형화가 도모되어 있다. 또한, 안티퓨즈 메모리(2a, 2b)에서는, 정류 소자(3)의 N형 반도체 영역(7), P형 반도체 영역(8) 및 메모리 캐패시터(4)의 메모리 게이트 전극 G를 동일한 성막 공정에서 형성할 수 있기 때문에, N형 반도체 영역(7), P형 반도체 영역(8) 및 메모리 캐패시터(4)의 메모리 게이트 전극 G를 각각 따로따로 형성하는 경우에 비해 제조 프로세스의 간략화를 도모할 수 있다.
또한, 정류 소자(3)에는, P형 반도체 영역(8)에 콘택트 C2가 기립 형성되어 있고, 비트선 BL1, BL2 상방에 배치된 워드선 WL1에 콘택트 C2를 통해 P형 반도체 영역(8)이 접속되어 있다. 이렇게 하여, 예를 들어 안티퓨즈 메모리(2a)에서는, 메모리 게이트 전극 G에 대하여 상대적으로 정의 전압이 워드선 WL1에 인가되면, 당해 워드선 WL1로부터의 전압을, 콘택트 C2, 정류 소자(3)의 P형 반도체 영역(8) 및 N형 반도체 영역(7)을 통해 각 메모리 캐패시터(4)의 메모리 게이트 전극 G에 인가할 수 있다. 한편, 안티퓨즈 메모리(2a)에서는, 워드선 WL1에 대하여 상대적으로 정의 전압이 메모리 캐패시터(4)의 메모리 게이트 전극 G에 인가되면, 당해 메모리 게이트 전극 G로부터의 전압이, 정류 소자(3)에 있어서 역방향 바이어스의 전압으로 되어, N형 반도체 영역(7) 및 P형 반도체 영역(8) 간에서 차단될 수 있다. 또한, 웰 S2 상에 형성된 콘택트 C1, C2이나, 정류 소자(3), 메모리 게이트 전극 G, 비트선 BL1, BL2, 워드선 WL1은 층간 절연층(9)에 의해 덮여 있다.
덧붙여서, 이와 같은 구성을 갖는 반도체 기억 장치(1)는 포토리소그래피 기술, 산화나 CVD(Chemical Vapor Deposition) 등의 성막 기술, 에칭 기술 및 이온 주입법을 이용한 일반적인 반도체 제조 프로세스에 의해 형성할 수 있기 때문에, 여기에서는 그 설명은 생략한다.
(1-2) 데이터의 기입 동작
다음에, 이러한 구성을 가진 반도체 기억 장치(1)에 있어서, 예를 들어 2행1열째의 안티퓨즈 메모리(2c)에만 데이터를 기입할 때의 데이터 기입 동작에 대하여 설명한다. 또한, 여기에서는, 데이터를 기입하는 안티퓨즈 메모리(2c)를 기입 선택 메모리(2W)라고도 부르며, 데이터를 기입하지 않는 안티퓨즈 메모리(2a, 2b, 2d)를 기입 비선택 메모리(2N)라고도 부른다. 이 경우, 도 1에 도시한 바와 같이, 반도체 기억 장치(1)에는, 기입 선택 메모리(2W)가 접속된 비트선 BL1(이하, 기입 선택 비트선 BLa라고도 부름)에 0[V]의 파괴 비트 전압이 인가되고, 기입 비선택 메모리(2N)[안티퓨즈 메모리(2b, 2d)]만이 접속된 비트선 BL(이하, 기입 비선택 비트선 BLb라고도 부름)에 3[V]의 비파괴 비트 전압이 인가될 수 있다.
또한, 이때, 반도체 기억 장치(1)에는, 기입 선택 메모리(2W)[안티퓨즈 메모리(2c)]가 접속된 워드선 WL2(이하, 기입 선택 워드선 WLa라고도 부름)에 5[V]의 파괴 워드 전압이 인가되고, 기입 비선택 메모리(2N)[안티퓨즈 메모리(2a, 2b)]만이 접속된 워드선 WL1(이하, 기입 비선택 워드선 WLb라고도 부름)에 0[V]의 비파괴 워드 전압이 인가될 수 있다. 기입 선택 메모리(2W)에서는, 기입 선택 워드선 WLa로부터 정류 소자(3)의 P형 반도체 영역(8)에 5[V]의 파괴 워드 전압이 인가됨과 함께, 기입 선택 비트선 BLa로부터 메모리 캐패시터(4)의 일단의 확산 영역(5)에 0[V]의 파괴 비트 전압이 인가될 수 있다.
이에 의해, 기입 선택 메모리(2W)에서는, 정류 소자(3)로부터 메모리 캐패시터(4)의 메모리 게이트 전극 G에 파괴 워드 전압이 인가됨과 함께, 비트선 BL1로부터 확산 영역(5)에 0[V]이 인가되기 때문에, 메모리 캐패시터(4)의 채널(도시하지 않음)이 온 상태로 되고, 채널 전위가 비트선 BL1의 전위와 동일 전위로 된다. 이렇게 하여, 기입 선택 메모리(2W)에서는, 예를 들어 빌트인 포텐셜을 0.7[V]로 한 경우, 채널과 메모리 게이트 전극 G의 전위차가 4.3[V]으로 되기 때문에, 메모리 게이트 전극 G 하부의 메모리 게이트 절연막(6)이 절연 파괴되어, 메모리 게이트 전극 G와 확산 영역(5)이 채널을 통해 저저항에서 도통 상태로 되어, 데이터가 기입된 상태로 될 수 있다.
한편, 5[V]의 파괴 워드 전압이 인가되는 기입 선택 워드선 WLa에 접속되어 있지만, 데이터가 기입되지 않는 다른 열의 안티퓨즈 메모리(2d)에서는, 메모리 캐패시터(4)의 일단에 있는 확산 영역(5)에 기입 비선택 비트선 BLb를 통해 3[V]의 비파괴 비트 전압이 인가되어, 메모리 캐패시터(4)에 있어서 메모리 게이트 전극 G와 확산 영역(5)의 전압차가 1.3[V](빌트인 포텐셜 0.7[V]을 고려)으로 작아진다. 이 때문에, 이 안티퓨즈 메모리(2d)에서는, 설령 메모리 캐패시터(4)에 있어서 메모리 게이트 전극 G 하부의 메모리 게이트 절연막(6)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(6)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다.
또한, 3[V]의 비파괴 비트 전압이 인가되는 기입 비선택 비트선 BLb에 접속되며, 데이터가 기입되지 않는 다른 안티퓨즈 메모리(2b)에서는, 메모리 게이트 절연막(6)이 절연 파괴되어 있지 않을 때, 기입 비선택 워드선 WLb로부터 정류 소자(3)를 통해 메모리 게이트 전극 G에 0[V]의 비파괴 워드 전압이 인가되어, 메모리 캐패시터(4)에 있어서, 메모리 게이트 전극 G와, 기입 비선택 비트선 BLb가 접속된 확산 영역(5)의 전압차가 3[V]으로 작아진다.
이 때문에, 이 안티퓨즈 메모리(2b)에서는, 설령 메모리 캐패시터(4)에 있어서 메모리 게이트 전극 G 하부의 메모리 게이트 절연막(6)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(6)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다.
또한, 기입 비선택 비트선 BLb로부터 3[V]의 비파괴 비트 전압이 인가되는 안티퓨즈 메모리(2b)에서는, 예를 들어 메모리 캐패시터(4)의 메모리 게이트 절연막(6)이 이미 절연 파괴되어 있는 경우라도, 기입 비선택 워드선 WLb에 0[V]의 비파괴 워드 전압이 인가되어 있기 때문에, 메모리 캐패시터(4)에 채널이 형성되지 않아, 기입 비선택 비트선 BLb의 3[V]의 비파괴 비트 전압이 메모리 캐패시터(4)에 의해 차단되므로, 당해 비파괴 비트 전압이, 절연 파괴된 메모리 게이트 절연막(6)을 통해 메모리 게이트 전극 G에 인가되는 일은 없다.
그러나, 메모리 게이트 절연막(6)의 절연 파괴된 개소가, 예를 들어 기입 비선택 비트선 BLb가 접속되어 있는 확산 영역(5)에 매우 가까운 개소이었을 때에는, 비트선 BL2의 전위를 메모리 캐패시터(4)의 채널에 의해 차단할 수 없어, 당해 확산 영역(5)에 인가된 3[V]의 비파괴 비트 전압이 메모리 게이트 전극 G에 인가되어 버릴 우려도 있다.
이와 같은 경우라도, 본 발명의 안티퓨즈 메모리(2b)에서는, N형 반도체 영역(7) 및 P형 반도체 영역(8)에 의해 PN 접합 다이오드의 반도체 접합 구조를 가진 정류 소자(3)가, 메모리 캐패시터(4)의 메모리 게이트 전극 G와, 워드선 WL1 사이에 형성되어 있음으로써, 메모리 게이트 전극 G로부터 정류 소자(3)에 3[V]의 비파괴 비트 전압이 인가되어도, 당해 정류 소자(3)에 있어서 N형 반도체 영역(7)으로부터 P형 반도체 영역(8)으로의 역방향 바이어스의 전압으로 되어, 당해 정류 소자(3)에 의해 메모리 게이트 전극 G로부터 워드선 WL1에의 전압 인가를 확실하게 차단할 수 있다.
만약, 이와 같은 정류 소자(3)에 의한 차단 기능이 없는 경우에는, 안티퓨즈 메모리(2b)를 통해 비트선 BL2의 3[V]의 비파괴 비트 전압이, 워드선 WL1에 전달되어 버린다. 이 경우, 안티퓨즈 메모리(2b)를 통해 워드선 WL1에 인가된 3[V]의 전압이, 워드선 WL1을 통해, 당해 워드선 WL1을 공유하는 다른 안티퓨즈 메모리(2a)의 메모리 게이트 전극 G에까지 전달되어 버린다. 그 때문에, 안티퓨즈 메모리(2a)의 메모리 게이트 절연막(6)이 이미 파괴되어 있는 경우에는, 비트선 BL1과 워드선 WL1이 쇼트하여 동전위로 되려고 하고, 그 결과, 하나의 비트선 BL1과, 다른 비트선 BL2가 원하는 전위를 유지할 수 없게 되어 버려, 안티퓨즈 메모리에 대한 정상적인 데이터 기입 동작을 행할 수 없게 되어 버린다는 문제가 발생한다.
덧붙여서, 0[V]의 비파괴 워드 전압이 인가되는 기입 비선택 워드선 WLb와, 동일하게 0[V]의 비파괴 비트 전압이 인가되는 기입 비선택 비트선 BLb에 접속되는, 데이터를 기입하지 않는 안티퓨즈 메모리(2a)에서는, 메모리 캐패시터(4)에 있어서 메모리 게이트 전극 G와 확산 영역(5)의 전압차가 0[V]으로 되기 때문에, 설령 메모리 게이트 절연막(6)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(6)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다. 이렇게 하여, 반도체 기억 장치(1)에서는, 행렬 형상으로 배치된 안티퓨즈 메모리(2a, 2b, 2c, 2d) 중, 원하는 안티퓨즈 메모리(2c)에만 데이터를 기입할 수 있다.
(1-3) 데이터의 판독 동작
다음에, 예를 들어 도 1과의 대응 부분에 동일 부호를 붙여 도시하는 도 3과 같이, 반도체 기억 장치(1)에 있어서, 2행1열째의 안티퓨즈 메모리(2c)의 데이터를 판독하는 경우에 대하여 설명한다. 또한, 여기에서는, 1행1열째의 안티퓨즈 메모리(2a)와, 1행2열째의 안티퓨즈 메모리(2b)와, 2행1열째의 안티퓨즈 메모리(2c)에 대해서는, 각각 메모리 게이트 절연막(6)이 절연 파단되어 데이터가 기입되어 있는 상태로 되어 있고, 2행2열째의 안티퓨즈 메모리(2d)에 대해서는, 메모리 게이트 절연막(6)이 절연 파괴되지 않아 데이터가 기입되어 있지 않은 상태로 되어 있는 경우에 대하여 설명한다.
또한, 여기에서는, 데이터를 판독하는 안티퓨즈 메모리(2c)를 판독 선택 메모리(2R)라고도 부르고, 데이터를 판독하지 않는 안티퓨즈 메모리(2a, 2b, 2d)를 판독 비선택 메모리(2NR)라고도 부르고, 이 경우, 판독 선택 메모리(2R)가 접속된 비트선 BL1(이하, 판독 선택 비트선 BLc라고도 부름)과, 판독 비선택 메모리(2NR)[안티퓨즈 메모리(2b, 2d)]만이 접속된 비트선 BL2(이하, 판독 비선택 비트선 BLd라고도 부름)는, 처음에 1.2[V]의 전압으로 충전된다. 이때, 판독 선택 메모리(2R)가 접속된 워드선 WL2(이하, 판독 선택 워드선 WLc라고도 부름)에는, 1.2[V]의 판독 선택 워드 전압이 인가됨과 함께, 판독 비선택 메모리(2NR)[안티퓨즈 메모리(2a, 2b)]만이 접속된 워드선 WL1(이하, 판독 비선택 워드선 WLd라고도 칭함)에는, 0[V]의 판독 비선택 워드 전압이 인가될 수 있다.
그 후, 판독 선택 비트선 BLc에는 0[V]의 판독 선택 비트 전압이 인가될 수 있다. 이에 의해, 판독 선택 메모리(2R)에는, 판독 선택 워드선 WLc로부터 정류 소자(3)의 P형 반도체 영역(8)에 1.2[V]의 판독 선택 워드 전압이 인가됨과 함께, 판독 선택 비트선 BLc로부터 메모리 캐패시터(4)의 일단의 확산 영역(5)에 0[V]의 판독 선택 비트 전압이 인가될 수 있다.
이때, 판독 선택 메모리(2R)에서는, 메모리 캐패시터(4)의 메모리 게이트 절연막(6)이 절연 파괴되어 데이터가 기입된 상태에 있기 때문에, 판독 선택 워드선 WLc의 1.2[V]의 판독 선택 전압에 의해, 정류 소자(3)에서 P형 반도체 영역(8)으로부터 N형 반도체 영역(7)으로 순방향 바이어스의 전압이 가해질 수 있다. 이에 의해, 판독 선택 메모리(2R)에서는, 판독 선택 워드선 WLc의 판독 선택 워드 전압이, 정류 소자(3)로부터 메모리 캐패시터(4)를 통해 판독 선택 비트선 BLc에 인가될 수 있다.
그 결과, 판독 선택 비트선 BLc에는, 1.2[V]의 판독 선택 워드 전압이 판독 선택 메모리(2R)[안티퓨즈 메모리(2c)]에서 빌트인 포텐셜분 저하된 전압이 인가될 수 있다. 이에 의해, 판독 선택 비트선 BLc에서는, 판독 선택 메모리(2R)를 통해 판독 선택 워드선 WLc와 전기적으로 접속됨으로써, 0[V]의 판독 선택 비트 전압이 0.5[V]로 되어, 전압값이 변화될 수 있다.
덧붙여서, 판독 선택 메모리(2R)에 있어서, 메모리 캐패시터(4)의 메모리 게이트 절연막(6)이 절연 파괴되지 않아 데이터가 기입되어 있지 않을 때에는, 메모리 캐패시터(4)에 의해, 판독 선택 워드선 WLc와 판독 선택 비트선 BLc의 전기적인 접속이 차단되게 된다. 이에 의해, 판독 선택 비트선 BLc에서는, 0[V]의 판독 선택 비트 전압이 변화되지 않고, 0[V]의 상태를 그대로 유지할 수 있다.
이와 같이 반도체 기억 장치(1)에서는, 판독 선택 비트선 BLc에 인가되어 있는 판독 선택 비트 전압이 변화되었는지 여부를 검지함으로써, 판독 선택 메모리(2R)[안티퓨즈 메모리(2c)]에 데이터가 기입되어 있는지 여부를 판단할 수 있다.
또한, 판독 선택 비트선 BLc에 접속되고, 또한 데이터를 판독하지 않는 안티퓨즈 메모리(2a)에서는, 판독 비선택 워드선 WLd에 0[V]의 판독 비선택 워드 전압이 인가되어 있기 때문에, 설령 메모리 캐패시터(4)의 메모리 게이트 절연막(6)이 절연 파괴되어 있어도, 판독 선택 비트선 BLc의 전압 변화에 기여하는 일은 없다.
덧붙여서, 예를 들어 데이터를 판독하는 안티퓨즈 메모리(2c)에 의해 판독 선택 비트선 BLc의 전압값이 0.5[V]로 되어 있을 때, 이 판독 선택 비트선 BLc를 공유하는, 데이터를 판독하지 않는 다른 안티퓨즈 메모리(2a)에서 메모리 캐패시터(4)의 메모리 게이트 절연막(6)이 절연 파괴되어 있어도, 당해 안티퓨즈 메모리(2a)에서는, 정류 소자(3)에 역방향 바이어스의 전압이 가해지게 되기 때문에, 0.5[V]의 판독 선택 비트 전압이 정류 소자(3)에 의해 차단되어, 판독 비선택 워드선 WLd에 인가되어 버리는 것을 방지할 수 있다.
또한, 0[V]의 판독 비선택 워드 전압이 인가된 판독 비선택 워드선 WLd와, 1.2[V]의 판독 비선택 비트 전압이 인가된 판독 비선택 비트선 BLd에 접속된 안티퓨즈 메모리(2b)에서도, 설령 메모리 게이트 절연막(6)이 절연 파괴되어 있어도, 정류 소자(3)에서 역방향 바이어스의 전압으로 되기 때문에, 판독 비선택 워드선 WLd로부터 판독 비선택 비트선 BLd에의 전압 인가를 정류 소자(3)에 의해 차단할 수 있다.
또한, 1.2[V]의 판독 선택 워드 전압이 인가된 판독 선택 워드선 WLc와, 1.2[V]의 판독 비선택 비트 전압이 인가된 판독 비선택 비트선 BLd에 접속된 안티퓨즈 메모리(2d)에서는, 설령 메모리 게이트 절연막(6)이 절연 파괴되어 있어도, 판독 선택 워드선 WLc 및 판독 비선택 비트선 BLd의 전압값이 동일하기 때문에, 1.2[V]의 판독 선택 워드 전압이 변동되지도 않고, 다른 안티퓨즈 메모리(2c)의 판독 동작에 영향을 주는 일은 없다. 이렇게 하여 반도체 기억 장치(1)에서는, 행렬 형상으로 배치된 안티퓨즈 메모리(2a, 2b, 2c, 2d) 중, 원하는 안티퓨즈 메모리(2c)의 데이터만을 판독할 수 있다.
(1-4) 작용 및 효과
이상의 구성에 있어서, 예를 들어 안티퓨즈 메모리(2c)에서는, 웰 S2 상에 메모리 게이트 절연막(6)을 개재하여 메모리 게이트 전극 G가 형성되고, 웰 S2 표면에 형성된 한쪽의 확산 영역(5)에 비트선 BL1이 접속된 메모리 캐패시터(4)와, 메모리 게이트 전극 G와 워드선 WL2 사이에 형성되며, 워드선 WL2로부터 메모리 게이트 전극 G에 전압을 인가하는 한편, 메모리 게이트 전극 G로부터 워드선 WL2에의 전압 인가가 역방향 바이어스의 전압으로 되어, 메모리 게이트 전극 G로부터 워드선 WL2에의 전압 인가를 차단하는 정류 소자(3)를 형성하도록 하였다.
또한, 안티퓨즈 메모리(2c)에서는, 메모리 캐패시터(4)에 데이터를 기입할 때, 기입 선택 워드선 WLa에 인가된 기입 파괴 워드 전압이, 정류 소자(3)를 통해 메모리 캐패시터(4)의 메모리 게이트 전극 G에 인가되고, 당해 메모리 게이트 전극 G와 기입 선택 비트선 BLa의 전압차에 의해, 메모리 캐패시터(4)의 메모리 게이트 절연막(6)이 절연 파괴되도록 하였다.
한편, 데이터를 기입하지 않는 데이터 비기입 동작의 안티퓨즈 메모리(2b)에서는, 메모리 캐패시터(4)에 접속된 비트선 BL2에 고전압의 비파괴 비트 전압이 인가되었을 때에, 예를 들어 메모리 캐패시터(4)의 메모리 게이트 절연막(6)이 절연 파괴되어 있어도, 기입 비선택 워드선 WLb에 0[V]의 비파괴 워드 전압이 인가되어 있기 때문에, 메모리 캐패시터(4)에 채널이 형성되지 않아, 기입 비선택 비트선 BLb로부터 워드선 WL1에의 전압 인가를 메모리 캐패시터(4)에 의해 차단할 수 있다.
이때, 본 발명의 안티퓨즈 메모리(2b)에서는, 예를 들어 기입 비선택 비트선 BLb가 접속되어 있는 확산 영역(5)에 매우 가까운 개소에서 메모리 게이트 절연막(6)의 절연 파괴가 발생하고, 설령 기입 비선택 비트선 BLb의 전위를 메모리 캐패시터(4)의 채널에 의해 차단할 수 없어, 기입 비선택 비트선 BLb로부터 메모리 캐패시터(4)의 메모리 게이트 전극 G에 비파괴 비트 전압이 인가되어 버려도, 당해 비파괴 비트 전압이 정류 소자(3)에서 역방향 바이어스의 전압으로 되기 때문에, 당해 정류 소자(3)에 의해 메모리 게이트 전극 G로부터 워드선 WL1에의 전압 인가를 확실하게 차단할 수 있다.
따라서, 안티퓨즈 메모리(2b)에서는, 종래와 같은 제어 회로를 사용하지 않고, 메모리 게이트 전극 G 및 워드선 WL1에 인가되는 전압값에 의해, 메모리 게이트 전극 G로부터 워드선 WL1에의 전압 인가가 역방향 바이어스의 전압으로 되도록 하는 반도체 접합 구조의 정류 소자(3)를 형성하고, 당해 정류 소자(3)에 의해 메모리 게이트 전극 G로부터 워드선 WL1에의 전압 인가를 차단하도록 하였기 때문에, 종래와 같은 메모리 캐패시터에의 전압 인가를 선택적으로 행하는 스위치 트랜지스터나, 스위치 트랜지스터에 온 오프 동작을 행하게 하기 위한 스위치 제어 회로가 불필요해져, 그만큼, 소형화를 도모할 수 있다.
또한, 안티퓨즈 메모리(2a, 2b, 2c, 2d)는, 도 2에 도시한 바와 같이, 정류 소자(3)의 P형 반도체 영역(8) 및 N형 반도체 영역(7)이 메모리 캐패시터(4)의 메모리 게이트 전극 G와 동일층에 형성되어 있기 때문에, 단층 구조로 이루어지는 메모리 캐패시터(4)의 메모리 게이트 전극 G를 형성하는 일반적인 반도체 제조 프로세스를 이용하여, 메모리 게이트 전극 G를 형성하는 제조 공정에서 정류 소자(3)의 P형 반도체 영역(8) 및 N형 반도체 영역(7)도 형성할 수 있다.
(1-5) 다른 실시 형태에 의한 정류 소자
또한, 본 발명은 본 실시 형태에 한정되는 것은 아니고, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하고, 정류 소자로서, P형 반도체 영역(8)과 N형 반도체 영역(7)이 접합된 PN 접합 다이오드의 반도체 접합 구조를 포함하는 정류 소자(3)를 적용한 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 도 2와의 대응 부분에 동일 부호를 붙여 도시하는 도 4a(정류 소자 형성층 ILb 등은 생략함)와 같이, P형 반도체 영역(13)과 N형 반도체 영역(15) 사이에 진성 반도체 영역(14)이 형성된 PIN(P-Intrinsic-N) 접합 다이오드의 반도체 접합 구조를 포함하는 정류 소자(11a, 11b)를 적용해도 된다.
또한, 이 경우, 정류 소자(11a, 11b)는, 도시하지 않은 정류 소자 형성층 ILb(도 2) 상에 형성되어 있고, 콘택트 C2가 기립 형성된 P형 반도체 영역(13)을 중심으로 당해 P형 반도체 영역(13)을 사이에 두도록 진성 반도체 영역(14)이 형성되어 있다. 또한, 정류 소자(11a, 11b)는, 각 진성 반도체 영역(14)에 각각 N형 반도체 영역(15)이 접합되어, PIN 접합 다이오드로 되는 반도체 접합 구조로 될 수 있다.
정류 소자(11a, 11b)는, N형 반도체에 의해 형성된 메모리 캐패시터(4)(도 4a에서는 도시하지 않음)의 메모리 게이트 전극 G의 단부에 대해, N형 반도체 영역(15)의 단부가 일체 형성된 구성을 갖는다. 이 경우, 정류 소자(11a, 11b)의 N형 반도체 영역(15), 진정 반도체 영역(14) 및 P형 반도체 영역(13)과, 메모리 캐패시터(4)의 메모리 게이트 전극 G는, 동일한 배선층(동일층)에 형성되어 있고, 동일한 막 두께로 형성되어 있다. 이에 의해, 정류 소자(11a, 11b)의 N형 반도체 영역(15), 진정 반도체 영역(14), P형 반도체 영역(13) 및 메모리 캐패시터(4)의 메모리 게이트 전극 G의 각 접합 표면에는 단차가 없고 전체로서 박형화가 도모되어 있다.
이와 같은 정류 소자(11a, 11b)를 가진 각 안티퓨즈 메모리에서도, 워드선 WL1에 인가된 전압을, 콘택트 C2, 정류 소자(11a, 11b)의 P형 반도체 영역(13), 진정 반도체 영역(14) 및 N형 반도체 영역(15)을 통해 각 메모리 캐패시터(4)의 메모리 게이트 전극 G에 인가할 수 있는 한편, 메모리 캐패시터(4)의 메모리 게이트 전극 G로부터의 전압은, 정류 소자(11a, 11b)에 있어서 역방향 바이어스의 전압으로 되어 N형 반도체 영역(15) 및 P형 반도체 영역(13) 간에서 차단되어, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 도 4a와의 대응 부분에 동일 부호를 붙여 도시하는 도 4b는, PN 접합 다이오드를 형성하는, 다른 실시 형태에 의한 정류 소자(16a, 16b)를 나타낸다. 이 경우, 정류 소자(16a, 16b)에는, 콘택트 C2가 기립 형성된 P형 반도체 영역(17)의 하부에 절연 영역(18)이 형성되어 있고, P형 반도체 영역(17) 및 절연 영역(18)의 단부에 접합하도록 N형 반도체 영역(19)이 형성되어 있다. 이에 의해 정류 소자(16a, 16b)는, P형 반도체 영역(17) 및 N형 반도체 영역(19)이 접합된 PN 접합 다이오드의 반도체 접합 구조를 실현할 수 있다.
또한, 이 정류 소자(16a, 16b)도, 상술과 마찬가지로, N형 반도체에 의해 형성된 메모리 캐패시터의 메모리 게이트 전극 G의 단부에 대해, N형 반도체 영역(19)의 단부가 일체 형성된 구성을 갖는다. 이 경우도, 정류 소자(16a, 16b)의 N형 반도체 영역(19)과, 메모리 캐패시터(4)의 메모리 게이트 전극 G는, 동일한 배선층(동일층)에 형성되어 있고, 동일한 막 두께로 형성되어 있다. 또한, P형 반도체 영역(17) 및 절연 영역(18)으로 형성되는 막 두께가, N형 반도체 영역(19)의 막 두께와 동일하게 형성되어 있다.
이에 의해, 정류 소자(16a, 16b)의 P형 반도체 영역(17), N형 반도체 영역(19) 및 메모리 캐패시터(4)의 메모리 게이트 전극 G의 각 접합 표면에는 단차가 형성되지 않고, 또한, 정류 소자(16a, 16b)의 하부측에 있어서도, 절연 영역(18), N형 반도체 영역(19) 및 메모리 캐패시터(4)의 메모리 게이트 전극 G의 각 접합 표면에 단차가 형성되는 일이 없고, 전체로서 박형화가 도모되어 있다.
이와 같은 정류 소자(16a, 16b)를 가진 각 안티퓨즈 메모리에서도, 워드선 WL1에 인가된 전압을, 콘택트 C2, 정류 소자(16a, 16b)의 P형 반도체 영역(17) 및 N형 반도체 영역(19)을 통해 각 메모리 캐패시터(4)의 메모리 게이트 전극 G에 인가할 수 있는 한편, 메모리 캐패시터(4)의 메모리 게이트 전극 G로부터의 전압은, 정류 소자(16a, 16b)에 있어서 역방향 바이어스의 전압으로 되어 N형 반도체 영역(19) 및 P형 반도체 영역(17) 간에서 차단되어, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다.
(2) 제2 실시 형태
(2-1) 제2 실시 형태에 의한 반도체 기억 장치의 구성
도 1과의 대응 부분에 동일 부호를 붙여 도시하는 도 5에 있어서, 참조 부호 21은 제2 실시 형태에 의한 반도체 기억 장치를 나타내고, 하나의 정류 소자(23)에 2개의 메모리 캐패시터(24a, 24b)가 접속된 안티퓨즈 메모리(22a, 22b, 22c, 22d)가 행렬 형상으로 배치된 구성을 갖는다. 또한, 이 실시 형태의 경우에 있어서는, 2개의 메모리 캐패시터(24a, 24b)가 설치된 안티퓨즈 메모리(22a, 22b, 22c, 22d)에 대하여 설명하지만, 본 발명은 이에 한하지 않고, 3개의 메모리 캐패시터나, 4개의 메모리 캐패시터 등 그 밖의 복수의 메모리 캐패시터를 설치하도록 해도 된다.
실제상, 이 반도체 기억 장치(21)는 각 안티퓨즈 메모리(22a, 22b, 22c, 22d)에 각각 1비트의 데이터를 기억할 수 있도록 이루어져 있고, 각 안티퓨즈 메모리(22a, 22b, 22c, 22d)에 있어서 복수의 메모리 캐패시터(24a, 24b)에서 동일한 데이터를 기억할 수 있도록 되어 있다.
이 경우, 반도체 기억 장치(21)는 행 방향으로 배열되는 안티퓨즈 메모리[22a, 22b(22c, 22d)]에서 워드선 WL1(WL2)을 공유하고 있음과 함께, 열 방향으로 배열되는 안티퓨즈 메모리[22a, 22c(22b, 22d)]에서 비트선 BL11, BL12(BL21, BL22)를 공유하고 있다.
행렬 형상으로 배치된 복수의 안티퓨즈 메모리(22a, 22b, 22c, 22d)는 모두 동일 구성으로 이루어지고, 예를 들어 1행1열째의 안티퓨즈 메모리(22a)는, PN 접합 다이오드의 반도체 접합 구조를 가진 정류 소자(23)와, 메모리 게이트 전극 Ga, Gb 및 워드선 WL1의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(6a, 6b)을 구비한 메모리 캐패시터(24a, 24b)를 포함하고 있다.
이 실시 형태의 경우, 정류 소자(23)는 상술한 제1 실시 형태와 마찬가지로, P형 반도체 영역과 N형 반도체 영역이 접합된 구성을 갖고 있고, P형 반도체 영역이 워드선 WL1에 접속되어 있음과 함께, N형 반도체 영역이 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb에 접속되어 있다.
이에 의해, 안티퓨즈 메모리(22a)는, 워드선 WL1로부터 정류 소자(23)를 통해 복수의 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb에 동일한 전압을 일률적으로 인가하는 한편, 이들 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가가 정류 소자(23)에서 역방향 바이어스의 전압으로 되어, 당해 정류 소자(23)에 의해 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 차단할 수 있다.
이와 같은 안티퓨즈 메모리(22a)는, 워드선 WL1에 인가된 전압이 정류 소자(23)를 통해 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb에 대하여 일률적으로 인가되어, 각 메모리 게이트 전극 Ga, Gb와 비트선 BL11, BL12 사이에 큰 전압차가 발생함으로써, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어, 이들 메모리 캐패시터(24a, 24b)에 동일한 데이터가 기입될 수 있다.
여기서, 도 2와의 대응 부분에 동일 부호를 붙여 도시하는 도 6a는, 정류 소자(23)의 단면 구성에만 주목한 단면도이며, 이 경우, 정류 소자(23)는 예를 들어 워드선 WL1(도 5)에 접속된 콘택트 C2가 P형 반도체 영역(28)에 기립 형성되어 있고, 당해 P형 반도체 영역(28)의 하부 및 양단부를 둘러싸도록 N형 반도체 영역(29)이 형성된 구성을 갖는다. 또한, 정류 소자(23)에는, N형 반도체로 이루어지는 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb가, N형 반도체 영역(29)의 단부에 각각 일체 형성되어 있다.
이렇게 하여, 정류 소자(23)는, P형 반도체 영역(28)에 접합된 N형 반도체 영역(29)이 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb에 접합되어, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1로의 전압 인가가 역방향 바이어스의 전압으로 될 수 있는 PN 접합 다이오드의 반도체 접합 구조를 실현하고 있다.
또한, 정류 소자(23)의 N형 반도체 영역(29) 및 P형 반도체 영역(28)과, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb는, 동일한 배선층(동일층)에 형성되어 있고, N형 반도체 영역(29) 및 P형 반도체 영역(28)을 합한 막 두께와, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb는 동일한 막 두께로 형성되어 있다. 이에 의해, 정류 소자(23)의 N형 반도체 영역(29)과 P형 반도체 영역(28)의 접합 표면이나, N형 반도체 영역(29)과 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb의 접합 표면에는 단차가 없고 전체로서 박형화가 도모되어 있다.
이렇게 하여, 이 정류 소자(23)를 가진 안티퓨즈 메모리(22a)에서도, 워드선 WL1에 인가된 전압을, 콘택트 C2, 정류 소자(23)의 P형 반도체 영역(28) 및 N형 반도체 영역(29)을 통해 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb에 각각 일률적으로 인가할 수 있는 한편, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb로부터의 전압은, 정류 소자(23)에 있어서 역방향 바이어스의 전압으로 되어 N형 반도체 영역(29) 및 P형 반도체 영역(28) 간에서 차단되어, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다.
그런데, 종래의 안티퓨즈 메모리에서는, 예를 들어 메모리 캐패시터의 프로그램 게이트 절연막을 절연 파괴시켜 데이터를 기입해도, 메모리 게이트 절연막 중에 있는 절연 파단 상태의 도통 경로가, 절연 파괴시킨 조건에 따라서는 경시 변화에 의해 회복되어 버려, 다시 고저항 상태로 되돌아가 버리는 현상(이하, 절연 불량이라고도 부름)이 발생할 우려도 있다. 그 때문에, 일반적으로는, 반도체 기억 장치에 복잡한 구성으로 이루어지는 오류 정정 회로를 내장하고, 절연 파괴시킨 메모리 게이트 절연막이 경시 변화에 의해 다시 고저항 상태로 되돌아가는 현상이 발생해 버려도, 안티퓨즈 메모리로부터 판독한 데이터를 오류 정정 회로에 의해 데이터의 오류를 검출하고 나아가 정정하여, 안티퓨즈 메모리로부터 올바른 데이터를 판독할 수 있도록 이루어져 있다.
그러나, 이와 같은 종래의 오류 정정 회로를 설치한 반도체 기억 장치에서는, 복수의 논리 회로를 조합한 오류 정정 회로를 설치할 필요가 있는 만큼, 복잡한 구성으로 되고, 또한, 안티퓨즈 메모리로부터 판독한 데이터에 신뢰성이 있는지 여부의 판단을, 복수단의 논리 연산을 추가함으로써 행하는 오류 정정 처리를 실행할 필요도 있는 만큼, 판독 속도가 느려진다는 문제가 있었다.
이에 반해, 본 발명의 안티퓨즈 메모리(22a, 22b, 22c, 22d)는, 데이터를 기입할 때, 복수의 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 절연막(6a, 6b)을 절연 파괴시켜 동일한 데이터를 복수의 메모리 캐패시터(24a, 24b)에 기입하도록 하였다. 이에 의해, 안티퓨즈 메모리(22a, 22b, 22c, 22d)는, 설령 하나의 메모리 캐패시터(24a)에서 절연 파괴시킨 메모리 게이트 절연막(6a)이 경시 변화에 의해 다시 고저항 상태로 되돌아가는 현상이 발생해 버려도, 동일하게 메모리 게이트 절연막(6b)이 절연 파괴되어 있는 다른 메모리 캐패시터(24b)의 데이터를 참조함으로써, 정확한 데이터를 판독할 수 있다.
이 때문에, 본 발명의 안티퓨즈 메모리(22a, 22b, 22c, 22d)에서는, 종래와 같은 복잡한 회로 구성을 가진 오류 정정 회로가 불필요하게 되어, 그만큼, 회로 구성을 간소화할 수 있다. 또한, 본 발명의 안티퓨즈 메모리(22a, 22b, 22c, 22d)에서는, 데이터를 판독할 때, 메모리 캐패시터(24a, 24b)의 데이터를 일괄적으로 판독하고, 단순히 2개의 데이터의 논리합을 취함으로써 데이터가 기입되어 있는지 여부의 정확한 데이터를 판독할 수 있으므로, 종래와 같이 오류 정정 회로에 의해 복잡한 논리 계산을 행할 필요가 없는 만큼, 회로의 규모를 작게 할 수 있고, 또한 데이터의 판독 속도의 지연을 방지할 수 있다.
(2-2) 데이터의 기입 동작
(2-2-1) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 동시에 기입하는 경우
다음에, 이러한 구성을 가진 반도체 기억 장치(21)에 있어서, 예를 들어 2행1열째의 안티퓨즈 메모리(22c)의 메모리 캐패시터(24a, 24b)에만 데이터를 동시에 기입하는 경우에 대하여 구체적으로 설명한다. 이 경우, 도 5에 도시한 바와 같이, 반도체 기억 장치(21)에는, 데이터를 기입하는 안티퓨즈 메모리(22c)가 접속된 한 쌍의 비트선 BL11, BL12(이하, 기입 선택 비트선 BL1a, BL2a라고도 부름)에 각각 0[V]의 파괴 비트 전압이 인가되고, 데이터를 기입하지 않는 안티퓨즈 메모리(22b, 22d)만이 접속된 한 쌍의 비트선 BL21, BL22(이하, 기입 비선택 비트선 BL1b, BL2b라고도 부름)에 각각 3[V]의 비파괴 비트 전압이 인가될 수 있다.
또한, 이때, 반도체 기억 장치(21)에는, 기입 선택 메모리(2W)[안티퓨즈 메모리(22c)]가 접속된 워드선 WL2(기입 선택 워드선 WLa)에 5[V]의 파괴 워드 전압이 인가되고, 기입 비선택 메모리(2N)[안티퓨즈 메모리(22a, 22b)]만이 접속된 워드선 WL1(기입 비선택 워드선 WLb)에 0[V]의 비파괴 워드 전압이 인가될 수 있다. 이에 의해, 기입 선택 메모리(2W)에는, 기입 선택 워드선 WLa로부터 정류 소자(23)의 P형 반도체 영역(28)에 5[V]의 파괴 워드 전압이 인가될 수 있다. 또한, 기입 선택 메모리(2W)에는, 기입 선택 비트선 BL1a, BL2b로부터 대응하는 각 메모리 캐패시터(24a, 24b)의 일단의 확산 영역에 0[V]의 파괴 비트 전압이 각각 인가될 수 있다.
이에 의해, 예를 들어 빌트인 포텐셜을 0.7[V]로 한 경우, 기입 선택 메모리(2W)[안티퓨즈 메모리(22c)]의 메모리 캐패시터(24a, 24b)에서는, 정류 소자(23)로부터 각 메모리 게이트 전극 Ga, Gb에 각각 파괴 워드 전압이 인가되면, 각 메모리 게이트 전극 Ga, Gb와 확산 영역(5) 사이에 각각 파괴 비트 전압 및 파괴 워드 전압에 의한 4.3[V]의 전압차가 발생할 수 있다. 이렇게 하여, 기입 선택 메모리(2W)에서는, 메모리 캐패시터(24a, 24b)에 있어서, 각각 메모리 게이트 전극 Ga, Gb 하부의 메모리 게이트 절연막(6a, 6b)이 모두 절연 파괴되어, 메모리 게이트 전극 Ga, Gb와 확산 영역(5)이 저저항에서 도통 상태로 되어, 메모리 캐패시터(24a, 24b)에 동일한 데이터가 기입된 상태로 될 수 있다.
한편, 5[V]의 파괴 워드 전압이 인가되는 기입 선택 워드선 WLa에 접속되며, 데이터가 기입되지 않는 다른 안티퓨즈 메모리(22d)에서는, 기입 비선택 비트선 BL1b, BL2b로부터 대응하는 각 메모리 캐패시터(24a, 24b)의 일단에 있는 확산 영역(5)에 3[V]의 비파괴 비트 전압이 인가되기 때문에, 메모리 캐패시터(24a, 24b)에 있어서 각각 메모리 게이트 전극 Ga, Gb와 확산 영역(5)의 전압차가 1.3[V]으로 작아진다. 이 때문에, 이 안티퓨즈 메모리(22d)에서는, 설령 메모리 캐패시터(24a, 24b)에 있어서 메모리 게이트 전극 Ga, Gb 하부의 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(6a, 6b)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다.
또한, 3[V]의 비파괴 비트 전압이 인가되는 기입 비선택 비트선 BL1b, BL2b를 공유하고, 데이터가 기입되지 않는 다른 안티퓨즈 메모리(22b)에서는, 메모리 캐패시터(24a, 24b)에 있어서 각 메모리 게이트 전극 Ga, Gb와 확산 영역(5)의 전압차가 3[V]로 작아진다. 이 때문에, 이 안티퓨즈 메모리(22b)에서는, 설령 메모리 캐패시터(24a, 24b)에 있어서 각각 메모리 게이트 전극 Ga, Gb 하부의 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(6a, 6b)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다.
또한, 기입 비선택 비트선 BL1b, BL2b로부터 3[V]의 비파괴 비트 전압이 인가되는 안티퓨즈 메모리(22b)에서는, 예를 들어 메모리 캐패시터(24a, 24b)의 메모리 게이트 절연막(6a, 6b)이 이미 절연 파괴되어 있는 경우라도, 기입 비선택 워드선 WLb에 0[V]의 비파괴 워드 전압이 인가되어 있기 때문에, 메모리 캐패시터(4)에 채널이 형성되지 않아, 기입 비선택 비트선 BL21b, BL22b의 3[V]의 비파괴 비트 전압이 메모리 캐패시터(4)에 의해 차단되므로, 당해 비파괴 비트 전압이, 절연 파괴된 메모리 게이트 절연막(6a, 6b)을 통해 메모리 게이트 전극 Ga, Gb에 인가되는 일은 없다.
그러나, 메모리 게이트 절연막(6a, 6b)의 절연 파괴된 개소가, 예를 들어 비트선 BL21, BL22가 접속되어 있는 확산 영역(5)에 매우 가까운 개소이었을 때에는, 비트선 BL21, BL22의 전위를 메모리 캐패시터(4)의 채널에 의해 차단할 수 없어, 당해 확산 영역(5)에 인가된 3[V]의 비파괴 비트 전압이, 메모리 게이트 전극 Ga, Gb에 인가되어 버리는 경우가 있다.
이와 같은 경우라도, 안티퓨즈 메모리(22b)에서는, N형 반도체 영역 및 P형 반도체 영역의 반도체 접합 구조에 의해 정류 작용을 가진 정류 소자(23)가, 메모리 캐패시터(24a, 24b)의 메모리 게이트 전극 Ga, Gb에 접속되어 있음으로써, 각 메모리 게이트 전극 Ga, Gb로부터 정류 소자(23)에 3[V]의 비파괴 비트 전압이 인가되어도, 당해 정류 소자(23)에 있어서 N형 반도체 영역으로부터 P형 반도체 영역으로의 역방향 바이어스의 전압으로 되어, 당해 P형 반도체 영역에의 전압 인가를 차단할 수 있다.
덧붙여서, 0[V]의 비파괴 워드 전압이 인가되는 기입 비선택 워드선 WLb와, 0[V]의 비파괴 비트 전압이 인가되는 기입 비선택 비트선 BL1b, BL2b에 접속되는, 데이터를 기입하지 않는 안티퓨즈 메모리(22a)에서는, 메모리 캐패시터(24a, 24b)에 있어서 각각 메모리 게이트 전극 Ga, Gb와 확산 영역(5)의 전압차가 0[V]으로 되기 때문에, 설령 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(6a, 6b)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다. 이렇게 하여, 반도체 기억 장치(21)에서는, 행렬 형상으로 배치된 안티퓨즈 메모리(22a, 22b, 22c, 22d) 중, 원하는 안티퓨즈 메모리(22c)의 메모리 캐패시터(24a, 24b)에만 데이터를 기입할 수 있다.
(2-2-2) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 순서대로 기입하는 경우
다음에, 이러한 구성을 가진 반도체 기억 장치(21)에 있어서, 예를 들어 2행1열째의 안티퓨즈 메모리(22c)의 메모리 캐패시터(24a, 24b)에 대하여 동일한 데이터를 순서대로 기입하는 데이터 기입 동작에 대하여 구체적으로 설명한다. 이 경우, 반도체 기억 장치(21)에서는, 예를 들어 2행1열째의 안티퓨즈 메모리(22c)에 데이터를 기입할 때, 당해 안티퓨즈 메모리(22c)의 메모리 캐패시터(24a)의 메모리 게이트 절연막(6a)을 우선 처음에 절연 파괴시켜 데이터를 기입한 후, 계속해서 당해 안티퓨즈 메모리(22c)의 나머지 메모리 캐패시터(24b)의 메모리 게이트 절연막(6b)을 절연 파괴시켜 데이터를 기입할 수 있다.
덧붙여서, 기입 비선택 메모리(2N)[안티퓨즈 메모리(2a, 2b, 2d)]의 설명에 대해서는, 상술한 「(2-2-1) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 동시에 기입하는 경우」와 동일하게 되기 때문에, 여기에서는, 메모리 캐패시터(24a, 24b)에 대해, 동일한 데이터를 순서대로 기입하는 안티퓨즈 메모리(22c)에 주목하여 이하 설명한다.
이 경우, 우선 처음에 데이터를 기입하는 안티퓨즈 메모리(22c)가 접속된 하나의 기입 선택 비트선 BL1a에는, 0[V]의 파괴 비트 전압이 인가됨과 함께, 이 하나의 기입 선택 비트선 BL1a와 쌍을 이루는 다른 기입 선택 비트선 BL2a에는, 처음에 3[V]의 비파괴 비트 전압이 인가될 수 있다.
이때, 데이터를 기입하는 안티퓨즈 메모리(22c)에는, 기입 선택 워드선 WLa를 통해 정류 소자(23)에 5[V]의 파괴 워드 전압이 인가되어 있기 때문에, 하나의 기입 선택 비트선 BL1a로부터 0[V]의 파괴 비트 전압이 인가된 하나의 메모리 캐패시터(24a)에서 메모리 게이트 전극 Ga와 확산 영역(5) 사이에서 4.3[V]의 전압차가 발생하여, 당해 메모리 캐패시터(24a)에 있어서, 메모리 게이트 전극 Ga 하부의 메모리 게이트 절연막(6a)이 절연 파괴될 수 있다.
또한, 이때, 데이터를 기입하는 안티퓨즈 메모리(22c)에 있어서, 처음에 다른 기입 선택 비트선 BL2a로부터 3[V]의 비파괴 비트 전압이 인가된 다른 메모리 캐패시터(24b)에서는, 메모리 게이트 전극 Gb와 확산 영역(5) 사이에서 1.3[V]의 전압만 발생하여, 메모리 게이트 전극 Gb 하부의 메모리 게이트 절연막(6b)이 절연 파괴되지 않고 절연 상태가 유지될 수 있다.
이렇게 하여, 데이터가 기입되는 안티퓨즈 메모리(22c)에서는, 우선 처음에, 하나의 메모리 캐패시터(24a)에 있어서, 메모리 게이트 전극 Ga 하부의 메모리 게이트 절연막(6a)이 절연 파괴되어, 메모리 게이트 전극 Ga와 확산 영역(5)이 저저항에서 도통 상태로 되어, 하나의 메모리 캐패시터(24a)만 데이터가 기입된 상태로 될 수 있다.
계속해서, 반도체 기억 장치(21)에서는, 데이터를 기입하는 안티퓨즈 메모리(22c)에 접속된 기입 선택 비트선 BL1a에, 앞과는 달리 3[V]의 비파괴 비트 전압을 인가하고, 동일하게 데이터를 기입하는 안티퓨즈 메모리(22c)에 접속된 다른 기입 선택 비트선 BL2a에, 앞과는 달리 0[V]의 파괴 비트 전압을 인가한다.
이때, 예를 들어 빌트인 포텐셜을 0.7[V]로 한 경우, 데이터를 기입하는 안티퓨즈 메모리(22c)에서는, 기입 선택 워드선 WLa를 통해 정류 소자(23)에 5[V]의 파괴 워드 전압이 인가되어 있기 때문에, 다른 기입 선택 비트선 BL2a로부터 0[V]의 파괴 비트 전압이 인가된 다른 메모리 캐패시터(24b)에서 메모리 게이트 전극 Gb와 확산 영역(5) 사이에서 4.3[V]의 전압차가 발생하여, 당해 메모리 캐패시터(24b)에 있어서, 메모리 게이트 전극 Gb 하부의 메모리 게이트 절연막(6b)이 절연 파괴될 수 있다.
이에 의해, 데이터가 기입되는 안티퓨즈 메모리(22c)에서는, 하나의 메모리 캐패시터(24a)에 우선 처음에 데이터를 기입한 후, 다른 메모리 캐패시터(24b)에 있어서, 메모리 게이트 전극 Gb 하부의 메모리 게이트 절연막(6b)이 절연 파괴되어, 메모리 게이트 전극 Gb와 확산 영역(5)이 저저항에서 도통 상태로 되어, 다른 메모리 캐패시터(24b)에 있어서 데이터가 기입된 상태로 될 수 있다.
이와 같이 하여, 반도체 기억 장치(21)에서는, 안티퓨즈 메모리(22c)에 데이터를 기입할 때, 당해 안티퓨즈 메모리(22c)의 하나의 메모리 캐패시터(24a)에 우선 처음에 데이터를 기입한 후, 당해 안티퓨즈 메모리(22c)의 다른 메모리 캐패시터(24b)에 데이터를 기입할 수 있다.
(2-3) 데이터의 판독 동작
다음에, 반도체 기억 장치(21)에 있어서, 2행1열째의 안티퓨즈 메모리(22c)의 데이터를 판독하는 경우에 대하여 간단하게 설명한다. 또한, 반도체 기억 장치(21)에 있어서 2행1열째의 안티퓨즈 메모리(22c)의 데이터를 판독하는 데이터의 판독 동작에 대해서는, 상술한 「(1-3) 데이터의 판독 동작」과 동일하기 때문에, 여기에서는, 당해 안티퓨즈 메모리(22c)에만 주목하여 이하 설명한다.
이 경우, 데이터를 판독하는 안티퓨즈 메모리(22c)(판독 선택 메모리)가 접속된 하나의 비트선 BL11(판독 선택 비트선)과, 다른 비트선 BL12(판독 선택 비트선)에는, 0[V]의 판독 선택 비트 전압이 각각 인가됨과 함께, 데이터를 판독하는 안티퓨즈 메모리(22c)가 접속된 워드선 WL2(판독 선택 워드선)에는, 1.2[V]의 판독 선택 워드 전압이 인가될 수 있다.
이에 의해, 데이터를 판독하는 안티퓨즈 메모리(22c)에는, 판독 선택 워드선으로 되는 워드선 WL2로부터 정류 소자(3)의 P형 반도체 영역에 1.2[V]의 판독 선택 워드 전압이 인가됨과 함께, 하나의 비트선 BL11로부터 하나의 메모리 캐패시터(24a)의 일단의 확산 영역(5)에 0[V]의 판독 선택 비트 전압이 인가되고, 마찬가지로, 다른 비트선 BL12로부터 다른 메모리 캐패시터(24b)의 일단의 확산 영역(5)에 0[V]의 판독 선택 비트 전압이 인가될 수 있다.
여기서, 예를 들어 데이터를 판독하는 안티퓨즈 메모리(22c)에 있어서, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 절연막(6a, 6b)이 각각 절연 파괴되어 데이터가 기입된 상태에 있을 때에는, 워드선 WL2의 1.2[V]의 판독 선택 워드 전압에 의해, 정류 소자(23)에서 P형 반도체 영역(8)으로부터 N형 반도체 영역(7)에 순방향 바이어스의 전압이 가해질 수 있다. 이에 의해, 데이터를 판독하는 안티퓨즈 메모리(22c)에서는, 워드선 WL2의 판독 선택 워드 전압이, 정류 소자(23)로부터 하나의 메모리 캐패시터(24a)를 통해 하나의 비트선 BL11에 인가됨과 함께, 다른 메모리 캐패시터(24b)를 통해 다른 비트선 BL12에도 인가될 수 있다.
그 결과, 하나의 판독 선택 비트선으로 되는 비트선 BL11에는, 1.2[V]의 판독 선택 워드 전압이 데이터를 판독하는 안티퓨즈 메모리(22c)에서 빌트인 포텐셜분 저하된 전압이 인가되어, 0[V]의 판독 선택 비트 전압이 0.5[V]로 되어, 전압값이 변화될 수 있다.
또한, 이때, 다른 판독 선택 비트선으로 되는 비트선 BL12에서도, 1.2[V]의 판독 선택 워드 전압이 데이터를 판독하는 안티퓨즈 메모리(22c)에서 빌트인 포텐셜분 저하된 전압이 인가되어, 0[V]의 판독 선택 비트 전압이 0.5[V]로 되어, 전압값이 변화될 수 있다.
이와 같이 반도체 기억 장치(21)에서도, 비트선 BL11, BL12에 인가되어 있는 각 판독 선택 비트 전압이 변화되었는지 여부를 검지함으로써, 데이터를 판독하는 안티퓨즈 메모리(22c)에 데이터가 기입되어 있는지 여부를 판단할 수 있다.
여기서, 안티퓨즈 메모리(22c)의 데이터를 판독할 때에, 예를 들어 하나의 메모리 캐패시터(24a)에서 절연 파괴시킨 메모리 게이트 절연막(6a)이 경시 변화에 의해 다시 고저항 상태로 되돌아가는 현상이 발생한 경우에는, 하나의 메모리 캐패시터(24a)의 메모리 게이트 절연막(6a)에 의해, 워드선 WL2로부터 비트선 BL11에의 전압 인가가 차단되어 버려, 당해 비트선 BL11의 전압이 0[V]인 상태 그대로 된다.
이때, 안티퓨즈 메모리(22c)에서는, 하나의 메모리 캐패시터(24a) 외에, 또 다른 메모리 캐패시터(24b)에서도, 절연 파괴시킨 메모리 게이트 절연막(6b)이 경시 변화에 의해 다시 고저항 상태로 되돌아가는 현상이 발생하고 있을 가능성은 매우 낮다. 그 때문에, 데이터를 판독하는 안티퓨즈 메모리(22c)에 있어서, 다른 메모리 캐패시터(24b)에 접속된 비트선 BL12에서는, 1.2[V]의 판독 선택 워드 전압이, 당해 안티퓨즈 메모리(22c)에서 빌트인 포텐셜분 저하된 전압이 인가되어, 0[V]의 판독 선택 비트 전압이 0.5[V]로 되어, 전압값이 변화될 수 있다.
이에 의해 반도체 기억 장치(21)에서는, 데이터를 판독하는 안티퓨즈 메모리(22c)에 접속된 비트선 BL11, BL12 중 어느 한쪽에 판독 선택 비트 전압의 변화가 발생하고 있으면, 당해 안티퓨즈 메모리(22c)에 데이터가 기입되어 있다고 판단할 수 있다.
이렇게 하여, 본 발명의 안티퓨즈 메모리(22c)에서는, 종래와 같은 복잡한 회로 구성을 가진 오류 정정 회로를 설치하지 않아도, 안티퓨즈 메모리(22c)에 기입된 데이터를 정확하게 판독할 수 있다. 또한, 본 발명의 안티퓨즈 메모리(22c)에서는, 데이터를 판독할 때, 메모리 캐패시터(24a, 24b)에 접속된 비트선 BL11, BL12 중 어느 한쪽에 전압 변동이 발생하고 있는지 여부를 판단함으로써 정확한 데이터를 판독할 수 있으므로, 종래와 같이 오류 정정 회로에 의해 복잡한 논리 계산을 행할 필요가 없는 만큼, 안티퓨즈 메모리(22c)의 회로의 규모를 작게 할 수 있고, 또한 데이터의 판독을 신속하게 행할 수 있다.
(2-4) 작용 및 효과
이상의 구성에 있어서, 안티퓨즈 메모리(22c)에서는, 웰 S2 상에 하나의 메모리 게이트 절연막(6a)을 개재하여 메모리 게이트 전극 Ga가 형성되고, 또한 웰 S2 표면에 형성된 하나의 확산 영역(5)에 하나의 비트선 BL11이 접속된 하나의 메모리 캐패시터(24a)와, 웰 S2 상에 다른 메모리 게이트 절연막(6b)을 개재하여 메모리 게이트 전극 Gb가 형성되고, 또한 웰 S2 표면에 형성된 다른 확산 영역(5)에 다른 비트선 BL12가 접속된 다른 메모리 캐패시터(24b)와, 각 메모리 게이트 전극 Ga, Gb와 워드선 WL2 사이에 형성되며, 또한 워드선 WL2로부터 각 메모리 게이트 전극 Ga, Gb에 전압을 인가하는 한편, 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL2에의 전압 인가가 역방향 바이어스의 전압으로 되어, 메모리 게이트 전극 Ga, Gb로부터 워드선 WL2에의 전압 인가를 차단하는 정류 소자(23)를 설치하도록 하였다.
또한, 안티퓨즈 메모리(22c)에서는, 메모리 캐패시터(24a, 24b)에 데이터를 기입할 때, 기입 선택 워드선 WLa에 인가된 파괴 워드 전압이, 정류 소자(23)를 통해 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb에 인가된다.
안티퓨즈 메모리(22c)에서는, 하나의 메모리 캐패시터(24a)의 메모리 게이트 전극 Ga와, 하나의 기입 선택 비트선 BL1a의 전압차에 의해, 메모리 캐패시터(24a)의 메모리 게이트 절연막(6a)이 절연 파괴됨과 함께, 이것과 동시에, 또는 시간차를 설정하여, 다른 메모리 캐패시터(24b)의 메모리 게이트 전극 Gb와, 다른 기입 선택 비트선 BL2a의 전압차에 의해, 다른 메모리 캐패시터(24b)의 메모리 게이트 절연막(6b)도 절연 파괴되도록 하였다.
한편, 데이터를 기입하지 않는 다른 안티퓨즈 메모리(22b)에서는, 하나의 메모리 캐패시터(24a)에 접속된 하나의 비트선 BL21이나, 다른 메모리 캐패시터(24b)에 접속된 다른 비트선 BL22에 각각 고전압의 비파괴 비트 전압이 인가되지만, 이때, 예를 들어 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어 있어도, 기입 비선택 워드선 WLb에 0[V]의 비파괴 워드 전압이 인가되어 있기 때문에, 메모리 캐패시터(24a, 24b)에 채널이 형성되지 않아, 기입 비선택 비트선 BL1b, BL2b로부터 워드선 WL1에의 전압 인가를 메모리 캐패시터(24a, 24b)에 의해 차단할 수 있다.
이때, 본 발명의 안티퓨즈 메모리(22b)에서는, 예를 들어 기입 비선택 비트선 BL1b, BL2b가 접속되어 있는 확산 영역에 매우 가까운 개소에서 메모리 게이트 절연막(6a, 6b)의 절연 파괴가 발생하고, 설령 기입 비선택 비트선 BL1b, BL2b의 전위를 메모리 캐패시터(24a, 24b)의 채널에 의해 차단할 수 없어, 기입 비선택 비트선 BL1b, BL2b 중 적어도 어느 하나로부터 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb에 비파괴 비트 전압이 인가되어 버려도, 당해 비파괴 비트 전압이 정류 소자(23)에서 역방향 바이어스의 전압으로 되기 때문에, 당해 정류 소자(23)에 의해 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 확실하게 차단할 수 있다.
따라서, 안티퓨즈 메모리(22b)에서도, 제1 실시 형태와 마찬가지로, 종래와 같은 제어 회로를 사용하지 않고, 메모리 게이트 전극 Ga, Gb 및 워드선 WL1에 인가되는 전압값에 의해, 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가가 역방향 바이어스의 전압으로 되는 반도체 접합 구조의 정류 소자(23)를 설치하고, 당해 정류 소자(23)에 의해, 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 확실하게 차단하도록 하였기 때문에, 종래와 같은 메모리 캐패시터에의 각 전압 인가를 선택적으로 행하는 스위치 트랜지스터나, 스위치 트랜지스터에 온 오프 동작을 행하게 하기 위한 스위치 제어 회로가 불필요하게 되어, 그만큼, 소형화를 도모할 수 있다.
또한, 이 제2 실시 형태에 의한 안티퓨즈 메모리(22c)에서는, 데이터가 기입될 때, 메모리 캐패시터(24a, 24b) 양쪽의 메모리 게이트 절연막(6a, 6b)을 절연 파괴시키기 때문에, 그 후, 데이터를 판독할 때, 설령 하나의 메모리 캐패시터(24a)에서 메모리 게이트 절연막(6)에 절연 불량이 발생해도, 다른 메모리 캐패시터(24b)로부터도 데이터를 판독하고, 이들 메모리 캐패시터(24a, 24b)의 양쪽으로부터 판독한 데이터의 불일치에 의해, 데이터가 기입되어 있는 상태라고 추측할 수 있다.
따라서, 본 발명의 안티퓨즈 메모리(22c)에서는, 종래와 같은 복잡한 회로 구성을 가진 오류 정정 회로를 설치하지 않아도, 데이터의 기입 유무를 추측할 수 있기 때문에, 종래와 같은 오류 정정 회로가 불필요하게 되어, 그만큼, 회로 구성을 간소화할 수 있다. 또한, 본 발명의 안티퓨즈 메모리(22c)에서는, 데이터를 판독할 때, 메모리 캐패시터(24a, 24b)의 데이터를 판독하고, 단순히 2개의 데이터의 논리합을 취함으로써 정확한 데이터를 판독할 수 있으므로, 종래와 같이 오류 정정 회로에 의해 복잡한 논리 계산을 행할 필요가 없는 만큼, 회로의 규모를 작게 할 수 있고, 또한 데이터의 판독 속도의 지연을 방지할 수 있다.
(2-5) 다른 실시 형태에 의한 정류 소자
또한, 본 발명은 본 실시 형태에 한정되는 것은 아니고, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하고, 정류 소자로서, P형 반도체 영역(28)과 N형 반도체 영역(29)이 접합된 PN 접합 다이오드형의 반도체 접합 구조를 포함하는 정류 소자(23)를 적용한 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, P형 반도체 영역과 N형 반도체 영역 사이에 진성 반도체 영역이 형성된 PIN(P-Intrinsic-N) 다이오드형의 반도체 접합 구조를 포함하는 정류 소자를 적용해도 된다.
또한, 다른 실시 형태에 의한 정류 소자로서는, 도 6a와의 대응 부분에 동일 부호를 붙여 도시하는 도 6b와 같이, 콘택트 C2가 기립 형성된 P형 반도체 영역(32)의 하부에, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb와, 정류 소자(30)의 N형 반도체 영역(33)을 형성하도록 해도 된다.
또한, 이 경우, 정류 소자(30)는, 도시하지 않은 정류 소자 형성층 ILb(도 2) 상에 N형 반도체 영역(33)이 형성되고, 당해 N형 반도체 영역(33)의 단부에, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb가 각각 형성되어 있다. 또한, 정류 소자(30)는 N형 반도체 영역(33)의 막 두께와 동일한 막 두께로, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb가 형성되어 있어, N형 반도체 영역(33)과 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb의 각 접합 표면에는 단차가 없고 전체로서 박형화가 도모되어 있다.
이와 같은 정류 소자(30)를 가진 안티퓨즈 메모리에서도, 예를 들어 워드선 WL1에 인가된 전압을, 콘택트 C2, 정류 소자(30)의 P형 반도체 영역(32) 및 N형 반도체 영역(33)을 통해 각 메모리 캐패시터(24a, 24b)의 메모리 게이트 전극 Ga, Gb에 인가할 수 있는 한편, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 전극 Ga, Gb로부터의 전압은, 정류 소자(30)에 있어서 역방향 바이어스의 전압으로 되어, N형 반도체 영역(33) 및 P형 반도체 영역(32) 간에서 차단되어, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다.
(3) 제3 실시 형태
(3-1) 제3 실시 형태에 의한 반도체 기억 장치의 구성
또한, 상술한 제2 실시 형태에 있어서는, 하나의 정류 소자(23)에 대하여 복수의 메모리 캐패시터(24a, 24b)를 설치한 안티퓨즈 메모리(22a, 22b, 22c, 22d)에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 메모리 캐패시터(24a, 24b)에 각각 개별로 정류 소자를 설치한 안티퓨즈 메모리를 적용해도 된다.
도 5와의 대응 부분에 동일 부호를 붙여 도시하는 도 7은 제3 실시 형태에 의한 안티퓨즈 메모리(37a, 37b, 37c, 37d)를 설치한 반도체 기억 장치(36)를 도시한다. 여기서, 이들 안티퓨즈 메모리(37a, 37b, 37c, 37d)는 모두 동일 구성을 갖고 있고, 예를 들어 1행1열째의 안티퓨즈 메모리(37a)는, 제1 메모리부(38a1)와 제2 메모리부(38a2)를 포함하고 있고, 이들 제1 메모리부(38a1) 및 제2 메모리부(38a2)에 의해 1비트의 정보를 기억할 수 있도록 이루어져 있다.
실제상, 안티퓨즈 메모리(37a)는, 제1 메모리부(38a1) 및 제2 메모리부(38a2)가 동일 구성으로 이루어지고, 제1 메모리부(38a1)는, PN 접합 다이오드형의 반도체 접합 구조를 가진 정류 작용을 갖는 정류 소자(3a)와, 워드선 WL1 및 하나의 비트선 BL11의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(6a)을 구비한 메모리 캐패시터(4a)를 포함하고 있다. 또한, 제2 메모리부(38a2)는, PN 접합 다이오드형의 반도체 접합 구조를 가진 정류 작용을 갖는 정류 소자(3b)와, 워드선 WL1 및 다른 비트선 BL12의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(6b)을 구비한 메모리 캐패시터(4b)를 포함하고 있다.
제1 메모리부(38a1) 및 제2 메모리부(38a2)에 설치한 각 정류 소자(3a, 3b)는, P형 반도체 영역과 N형 반도체 영역이 접합된 구성을 갖고 있고, P형 반도체 영역이 워드선 WL1에 접속되어 있음과 함께, N형 반도체 영역이 대응하는 메모리 캐패시터(4a, 4b)의 메모리 게이트 전극 Ga, Gb에 접속되어 있다. 이에 의해, 안티퓨즈 메모리(37a)는, 워드선 WL1로부터 정류 소자(3a, 3b)를 통해 각 메모리 게이트 전극 Ga, Gb에 전압을 인가하는 한편, 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가가 정류 소자(3a, 3b)에서 역방향 바이어스의 전압으로 되어, 정류 소자(3a, 3b)에 의해 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 차단할 수 있다.
실제상, 이와 같은 안티퓨즈 메모리(37a, 37b, 37c, 37d)가 행렬 형상으로 배치된 반도체 기억 장치(36)는, 행 방향으로 배열되는 안티퓨즈 메모리[37a, 37b(37c, 37d)]에서 워드선 WL1(WL2)을 공유하고 있음과 함께, 열 방향으로 배열되는 안티퓨즈 메모리[37a, 37c(37b, 37d)]에서 비트선 BL11, BL12(BL21, BL22)를 공유하고 있다.
이 경우, 하나의 워드선 WL1에는, 안티퓨즈 메모리(37a)의 제1 메모리부(38a1) 및 제2 메모리부(38a2)에 설치된 각 정류 소자(3a, 3b)와, 당해 안티퓨즈 메모리(37a)와 동일한 행에 있는 안티퓨즈 메모리(37b)의 제1 메모리부(38b1) 및 제2 메모리부(38b2)에 설치된 각 정류 소자(3a, 3b)가 접속되어 있다. 또한, 다른 행에 배치된 워드선 WL2에도, 행 방향으로 배열되는 안티퓨즈 메모리(37c, 37d)의 제1 메모리부(38c1, 38d1) 및 제2 메모리부(38c2, 38d2)에 각각 설치된 각 정류 소자(3a, 3b)가 접속되어 있다.
한편, 1열째에 배치된 하나의 비트선 BL11에는, 안티퓨즈 메모리(37a)의 제1 메모리부(38a1)에 설치된 메모리 캐패시터(4a)와, 당해 안티퓨즈 메모리(37a)와 동일한 열에 있는 다른 안티퓨즈 메모리(37c)의 제1 메모리부(38c1)에 설치된 메모리 캐패시터(4a)가 접속되어 있다. 또한, 1열째에 배치된 다른 비트선 BL12에는, 안티퓨즈 메모리(37a)의 제2 메모리부(38a2)에 설치된 메모리 캐패시터(4b)와, 당해 안티퓨즈 메모리(37a)와 동일한 열에 있는 다른 안티퓨즈 메모리(37c)의 제2 메모리부(38c2)에 설치된 메모리 캐패시터(4b)가 접속되어 있다. 또한, 2열째에 있는 비트선 BL21, BL22도 마찬가지로, 열 방향으로 배열되는 안티퓨즈 메모리(37b, 37d)의 제1 메모리부(38b1, 38d1) 및 제2 메모리부(38b2, 38d2)에 각각 설치된 각 메모리 캐패시터(4a, 4b)가 접속되어 있다.
(3-2) 데이터의 기입 동작
이 경우, 제3 실시 형태에 의한 반도체 기억 장치(36)에서도, 상술한 「(2-2-1) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 동시에 기입하는 경우」와, 「(2-2-2) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 순서대로 기입하는 경우」에 따라서, 소정의 안티퓨즈 메모리(37c)에만 데이터를 기입할 수 있다.
여기서, 예를 들어 도 5에 도시한 바와 같이, 상술한 제2 실시 형태에 의한 안티퓨즈 메모리(22c)에서는, 메모리 캐패시터(24a, 224b)의 각 메모리 게이트 전극 Ga, Gb가 동일한 정류 소자(23)에 접속되어 있기 때문에, 메모리 캐패시터(24a, 24b)의 각 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어 있을 때, 메모리 캐패시터(24a, 24b)가 전기적으로 접속되어 버리는 것이 경우에 따라서는 생각된다. 이 경우, 상술한 제2 실시 형태에 의한 안티퓨즈 메모리(22c)에서는, 이들 메모리 캐패시터(24a, 24b)를 통해 비트선 BL11, BL12가 전기적으로 접속되어 버려, 상술한 「(2-2-2) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 순서대로 기입하는 경우」를 행할 때, 예를 들어 하나의 비트선 BL11에 0[V]의 파괴 비트 전압이 인가되어 있으면, 다른 비트선 BL12를 3[V]의 비파괴 비트 전압으로 유지하기 어려워진다.
이에 반해, 도 7에 도시한 바와 같이, 제3 실시 형태에 의한 안티퓨즈 메모리(37c)에서는, 메모리 캐패시터(4a, 4b)마다 정류 소자(3a, 3b)를 설치하여, 메모리 캐패시터(4a, 4b)끼리가 전기적으로 분리되어 있기 때문에, 메모리 캐패시터(4a, 4b)의 각 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어도, 메모리 캐패시터(4a, 4b)를 통해 비트선 BL11, BL12가 전기적으로 접속되는 일도 없다.
따라서, 안티퓨즈 메모리(37c)에서는, 상술한 「(2-2-2) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 순서대로 기입하는 경우」를 행할 때, 예를 들어 하나의 비트선 BL11에 0[V]의 파괴 비트 전압이 인가되어 있어도, 다른 비트선 BL12를 확실하게 3[V]의 비파괴 비트 전압으로 유지할 수 있다.
또한, 제3 실시 형태에 의한 반도체 기억 장치에서도, 상술한 「(2-3) 데이터의 판독 동작」에 의해 원하는 안티퓨즈 메모리(22c)의 데이터를 판독할 수 있기 때문에, 여기에서는 그 설명은 생략한다.
(3-3) 작용 및 효과
이상의 구성에 있어서, 예를 들어 데이터를 기입하지 않는 안티퓨즈 메모리(37b)에서도, 상술과 마찬가지로, 하나의 메모리 캐패시터(4a)에 접속된 하나의 비트선 BL21이나, 다른 메모리 캐패시터(4b)에 접속된 다른 비트선 BL22에 각각 고전압의 비파괴 비트 전압이 인가되었을 때, 메모리 캐패시터(4a, 4b)의 각 메모리 게이트 절연막(6a, 6b)이 이미 절연 파괴되어 있어도, 기입 비선택 워드선 WLb에 0[V]의 비파괴 워드 전압이 인가되어 있기 때문에, 메모리 캐패시터(4a, 4b)에 채널이 형성되지 않아, 기입 비선택 비트선 BLb로부터 워드선 WL1에의 전압 인가를 메모리 캐패시터(4a, 4b)에 의해 차단할 수 있다.
이때, 본 발명의 안티퓨즈 메모리(37b)에서도, 예를 들어 기입 비선택 비트선 BL1b, BL2b가 접속되어 있는 확산 영역에 매우 가까운 개소에서 메모리 게이트 절연막(6a, 6b)의 절연 파괴가 발생하고, 설령 기입 비선택 비트선 BL21b의 전위를 메모리 캐패시터(4)의 채널에 의해 차단할 수 없어, 기입 비선택 비트선 BL1b, BL2b로부터 메모리 캐패시터(4a, 4b)의 각 메모리 게이트 전극 Ga, Gb에 비파괴 비트 전압이 인가되어 버려도, 당해 비파괴 비트 전압이 정류 소자(3a, 3b)에서 역방향 바이어스의 전압으로 되기 때문에, 당해 정류 소자(3a, 3b)에 의해 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 확실하게 차단할 수 있다.
따라서, 안티퓨즈 메모리(37b)에서도, 제1 실시 형태와 마찬가지로, 종래와 같은 제어 회로를 사용하지 않고, 메모리 게이트 전극 Ga, Gb 및 워드선 WL1에 인가되는 전압값에 의해, 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가가 역방향 바이어스의 전압으로 되는 반도체 접합 구조의 정류 소자(3a, 3b)를 설치하여, 당해 정류 소자(3a, 3b)에 의해 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 차단하도록 하였기 때문에, 종래와 같은 메모리 캐패시터에의 각 전압 인가를 선택적으로 행하는 스위치 트랜지스터나, 스위치 트랜지스터에 온 오프 동작을 행하게 하기 위한 스위치 제어 회로가 불필요하게 되어, 그만큼, 소형화를 도모할 수 있다.
또한, 이 제3 실시 형태에 의한 안티퓨즈 메모리(37a, 37b, 37c, 37d)에서도, 데이터가 기입될 때, 쌍을 이루는 메모리 캐패시터(4a, 4b) 양쪽의 메모리 게이트 절연막(6a, 6b)을 절연 파괴시키기 때문에, 그 후, 데이터를 판독할 때, 설령 하나의 메모리 캐패시터(4a)에서 메모리 게이트 절연막(6a)에 절연 불량이 발생하여도, 다른 메모리 캐패시터(4b)로부터 데이터가 기입되어 있는 상태라는 정보를 확정할 수 있어, 상술한 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 안티퓨즈 메모리(37a, 37b, 37c, 37d)에서는, 메모리 캐패시터(4a, 4b)마다 각각 상이한 정류 소자(3a, 3b)를 설치하여, 메모리 캐패시터(4a, 4b)끼리를 전기적으로 분리시킨 것에 의해, 메모리 캐패시터(4a, 4b)의 각 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어도, 메모리 캐패시터(4a, 4b)에 의해 하나의 비트선 BL1과 다른 비트선 BL2가 전기적으로 접속되어 버리는 것을 방지할 수 있다.
(4) 제4 실시 형태
(4-1) 제4 실시 형태에 의한 반도체 기억 장치의 구성
도 5와의 대응 부분에 동일 부호를 붙여 도시하는 도 8은 제4 실시 형태에 의한 반도체 기억 장치(41)를 나타내고, 상술한 제2 실시 형태에 의한 반도체 기억 장치(21)와 마찬가지로, 복수의 메모리 캐패시터(44a, 44b)에서 1개의 정류 소자(23)를 공유하는 안티퓨즈 메모리(42a, 42b, 42c, 42d)를 갖고 있지만, 각 안티퓨즈 메모리(42a, 42b, 42c, 42d)에서 메모리 캐패시터(44a, 44b)에서 동일한 비트선 BL1, BL2를 공유하고 있는 점에서 제2 실시 형태에 의한 반도체 기억 장치(21)와 구성이 상이하다.
이에 의해, 반도체 기억 장치(41)에서는, 상술한 제2 실시 형태에 의한 반도체 기억 장치(21)에 비해 비트선 개수를 줄일 수 있는 분만큼, 회로 구성을 간소화할 수 있다. 실제상, 이 반도체 기억 장치(41)는 행 방향으로 배열되는 안티퓨즈 메모리[42a, 42b(42c, 42d)]에서 워드선 WL1(WL2)을 공유하고 있음과 함께, 열 방향으로 배열되는 안티퓨즈 메모리[42a, 42c(42b, 42d)]에서 비트선 BL1(BL2)을 공유하고 있다.
각 안티퓨즈 메모리[42a, 42b, 42c, 42d]는 모두 동일 구성을 갖고 있으며, 예를 들어 1행1열째의 안티퓨즈 메모리(42a)는, PN 접합 다이오드형의 반도체 접합 구조를 가진 정류 작용을 갖는 정류 소자(23)와, 워드선 WL1 및 비트선 BL1의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(6a)을 구비한 하나의 메모리 캐패시터(44a)와, 동일하게 워드선 WL1 및 비트선 BL1의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(6b)을 구비한 다른 메모리 캐패시터(44b)를 포함하고 있다.
이 실시 형태의 경우, 정류 소자(23)는 P형 반도체 영역과 N형 반도체 영역이 접합된 구성을 갖고 있고, P형 반도체 영역이 워드선 WL1에 접속되어 있음과 함께, N형 반도체 영역이 메모리 캐패시터(44a, 44b)의 각 메모리 게이트 전극 Ga, Gb에 접속되어 있다. 이에 의해, 예를 들어 안티퓨즈 메모리(42a)는, 워드선 WL1로부터 정류 소자(23)를 통해 복수의 메모리 게이트 전극 Ga, Gb에 전압을 일률적으로 인가하는 한편, 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가가 정류 소자(23)에서 역방향 바이어스의 전압으로 되어, 정류 소자(23)에 의해 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 차단할 수 있다.
또한, 안티퓨즈 메모리(42a)는, 하나의 메모리 캐패시터(44a)의 일단의 확산 영역과, 다른 메모리 캐패시터(44b)의 일단의 확산 영역이 동일한 비트선 BL1에 접속되어 있고, 이들 메모리 캐패시터(44a, 44b)에 대하여 당해 비트선 BL1에 의해 동일한 전압이 일률적으로 인가될 수 있다.
이와 같은 안티퓨즈 메모리(42a)는, 워드선 WL1에 인가된 전압이 정류 소자(23)를 통해 메모리 캐패시터(44a, 44b)의 각 메모리 게이트 전극 Ga, Gb에 일률적으로 인가되어, 각 메모리 게이트 전극 Ga, Gb와, 비트선 BL1 사이에 큰 전압차가 발생함으로써, 메모리 캐패시터(44a, 44b)의 각 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어, 메모리 캐패시터(44a, 44b)에 동일한 데이터가 동시에 기입될 수 있다.
(4-2) 데이터의 기입 동작
이 경우, 제4 실시 형태에 의한 반도체 기억 장치(41)에서도, 상술한 「(2-2-1) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 동시에 기입하는 경우」에 따라서, 예를 들어 소정의 안티퓨즈 메모리(42c)에만 데이터를 기입할 수 있다. 반도체 기억 장치(41)에 있어서, 예를 들어 2행1열째의 안티퓨즈 메모리(42c)의 메모리 캐패시터(44a, 44b)에만 데이터를 기입하는 경우에는, 도 8에 도시한 바와 같이, 데이터를 기입하는 안티퓨즈 메모리(42c)[기입 선택 메모리(2W)]가 접속된 비트선 BL1(기입 선택 비트선 BLa)에 0[V]의 파괴 비트 전압이 인가되고, 데이터를 기입하지 않는 안티퓨즈 메모리(42b, 42d)[기입 비선택 메모리(2N)]만이 접속된 비트선 BL2(기입 비선택 비트선 BLb)에 3[V]의 비파괴 비트 전압이 인가될 수 있다.
또한, 이때, 반도체 기억 장치(41)에는, 기입 선택 메모리(2W)가 접속된 워드선 WL2(기입 선택 워드선 WLa)에 5[V]의 파괴 워드 전압이 인가되고, 데이터를 기입하지 않는 안티퓨즈 메모리(42a, 42b)[기입 비선택 메모리(2N)]만이 접속된 워드선 WL1(기입 비선택 워드선 WLb)에 0[V]의 비파괴 워드 전압이 인가될 수 있다.
예를 들어 빌트인 포텐셜을 0.7[V]로 한 경우, 기입 선택 메모리(2W)에 있어서 메모리 캐패시터(44a, 44b)에서는, 정류 소자(23)로부터 각 메모리 게이트 전극 Ga, Gb에 각각 파괴 워드 전압이 인가되면, 각 메모리 게이트 전극 Ga, Gb와, 기입 선택 비트선 BLa가 접속된 확산 영역 사이에 각각 파괴 비트 전압 및 파괴 워드 전압에 의한 4.3[V]의 전압차가 발생할 수 있다. 이렇게 하여, 기입 선택 메모리(2W)에서는, 메모리 캐패시터(44a, 44b)에 있어서, 각각 메모리 게이트 전극 Ga, Gb 하부의 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어, 메모리 게이트 전극 Ga, Gb와 확산 영역이 저저항에서 도통 상태로 되어, 메모리 캐패시터(44a, 44b)에 동일한 데이터가 기입된 상태로 될 수 있다.
덧붙여서, 기입 비선택 비트선 BLb로부터 3[V]의 비파괴 비트 전압이 인가되는 안티퓨즈 메모리(42b)에서는, 예를 들어 메모리 캐패시터(44a, 44b)의 각 메모리 게이트 절연막(6a, 6b)이 절연 파괴되어 있는 경우라도, 기입 비선택 워드선 WLb에 0[V]의 비파괴 워드 전압이 인가되어 있기 때문에, 메모리 캐패시터(4)에 채널이 형성되지 않아, 기입 비선택 비트선 BLb의 3[V]의 비파괴 비트 전압이 메모리 캐패시터(44a, 44b)에 의해 차단되기 때문에, 당해 비파괴 비트 전압이, 절연 파괴된 메모리 게이트 절연막(6a, 6b)을 통해 메모리 게이트 전극 Ga, Gb에 인가되는 일은 없다.
그러나, 메모리 게이트 절연막(6a, 6b)의 절연 파괴된 개소가, 예를 들어 기입 비선택 비트선 BLb가 접속되어 있는 확산 영역에 매우 가까운 개소이었을 때에는, 기입 비선택 비트선 BLb의 전위를 메모리 캐패시터(44a, 44b)의 채널에 의해 차단할 수 없어, 당해 확산 영역에 인가된 3[V]의 비파괴 비트 전압이, 메모리 게이트 전극 Ga, Gb에 인가되어 버리는 경우가 있다.
이와 같은 경우라도, 안티퓨즈 메모리(22b)에서는, N형 반도체 영역 및 P형 반도체 영역의 반도체 접합 구조에 의해 정류 작용을 가진 정류 소자(23)가, 메모리 캐패시터(44a, 44b)의 각 메모리 게이트 전극 Ga, Gb와, 워드선 WL1 사이에 설치되어 있기 때문에, 각 메모리 게이트 전극 Ga, Gb로부터 정류 소자(23)에 비파괴 비트 전압이 인가되어도, 당해 비파괴 비트 전압이 정류 소자(23)에 있어서 역방향 바이어스의 전압으로 되어, 당해 정류 소자(23)에 의해 워드선 WL1에 전압이 인가되어 버리는 것을 방지할 수 있다.
또한, 데이터를 기입하지 않는 다른 안티퓨즈 메모리(42a, 42b, 42d)에 대해서는, 상술한 「(2-2-1) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 동시에 기입하는 경우」와 설명이 중복되기 때문에 그 설명은 생략한다.
또한, 제4 실시 형태에 의한 반도체 기억 장치(41)에서도, 상술한 「(2-3) 데이터의 판독 동작」에 의해 원하는 안티퓨즈 메모리(42c)의 데이터를 판독할 수 있기 때문에, 여기에서는 그 설명은 생략한다.
(4-3) 작용 및 효과
이상의 구성에 있어서, 예를 들어 데이터를 기입하지 않는 안티퓨즈 메모리(42b)에서는, 상술과 마찬가지로, 예를 들어 기입 비선택 비트선 BLb가 접속되어 있는 확산 영역에 매우 가까운 개소에서 메모리 게이트 절연막(6a, 6b)의 절연 파괴가 발생해 버려, 기입 비선택 비트선 BLb의 전위를 메모리 캐패시터(44a, 44b)의 채널에 의해 차단할 수 없고, 설령 기입 비선택 비트선 BLb로부터 메모리 캐패시터(44a, 44b)의 메모리 게이트 전극 Ga, Gb에 비파괴 비트 전압이 인가되어 버려도, 당해 비파괴 비트 전압이 정류 소자(23)에 의해 역방향 바이어스의 전압으로 되기 때문에, 당해 정류 소자(23)에 의해 각 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 확실하게 차단할 수 있다.
따라서, 안티퓨즈 메모리(42b)에서도, 제1 실시 형태와 마찬가지로, 종래와 같은 제어 회로를 사용하지 않고, 메모리 게이트 전극 Ga, Gb 및 워드선 WL1의 전압값에 의해, 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가가 역방향 바이어스의 전압으로 되는 반도체 접합 구조의 정류 소자(23)를 설치하고, 당해 정류 소자(23)에 의해 메모리 게이트 전극 Ga, Gb로부터 워드선 WL1에의 전압 인가를 확실하게 차단하도록 하였기 때문에, 종래와 같은 메모리 캐패시터에의 각 전압 인가를 선택적으로 행하는 스위치 트랜지스터나, 스위치 트랜지스터에 온 오프 동작을 행하게 하기 위한 스위치 제어 회로가 불필요하게 되어, 그만큼, 소형화를 도모할 수 있다.
또한, 이 제4 실시 형태에 의한 안티퓨즈 메모리(42c)에서는, 데이터가 기입될 때, 메모리 캐패시터(44a, 44b) 양쪽의 메모리 게이트 절연막(6a, 6b)을 절연 파괴시키기 때문에, 그 후, 데이터를 판독할 때, 설령 하나의 메모리 캐패시터(44a)에서 메모리 게이트 절연막(6a)에 절연 불량이 발생해도, 다른 메모리 캐패시터(44b)로부터 데이터가 기입되어 있는 상태라고 정보를 확정할 수 있어, 상술한 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 예를 들어 안티퓨즈 메모리(42a)에서는, 복수의 메모리 캐패시터(44a, 44b)에서 1개의 비트선 BL1을 공유하고 있기 때문에, 메모리 캐패시터(44a, 44b)마다 각각 비트선을 설치하는 경우에 비해, 비트선 개수를 줄일 수 있어, 그만큼, 회로 구성을 간소화할 수 있다.
또한, 상술한 제4 실시 형태에 있어서는, 복수의 메모리 캐패시터(44a, 44b)에 대하여 하나의 정류 소자(23)를 설치한 안티퓨즈 메모리(42a)를 적용하고, 복수의 메모리 캐패시터(44a, 44b)에서 비트선 BL1을 공유시키도록 한 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 메모리 캐패시터(44a, 44b)마다 각각 개별로 정류 소자(23)를 설치한 안티퓨즈 메모리를 적용하고, 복수의 메모리 캐패시터(44a, 44b)에서 비트선 BL1을 공유시키도록 해도 된다.
(5) 제5 실시 형태
(5-1) N형 MOS(Metal-Oxide-Semiconductor) 트랜지스터를 포함하는 정류 소자를 가진 안티퓨즈 메모리
상술한 제1∼제4 실시 형태에 있어서는, 정류 소자로서, P형 반도체 영역과 N형 반도체 영역을 구비하고, 역방향 바이어스의 전압에 의해 메모리 게이트 전극으로부터의 전압을 차단하는 다이오드형의 반도체 접합 구조를 가진 정류 소자(3, 11a, 11b, 16a, 16b, 23, 30, 3a, 3b)를 적용하는 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 예를 들어 정류 소자 게이트 전극과 드레인 영역과 소스 영역을 구비하고, 역방향 바이어스의 전압에 의해, 메모리 캐패시터의 메모리 게이트 전극으로부터의 전압을 차단하는 MOS 트랜지스터형의 반도체 접합 구조를 가진 정류 소자를 적용해도 된다.
도 9a는 N형 MOS 트랜지스터의 반도체 접합 구조를 가진 정류 소자(46)와, 워드선 WL 및 비트선 BL의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(48)을 구비한 메모리 캐패시터(47)를 갖는 안티퓨즈 메모리(45)를 도시한다. 이 경우, 메모리 캐패시터(47)에는, 일단의 확산 영역에 비트선 BL이 접속되어 있고, 메모리 게이트 전극 G1에 정류 소자(46)가 접속되어 있다. 정류 소자(46)는 정류 소자 게이트 전극 G2와, 드레인 영역이 워드선 WL에 접속되어 있음과 함께, 소스 영역이 메모리 캐패시터(47)의 메모리 게이트 전극 G1에 접속된 구성을 갖는다. 이에 의해 정류 소자(46)는 워드선 WL로부터 오프 전압이 인가되는 한, 당해 정류 소자(46)의 트랜지스터가 오프 동작하여, 메모리 게이트 전극 G1로부터 워드선 WL에의 전압 인가를 차단할 수 있도록 이루어져 있다.
여기서, 이와 같은 MOS 트랜지스터 구조의 정류 소자(46)를 구비한 안티퓨즈 메모리(45)는, 정류 소자(46)의 정류 소자 게이트 전극 G2와, 메모리 캐패시터(47)의 메모리 게이트 전극 G1이 동일한 배선층(동일층)에 형성되어 있고, 또한, 정류 소자 게이트 전극 G2의 막 두께와, 메모리 캐패시터(47)의 메모리 게이트 전극 G1이 동일한 막 두께로 형성되어 있다. 이에 의해, 안티퓨즈 메모리(45)에서도, 전체로서 박형화가 도모되어 있다.
(5-2) 데이터의 기입 동작
여기서, 행렬 형상으로 배열된 안티퓨즈 메모리(45) 중, 소정의 안티퓨즈 메모리(45)에만 데이터를 기입하는 경우에는, 도 1에 도시한 반도체 기억 장치(1)와 마찬가지로, 데이터를 기입하는 안티퓨즈 메모리(45)가 접속된 비트선 BL에는 0[V]의 파괴 비트 전압이 인가되고, 데이터를 기입하지 않는 안티퓨즈 메모리(45)만이 접속된 비트선 BL에는 3[V]의 비파괴 비트 전압이 인가될 수 있다.
또한, 이때, 데이터를 기입하는 안티퓨즈 메모리(45)가 접속된 워드선 WL에는, 5[V]의 파괴 워드 전압이 인가되고, 데이터가 기입되지 않는 안티퓨즈 메모리(45)만이 접속된 워드선 WL에는, 0[V]의 비파괴 워드 전압이 인가될 수 있다. 또한, 안티퓨즈 메모리(45)가 형성된 웰에는, 파괴 비트 전압과 동일한 0[V]이 인가될 수 있다.
따라서, 예를 들어 데이터를 기입하는 안티퓨즈 메모리(45)에서는, 예를 들어 비트선 BL에 0[V]의 파괴 비트 전압이 인가되고, 워드선 WL에 5[V]의 파괴 워드 전압이 인가될 수 있다. 이때, 정류 소자(46)는 워드선 WL로부터 정류 소자 게이트 전극 G2에 5[V]의 파괴 워드 전압이 인가되어 있기 때문에, 정류 소자 게이트 전극 G2 및 소스 영역의 전압차에 의해 온 동작하고, 그 결과, 드레인 영역으로부터 소스 영역에 순방향 바이어스의 전압이 가해져, 드레인 영역으로부터 소스 영역을 통해, 역치 전압분(Vth분) 내려간 파괴 워드 전압을 메모리 캐패시터(47)의 메모리 게이트 전극 G1에 인가할 수 있다. 이때, 메모리 캐패시터(47)는 메모리 게이트 전극 G1의 파괴 워드 전압과, 비트선 BL의 파괴 비트 전압의 관계로부터 온 동작하여 채널이 형성되어, 채널에 비트선 BL의 전위가 유도될 수 있다.
이에 의해 메모리 캐패시터(47)에는, 메모리 게이트 전극 G1과 채널 사이에 파괴 비트 전압 및 파괴 워드 전압에 의한 전압차가 발생할 수 있다. 이렇게 하여, 데이터가 기입되는 안티퓨즈 메모리(45)에서는, 메모리 캐패시터(47)에 있어서 메모리 게이트 전극 G1 하부의 메모리 게이트 절연막(48)이 절연 파괴되어, 메모리 게이트 전극 G1과 확산 영역이 저저항에서 도통 상태로 되어, 메모리 캐패시터(47)에 데이터가 기입된 상태로 될 수 있다.
한편, 비트선 BL에 3[V]의 비파괴 비트 전압이 인가됨과 함께, 워드선 WL에 0[V]의 비파괴 워드 전압이 인가되는, 데이터가 기입되지 않는 안티퓨즈 메모리(45)에서는, 예를 들어 메모리 캐패시터(47)의 메모리 게이트 절연막(48)이 이미 절연 파괴되어 있을 때, 비트선 BL의 3[V]의 비파괴 비트 전압이 메모리 캐패시터(47)의 메모리 게이트 전극 G1을 통해 정류 소자(46)의 소스 영역까지 인가될 수 있다. 이때, 안티퓨즈 메모리(45)에서는, 워드선 WL에 0[V]의 비파괴 워드 전압이 인가되어 있기 때문에, 정류 소자(46)의 정류 소자 게이트 전극 G2와 드레인이 0[V]으로 되어, 당해 정류 소자(46)가 오프 상태(비도통 상태)로 된다. 이에 의해, 안티퓨즈 메모리(45)에서는, 설령 소스에 3[V]의 비파괴 비트 전압이 인가되었다고 해도, 그 전위를 정류 소자(46)에 의해 차단할 수 있어, 당해 비파괴 비트 전압이 워드선 WL에 전달되는 것을 방지할 수 있다.
덧붙여서, 워드선 WL로부터 5[V]의 파괴 워드 전압이 인가되고, 또한 비트선 BL로부터 3[V]의 비파괴 비트 전압이 인가되는, 데이터가 기입되지 않는 안티퓨즈 메모리(45)에서는, 정류 소자(46)로부터 메모리 캐패시터(47)의 메모리 게이트 전극 G1에, 역치 전압분 저하된 파괴 워드 전압이 인가되지만, 메모리 게이트 전극 G1과 채널 및 확산 영역의 전압차가 작아지기 때문에, 설령 메모리 캐패시터(4)에 있어서 메모리 게이트 절연막(48)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(48)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다.
또한, 이와 같은 구성을 가진 안티퓨즈 메모리(45)가 행렬 형상으로 배치된 반도체 기억 장치에서도, 상술한 「(1-3) 데이터의 판독 동작」에 의해 원하는 안티퓨즈 메모리(45)의 데이터를 판독할 수 있기 때문에, 여기에서는 그 설명은 생략한다.
(5-3) 작용 및 효과
이상의 구성에 있어서, 데이터를 기입하지 않는 안티퓨즈 메모리(45)에서도, 상술과 마찬가지로, 메모리 캐패시터(47)에 접속된 비트선 BL에 고전압의 비파괴 비트 전압이 인가되었을 때, 예를 들어 메모리 캐패시터(47)의 메모리 게이트 절연막(48)이 절연 파괴되어 있어도, 정류 소자(46)의 채널을 오프 상태(비도통 상태)로 함으로써, 메모리 캐패시터(47)의 메모리 게이트 전극 G1로부터 워드선 WL에의 비파괴 비트 전압의 인가를 차단하도록 하였다.
따라서, 안티퓨즈 메모리(45)에서도, 제1 실시 형태와 마찬가지로, 종래와 같은 제어 회로를 사용하지 않고, 메모리 게이트 전극 G1 및 워드선 WL의 전압값에 의해, 메모리 게이트 전극 G1로부터 워드선 WL에의 전압 인가를 오프 동작에 의해 차단하는 트랜지스터 구조의 정류 소자(46)를 설치하도록 하였기 때문에, 메모리 캐패시터(47)에의 각 전압 인가를 선택적으로 행하는 스위치 트랜지스터나, 스위치 트랜지스터에 온 오프 동작을 행하게 하기 위한 스위치 제어 회로가 불필요하게 되어, 그만큼, 소형화를 도모할 수 있다.
(6) 제6 실시 형태
(6-1) P형 MOS 트랜지스터를 포함하는 정류 소자를 가진 안티퓨즈 메모리
상술한 제5 실시 형태에 있어서는, N형 MOS 트랜지스터로 이루어지는 정류 소자(46)를 설치한 안티퓨즈 메모리(45)에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 도 9b에 도시한 바와 같이, P형 MOS 트랜지스터로 이루어지는 정류 소자(51)를 설치한 안티퓨즈 메모리(50)를 적용해도 된다. 이 경우, 안티퓨즈 메모리(50)는, P형 MOS 트랜지스터의 반도체 접합 구조를 가진 정류 소자(51)와, 비트선 BL 및 메모리 게이트 전극 G1 사이의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(48)을 구비한 메모리 캐패시터(47)를 구비한다.
이 경우, 메모리 캐패시터(47)에는, 일단의 확산 영역에 비트선 BL이 접속되어 있고, 메모리 게이트 전극 G1에 정류 소자(51)가 접속되어 있다. 정류 소자(51)는 정류 소자 게이트 전극 G2와, 드레인 영역이 메모리 캐패시터(47)의 메모리 게이트 전극 G1에 접속되어 있음과 함께, 웰이 웰 제어 단자 VNW에 접속되고, 또한 소스 영역이 워드선 WL에 접속된 구성을 갖는다. 이에 의해 정류 소자(51)는 워드선 WL로부터 온 전압이 인가되지 않는 한 오프 동작하기 때문에, 메모리 게이트 전극 G1로부터 워드선 WL에의 전압 인가를 차단할 수 있도록 이루어져 있다.
여기서, 이와 같은 MOS 트랜지스터 구조의 정류 소자(51)를 구비한 안티퓨즈 메모리(50)에서도, 정류 소자(51)의 정류 소자 게이트 전극 G2와, 메모리 캐패시터(47)의 메모리 게이트 전극 G1이 동일한 배선층(동일층)에 형성되어 있고, 또한, 정류 소자 게이트 전극 G2의 막 두께와, 메모리 캐패시터(47)의 메모리 게이트 전극 G1이 동일한 막 두께로 형성되어 있다. 이에 의해, 안티퓨즈 메모리(50)에서도, 전체로서 박형화가 도모되어 있다.
이와 같은 안티퓨즈 메모리(50)에서는, 데이터 기입 동작 시, 워드선 WL에 5[V]의 파괴 워드 전압이 인가되고, 비트선 BL에 0[V]의 파괴 비트 전압이 인가될 수 있다. 또한, 정류 소자(51)가 형성된 웰에는, 웰 제어 단자 NVW로부터 파괴 워드 전압과 동일한 5[V]가 인가될 수 있다. 만약 정류 소자(51)의 소스 영역의 전위가 0[V] 정도이었던 것으로 하면, 정류 소자(51)는 온 동작하고, 그 역치 전압을 -0.7[V]로 하면, 소스 영역은 4.3[V]까지 충전되게 된다.
이에 의해 메모리 캐패시터(47)에서는, 정류 소자(51)로부터 메모리 게이트 전극 G1에 5[V]의 파괴 워드 전압이 인가되고, 이때, 비트선이 0[V]이기 때문에 온 동작하여, 채널 전위도 0V로 된다. 그 결과, 메모리 캐패시터(47)에서는, 메모리 게이트 전극 G1과, 채널 및 확산 영역 사이에 파괴 비트 전압 및 파괴 워드 전압에 의한 큰 전압차가 발생할 수 있다. 이렇게 하여, 데이터가 기입되는 안티퓨즈 메모리(50)에서는, 메모리 캐패시터(47)에 있어서 메모리 게이트 전극 G1 하부의 메모리 게이트 절연막(48)이 절연 파괴되어, 메모리 게이트 전극 G1과 확산 영역이 저저항에서 도통 상태로 되어, 메모리 캐패시터(47)에 데이터가 기입된 상태로 될 수 있다.
또한, 상술한 「(5-2) 데이터의 기입 동작」과 마찬가지로, 비트선 BL에 3[V]의 비파괴 비트 전압이 인가됨과 함께, 워드선 WL에 0[V]의 비파괴 워드 전압이 인가되는, 데이터가 기입되지 않는 안티퓨즈 메모리(50)에서는, 예를 들어 메모리 캐패시터(47)의 메모리 게이트 절연막(48)이 이미 절연 파괴되어 있는 경우, 비트선 BL의 3[V]의 비파괴 비트 전압이, 메모리 캐패시터(47)의 메모리 게이트 전극 G1을 통해 정류 소자(51)의 소스 영역까지 인가될 수 있다. 그러나 그 경우, 정류 소자(51)가 오프 동작하고 있기 때문에, 안티퓨즈 메모리(50)에서는, 비트선 BL의 3[V]의 비파괴 비트 전압이, 워드선 WL에 인가되는 것을 방지할 수 있어, 워드선 WL의 전위가 변화되는 일은 없다.
덧붙여서, 워드선 WL에 5[V]의 파괴 워드 전압이 인가되고, 또한 비트선 BL에 3[V]의 비파괴 비트 전압이 인가되는, 데이터가 기입되지 않는 안티퓨즈 메모리(50)에서는, 메모리 캐패시터(47)에 있어서 메모리 게이트 전극 G1과 확산 영역의 전압차가 작아지기 때문에, 설령 메모리 캐패시터(47)에 있어서 메모리 게이트 절연막(48)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(48)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다.
또한, 이와 같은 구성을 가진 안티퓨즈 메모리(50)를 행렬 형상으로 배치시킨 반도체 기억 장치에서도, 상술한 「(1-3) 데이터의 판독 동작」에 의해 원하는 안티퓨즈 메모리(50)의 데이터를 판독할 수 있기 때문에, 여기에서는 그 설명은 생략한다.
(6-2) 작용 및 효과
이상의 구성에 있어서, 데이터를 기입하지 않는 안티퓨즈 메모리(50)에서도, 상술과 마찬가지로, 메모리 캐패시터(47)에 접속된 비트선 BL에 고전압의 비파괴 비트 전압이 인가되었을 때, 예를 들어 메모리 캐패시터(47)의 메모리 게이트 절연막(48)이 절연 파괴되어 있어도, 정류 소자(51)의 채널을 오프 상태(비도통 상태)로 함으로써, 메모리 캐패시터(47)의 메모리 게이트 전극 G1로부터 워드선 WL에의 비파괴 비트 전압의 인가를 차단하도록 하였다.
따라서, 안티퓨즈 메모리(50)에서도, 제1 실시 형태와 마찬가지로, 종래와 같은 제어 회로를 사용하지 않고, 메모리 게이트 전극 G1 및 워드선 WL의 전압값에 의해, 메모리 게이트 전극 G1로부터 워드선 WL에의 전압 인가를 오프 동작에 의해 차단하는 트랜지스터 구조의 정류 소자(51)를 설치하도록 하였기 때문에, 메모리 캐패시터(47)에의 각 전압 인가를 선택적으로 행하는 스위치 트랜지스터나, 스위치 트랜지스터에 온 오프 동작을 행하게 하기 위한 스위치 제어 회로가 불필요하게 되어, 그만큼, 소형화를 도모할 수 있다.
(7) 다른 실시 형태
(7-1) N형 MOS 트랜지스터를 포함하는 정류 소자와 복수의 메모리 캐패시터를 포함하는 안티퓨즈 메모리
도 10은 복수의 안티퓨즈 메모리(56a, 56b, 56c, 56d)가 행렬 형상으로 배치된 반도체 기억 장치(55)를 도시한다. 여기서, 각 안티퓨즈 메모리(56a, 56b, 56c, 56d)는 모두 동일 구성을 갖고 있으며, 예를 들어 1행1열째의 안티퓨즈 메모리(56a)는, N형 MOS 트랜지스터로 이루어지는 정류 소자(46)에 대하여 복수의 메모리 캐패시터(47a, 47b, 47c)가 접속된 구성을 갖는다. 이 반도체 기억 장치(55)는 각 안티퓨즈 메모리(56a, 56b, 56c, 56d)마다 각각 1비트의 데이터를 기억할 수 있도록 이루어져 있고, 각 안티퓨즈 메모리(56a, 56b, 56c, 56d)에 있어서 복수의 메모리 캐패시터(47a, 47b, 47c)에서 동일한 데이터를 기억할 수 있도록 되어 있다.
이 경우, 반도체 기억 장치(55)는 행 방향으로 배열되는 안티퓨즈 메모리[56a, 56b(56c, 56d)]에서 워드선 WL1(WL2)을 공유하고 있음과 함께, 열 방향으로 배열되는 안티퓨즈 메모리[56a, 56c(56b, 56d)]에서 복수의 비트선 BL11, BL12, BL13(BL21, BL22, BL23)을 공유하고 있다.
실제상, 안티퓨즈 메모리(56a)에는, 예를 들어 메모리 캐패시터(47a, 47b, 47c)의 일단의 확산 영역에, 각각 대응하는 비트선 BL11, BL12, BL13이 설치되어 있다. 여기서, 각 메모리 캐패시터(47a, 47b, 47c)는 모두 동일 구성을 갖고 있으며, 예를 들어 메모리 캐패시터(47a)는 비트선 BL11 및 메모리 게이트 전극 G1의 전압차에 의해 절연 파괴되는 메모리 게이트 절연막(48)을 갖고 있다.
또한, 이 실시 형태의 경우, 각 메모리 캐패시터(47a, 47b, 47c)는, 1개의 정류 소자(46)를 공유하고 있고, 각 메모리 게이트 전극 G1은 정류 소자(46)의 소스 영역에 접속되어 있다. 정류 소자(46)는 정류 소자 게이트 전극 G2와 드레인 영역이 워드선 WL에 접속되어 있고, 메모리 게이트 전극 G1 및 워드선 WL1의 전압값에 의해 오프 동작하여, 각 메모리 캐패시터(47a, 47b, 47c)의 메모리 게이트 전극 G1로부터 소스 영역에 인가된 전압이, 워드선 WL1에 인가되는 것을 방지할 수 있도록 이루어져 있다.
이렇게 하여, 안티퓨즈 메모리(56a, 56b, 56c, 56d)는, 워드선 WL1, WL2로부터 정류 소자(46)를 통해 메모리 캐패시터(47a, 47b, 47c)의 각 메모리 게이트 전극 G1에 동일한 전압을 일률적으로 인가하는 한편, 메모리 캐패시터(47a, 47b, 47c)의 각 메모리 게이트 전극 G1로부터 워드선 WL1, WL2에의 전압 인가가, 정류 소자(46)의 오프 동작에 의해 차단될 수 있다.
여기서, 도 10은 예를 들어 2행1열째의 안티퓨즈 메모리(56c)의 각 메모리 캐패시터(47a, 47b, 47c)에만 데이터를 동시에 기입하고, 다른 안티퓨즈 메모리(56a, 56b, 56d)에는 데이터를 기입하지 않을 때의 각 부위 전압값을 나타내고 있다. 이 경우, 반도체 기억 장치(55)에는, 데이터를 기입하는 안티퓨즈 메모리(56c)[기입 선택 메모리(2W)]가 접속된 비트선 BL11, BL12, BL13(기입 선택 비트선 BL1a, BL2a, BL3a)에 각각 0[V]의 파괴 비트 전압이 인가되고, 데이터를 기입하지 않는 안티퓨즈 메모리(56b, 56d)[기입 비선택 메모리(2N)]만이 접속된 비트선 BL21, BL22, BL23(기입 비선택 비트선 BL1b, BL2b, BL3b)에 각각 3[V]의 비파괴 비트 전압이 인가될 수 있다.
또한, 이때, 반도체 기억 장치(55)에는, 데이터를 기입하는 안티퓨즈 메모리(56c)가 접속된 워드선 WL2(기입 선택 워드선 WLa)에 5[V]의 파괴 워드 전압이 인가되고, 데이터를 기입하지 않는 안티퓨즈 메모리(56a, 56b)[기입 비선택 메모리(2N)]만이 접속된 워드선 WL1(기입 비선택 워드선 WLb)에 0[V]의 비파괴 워드 전압이 인가될 수 있다.
이에 의해, 데이터가 기입되는 안티퓨즈 메모리(56c)의 각 메모리 캐패시터(47a, 47b, 47c)에서는, 정류 소자(46)로부터 각 메모리 게이트 전극 G1에 각각 파괴 워드 전압이 인가되고, 각 메모리 게이트 전극 G1과 확산 영역 사이에서 각각 파괴 비트 전압 및 파괴 워드 전압에 의한 전압차가 발생할 수 있다. 이렇게 하여, 데이터가 기입되는 안티퓨즈 메모리(56c)에서는, 각 메모리 캐패시터(47a, 47b, 47c)에 있어서, 각각 메모리 게이트 절연막(48)이 절연 파괴되어, 메모리 게이트 전극 G1과 확산 영역이 저저항에서 도통 상태로 되어, 각 메모리 캐패시터(47a, 47b, 47c)에 동일한 데이터가 기입된 상태로 될 수 있다.
또한, 3[V]의 비파괴 비트 전압이 인가되는 비트선 BL21, BL22, BL23(기입 비선택 비트선 BL1b, BL2b, BL3b)에 접속되며, 데이터가 기입되지 않는 다른 안티퓨즈 메모리(56b, 56d)에서는, 메모리 캐패시터(47a, 47b, 47c)에 있어서 각 메모리 게이트 전극 G1과 확산 영역의 전압차가 작아지기 때문에, 각 메모리 캐패시터(47a, 47b, 47c)에 있어서 각각 메모리 게이트 절연막(48)이 절연 파괴되어 있지 않을 때라도, 당해 메모리 게이트 절연막(48)이 절연 파괴되지 않고 절연 상태 그대로 되어, 데이터가 기입되지 않는 상태가 유지될 수 있다.
또한, 데이터를 기입하지 않는 안티퓨즈 메모리(56b)에서는, 설령 메모리 게이트 절연막(48)이 절연 파괴되어 있어도, 정류 소자(46)가 각 메모리 캐패시터(47a, 47b, 47c)의 메모리 게이트 전극 G1과, 워드선 WL1 사이에 설치되어 있음으로써, 당해 정류 소자(46)가 오프 동작함으로써, 메모리 게이트 전극 G1로부터 정류 소자(46)에의 비파괴 비트 전압의 인가를 차단할 수 있다.
덧붙여서, 이와 같은 도 10에 도시한 반도체 기억 장치(55)에서도, 상술한 「(2-2-2) 복수의 메모리 캐패시터에 대해, 동일한 데이터를 순서대로 기입하는 경우」와 마찬가지의 데이터 기입 동작을 실행할 수 있고, 소정의 안티퓨즈 메모리(56c)에 있어서 각 메모리 캐패시터(47a, 47b, 47c)에 대해, 동일한 데이터를 순서대로 기입할 수 있다.
(7-2) FinFET(Fin Field Effect Transistor : 핀형 전계 효과 트랜지스터)로 이루어지는 메모리 캐패시터
또한, 상술한 제1∼제6 실시 형태에 있어서는, 확산 영역이나 채널이 평면 형상으로 배열된 평면형(플래너형) 트랜지스터로 이루어지는 메모리 캐패시터(4, 4a, 4b, 24a, 24b, 44a, 44b, 47, 47a, 47b, 47c)를 구비한 안티퓨즈 메모리(2a, 2b, 2c, 2d, 22a, 22b, 22c, 22d, 37a, 37b, 37c, 37d, 42a, 42b, 42c, 42d, 45, 50, 56a, 56b, 56c, 56d)에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 도 11에 도시하는 바와 같은 FinFET로 이루어지는 메모리 캐패시터(64)를 구비한 안티퓨즈 메모리(61)로 해도 된다.
이 경우, 안티퓨즈 메모리(61)는, 소자 분리층 S3이 P형 또는 N형의 웰 S2 상에 형성되어 있고, 당해 웰 S2 상에 동일하게 웰로 입방체 형상으로 형성된 확산 영역 형성부 M1이 기립 형성되고, 소자 분리층 S3 표면으로부터 당해 확산 영역 형성부 M1의 선단이 돌출된 구성을 갖는다. 또한, 안티퓨즈 메모리(61)는, 확산 영역 형성부 M1의 길이 방향과 직교하도록 띠 형상의 정류 소자 형성부 M2가 소자 분리층 S3의 표면에 형성되어 있고, 당해 소자 분리층 S3의 표면으로부터 돌출된 확산 영역 형성부 M1의 일부가 정류 소자 형성부 M2에 의해 덮인 구성을 갖는다.
확산 영역 형성부 M1에는, 정류 소자 형성부 M2로부터 노출된 영역에 메모리 캐패시터(64)의 확산 영역(68)이 형성되어 있고, 당해 확산 영역(68)에 비트선 BL이 접속되어 있다. 또한, 정류 소자 형성부 M2에는, 확산 영역 형성부 M1을 덮는 영역에 메모리 게이트 전극 G10이 형성되어 있고, 당해 메모리 게이트 전극 G10과의 사이에 메모리 게이트 절연막(69)이 형성되어 있다.
또한, 정류 소자 형성부 M2에는, 확산 영역 형성부 M1을 덮는 일부의 영역에 정류 소자(63)의 N형 반도체 영역(67)이 형성되어 있고, 당해 N형 반도체 영역(67)과 메모리 게이트 전극 G10이 접합된 구성을 갖는다. 소자 분리층 S3의 표면에 형성된 정류 소자 형성부 M2의 일단측에는 N형 반도체 영역(67)과 접합되도록 P형 반도체 영역(66)이 형성되어 있고, PN 접합 다이오드를 구성한 정류 소자(63)가 배치되어 있다. 또한, 정류 소자(63)의 P형 반도체 영역(66)은 워드선 WL에 접속되어 있다.
이와 같은 구성을 갖는 안티퓨즈 메모리(61)에서도, 워드선 WL로부터 정류 소자(63)를 통해 메모리 캐패시터(64)의 메모리 게이트 전극 G10에 전압을 인가하는 한편, 메모리 캐패시터(64)의 메모리 게이트 전극 G10 및 워드선 WL의 전압값에 의해, 당해 메모리 게이트 전극 G10으로부터 워드선 WL에의 전압 인가가, 정류 소자(63)에서 역방향 바이어스의 전압으로 되어, 당해 정류 소자(63)에 의해 메모리 게이트 전극 G10으로부터 워드선 WL에의 전압 인가를 차단할 수 있다. 이렇게 하여, 안티퓨즈 메모리(61)에서도 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다.
(7-3) 기타
또한, 본 발명은 본 실시 형태에 한정되는 것은 아니고, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하고, 예를 들어 상술한 제1∼제6 실시 형태에 나타내는 안티퓨즈 메모리(2a, 2b, 2c, 2d, 22a, 22b, 22c, 22d, 37a, 37b, 37c, 37d, 42a, 42b, 42c, 42d, 45, 50, 56a, 56b, 56c, 56d)나, 도 11에 도시한 FinFET를 포함하는 안티퓨즈 메모리(61)에 대해서는, 적절히 조합하도록 해도 된다. 또한, 다른 실시 형태로서, 상술한 제1∼제6 실시 형태에, 도 9a에 도시한 N형 트랜지스터의 정류 소자(46)나, 도 9b에 도시한 P형 트랜지스터의 정류 소자(51), 도 11에 도시한 FinFET를 포함하는 안티퓨즈 메모리(61) 등을 적절히 조합하도록 해도 된다. 또한, 예를 들어 도 10에 도시한 안티퓨즈 메모리(56a, 56b, 56c, 56d)에 있어서, N형 트랜지스터의 정류 소자(46) 대신에, P형 트랜지스터로 이루어지는 정류 소자(51)를 사용해도 되고, 나아가, 각 메모리 캐패시터마다 각각 개별로 정류 소자를 설치하도록 해도 된다.
1, 21, 36, 41, 55 : 반도체 기억 장치
2a, 2b, 2c, 2d, 22a, 22b, 22c, 22d, 37a, 37b, 37c, 37d, 42a, 42b, 42c, 42d, 45, 50, 56a, 56b, 56c, 56d, 61 : 안티퓨즈 메모리
3, 3a, 3b, 11a, 11b, 16a, 16b, 23, 30, 46, 51, 63 : 정류 소자
4, 4a, 4b, 24a, 24b, 44a, 44b, 47, 47a, 47b, 47c, 64 : 메모리 캐패시터
G, Ga, Gb, G1 : 메모리 게이트 전극
6, 6a, 6b, 48 : 메모리 게이트 절연막
S2 : 웰

Claims (13)

  1. 메모리 게이트 절연막을 개재하여 메모리 게이트 전극이 형성되고, 웰에 형성된 한쪽의 확산 영역에 비트선이 접속된 메모리 캐패시터와,
    상기 메모리 게이트 전극과 워드선 사이에 형성되며, 상기 워드선으로부터 상기 메모리 게이트 전극에 전압을 인가하는 한편, 상기 메모리 게이트 전극 및 상기 워드선에 인가되는 전압값에 의해 상기 메모리 게이트 전극으로부터 상기 워드선에의 전압 인가를 차단하는 정류 소자를 구비하는 것을 특징으로 하는 안티퓨즈 메모리.
  2. 제1항에 있어서,
    상기 메모리 캐패시터에 데이터를 기입할 때에는, 상기 워드선에 인가된 전압이 상기 정류 소자를 통해 상기 메모리 게이트 전극에 인가되고, 그 메모리 게이트 전극과 상기 비트선의 전압차에 의해 상기 메모리 게이트 절연막이 절연 파괴되고,
    상기 메모리 캐패시터에 데이터를 기입하지 않을 때에는, 상기 메모리 게이트 전극이 상기 워드선보다도 전압이 높으면, 상기 메모리 캐패시터의 상기 메모리 게이트 전극으로부터 상기 워드선에의 전압 인가를 차단하는 것을 특징으로 하는 안티퓨즈 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 정류 소자는, P형 반도체 영역과 N형 반도체 영역이 접합된 PN 접합 다이오드의 반도체 접합 구조를 포함하고, 상기 P형 반도체 영역이 상기 워드선에 접속되고, 상기 N형 반도체 영역이 상기 메모리 게이트 전극에 접속되어 있는 것을 특징으로 하는 안티퓨즈 메모리.
  4. 제1항 또는 제2항에 있어서,
    상기 정류 소자는, P형 반도체 영역과 N형 반도체 영역 사이에 진성 반도체 영역이 형성된 PIN(P-Intrinsic-N) 접합 다이오드의 반도체 접합 구조를 포함하고, 상기 P형 반도체 영역이 상기 워드선에 접속되고, 상기 N형 반도체 영역이 상기 메모리 게이트 전극에 접속되어 있는 것을 특징으로 하는 안티퓨즈 메모리.
  5. 제3항 또는 제4항에 있어서,
    상기 정류 소자를 구성하는 상기 P형 반도체 영역과 상기 N형 반도체 영역이, 상기 메모리 게이트 전극과 일체 형성되어 있는 것을 특징으로 하는 안티퓨즈 메모리.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 정류 소자의 상기 P형 반도체 영역 및 상기 N형 반도체 영역이, 상기 메모리 게이트 전극과 동일층에 형성되어 있는 것을 특징으로 하는 안티퓨즈 메모리.
  7. 제1항 또는 제2항에 있어서,
    상기 정류 소자는, N형 MOS(Metal-Oxide-Semiconductor) 트랜지스터 또는 P형 MOS 트랜지스터를 포함하고, 일단의 소스 영역이 상기 메모리 게이트 전극에 접속되어 있음과 함께, 타단의 드레인 영역이 상기 워드선에 접속되고, 정류 소자 게이트 전극이 상기 워드선 또는 상기 메모리 게이트 전극 중 어느 한쪽에 접속되어 있고, 채널을 비도통 상태로 함으로써 상기 메모리 게이트 전극으로부터 상기 워드선에의 전압 인가를 차단하는 것을 특징으로 하는 안티퓨즈 메모리.
  8. 제7항에 있어서,
    상기 정류 소자의 상기 정류 소자 게이트 전극이, 상기 메모리 게이트 전극과 동일층에 형성되어 있는 것을 특징으로 하는 안티퓨즈 메모리.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    복수의 상기 메모리 캐패시터의 각 상기 메모리 게이트 전극이, 하나의 상기 정류 소자에 접속되어 있는 것을 특징으로 하는 안티퓨즈 메모리.
  10. 제9항에 있어서,
    하나의 상기 정류 소자를 공유하는 각 상기 메모리 캐패시터에는, 상기 비트선이 각각 개별로 형성되어 있는 것을 특징으로 하는 안티퓨즈 메모리.
  11. 제9항에 있어서,
    하나의 상기 정류 소자를 공유하는 각 상기 메모리 캐패시터는, 상기 비트선을 공유하고 있는 것을 특징으로 하는 안티퓨즈 메모리.
  12. 복수의 워드선 및 복수의 비트선의 각 교차 개소에 안티퓨즈 메모리가 배치된 반도체 기억 장치로서,
    상기 안티퓨즈 메모리가 제1항 내지 제11항 중 어느 한 항에 기재된 안티퓨즈 메모리인 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    하나의 상기 안티퓨즈 메모리와, 하나의 그 안티퓨즈 메모리와 쌍을 이루는 다른 상기 안티퓨즈 메모리를 구비하고,
    하나의 상기 안티퓨즈 메모리와 다른 상기 안티퓨즈 메모리에 대해 동일한 데이터를 기입할 때에는, 하나의 상기 안티퓨즈 메모리에 데이터를 기입한 후에, 다른 상기 안티퓨즈 메모리에 데이터를 기입하는 것을 특징으로 하는 반도체 기억 장치.
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