CN113380302B - 存储器电路及其操作方法 - Google Patents

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Abstract

本发明的实施例涉及存储器电路及其操作方法。存储器电路包括第一编程器件、第一电路分支和第二电路分支。第一编程器件包括耦接到第一字线的第一控制端子以及第一连接端。第一电路分支包括第一二极管以及耦接到第一二极管的第一熔丝元件。第二电路分支包括第二二极管以及耦接到第二二极管的第二熔丝元件。第一电路分支和第二电路分支耦接到第一编程器件的第一连接端。

Description

存储器电路及其操作方法
技术领域
本发明的实施例涉及存储器电路及其操作方法。
背景技术
半导体集成电路(IC)行业生产各种器件，以解决多种不同区域的问题。这些器件中的一些(诸如存储器单元)都被配置用于存储数据。随着存储器单元变得越来越复杂，在这些器件内的导电线路的电阻也改变影响这些器件的特性和整体存储器单元性能。
发明内容
根据本发明的一个方面，提供了一种存储器电路，包括：第一编程器件，包括耦接到第一字线的第一控制端子和第一连接端；第一电路分支包括：第一二极管；和第一熔丝元件，耦接到第一二极管；以及第二电路分支包括：第二二极管；和第二熔丝元件，耦接到第二二极管，其中，第一电路分支和第二电路分支耦接到第一编程器件的第一连接端。
根据本发明的另一个方面，提供了一种存储器电路，包括：多个编程器件，多个编程器件中的每个编程器件包括第一栅极端子、第二端子和第三端子；多个熔丝元件，位于第一金属层中，其中多个编程器件中的每个的第二端子耦接到多个熔丝元件中的至少两个熔丝元件；多个二极管，耦接到多个熔丝元件，多个二极管中的每个二极管包括多个通孔中的相应通孔；以及多个字线，在第一方向上延伸的，多个字线中的每个字线耦接到多个编程器件中的至少两个编程器件。
根据本发明的又一个方面，提供了一种操作存储器电路的方法，包括：接通第一编程器件并接通第一选择器件，从而使第一电流流过第一熔丝元件，其中，第一熔丝元件耦接在第一选择器件和第一编程器件之间；关闭第二编程器件并关闭第二选择器件；以及阻挡第一电流从耦接在第二选择器件和第一编程器件之间的第二熔丝元件流过。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的存储器器件的示意性框图。
图2示出了根据一些实施例的存储器器件的电路图。
图3是根据一些实施例的存储器电路的三维(3D)立体图。
图4示出了根据一些实施例的存储器器件的电路图。
图5是根据一些实施例的存储器电路的3D立体图。
图6是根据一些实施例的存储器器件的布局图。
图7是根据一些实施例的操作电路的方法的流程图。
图8是根据一些实施例的制造存储器电路的方法的流程图。
图9是根据一些实施例的生成布局图的方法的流程图。
图10是根据一些实施例的电子设计自动化(EDA)系统的框图。
图11是根据一些实施例的集成电路(IC)制造系统的框图和与其相关联的IC制造流程。
图12是根据一些实施例的制造IC的一个或多个组件的方法的流程图。
具体实施例
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
非易失性存储器是编程为在其中记录数据的存储器类型。在电源中断后，非易失性存储器能够保留数据。存在各种类型的非易失性存储器，例如包括多次编程存储器(也称为MTP存储器)、一次性可编程(OTP)存储器、熔丝元件等。一些类型的OTP存储器，诸如电熔丝(eFuse)使用导电材料(金属、多晶硅等)的窄带(也称为“链接”)在每个端部处连接到其他电路元件。为了编程eFuse，将编程电流应用于破坏性地改变(即，熔断)链接，从而增加了eFuse的电阻。在一些实施例中，为了确定eFuse的状态，感测电路耦接到链接，并且感测放大器与参考电阻器件进行比较。
在一个或多个实施例中，公开了一种存储器电路。在一些实施例中，存储器电路包括被配置为非易失性存储器的熔丝元件。熔丝元件以高电阻状态或低电阻状态配置，其中高电阻状态对应于第一位值，而低电阻状态对应于第二位值。以这种方式，熔丝元件被配置为以非易失性方式存储数据。
在一些实施例中，存储器电路还包括编程器件。在一些实施例中，多个熔丝元件连接到每个编程器件。因此，多个熔丝元件共享相同的编程器件，其与其他方法相比，显着减少了存储器电路所占据的面积。
在一些实施例中，存储器电路还包括二极管。在一些实施例中，每个二极管对应于两个金属层之间的通孔。在一些实施例中，每个二极管耦接到相应的电路分支中的相应熔丝元件。在一些实施例中，二极管被配置为阻挡电流达到未选择的熔丝元件，从而防止未选择的熔丝元件被无意地存取，从而与其他方法相比改善了性能。
图1是根据一些实施例的存储器器件100的示意性框图。在至少一个实施例中，存储器器件是单独的IC器件。在一些实施例中，存储器器件包括在作为较大IC器件的部分中，较大IC器件包括除存储器器件以外的用于其他功能的电路。
存储器器件100包括至少一个存储器单元MC和控制器(也称为“控制电路”)102，以控制存储器单元MC的操作。在图1中的示例配置中，存储器器件100包括布置在存储器单元阵列104中的多个列中的多个存储器单元MC。存储器器件100还包括沿着存储器单元阵列104的行延伸的多个字线WL0、WL1至WLM，其中M是整数，存储器单元阵列104包括m-1个行存储器单元MC和字线WL。存储器器件100还包括沿存储器单元阵列104的列延伸的多个位线BL0、BL1至BLK，其中k是整数，并且存储器单元阵列104包括k-1个存储器单元MC和位线BL。字线在本文中通常称为WL，位线通常在此称为BL。每个存储器单元MC通过相应的字线WL和相应的位线BL耦接到控制器102。字线WL被配置用于将字线信号传输到要从其读取和/或写入等的存储器单元MC。位线BL被配置用于发送位线信号(例如，要写入的数据和/或从存储器单元MC中读取的数据)。位线BL有时被称为“数据线”。存储器器件100中的各种数量的存储器单元MC、字线WL和/或位线BL在各种实施例的范围内。
在图1中的示例配置中，控制器102包括被配置为执行读取操作或写入操作中的至少一个的字线驱动器112、源极线驱动器114、位线驱动器116和感测放大器(SA)118。在至少一个实施例中，控制器102还包括用于为存储器器件100的各种组件提供时钟信号的一个或多个时钟发生器，用于与外部器件数据交换的一个或多个输入/输出(I/O)电路，和/或用于控制存储器器件100中的各种操作的一个或多个控制器。
字线驱动器112经由字线WL耦接到存储器单元阵列104。字线驱动器112被配置为在读取操作或写入操作中解码要被存取的所选存储器单元MC的行地址。字线驱动器112被配置为向对应于解码的行地址的所选字线WL提供电压组，以及向另外未选字线WL提供不同的电压组。源极线驱动器114经由源极线SL(为简单起见未示出)耦接到存储器单元阵列104。位线驱动器116经由位线BL耦接到存储器单元阵列104。源极线驱动器114和/或位线驱动器116被配置为在读取操作或写入操作中解码要被存取的存储器单元MC的列地址。源极线驱动器114和/或位线驱动器116被配置为向对应于所选存储器单元MC的所选源极线SL和所选择位线BL提供电压组(例如，源极线信号和位线信号)，并且向另外的未选源极线SL和未选位线BL提供不同的电压组。例如，在写入操作(也称为“编程操作”)中，源极线驱动器114被配置为向所选源极线SL提供写入电压(也称为“编程电压”)。在读取操作中，源极线驱动器114被配置为向所选位线BL提供读取电压。SA 118通过位线BL耦接到存储器单元阵列104。在读取操作中，SA 118被配置为感测从存取的存储器单元MC读取的数据，并通过相应的所选位线BL检索。所描述的存储器器件配置是示例，其他存储器器件配置在各种实施例的范围内。在至少一个实施例中，存储器器件100是一次性可编程(OTP)非易失性存储器，并且存储器单元MC是OTP存储器单元。其他类型的存储器在各种实施例的范围内。
图2示出了根据一些实施例的存储器器件200的电路图。在一些实施例中，存储器器件200对应于存储器器件100的部分。例如，在一些实施例中，存储器器件200对应于2个字线(例如，WL0、WL1)、4个位线(BL0、BL1、BL2和BL3)以及存储器单元阵列104的相应存储器单元MC。
存储器器件200包括多个熔丝元件R0-R7，其用电阻符号表示。熔丝元件R0-R7设置在熔丝元件层中。在一些实施例中，熔丝元件层是金属层M2，下面参照图2讨论。
存储器器件200还包括连接到熔丝元件R0-R7的多个二极管D0-D7。在一些实施例中，多个二极管D0-D7中的每个都是位于存储器器件200的金属-2(M2)层与金属-3(M3)层之间的通孔。用于存储器电路200中的多个二极管D0-D7的其他金属层在本公开的范围内。二极管D0串联连接到熔丝元件R0。二极管D1串联连接到熔丝元件R1。二极管D2串联连接到熔丝元件R2。二极管D3串联连接到熔丝元件R3。二极管D4串联连接到熔丝元件R4。二极管D5串联连接到熔丝元件R5。二极管D6串联连接到熔丝元件R6。二极管D7串联连接到熔丝元件R7。因此，多个二极管D0-D7和相应的多个熔丝元件R0-R7形成相应的多个电路分支CB0-CB7。在该实施例中，每个电路分支CB0-CB7分别提供一个存储器单元MC，上面关于图1讨论。在一些实施例中，二极管D0-D7设置在互连层VIA2中，在下面参考图3讨论。在一些实施例中，二极管D0-D7中的每个对应于金属层M3与金属层M2之间的通孔。在一些实施例中，存储器器件200包括任何数量的存储器单元，包括小于8个或多于8个。
存储器器件200还包括多个编程器件PD0-PD3。多个编程器件的每个编程器件PD0-PD3具有控制端子(通常称为元件GP，具体地称为相应的元件GP0-GP3)、第一端(通常称为元件DP，具体地称为相应的元件DP0-DP3)和第二端(通常称为元件SP，具体地称为相应的元件SP0-SP3)。在该示例中，编程器件PD0-PD3中的每个是NMOS器件。因此，编程器件PD0-PD3中的每个的控制端子GP是NMOS器件的栅极GP。此外，编程器件PD0-PD3中的每个的第一端DP是NMOS器件的漏极DP，并且编程器件PD0-PD3中的每个的第二端SP是NMOS器件的源极SP。在该实施例中，编程器件PD0-PD3中的每个的源极SP连接到参考电压源以接收参考电压，例如地电压Vss。此外，编程器件PD0-PD3中的每个的漏极DP连接到相应的节点NP0、NP1、NP2和NP3。每个节点NP0-NP3耦接到电路分支CB0-CB7的电路分支的对。因此，编程器件PD0-PD3中的每个的漏极DP连接到多于一个熔丝元件R0-R7和多于一个二极管D0-D7。
在该特定实施例中，编程器件PD0-PD3中的每个的漏极DP连接到电路分支CB0-CB7的不同对。更具体地，编程器件PD0的漏极DP0在节点NP0处连接到电路分支CB0的一端，并在节点NP0处连接到电路分支CB1的一端。编程器件PD0的栅极GP0连接到字线WL0。编程器件PD1的漏极DP1在节点NP1处连接到电路分支CB2的一端，并且在节点NP1处连接到电路分支CB3的一端。编程器件PD1的栅极GP1连接到字线WL0。编程器件PD0、PD1的栅极GP0、GP1都连接到相同的字线WL0。因此，电路分支CB0、CB1包括相应的存储器单元，共享相同的编程器件PD0，以及电路分支CB2、CB3包括相应的存储器单元，也共享相同的编程器件PD1。
在节点NP2处，编程器件PD2的漏极DP2连接到电路分支CB4的一端，并且编程器件PD2的漏极DP 2还连接到电路分支CB5的一端。编程器件PD2的栅极GP2连接到字线WL1。编程器件PD3的漏极DP3在节点NP3处连接到电路分支CB6的一端，编程器件PD3的漏极DP3还连接到电路分支CB7的一端。编程器件PD3的栅极GP3连接到字线WL1。编程器件PD2、PD3的栅极GP2、GP3都连接到相同的字线WL1。因此，电路分支CB4、CB5包括相应的存储器单元，共享相同的编程器件PD2，以及电路分支CB6、CB7包括相应的存储器单元，也共享相同的编程器件PD3。
用于编程器件PD0-PD3的其他配置或晶体管类型在本公开的范围内。例如，在其他实施例中，编程器件PD0-PD3中的一个或多个是PMOS器件而不是NMOS器件。在其他实施例中，三(3)个或更多个电路分支连接到编程器件PD0-PD3中的每个的漏极。在其他实施例中，根据特定设计的字线与电路分支的比率，存在编程器件PD0-PD3的少于四(4)个的编程器件，或者编程器件PD0-PD3的多于四(4)个编程器件的编程器件。在一些实施例中，通过具有多个存储器单元共享相同的编程器件PD0-PD3，存储器电路200的整体面积显着降低。在一些实施例中，存储器电路200的整体面积的减小至少40％。
编程器件PD0-PD3配置为编程熔丝元件R0-R7。在一些实施例中，在被编程之前，熔丝元件R0-R7中的每个具有导电链路并且处于低电阻状态。编程器件PD0-PD3各自被配置为生成足够的编程电流，以便破坏性地改变它们各自的熔丝元件R0-R7内的导电链路，使得熔丝元件R0-R7被配置为高电阻状态。熔丝元件R0-R7的高电阻状态或低电阻状态用于表示位值，因此数据可以以非易失性方式存储在存储器器件200中。在一些实施例中，读取器件(未示出)也包括在存储器电路200中。读取器件还生成不改变导电链路的读取电流，以及相应的熔丝元件R0-R7的相应电阻状态(高电阻状态或低电阻状态)可以由感测放大器(未示出)确定。
存储器器件200还包括多个选择器件SD0-SD3。多个选择器件中的每个选择器件SD0-SD3具有控制端子(通常称为元件GS，具体地称为相应的元件GS0-GS3)、第一端(通常称为元件DS，具体地称为相应的元件DS0-DS3)和第二端(通常称为元件SS，具体地称为相应的元件SS0-SS3)。在该示例中，选择器件SD0-SD3中的每个是PMOS器件。因此，选择器件SD0-SD3的控制端子GS是PMOS器件的栅极GS。此外，选择器件SD0-SD3中的每个的第一端DS是PMOS器件的漏极DS，并且选择器件SD0-SD3中的每个的第二端SS是PMOS器件的源极SS。在该实施例中，选择器件SD0-SD3中的每个的源极SS被配置为接收电源电压，例如VDDQ。此外，在节点NC0-NC3处，选择器件SD0-SD3中的每个的漏极DS连接到多于一个电路分支CB0-CB7，因此连接到多于一个熔丝元件R0-R7和多于一个二极管D0-D7。
在该特定实施例中，选择器件SD0-SD3中的每个的漏极DS连接到电路分支CB0-CB7的不同对。更具体地，选择器件SD0的漏极DS0在节点NC0处连接到电路分支CB0的另一端，并且在节点NC0处连接到电路分支CB4的另一端。响应于在选择器件SD0的栅极GS0处接收的位线选择信号，选择器件SD0提供与位线BL0的可选连接。在该示例中，选择器件SD0是PMOS晶体管，因此以低逻辑值提供位线选择信号以接通选择器件SD0，从而选择位线BL0。二极管D0的阳极通过节点NC0连接到选择器件SD0的漏极DS0，并且二极管D0的阴极通过熔丝元件R0连接到编程器件PD0的漏极DP0。换句话说，熔丝元件R0连接在二极管D0的阴极和编程器件PD0的漏极DP0之间。此外，二极管D4的阳极通过节点NC0连接到选择器件SD0的漏极DS0，并且二极管D4的阴极通过熔丝元件R4连接到编程器件PD2的漏极DP2。换句话说，熔丝元件R4连接在二极管D4的阴极和编程器件PD2的漏极DP2之间。因此，选择器件SD0在节点NC0处连接到电路分支CB0、CB4。此外，电路分支CB0、CB4分别连接到节点NP0、NP2处的编程器件PD0、PD2，其中编程器件PD0、PD2由不同的字线WL0、WL1控制。
选择器件SD1的漏极DS1在节点NC1处连接到电路分支CB1的另一端，并且在节点NC1处连接到电路分支CB5的另一端。响应于在选择器件SD1的栅极GS1处接收的位线选择信号，选择器件SD1提供与位线BL1的可选连接。在该示例中，选择器件SD1是PMOS晶体管，因此以低逻辑值提供位线选择信号以接通选择器件SD1，从而选择位线BL1。二极管D1的阳极通过节点NC1连接到选择器件SD1的漏极，并且二极管D1的阴极通过熔丝元件R1连接到编程器件PD0的漏极DP0。换句话说，熔丝元件R1连接在二极管D1的阴极和编程器件PD0的漏极DP0之间。此外，二极管D5的阳极通过节点NC1连接到选择器件SD1的漏极DS1，并且二极管D5的阴极通过熔丝元件R5连接到编程器件PD2的漏极DP2。换句话说，熔丝元件R5连接在二极管D5的阴极和编程器件PD2的漏极DP2之间。因此，选择器件SD1在节点NC1处连接到电路分支CB1、CB5。此外，电路分支CB1、CB5在节点NP0、NP2处分别连接到编程器件PD0、PD2，其中编程器件PD0、PD2由不同的字线WL0，WL1控制。
在一些实施例中，由不同字线WL0、WL1控制电路分支CB0、CB1、CB4和CB5与选择器件SD0、SD1的相同对的连接以及编程器件PD0、PD2，可以为编程器件PD0、PD1创建多个电流路径。在一些实施例中，将二极管D0、D1和二极管D4、D5添加到存储器电路200破坏电流路径中的至少一个。特别地，如果用于编程选择电路分支CB0、CB1、CB4、CB5中的一个连接到编程器件PD0、PD2中的一个，电路分支CB4、CB5、CB0、CB1的对连接到编程器件PD2、PD0中的另一个，将创建连接到编程器件PD2、PD0中的相同一个的其他电路分支CB1、CB0、CB5、CB4的替代电流路径。二极管D4、D5、D0、D1被配置为停止电流流到替代电流路径。
一个示例将有助于说明。例如，如果已经选择了熔丝元件R0，则将低逻辑值施加到选择器件SD0的栅极GS0以选择位线BL0以接通选择器件SD0，并且高逻辑值施加于字线WL0以接通编程器件PD0。因此，将在电路分支CB0中生成电流(图2中的路径0)。然而，如果二极管D0、D1、D4、D5不包括在存储器电路200中，电路分支CB4、CB5连接到编程器件PD2的漏极将向编程器件PD0的漏极DP0提供替代电流路径(路径1)，并还从电路分支CB1到节点NP0。换句话说，没有二极管D0、D1、D4、D5，电流将通过预期的熔丝元件R0提供，而且通过非预期的熔丝元件R4、R5、R1提供。但是，在图2所示的包括二极管D0、D1、D4、D5的器件中，当选择器件SD0被接通并且所述编程器件PD0被接通时二极管D5被反向偏置。因此，由于电路分支CB5中的二极管D5是反向偏置的，所以二极管D5阻挡电流，从而防止电流流过电路分支CB4、CB5、CB1中的替代电流路径1。这样，电流仅如预期的通过电路分支CB0和熔丝元件R0。在一些实施例中，由于二极管D5的非理想行为，可以不防止一些电流，因为少量泄漏电流仍然可以通过电路分支CB4、CB5、CB1。然而，泄漏电流足够低，以免实现编程器件R0的电阻状态。
与其他方法相比，其中每个编程器件对应于单个熔丝元件，每个编程器件PD0-PD3被配置为编程多个熔丝元件R0-R7，从而减少存储器电路200的面积。在该实施例中，每个编程器件PD0-PD3被配置为编程一对熔丝元件R0-R7。因此，在一些实施例中，更少的编程器件PD0-PD3用于编程熔丝元件R0-R7，从而减少存储器电路200的面积。在一些实施例中，通过在至少编程或读取操作中防止替代电流路径从未选择电路分支CB0-CB7中的熔丝元件R0-R7流过，二极管D0-D7允许存储器电路200的配置。
另外，选择器件SD2的漏极DS2在节点NC2处连接到电路分支CB2的另一端，并且在节点NC2处连接到电路分支CB6的另一端。选择器件SD2提供与位线BL2的可选择连接，响应于在选择器件SD2的栅极GS2处接收的位线选择信号。在该示例中，选择器件SD2是PMOS晶体管，因此，以低逻辑值提供位线选择信号以接通选择器件SD2，从而选择位线BL2。二极管D2的阳极通过节点NC2连接到选择器件SD2的漏极DS2，并且二极管D2的阴极通过熔丝元件R2连接到编程器件PD1的漏极DP1。换句话说，熔丝元件R2连接在二极管D2的阴极和编程器件PD1的漏极DP1之间。此外，二极管D6的阳极通过节点NC2连接到选择器件SD2的漏极DS2，二极管D6的阴极通过熔丝元件R6连接到编程器件PD3的漏极DP3。换句话说，熔丝元件R6连接在二极管D6的阴极和编程器件PD3的漏极DP3之间。因此，选择器件SD2在节点NC2处连接到电路分支CB2、CB6。此外，电路分支CB2、CB6分别在节点NP1、NP3处连接到编程器件PD1、PD3，其中编程器件PD1、PD3由不同的字线WL0、WL1控制。
选择器件SD3的漏极DS3在节点NC3处连接到电路分支CB3的另一端，并且在节点NC3处连接到电路分支CB7的另一端。响应于在选择器件SD3的栅极GS3处接收的位线选择信号，选择器件SD3提供与位线BL3的可选择连接。在该示例中，选择器件SD3是PMOS晶体管，因此，以低逻辑值提供位线选择信号以接通选择器件SD3，从而选择位线BL3。二极管D3的阳极通过节点NC3连接到选择器件SD3的漏极DS3，并且二极管D3的阴极通过熔丝元件R3连接到编程器件PD1的漏极DP1。换句话说，熔丝元件R3连接在二极管D3的阴极和编程器件PD1的漏极DP1之间。此外，二极管D7的阳极通过节点NC3连接到选择器件SD3的漏极DS3，并且二极管D7的阴极通过熔丝元件R5连接到编程器件PD3的漏极DP3。换句话说，熔丝元件R5连接在二极管D7的阴极和编程器件PD3的漏极DP3之间。因此，选择器件SD3在节点NC3处连接到电路分支CB3、CB7。此外，电路分支CB3、CB7分别在节点NP1、NP3处连接到编程器件PD1、PD3，其中编程器件PD1、PD3由不同的字线WL0、WL1控制。
在一些实施例中，电路分支CB2、CB3、CB6、CB7连接到由不同字线WL0控制的选择器件SD2、SD3和编程器件PD1、PD3的相同对，可以创建到编程器件PD1、PD3的多个电流路径。在一些实施例中，将二极管D2、D3和二极管D6、D7添加到存储器电路200中破坏至少一个电流路径。特别地，如果选择连接到编程器件PD1、PD3中的一个的电路分支CB2、CB3、CB6、CB7中的一个以用于编程，电路分支CB6、CB7、CB2、CB3的对连接到编程器件PD3、PD1中的另一个，将创建连接于与编程器件PD1、PD3中的相同一个连接的另外电路分支CB3、CB2、CB7、CB6的替代电流路径。二极管D6、D7、D2、D3被配置为停止电流流到该替代电流路径。
一个示例将有助于说明。例如，如果选择了熔丝元件R2，则将低逻辑值施加到选择器件SD2的栅极GS2，以选择位线BL2以接通选择器件SD2，并且将高逻辑值施加到字线WL0以接通编程器件PD1。因此，将在电路分支CB2中生成电流(路径2)。然而，如果二极管D2、D3、D6、D7不包括在存储器电路200中，则连接到编程器件PD3的漏极DP3的电路分支CB6、CB7将向编程器件PD1的漏极DP1提供替代电流路径(路径3)，以及进一步通过电路分支CB3到节点NP1。换句话说，没有二极管D2、D3、D6、D7，电流将通过预期的熔丝元件R2提供，而且通过非预期的熔丝元件R6、R5、R3提供。但是，在包括二极管D2，D3、D6、D7的图2所示的器件中，二极管D7被反向偏置时，选择器件SD2被接通并且编程器件PD1被接通。因此，由于电路分支CB5中的二极管D5是反向偏置的，所以二极管D7阻挡电流，从而防止电流流过电路分支CB6、CB7、CB3。这样，电流仅通过电路分支CB2和熔丝元件R2(例如，路径2)。在一些实施例中，由于二极管D7的非理想行为，少量泄漏电流可能仍然通过电路分支CB6、CB7、CB3，因此可能不会防止一些电流。然而，漏电流足够低，以不实现编程器件R2的电阻状态。存储器器件200的其他配置在本公开的范围内。
图3是根据一些实施例的存储器电路300的3D立体图。在一些实施例中，存储器电路300包括编程器件PDA、PDB和电路分支CBA、CBB、CBC、CBD中的两对。
存储器电路300是图2的存储器器件200的实施例。编程器件PDA、PDB是相应的编程器件PD0、PD2或编程器件PD1，PD3的实施例，省略类似的详细描述。而且，关于图2，图3的电路分支CBA、CBB、CBC、CBD是相应电路分支CB0、CB1、CB4、CB5或电路分支CB2、CB3、CB6、CB7包括二极管D2，D3、D6、D7，省略类似的详细描述。图3的熔丝元件RA、RB、RC、RD是图2的相应熔丝元件R0、R1、R4、R5或熔丝元件R2、R3、R6、R7的实施例。此外，图3的二极管DA、DB、DC、DD是图2的相应二极管D0、D1、D4、D5或D2、D3、D6、D7的实施例。在图3中，示出了Y方向、Z方向和X方向，其中Y方向、Z方向和X方向彼此正交。
如图3所示，编程器件PDA形成在半导体衬底201的部分中。半导体衬底201具有掺杂的有源极区202。在一些实施例中，编程器件PDA是NMOS，因此有源极区202掺杂有n型掺杂。在其他实施例中，编程器件PDA是PMOS，因此有源极区202被P型掺杂材料掺杂。有源极区域202有时被称为氧化物定义(OD)区域。可以形成的电路元件的示例包括但不限于晶体管和二极管。晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)，互补金属氧化物半导体(CMOS)晶体管，双极结晶体管(BJT)，高压晶体管，高频晶体管，P沟道和/或N沟道场效应晶体管(PFET/NFET)等，FINFET，具有凸起源/漏极的平面MOS晶体管、纳芯FET、纳米线FET等。在一些实施例中，有源极区202衬底201在Y方向上延伸，并且在X方向上彼此间隔开。
漏极DPA和源极DSA位于用于编程器件PDA的有源极区202中。漏极DPA是相应编程器件PD0或PD1的漏极DP0或DP1。源极DSA是相应编程器件PD0或PD1的源极DS0或DS1。源极DSA连接到参考电压，例如地电压(VSS)。编程器件PDA的栅极GDA位于存储器电路300的POLY层中。在一些实施例中，POLY层高于有源极区或OD层。用于漏极DPA和源极SPA的接触件206A、205A位于存储器电路300的扩散上金属(MD)层中。在一些实施例中，MD层直接位于漏极DPA和源极SPA或存储器电路300的有源层/OD上方。
栅极GDA是相应编程器件PD0或PD1的栅极GP0或GP1。通孔GLA在通孔上栅极(VG)层中的栅极GDA上。在一些实施例中，VG层直接位于POLY层上方并直接位于金属0(M0)层下方。通孔GLA连接到字线WL0，其中字线WL0位于金属层M0中。此外，编程器件PDA的漏极DPA连接到通孔211A，其在扩散上通孔(VD)层中。在一些实施例中，VD层直接位于MD层上方并且直接在M0金属层下方。通孔211A连接到导体212A，其在金属层M0中。导体212A连接到通孔214A，其位于存储器电路300的M0上通孔(VIA0)层中。在一些实施例中，VIA0直接在金属层M0上并且直接在金属1(M1)层下方。通孔214A连接到金属层M1中的导体215A。导体215A是将电路分支CBA、CBB的一端连接在一起的节点(例如，节点NP0或NP1)。导体215A位于金属1(M1)层中。导体215A连接到通孔210A和通孔210B。通孔210A是电路分支CBA的一端，并且通孔210B是电路分支CBB的一端。在一些实施例中，通孔210A和210B位于存储器电路300的M1上通孔(VIA1)层中。
关于电路分支CBA，电路分支CBA具有耦接到通孔210A的一端。在一些实施例中，层VIA1位于金属层M1和金属2(M2)层之间。电路分支CBA还连接到熔丝元件RA的一端。熔丝元件RA位于金属2(M2)层中。在一些实施例中，金属层M2直接在层VIA1上方并且直接在层VIA2下方。熔丝元件RA的相对端连接到二极管DA。在一些实施例中，二极管DA是M2金属层和金属3(M3)层之间的通孔。在一些实施例中，二极管DA在存储器电路300的M2上通孔(VIA2)层中。在一些实施例中，VIA2层位于金属层M2和金属层M3之间。在一些实施例中，金属层M3直接在层VIA2上方。二极管DA的一端耦接到电路分支CBA。换句话说，二极管DA也对应于电路分支CBA的另一端。在一些实施例中，至少二极管DA、DB、DC或DD是钽氧化物(TaOx)二极管。在一些实施例中，至少二极管DA、DB、DC或DD是钽氧化物(Ta2O5)二极管。
二极管DA的另一端连接到位于金属层M3中的导体219。在一些实施例中，导体219是图1的位线BL0或BL1。在一些实施例中，导体219耦接到选择器件的漏极(未示出)。
关于电路分支CBB，电路分支CBB具有耦接到通孔210B的一端。在一些实施例中，通孔210B在VIA1层中。电路分支CBB还连接到熔丝元件RB的一端。在一些实施例中，熔丝元件RB位于金属层M2中。熔丝元件RB的相对端连接到二极管DB。在一些实施例中，二极管DB是VIA2层中的通孔。二极管DB的一端耦接到电路分支CBA。换句话说，二极管DB还对应于电路分支CBB的另一端。二极管DB的另一端连接到导体220，导体220在金属层M3中。在一些实施例中，导体220是图2的位线BL0或BL1。在一些实施例中，导体220耦接到另外选择器件的漏极(未示出)。
如图3所示，编程器件PDB形成在半导体衬底201'的部分中。半导体衬底201'具有被掺杂的有源极区202'。在一些实施例中，编程器件PDA是NMOS，因此有源极区202'掺杂有n型掺杂。在其他实施例中，编程器件PDB是PMOS，因此有源极区202'被P型掺杂材料掺杂。
漏极DPB和源极DSB位于用于编程器件PDB的有源极区202'中。漏极DPB是相应编程器件PD2或PD3的漏极DP2或DP3。源极DSB是相应编程器件PD2或PD3的源极DS2或DS3。源极DSB连接到参考电压，例如，地电压(VSS)。编程器件PDB的栅极GDA位于存储器电路300的POLY层中。用于漏极DPB和源极SPA的接触件206B、205B位于存储器电路300的MD层中。
栅极GDB是相应编程器件PD2或PD3的栅极GP2或GP3。通孔GLB位于栅极GDB上，并在VG层中。通孔GLB连接到字线WL1，其中字线WL1位于金属层M0中。此外，编程器件PDB的漏极DPB连接到VD层中的通孔211B。通孔211B连接到导体212B，其位于金属层M0中。导体212B连接到通孔214B，其位于存储器电路300的VIA0层中。通孔214B连接到位于金属层M1中的导体215B。导体215B是将电路分支CBC、CBD的一端连接在一起的节点(例如，节点NP2或NP3)。导体215B位于M1层中。导体215B连接到通孔210C和通孔210D。通孔210C是电路分支CBC的一端，并且通孔210D是电路分支CBD的一端。在一些实施例中，通孔210C和210D位于存储器电路300的VIA1层中。
关于电路分支CBC，电路分支CBC具有耦接到通孔210C的一端。电路分支CBC还连接到熔丝元件RC的一端。在一些实施例中，熔丝元件RC位于金属层M2中。熔丝元件RC的相对端连接到二极管DC。在一些实施例中，二极管DC是VIA2层中的通孔。二极管DC的一端耦接到电路分支CBA。换句话说，二极管DC还对应于电路分支CBC的另一端。二极管DC的另一端连接到导体219。导体219将二极管DA和DC耦接在一起，并对应于图2中的节点NC0或NC2。
关于电路分支CBD，电路分支CBD具有耦接到通孔210D的一端。电路分支CBD还连接到熔丝元件RD的一端。在一些实施例中，熔丝元件Rd位于金属层M2中。熔丝元件RD的相对端连接到二极管DD。在一些实施例中，二极管DD是VIA2层中的通孔。二极管DD的一端耦接到电路分支CBD。换句话说，二极管DD也对应于电路分支CBD的另一端。二极管DD的另一端连接到导体220。导体220将二极管DB和DD耦接在一起，并对应于图2中的节点NC1或NC3。
在一些实施例中，栅极GDA、GDB的至少一个栅极包括导电材料的一个或多个层。在一些实施例中，栅极的至少一个栅极包括掺杂硅的一个或多个层。
在一些实施例中，通孔GLA、GLB、210A-210D、211A、211B、214A、214B中的一个或多个通孔包括金属、金属化合物或掺杂半导体。在一些实施例中，金属包括至少Cu(铜)、CO、W、Ru、Al等。在一些实施例中，掺杂半导体包括至少掺杂硅等。
至少接触件205A、205b、206A或206b、至少导体215a、215B、219或220，或者至少字线WL0或WL1包括导电材料，例如金属，包括Cu(铜)、Co、W、Ru、Al等。
在一些实施例中，至少源极区SPA、PB和/或漏极区DPA、DPB包括n型掺杂剂。在一些实施例中，n型掺杂剂包括磷、砷或其他合适的n型掺杂剂。在其他实施例中，至少源极区SPA、SPB和/或漏极区DPA、DPB包括n型掺杂剂。在一些实施例中，P掺杂剂包括硼、铝或其他合适的p型掺杂剂。存储器电路300的其他配置在本公开的范围内。
图4示出了根据一些实施例的存储器器件400的电路图。在一些实施例中，存储器器件400对应于存储器器件100的部分。例如，在一些实施例中，存储器器件400对应于2个字线(例如，WL0、WL1)，4个位线(BL0、BL1、BL2和BL3)和存储器单元阵列104的相应存储器单元MC。
存储器器件400是图2的存储器器件200的变型，省略了类似的详细描述。与图2的存储器器件200相比，图2和图4中的相应二极管D0...、D7与图2和图4中的相应熔丝元件R0、...、R7的每个位置相互改变，并且省略了类似的详细描述。换句话说，图4的二极管D0，D1位于相应的熔丝元件R0、R1与节点NP0之间。类似地，图4的二极管D2、D3在相应的熔丝元件R2、R3与节点NP1之间定位，图4的二极管D4、D5在相应的熔丝元件R4、R5与节点NP2之间定位，图4的二极管D6、D7在相应的熔丝元件R6、R7与节点NP3之间定位。因此，在图4中，相应的二极管D0、...、D7的每个阳极耦接到相应的熔丝元件R0-R7。
在一些实施例中，通过改变多个二极管D0、...、D7的位置，多个二极管D0-D7中的每个是位于存储器器件400的M1层和M2层之间的通孔。存储器电路400中的多个二极管D0-D7的其他金属层在本公开的范围内。
如上所述，通过包括图4的存储器器件400中的多个编程器件PD0-PD7和多个二极管D0-D7，二极管D0-D7被配置为防止替代电流路径在至少编程或读取操作中的未选择电路分支CB0-CB7中的熔丝元件R0-R7流过，以及实现上面关于存储器器件200所讨论的益处。
图5是根据一些实施例的存储器电路500的3D立体图。在一些实施例中，存储器电路500包括编程器件PDA、PDB和电路分支CBA、CBB、CBC、CBD的两对。存储器电路500是图4的存储器器件400的实施例。
存储器电路500是图3的存储器电路300的变型，省略了类似的详细描述。与图3的存储器电路300相比，每个二极管DA、......、DD是位于存储器电路500的VIA1层上的通孔，或者在存储器电路500的M1层和M2层之间的通孔，但在图3的相应的通孔210A、210B、210C、210D的位置处，省略了类似的详细描述。
与图3的存储器电路300相比，图5中的通孔221A、221B、221C、221D替换图3中的相应通孔210A、210B、210C、210D，但是在图3中的相应二极管DA、DB、DC、DD的位置处，省略了类似的详细描述。
在一些实施例中，通过改变多个二极管DA、...、DD的位置，多个二极管DA-DD中的每个是位于存储器电路500的M1层和M2层之间的通孔。用于存储器电路500中的多个二极管DA-DD的其他金属层在本公开的范围内。
在图5中，导体215A连接到二极管DA的第一端和二极管DB的第一端。图5中的二极管DA的第二端连接到电路分支CBA的第一端，二极管DB的第二端连接到电路分支CBB的第一端。在一些实施例中，二极管DA是图5中的电路分支CBA的第一端，二极管DB是电路分支CBB的第一端。
电路分支CBA还连接到熔丝元件RA的第一端。熔丝元件RA的第二端通过电路分支CBA的第二端连接到通孔221A。通孔221A还连接到导体219。在一些实施例中，通孔221A在导体219和电路分支CBA的第二端之间。在一些实施例中，至少通孔221A、221B、221C或221D是存储器电路500的VIA2层。
电路分支CBB还连接到熔丝元件RB的第一端。熔丝元件RB的第二端通过电路分支CBB的第二端连接到通孔221B。通孔221B还连接到导体220。在一些实施例中，通孔221B在导体220和电路的第二端之间。
在图5中，导体215B连接到二极管DC的第一端和二极管DD的第一端。图5中的二极管DC的第二端连接到电路分支CBC的第一端，二极管DC的第二端连接到电路分支CBD的第一端。在一些实施例中，二极管DC是图5中的电路分支CBC的第一端，二极管DD是电路分支CBD的第一端。
电路分支CBC还连接到熔丝元件RC的第一端。熔丝元件RC的第二端通过电路分支CBC的第二端连接到通孔221C。通孔221C还连接到导体219。在一些实施例中，通孔221C位于导体219和电路分支CBC的第二端之间。导体219将熔丝元件RA和RC耦接在一起，并对应于图2中的节点NC0或NC2。
电路分支CBD还连接到熔丝元件RD的第一端。熔丝元件RD的第二端通过电路分支CBD的第二端连接到通孔221D。通孔221D还连接到导体220。在一些实施例中，通孔221D在导体220和电路分支CBD的第二端之间。导体220将熔丝元件RB和RD耦接在一起，并对应于图2中的节点NC1或NC3。
如上所述，通过包括图5的存储器电路500中的多个编程器件PDA-PDB和多个二极管DA-DD，多个二极管DA-DD被配置为防止替代电流路径在至少编程或读取操作中的未选择电路分支CBA-CBD中的熔丝元件RA-RD流过，并实现关于存储器器件200上面讨论的益处。
图6是根据一些实施例的存储器器件602的布局图600。在一些实施例中，布局图600对应于图2的存储器器件200或存储器电路300的部分。如图6所示，X方向与与X方向正交的Y方向相同。
布局图600包括MOS1区域(标记为MOS1(1T))，其对应于具有耦接到字线WL0的栅极的图2和4中的编程器件PD0或PD1或者图3和图5中的编程器件PDA。布局图600还包括MOS2区域(标记为“MOS1(1T))，其对应于具有耦接到字线WL1的栅极的图2和4中的编程器件PD2或PD3或者图3和图5中的编程器件PDB。
布局图600还包括区域604和区域606。区域606对应于图2的二极管D0、D1、D2、D3或图3的二极管DA、DB。
区域604对应于图2的二极管D0、D1、D2、D3或图3二极管DA、DB。区域606对应于图2的二极管D4、D5、D6、D7或图3的二极管DC、DD。
布局图600还包括熔丝1区域、熔丝2区域、熔丝3区域和熔丝4区域。在一些实施例中熔丝1区域对应于图2中的熔丝元件R0或图3中的熔丝元件RA。在一些实施例中，熔丝2区域对应于图2中的熔丝元件R2或R3或者图3中的熔丝元件RB。在一些实施例中，熔丝3区域对应于图2中的熔丝元件R4或R5或者图3中的熔丝元件RC。在一些实施例中，熔丝4区域对应于图2中的熔丝元件R6或R7或者图3中的熔丝元件RD。
布局图600还包括区域608。在一些实施例中，区域608包括至少在M1层中的布线，其可用于将熔丝1区域和熔丝2区域中的熔丝元件连接到MOS1区域中的编程器件。通过使用至少区域608中的M1层和VIA1层与多个电路分支和多个熔丝元件(例如，熔丝1区域和熔丝2区域)共享每个编程器件(例如，MOS1区域)，M1层可以与在布局设计600中的区域608、熔丝1区域和熔丝2区域中的每个相交，从而减少了布局设计600的面积，从而导致上述至少图2所描述的优点。
布局图600还包括区域610。在一些实施例中，区域610包括在M1层中的至少布线，其可用于将熔丝3区域和熔丝4区域中的熔丝元件连接到MOS2区域中的编程器件。通过使用至少区域610中的M1层和VIA1层与多个熔丝元件(例如，熔丝3区域和熔丝4区域)共享每个编程器件(例如，MOS2区域)，M1层可以与在布局设计600中的区域610、熔丝3区域和熔丝4区域中的每个相交，从而减小了布局设计600的面积，从而导致上述至少图2所描述的优点。
图7是根据一些实施例的操作电路的方法700的流程图。应当理解，可以在图7所示的方法700之前、期间和/或之后执行附加操作。在图7中，这里可以简要描述一些其他过程。在一些实施例中，不执行方法700的一个或多个操作。应当理解，方法700利用电路100-500或布局设计600中的一个或多个的特征。
在至少一个实施例中，方法700是操作具有编程晶体管的存储器单元的方法。在一些实施例中，方法700是操作存储器电路200或400的方法。在一些实施例中，方法700对应于在一些实施例中编程存储器电路200或300或存储器电路400或500中的存储器单元的方法。在一些实施例中，方法700对应于读取存储在存储器电路200或300或存储器电路400或500中的存储器单元中的数据的方法。
在方法700的操作715，第一编程器件接通，第一选择器件接通，以使第一电流流过第一熔丝元件。在一些实施例中，通过以特定逻辑值施加电压，第一选择器件和第一编程器件接通。例如，如果第一选择器件或第一编程器件是NMOS晶体管，则将高逻辑值施加到栅极以接通NMOS晶体管。如果第一选择器件或第一编程器件是PMOS，则将低逻辑值施加到栅极以接通PMOS晶体管。第一熔丝元件连接在第一选择器件和第一选择器件之间。
在示例中，图2或图4的编程器件PD0接通，选择器件SD0接通。这样，第一电流流过熔丝元件R0。在一些实施例中，流过第一熔丝元件R0的第一电流(例如，路径0)足以在熔丝元件R0中破坏链接，因此是编程电流。
在方法700的操作717处，关闭第二选择器件，并且关闭第二编程器件。关于上述示例，响应于字线信号WL1关闭编程器件PD2，并且响应于位线信号BL1关闭选择器件SD1。在一些实施例中，通过施加特定逻辑值的电压来关闭第二选择器件和第二编程器件。例如，如果第二选择器件或第二编程器件是NMOS晶体管，则将低逻辑值施加到栅极以关闭NMOS晶体管。如果第二选择器件或第二编程器件是PMOS晶体管，则将高逻辑值施加到栅极以关闭PMOS晶体管。另外，在一些实施例中，编程器件PD1、PD3也被关闭，并且选择器件SD2、SD3也被关闭。在其他实施例中，还可以接通编程器件PD1、PD3和选择器件SD2、SD3中的一个，以同时执行编程操作。
在方法700的操作719处，第一电流被阻挡通过连接在第二选择器件和第一编程器件之间的第二熔丝元件。在一些实施例中，操作719包括通过连接在第二选择器件和第一编程器件之间的第一二极管阻挡第一电流。因此，继续上述示例，二极管D5阻挡第一电流(路径1)流过熔丝元件R1。在该示例中，第一选择器件是选择器件SD0，第二选择器件是选择器件SD1，第一编程器件是编程器件PD0，第二编程器件是编程器件PD2。在一些实施例中，操作719还包括阻挡第一电流流过第三熔丝元件和第四熔丝元件。关于上述示例，第一电流也被阻挡通过熔丝元件R4和熔丝元件R5。在一些实施例中，阻挡第一电流流过熔丝元件R4、R5、R1的第一二极管是二极管D5，其与熔丝元件R5串联耦接。因此，在一些实施例中，操作719包括利用第一二极管阻挡第一电流，使得第一电流也被阻挡通过第三熔丝元件和第四熔丝元件，其中第三熔丝元件连接在第一选择器件与第二编程器件之间，第四熔丝元件连接在第二选择器件和第二编程器件之间，其中二极管与第四熔丝元件串联连接。
图8是根据一些实施例的制造存储器电路的方法800的流程图。
应当理解，可以在图8所示的方法800之前、期间和/或之后执行附加操作。在图8中，这里可以简要描述一些其他过程。在一些实施例中，不执行方法800的一个或多个操作。应当理解，方法800利用电路100-500或布局设计600中的一个或多个的特征。
方法800例如可由例如使用EDA系统1000(如下所述)和集成电路(IC)实施，根据一些实施例，制造系统1100(图11，下面讨论)。关于方法800，布局图的示例包括本文公开的布局图(例如，布局图600)等。可以根据方法800制造的IC器件的示例包括图1、图2、图3、图4或图5中的IC器件100、200、300、400或500。
在方法800的操作802处，生成布局图，其中包括表示一个或多个存储器电路的图案，如本文所公开的。对应于由操作802生成的布局图对应的IC器件的示例包括图1-图5中的存储器电路100、200、300、400、500。下面参考图9更详细地讨论操作802。在一些实施例中，操作802可用于生成图6的布局图600。
在方法800的操作804处，基于布局图，进行(a)一个或多个光刻曝光中的至少一个，或者(b)制造一个或多个半导体掩模或(c)在IC器件的层中制造一个或多个组件。请参阅下面图11的讨论。
图9是根据一些实施例的生成布局图的方法的流程图。应当理解，可以在图9所示的方法900之前、期间和/或之后执行附加操作，并且只有在此简要描述一些其他过程。在一些实施例中，不执行方法900的一个或多个操作。应当理解，方法900利用电路100-500或布局设计600中的一个或多个的特征。在一些实施例中，方法900是图8的操作802的实施例。
在方法900的操作902处，生成多个编程器件图案，其中多个编程器件图案中的每个编程器件图案具有控制端子图案和两个连接端图案。在一些实施例中，多个编程器件图案包括对应于图2至图5中的编程器件P0-P7、PA、PB或布局图600中的MOS1区域或MOS2区域的编程器件图案。
在方法900的操作904处，生成具有多个熔丝元件图案的熔丝元件层图案，其中多个编程器件图案中的每个的两个连接端图案中的一个连接到至少两个熔丝元件图案。在一些实施例中，熔丝元件图案包括在布局图中的对应于图3和图5中的金属层M2中的熔丝元件层、或图6中的熔丝1、熔丝2、熔丝3或熔丝4的图案。在一些实施例中，熔丝元件图案包括图2-图5中的熔丝元件R0-R7、RA-RD的图案。
在方法900的操作906处，生成多个二极管图案。在一些实施例中，多个二极管图案是通孔图案。多个二极管图案连接到熔丝元件图案，其中多个二极管图案的不同二极管图案连接到多个熔丝元件图案的不同熔丝元件图案。在一些实施例中，二极管图案包括在布局图中的与图2-图5中的二极管D0-D7、DA-DD对应的图案。在一些实施例中，二极管图案包括区域704或706。
图10是根据一些实施例的电子设计自动化(EDA)系统1000的框图。在一些实施例中，EDA系统1000被配置为生成如上所述的布局图。在一些实施例中，EDA系统1000被配置用于设计根据一些实施例的IC布局图和IC电路。
在一些实施例中，EDA系统1000包括APR系统。根据一个或多个实施例，本文描述的设计布局图的方法代表了线路布置器件，例如根据一些实施例，可例如使用EDA系统1000来实施。
在一些实施例中，EDA系统1000包括至少一个硬件处理器1002和非暂时性计算机可读存储介质1004。除其他之外，在存储介质1004上存储(即编码)计算机程序代码1006(即，一组计算机可执行指令)。通过硬件处理器1002执行指令1006(至少部分地)实现根据本文描述的一个或多个实施例(下文中，所述过程和/或方法)的部分或所有方法的EDA工具。在其他内容中，存储介质1004包括布局图1009。
处理器1002经由总线1008电连接到计算机可读存储介质1004。处理器1002也通过总线1008电连接到I/O接口1010。网络接口1012也经由总线1008电连接到处理器1002。网络接口1012连接到网络1014，使得处理器1002和计算机可读存储介质1004能够经由网络1014连接到外部元件。处理器1002被配置为执行编码在计算机可读存储介质1004中的计算机程序代码(标记为“指令”)1006，以使系统1000可用于执行部分或全部提及的过程和/或方法。在一个或多个实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、应用特定集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1004是电、磁、光学、电磁、红外和/或半导体系统(或器件或器件)。例如，计算机可读存储介质1004包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1004包括紧凑的磁盘读取存储器(CD-ROM)、紧凑的磁盘读/写(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1004存储计算机程序代码1006，计算机程序代码1006被配置为引起EDA系统1000(如果这样的执行(至少部分地)表示EDA工具)用于执行部分或全部提及的过程和/或方法。
在一个或多个实施例中，存储介质1004还存储有助于执行部分或全部提及的过程和/或方法的信息。在一个或多个实施例中，存储介质1004存储包括本文公开的布局图(例如，布局图600)或这种标准单元的标准单元库1007。
EDA系统1000包括I/O接口1010。I/O接口1010连接到外部电路。在一个或多个实施例中，I/O接口1010包括键盘、键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，用于将信息和命令传送给处理器1002。
EDA系统1000还包括连接到处理器1002的网络接口1012。网络接口1012允许EDA系统1000与网络1014通信，其中一个或多个其他计算机系统连接到网络1014。网络接口1012包括诸如蓝牙、WiFi、WiMAX、GPRS或WCDMA的无线网络接口；或有线网络接口，如以太网、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统1000中实现了部分或全部的过程和/或方法。
EDA系统1000被配置为通过I/O接口1010接收信息。通过I/O接口1010接收的信息包括指令、数据、设计规则、布局图、标准单元的库和/或由处理器1002处理的其他参数中的一个或多个。通过总线1008将信息传送到处理器1002。EDA系统1000被配置为通过I/O接口1010接收与UI相关的信息。该信息存储在计算机可读介质1004中作为用户界面(UI)1042。
在一些实施例中，将提及到的过程和/或方法中的部分或全部实现为由处理器执行的独立软件应用程序。在一些实施例中，将提及到的过程和/或方法中的部分或全部实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，将提及到的过程和/或方法中的部分或全部实现为软件应用程序的插件。在一些实施例中，至少一个提及的过程和/或方法被实现为作为EDA工具的部分的软件应用程序。在一些实施例中，将提及到的过程和/或方法中的部分或全部实现为EDA系统1000使用的软件应用程序。在一些实施例中，使用诸如来自可从Cadence Design Systems，Inc的的工具或其他合适的布局生成工具生成包含标准单元的布局图。
在一些实施例中，过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移除和/或内置存储器或存储器单元，例如，光盘中的一个或多个，例如DVD、磁盘，例如硬盘、半导体存储器，例如ROM、RAM、存储卡等。
图11是根据一些实施例的集成电路(IC)制造系统1100和与其相关联的IC制造流程的框图。制造系统1100被配置为制造上述至少IC器件100、200、300、400或500(参见图1-图5)。
在一些实施例中，基于布局图，使用制造系统1100制造例如以下至少一个：(a)一个或多个半导体掩模或(b)在半导体集成电路层中的至少一个组件。
如图11所示，IC制造系统1100包括实体，例如设计室1120、掩模室1130和IC制造商/厂商(“FAB”)1150，其在设计、开发和制造周期中彼此相互作用和/或与制造IC器件1160相关的服务。系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如IntRAnet和Internet。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并为来自其他实体中的一个或多个提供服务和/或接收服务。在一些实施例中，设计室1120、掩模室1130和IC Fab1150中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室1120的两个或更多个或更多个，掩模室1130和IC Fab 1150在公共设施中共存并使用公共资源。
设计室1120生成IC设计布局图1122。IC设计布局图1122包括专为IC器件1160设计的各种几何图案。几何图案对应于构成制作的IC器件各种部件的金属、氧化物或半导体层的图案1160。各个层组合以形成各种IC特征。例如，IC设计布局图1122的部分包括各种IC特征，例如有源极区、栅电极、源极和漏极、金属线或层间互连的金属线或通孔，以及用于形成在半导体中的接合焊盘的开口衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室1120实现了适当的设计过程，以形成IC设计布局图1122。设计过程包括逻辑设计、物理设计或地点和路线中的一个或多个。IC设计布局图1122呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图1122可以以GDSII文件格式或DFII文件格式表示。
掩模室1130包括数据制备1132和掩模制造1144。掩模室1130使用IC设计布局图1122制造一个或多个掩模1145，用于根据IC设计布局图1122制造用于制造各种层IC器件1160。掩模室1130执行掩模数据准备1132，其中IC设计布局图1122被转换为代表数据文件(“RDF”)。掩模数据准备1132提供RDF到掩模制造1144。掩模制造1144包括掩模写入器将RDF转换为衬底上的图像，例如掩模(掩模版)1145或半导体晶圆1153。设计布局图1122由掩模数据准备1132操纵，以符合掩模编写器的特定特性和/或IC Fab 1150的要求。如图11所示，掩模数据制备1132和掩模制造1144被示为单独的元件。在一些实施例中，掩模数据准备1132和掩模制造1144可以集体称为掩模数据准备。
在一些实施例中，掩模数据准备1132包括使用光刻增强技术来补偿图像误差的光学接近校正(OPC)，例如可以从衍射、干扰、其他过程效果等中出现的那些。OPC调整IC设计布局图1122。在一些实施例中，掩模数据准备1132包括进一步的分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用逆光刻技术(ILT)，其将OPC视为逆成像问题。
在一些实施例中，掩模数据准备1132包括掩模规则检查器(MRC)，该掩模规则检查器(MRC)检查具有在OPC中经过的过程的IC设计布局图1122，其包含一些几何和/或连接限制的一组掩模创建规则以确保足够的边距，以考虑半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局图1122以补偿掩模制造1144期间的限制，其可以撤消OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1132包括光刻处理检查(LPC)，其模拟将由IC Fab1150实现的处理，以制造IC器件1160.LPC基于IC设计布局图1122模拟该处理以创建模拟制造器件，如IC器件1160。LPC仿真中的处理参数可以包括与IC制造周期的各种处理相关联的参数，与用于制造IC的工具和/或制造过程的其他方面相关联的参数。LPC考虑了各种因素，例如空中图像对比度、焦点(DOF)、掩模误差增强因子(MEEF)、其他合适的因子等或其组合。在一些实施例中，在通过LPC创建模拟制造器件之后，如果模拟器件以足够的形状接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1122。
应当理解，为了清楚起见，已经简化了上面的掩模数据准备1132的描述。在一些实施例中，数据准备1132包括诸如逻辑操作(LOP)的附加特征，以根据制造规则修改IC设计布局图1122。另外，在数据准备1132期间应用于IC设计布局图1122的过程可以以各种不同的顺序执行。
在掩模数据准备1132和掩模制造1144期间，基于修改的IC设计布局图1122制造掩模1145或一组掩模1145。在一些实施例中，掩模制造1144包括基于IC设计执行一个或多个光刻曝光布局图1122。在一些实施例中，电子束(电子束)或多个电子束的机构用于基于修改的IC设计布局图1122在掩模(光掩模或掩模版)1145上形成图案。掩模1145可以形成为各种技术。在一些实施例中，使用二元技术形成掩模1145。在一些实施例中，掩模图案包括不透明区域和透明区域。用于暴露在晶圆上涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束，例如紫外(UV)梁被涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)被不透明区域阻挡并透过透明区域透射。在一个示例中，掩模1145的二进制掩模版本包括透明衬底(例如，熔融石英)和涂覆在二进制掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1145。在掩模1145的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差，以提高分辨率和成像质量。在各种示例中，相移掩模可以衰减PSM或交替的PSM。由掩模制造1144生成的掩模用于各种过程中。例如，这种掩模用于离子注入过程中，以在半导体晶圆1153中形成各种掺杂区域，在蚀刻工艺中，以在半导体晶圆1153中形成各种蚀刻区域、和/或在其他合适的过程中。
IC Fab 1150是IC制造实体，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC Fab 1150是半导体铸造件。例如，可以存在用于多个IC产品的前端制造的制造器件(前端(Feol)制造)，而第二制造器件可以为互连和包装提供后端制造IC产品(后端(BEOL)制造)和第三制造设施可以为铸造实体提供其他服务。
IC Fab 1150包括晶圆制造工具1152(下文中制造工具1152)，其被配置为在半导体晶圆1153上执行各种制造操作，使得IC器件1160根据掩模(例如，掩模1145)制造。在各种实施例中，制造工具1152包括晶圆步进器、离子注入仪、光致抗蚀剂涂布机、处理室、CVD室或LPCVD炉、CMP系统、等离子体蚀刻系统、晶圆清洁系统或其他中的一个或多个能够执行如本文所讨论的一种或多种合适的制造工艺的制造器件。
IC Fab 1150使用由掩模室1130制造的掩模1145来制造IC器件1160。因此，IC Fab1150至少间接地使用IC设计布局图1122来制造IC器件1160。在一些实施例中，由半导体晶圆1153制造IC Fab 1150使用掩模1145形成IC器件1160。在一些实施例中，IC制造包括至少间接地在IC设计布局图1122上执行一个或多个光刻曝光。半导体晶圆1153包括硅衬底或其他适当的在其上形成具有材料层的衬底。半导体晶圆1153还包括各种掺杂区域、介电特征、多级互连等中的一个或多个(在随后的制造步骤中形成)。
关于集成电路(IC)制造系统(例如，图11的系统1100)以及与之相关联的IC制造流程的细节例如在2016年2月9日授权的美国专利号9,256,709，2015年10月1日发布的授权前公开号第20150278429号，2014年2月6日发布的美国授权前公告号第20140040838号，以及2007年8月21日授权的美国专利第7,260,442号中找到，其全部内容通过引用结合于此。
例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。
例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。
图12是根据一些实施例的制造存储器电路的一个或多个组件的方法1200的流程图。应当理解，可以在图12所示的方法1200之前、期间和/或之后执行附加操作。如图12所示，这里可以简要描述一些其他过程。在一些实施例中，不执行方法1200的一个或多个操作。应当理解，方法1200利用电路100-500或布局设计600的一个或多个的特征。
在一些实施例中，方法1200可用于制造或制造图1至图5的至少存储器电路100-500或具有与图6的至少布局图600类似的特征的集成电路。
在一些实施例中，方法1200是图12的操作804的实施例。在一些实施例中，方法1200的一个或多个操作由图11中的上述IC制造系统1100实现。
在方法1200的操作1202处，制造第一编程器件，其中第一编程器件具有第一控制端子和第一连接端。在一些实施例中，重复操作1202，使得制造多个编程器件，并且每个编程器件包括控制端子和连接端。例如，在一些实施例中，如图5所示，制造编程器件PD0-PD3。在一些实施例中，每个编程器件的控制端子是栅极端子(例如，图2和图4中的GP0-GP3)，并且每个编程器件的连接端是漏极(例如，图2和图4中的DP0-DP3)。
在一些实施例中，对于每个编程器件，操作1202还包括在衬底中形成漏极区和源极区，并在漏极区和源极区之间形成栅极。在一些实施例中，方法1200的漏极区域包括漏极DPA和DPB。在一些实施例中，方法1200的源极区包括源极SPA和SPB。在一些实施例中，方法1200的栅极区域包括栅极GDA和GDB。在一些实施例中，栅极区域位于漏极区域和源极区之间。在一些实施例中，栅极区域至少在阱或衬底上。
在一些实施例中，衬底中的源/漏极部件的形成包括，去除衬底的部分以在每个间隔物的边缘处形成凹槽，然后通过填充衬底中的凹槽来执行填充过程。在一些实施例中，在去除焊盘层或牺牲氧化物层之后，蚀刻例如湿蚀刻或干蚀刻。在一些实施例中，执行蚀刻工艺以去除与隔离区域相邻的有源极区的顶表面部分。在一些实施例中，填充过程由外延或外延(EPI)方法进行。在一些实施例中，使用与蚀刻工艺同时的生长过程填充凹槽，其中生长过程的生长速率大于蚀刻工艺的蚀刻速率。在一些实施例中，使用生长过程和蚀刻工艺的组合填充凹槽。例如，在凹槽中生长材料层，然后将生长的材料进行蚀刻工艺以除去材料的部分。然后在蚀刻材料上进行随后的生长过程，直到实现凹槽中的所需厚度的材料。在一些实施例中，生长过程继续，直到材料的顶表面高于衬底的顶表面。在一些实施例中，继续生长过程，直到材料的顶表面与衬底的顶表面共面。在一些实施例中，通过各向同性或各向异性蚀刻方法除去孔的部分。蚀刻工艺在不蚀刻栅极结构GDA或GDB和间隔件的情况下选择性地蚀刻良好蚀刻。在一些实施例中，使用反应离子蚀刻(RIE)、湿蚀刻或其他合适的技术进行蚀刻工艺。在一些实施例中，半导体材料沉积在凹槽中以形成源/漏功能。在一些实施例中，执行EPI过程以将半导体材料沉积在凹槽中。在一些实施例中，EPI方法包括选择性外延生长(SEG)工艺、CVD工艺、分子束外延(MBE)、其它合适的方法和/或其组合。EPI方法使用气态和/或液体前体，其与基材的组成相互作用。在一些实施例中，源/漏极部件包括外延生长的硅(EPI Si)，碳化硅或硅锗。与栅极结构相关联的IC器件的源/漏电部件在某一情况下在EPI过程中原位掺杂或未掺杂。当在EPI过程中未常见的源/漏极部件时，在某些情况下在随后的过程中掺杂源/漏极部件。随后的掺杂过程通过离子注入、等离子体浸渍离子注入、气体和/或固体源扩散、其它合适的方法和/或其组合来实现。在一些实施例中，在形成源/漏极部件之后和/或在随后的掺杂过程之后进一步暴露于退火过程的源/漏极部件。
在一些实施例中，至少制造栅极区域包括执行一个或多个沉积工艺以形成一个或多个介电材料层。在一些实施例中，沉积方法包括化学气相沉积(CVD)、等离子体增强的CVD(PECVD)、原子层沉积(ALD)或适于沉积一个或多个材料层的其他工艺。在一些实施例中，制造栅极区域包括执行一个或多个沉积工艺以形成一个或多个导电材料层。在一些实施例中，制造栅极区域包括形成栅电极或伪栅电极。在一些实施例中，制造栅极区域包括沉积或生长至少一个介电层，例如栅极电介质。在一些实施例中，使用掺杂或非掺杂的多晶硅(或多晶硅)形成栅极区域。在一些实施例中，栅极区域包括金属，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或其组合。
在方法1200的操作1204，制造第一电路分支，其中第一电路分支包括第一熔丝元件和包括通孔的第一二极管。在一些实施例中，第一电路分支连接到第一编程器件的第一连接端。在一些实施例中，第一熔丝元件和第一二极管串联连接。
例如，在一些实施例中，如图5所示，第一电路分支包括任何电路分支CBA-CBD，第一熔丝元件包括任何熔丝元件RA-RD，并且第一二极管包括二极管DA-DD中的任何一个。例如，在一些实施例中，如图4所示，第一电路分支包括任何电路分支CB0-CB7，第一熔丝元件包括任何熔丝元件R0-R7，并且第一二极管包括二极管D0-D7中的任何一个。
在一些实施例中，操作1204还包括至少形成在VG或VD层中的一个或多个通孔，在M0金属层中沉积导体，在VIA0层中形成一个或多个通孔，在M1金属层中沉积导体，在VIA1层中形成一个或多个通孔，在M2金属层中沉积导体，在VIA2层中形成一个或多个通孔，并在M3金属层中沉积导体。
在一些实施例中，方法1200的VG或VD层中的通孔至少包括GLA、GLB、211A或211B。在一些实施例中，方法1200的M0金属层中的导体包括至少字线WL0或WL1或导体212A或212B。在一些实施例中，方法1200的VIA0层中的通孔包括至少通孔214A或214B。在一些实施例中，方法1200的M1金属层中的导体包括至少导体215a或215B。在一些实施例中，方法1200的M2金属层中的导体包括至少熔丝元件RA-RD。在一些实施例中，方法1200的M3金属层中的导体包括至少导体(例如，位线BL)219或220。
在一些实施例中，在VIA2层中形成一个或多个通孔包括形成图5中的一个或多个二极管DA、DB、DC或DD。在一些实施例中，方法1200的VIA2层中的通孔包括图3中的至少二极管DA、DB，DC或图5中的通孔221A、221B、221C或221D。
在一些实施例中，在VIA1层中形成一个或多个通孔包括形成图5中的一个或多个二极管DA、DB、DC或DD。在一些实施例中，方法1200的VIA1层中的通孔包括至少图3中的通孔210A、210B、210C、210D或至少图5中的至少二极管DA、DB、DC或DD。
在一些实施例中，操作1204或操作1206的一个或多个操作(下面描述)包括使用光刻和材料去除工艺的组合来包括在衬底上以绝缘层(未示出)形成开口。在一些实施例中，光刻工艺包括图案化光致抗蚀剂，例如正光致抗蚀剂或负性光致抗蚀剂。在一些实施例中，光刻工艺包括形成硬掩模，抗反射结构或另一种合适的光刻结构。在一些实施例中，材料去除过程包括湿蚀刻工艺、干蚀刻工艺、RIE工艺、激光钻孔或另一种合适的蚀刻工艺。然后将开口填充有导电材料，例如铜、铝、钛、镍、钨或其他合适的导电材料。在一些实施例中，开口使用CVD、PVD、溅射、ALD或其他合适的形成过程填充。
在方法1200的操作1206，制造第二电路分支，其中第二电路分支包括第二熔丝元件和包括通孔的第二二极管。在一些实施例中，第二电路分支连接到第一编程器件的第一连接端。在一些实施例中，第二熔丝元件和第二二极管串联连接。在一些实施例中，第一熔丝元件和第二熔丝元件位于第一二极管和第二二极管上方或下方的第一金属层中。
例如，在一些实施例中，如关于图3和图5，第二电路分支包括任何电路分支CBA-CBD，第二熔丝元件包括任何熔丝元件RA-RD，第二二极管包括二极管DA-DD中的任何一个。例如，在一些实施例中，如关于图2和图4，第二电路分支包括电路分支CB0-CB7中的任何一个，第二熔丝元件包括熔丝元件R0-R7中的任何一个，第二二极管包括二极管D0-D7中的任何一个。在一些实施例中，附加电路分支，分别具有熔丝元件和二极管，连接到第一编程器件的第一连接端。
在一些实施例中，通过图11的系统1100执行方法1200的至少一个或多个操作。在一些实施例中，通过制造系统(包括系统1100)全部或部分地执行至少一个方法，例如上面讨论的方法1200。
方法1200的一个或多个操作由IC Fab 1140(图11)执行以制造IC器件1160。在一些实施例中，方法1200的一个或多个操作由制造工具1152执行以制造晶圆1142。
所描述的方法包括示例操作，但是不一定需要按所示顺序执行。根据本公开的实施例的精神和范围，可以根据本公开的精神和范围来添加、替换、改变顺序和/或消除操作。结合不同特征和/或不同实施例的实施例在本公开的范围内，并且在审查本公开之后对于本领域普通技术人员来说是显而易见的。
此外，图1-图7中所示的各种PMO或NMOS晶体管是特定的掺杂剂型(例如，n型或p型)用于说明目的。本公开的实施例不限于特定晶体管类型，图1-图7中所示的一个或多个PMOS或NMOS晶体管。图1-图7可以用不同的晶体管/掺杂剂类型的相应晶体管代替。类似地，上述描述中使用的各种信号的低或高逻辑值也用于说明。当信号被激活和/或停用时，本公开的实施例不限于特定的逻辑值。选择不同的逻辑值是在各种实施例的范围内。选择图1-图7中的不同数量的晶体管在各种实施例的范围内。
本领域普通技术人员将容易地看出，所公开的实施例中的一个或多个实现了上述一个或多个优点。在阅读上述说明书之后，普通技术人员将能够影响各种改变，等同物的替代品和各种其他实施例，如本文广泛公开。因此，旨在仅通过所附权利要求及其等同物中包含的定义来限制的保护。
本说明书的一个方面涉及包括第一编程器件，第一电路分支和第二电路分支的存储器电路。第一编程器件包括耦接到第一字线的第一控制端子，以及第一连接端。第一电路分支包括第一二极管，以及耦接到第一二极管的第一熔丝元件。第二电路分支包括第二二极管，以及耦接到第二二极管的第二熔丝元件。第一电路分支和第二电路分支耦接到第一编程器件的第一连接端。
本描述的另一方面涉及存储器电路。在一些实施例中，存储器电路包括多个编程器件，第一金属层中的多个熔丝元件，耦接到多个熔丝元件的多个二极管，以及沿第一方向延伸的多个字线。在一些实施例中，多个编程器件的每个编程器件包括第一栅极端子、第二端子和第三端子。在一些实施例中，多个编程器件中的每个的第二端子耦接到多个熔丝元件的至少两个熔丝元件。在一些实施例中，多个二极管的每个二极管包括多个通孔的相应通孔。在一些实施例中，多个字线的每个字线耦接到多个编程器件的至少两个编程器件。
本描述的另一方面涉及一种存储器电路，包括：第一编程器件，包括耦接到第一字线的第一控制端子和第一连接端；第一电路分支包括：第一二极管；和第一熔丝元件，耦接到第一二极管；以及第二电路分支包括：第二二极管；和第二熔丝元件，耦接到第二二极管，其中，第一电路分支和第二电路分支耦接到第一编程器件的第一连接端。
在上述存储器电路中，第一编程器件包括：NMOS晶体管，包括耦接到参考电压源的源极、栅极和漏极，其中，第一控制端子对应于栅极端子，并且第一连接端对应于漏极端子。
在上述存储器电路中，第一二极管对应于第一通孔，第二二极管对应于第二通孔，并且存储器电路还包括：第一导体，位于第一金属层中，并耦接到第一编程器件的第一连接端；第二导体，位于第一金属层上方的第二金属层中；第三通孔，耦接在第一导体和第二导体之间；第三导体，位于第一金属层和第二金属层上方的第三金属层中，第三导体包括第一熔丝元件；第四导体，位于第三金属层中并在第一方向上与第二导体分离，第四导体包括第二熔丝元件；第五导体，位于第一金属层、第二金属层和第三金属层上方的第四金属层中；和第六导体，位于第四金属层中并在第一方向上与第五导体分离。
在上述存储器电路中，还包括：第四通孔，耦接在第二导体和第三导体之间；和第五通孔，耦接在第二导体和第四导体之间，其中，第一通孔耦接在第三导体和第五导体之间，并且第二通孔耦接在第四导体和第六导体之间。
在上述存储器电路中，还包括：第四通孔，耦接在第三导体和第五导体之间；和第五通孔，耦接在第四导体和第六导体之间，其中，第一通孔耦接在第二导体和第三导体之间第二通孔耦接在第二导体和第四导体之间。
在上述存储器电路中，还包括：第一选择器件，包括第二连接端，其中，第一电路分支耦接在第一编程器件的第一连接端和第一选择器件的第二连接端之间；和第二选择器件，包括第三连接端，其中，第二电路分支耦接在第一编程器件的第一连接端和第二选择器件的第三连接端之间。
在上述存储器电路中，第一二极管对应于第一通孔且第二二极管对应于第二通孔，并且，存储器电路还包括：第二编程器件，包括耦接到第二字线的第二控制端子和第四连接端；第三电路分支，包括：第三二极管，对应于第三通孔；和第三熔丝元件耦接到第三二极管；和其中，第三电路分支耦接在第一选择器件的第二连接端和第二编程器件的第四连接端之间；第四电路分支，包括：第四二极管线，对应于第四通孔；和第四熔丝元件，耦接到第四二极管，其中，第四电路分支耦接在第二选择器件的第三连接端和第二编程器件的第四连接端之间。
在上述存储器电路中，第一二极管对应于第一通孔，第二二极管对应于第二通孔，其中，第一二极管或第二二极管包括TaOx二极管。
本描述的另一方面涉及一种存储器电路，包括：多个编程器件，多个编程器件中的每个编程器件包括第一栅极端子、第二端子和第三端子；多个熔丝元件，位于第一金属层中，其中多个编程器件中的每个的第二端子耦接到多个熔丝元件中的至少两个熔丝元件；多个二极管，耦接到多个熔丝元件，多个二极管中的每个二极管包括多个通孔中的相应通孔；以及多个字线，在第一方向上延伸的，多个字线中的每个字线耦接到多个编程器件中的至少两个编程器件。
在上述存储器电路中，多个熔丝元件和多个二极管耦接在多个电路分支中，多个电路分支中的每个电路分支具有与多个熔丝元件中的熔丝元件串联耦接的多个二极管中的二极管；和对于每个编程器件，多个电路分支中的至少两个电路分支耦接到多个编程器件中的每个的第二端子。
在上述存储器电路中，还包括：多个选择器件，其中多个选择器件中的每个选择器件包括第二栅极端子、第四端子和第五端子；对于每个选择器件，多个电路分支中的至少两个电路分支耦接到多个选择器件中的每个的第四端子。
在上述存储器电路中，还包括：多个位线，在与第一方向不同的第二方向上延伸，多个位线耦接到多个选择器件。
在上述存储器电路中，多个编程器件中的第一组编程器件的第一栅极端子通过多个字线中的第一字线彼此耦接；和多个编程器件中的第二组编程器件的第一栅极端子通过多个字线中的第二字线彼此耦接。
在上述存储器电路中，多个编程器件包括多个NMOS晶体管，对于多个NMOS晶体管中的每个，第二端子是漏极端子；和多个选择器件包括多个PMOS晶体管，对于多个PMOS晶体管中的每个，第四端子是漏极端子。
在上述存储器电路中，多个电路分支包括：第一电路分支，耦接在多个选择器件中的第一选择器件的第四端子和第一组编程器件中的第一编程器件的第二端子之间；第二电路分支，耦接在多个选择器件中的第二选择器件的第四端子和第一组编程器件中的第一编程器件的第二端子之间；第三电路分支，耦接在多个选择器件中的第一选择器件的第四端子和第二组编程器件中的第二编程器件的第二端子之间；和第四电路分支，耦接在多个选择器件中的第二选择器件的第四端子和第二组编程器件中的第二编程器件的第二端子之间。
在上述存储器电路中，多个电路分支还包括：第五电路分支，耦接在多个选择器件中的第三选择器件的第四端子和第一组编程器件中的第三编程器件的第二端子之间；第六电路分支，耦接在多个选择器件中的第四选择器件的第四端子和第一组编程器件的第三编程器件的第二端子之间；第七电路分支，耦接在多个选择器件中的第三选择器件的第四端子和第二组编程器件的第四编程器件的第二端子之间；和第八电路分支，耦接在多个选择器件的第四选择器件的第四端子和第二组编程器件中的第四编程器件的第二端子之间。
在上述存储器电路中，多个通孔中的每个通孔耦接在第二金属层上的导电线和第一金属层中的多个熔丝元件中的相应熔丝元件之间，其中，第一金属层在第二金属层下方。
在上述存储器电路中，多个通孔中的每个通孔耦接在第二金属层上的导电线和第一金属层中的多个熔丝元件中的相应熔丝元件之间，其中，第一金属层在第二金属层上方。
本描述的另一方面涉及一种操作存储器电路的方法，包括：接通第一编程器件并接通第一选择器件，从而使第一电流流过第一熔丝元件，其中，第一熔丝元件耦接在第一选择器件和第一编程器件之间；关闭第二编程器件并关闭第二选择器件；以及阻挡第一电流从耦接在第二选择器件和第一编程器件之间的第二熔丝元件流过。
在上述方法中，阻挡第一电流从耦接在第二选择器件和第一编程器件之间的第二熔丝元件流过，包括：阻挡第一电流从具有二极管的第三熔丝元件和第四熔丝元件流过，其中：第三熔丝元件耦接在第一选择器件和第二编程器件之间；第四熔丝元件耦接在第二选择器件和第二编程器件之间，其中，二极管与第四熔丝元件串联耦接。
本说明书的又一方面涉及一种操作存储器电路的方法。在一些实施例中，该方法包括接通第一编程器件并接通第一选择器件，从而使第一电流流过第一熔丝元件，其中第一熔丝元件耦接在第一选择器件和第一编程器件之间。在一些实施例中，该方法还包括关闭第二编程器件并关闭第二选择器件，并阻挡第一电流流过耦接在第二选择器件和第一编程器件之间的第二熔丝元件。在一些实施例中，阻挡第一电流流过耦接在第二选择器件和第一编程器件之间的第二熔丝元件，包括阻挡第一电流流过第三熔丝元件和二极管的第四熔丝元件，其中，第三熔丝元件耦接在第一选择器件和第二编程器件之间，并且第四熔丝元件耦接在第二选择器件和第二编程器件之间，其中二极管与第四熔丝元件串联耦接。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (20)

1.一种存储器电路，包括：
第一编程器件，包括耦接到第一字线的第一控制端子和第一连接端；
第一电路分支，包括：
第一二极管，对应于第一通孔；和
第一熔丝元件，耦接到所述第一二极管；以及
第二电路分支，包括：
第二二极管，对应于第二通孔；和
第二熔丝元件，耦接到所述第二二极管，
第一导体，位于第一金属层中，且耦接到所述第一编程器件的所述第一连接端；
第二导体，位于所述第一金属层上方的第二金属层中；
第三通孔，耦接在所述第一导体和所述第二导体之间；
第三导体，位于所述第一金属层和所述第二金属层上方的第三金属层中，所述第三导体包括所述第一熔丝元件；
第四导体，位于所述第三金属层中并在第一方向上与所述第二导体分离，所述第四导体包括所述第二熔丝元件；
其中，所述第一电路分支和所述第二电路分支耦接到所述第一编程器件的所述第一连接端。
2.根据权利要求1所述的存储器电路，其中，所述第一编程器件包括：
NMOS晶体管，包括耦接到参考电压源的源极、栅极和漏极，
其中，所述第一控制端子对应于所述栅极，并且所述第一连接端对应于漏极。
3.根据权利要求1所述的存储器电路，其中，
所述存储器电路还包括：
第五导体，位于所述第一金属层、所述第二金属层和所述第三金属层上方的第四金属层中；和
第六导体，位于所述第四金属层中并在所述第一方向上与所述第五导体分离。
4.根据权利要求3所述的存储器电路，还包括：
第四通孔，耦接在所述第二导体和所述第三导体之间；和
第五通孔，耦接在所述第二导体和所述第四导体之间，
其中，所述第一通孔耦接在所述第三导体和所述第五导体之间，并且
所述第二通孔耦接在所述第四导体和所述第六导体之间。
5.根据权利要求3所述的存储器电路，还包括：
第四通孔，耦接在所述第三导体和所述第五导体之间；以及
第五通孔，耦接在所述第四导体和所述第六导体之间，
其中，所述第一通孔耦接在所述第二导体和所述第三导体之间，并且
所述第二通孔耦接在所述第二导体和所述第四导体之间。
6.根据权利要求1所述的存储器电路，还包括：
第一选择器件，包括第二连接端，其中，所述第一电路分支耦接在所述第一编程器件的所述第一连接端和所述第一选择器件的所述第二连接端之间；和
第二选择器件，包括第三连接端，其中，所述第二电路分支耦接在所述第一编程器件的所述第一连接端和所述第二选择器件的所述第三连接端之间。
7.根据权利要求6所述的存储器电路，其中，所述第一二极管对应于第一通孔，且所述第二二极管对应于第二通孔，并且，
所述存储器电路还包括：
第二编程器件，包括耦接到第二字线的第二控制端子和第四连接端；
第三电路分支，包括：
第三二极管，对应于第三通孔；和
第三熔丝元件，耦接到所述第三二极管；并且
其中，所述第三电路分支耦接在所述第一选择器件的所述第二连接端和所述第二编程器件的所述第四连接端之间；
第四电路分支，包括：
第四二极管，对应于第四通孔；和
第四熔丝元件，耦接到所述第四二极管，
其中，所述第四电路分支耦接在所述第二选择器件的所述第三连接端和所述第二编程器件的所述第四连接端之间。
8.根据权利要求1所述的存储器电路，其中，所述第一二极管对应于第一通孔，所述第二二极管对应于第二通孔，其中，所述第一二极管或所述第二二极管包括TaOx二极管。
9.一种存储器电路，包括：
多个编程器件，所述多个编程器件中的每个编程器件包括第一栅极端子、第二端子和第三端子；
多个熔丝元件，位于第一金属层中，其中，所述多个编程器件中的每个的所述第二端子耦接到所述多个熔丝元件中的至少两个熔丝元件；
多个二极管，耦接到所述多个熔丝元件，所述多个二极管中的每个二极管包括多个通孔中的相应通孔；以及
多个字线，在第一方向上延伸，所述多个字线中的每个字线耦接到所述多个编程器件中的至少两个编程器件；
多个选择器件，其中，所述多个选择器件中的每个包括第二栅极端子、第四端子和第五端子，所述多个电路分支中的至少两个电路分支耦接到所述多个选择器件中的对应至少两个选择器件的所述第四端子；
多个位线，在与所述第一方向不同的第二方向上延伸，所述多个位线耦接到所述多个选择器件；
其中，所述多个选择器件中的每个的所述第二栅极端子耦接到所述多个位线中的对应位线并且被配置为接收对应的位线信号。
10.根据权利要求9所述的存储器电路，其中，
所述多个熔丝元件和所述多个二极管耦接在多个电路分支中，所述多个电路分支中的每个电路分支具有与所述多个熔丝元件中的熔丝元件串联耦接的所述多个二极管中的二极管；和
对于所述多个编程器件中的每个，所述多个电路分支中的至少两个电路分支耦接到所述多个编程器件中的每个的所述第二端子。
11.根据权利要求10所述的存储器电路，其中，所述多个通孔中的至少两个通孔位于相同的通孔层中。
12.根据权利要求11所述的存储器电路，其中，所述多个二极管包括钽氧化物二极管。
13.根据权利要求11所述的存储器电路，其中，
所述多个编程器件中的第一组编程器件的所述第一栅极端子通过所述多个字线中的第一字线彼此耦接；并且
所述多个编程器件中的第二组编程器件的所述第一栅极端子通过所述多个字线中的第二字线彼此耦接。
14.根据权利要求11所述的存储器电路，其中，
所述多个编程器件包括多个NMOS晶体管，对于所述多个NMOS晶体管中的每个，所述第二端子是漏极端子；并且
所述多个选择器件包括多个PMOS晶体管，对于所述多个PMOS晶体管中的每个，所述第四端子是漏极端子。
15.根据权利要求13所述的存储器电路，其中，所述多个电路分支包括：
第一电路分支，耦接在所述多个选择器件中的第一选择器件的所述第四端子和所述第一组编程器件中的第一编程器件的所述第二端子之间；
第二电路分支，耦接在所述多个选择器件中的第二选择器件的所述第四端子和所述第一组编程器件中的所述第一编程器件的所述第二端子之间；
第三电路分支，耦接在所述多个选择器件中的所述第一选择器件的所述第四端子和所述第二组编程器件中的第二编程器件的所述第二端子之间；和
第四电路分支，耦接在所述多个选择器件中的所述第二选择器件的所述第四端子和所述第二组编程器件中的所述第二编程器件的所述第二端子之间。
16.根据权利要求15所述的存储器电路，其中，所述多个电路分支还包括：
第五电路分支，耦接在所述多个选择器件中的第三选择器件的所述第四端子和所述第一组编程器件中的第三编程器件的所述第二端子之间；
第六电路分支，耦接在所述多个选择器件中的第四选择器件的所述第四端子和所述第一组编程器件的所述第三编程器件的所述第二端子之间；
第七电路分支，耦接在所述多个选择器件中的所述第三选择器件的所述第四端子和所述第二组编程器件的第四编程器件的所述第二端子之间；和
第八电路分支，耦接在所述多个选择器件的所述第四选择器件的所述第四端子和所述第二组编程器件中的所述第四编程器件的所述第二端子之间。
17.根据权利要求9所述的存储器电路，其中，所述多个通孔中的每个通孔耦接在第二金属层上的导电线与所述第一金属层中的所述多个熔丝元件中的相应熔丝元件之间，其中，所述第一金属层在所述第二金属层下方。
18.根据权利要求9所述的存储器电路，其中，所述多个通孔中的每个通孔耦接在第二金属层上的导电线与所述第一金属层中的所述多个熔丝元件中的相应熔丝元件之间，其中，所述第一金属层位于所述第二金属层上方。
19.一种操作存储器电路的方法，包括：
所述存储器电路，包括：
第一编程器件，包括耦接到第一字线的第一控制端子和第一连接端；
第二编程器件，包括耦接到第二字线的第二控制端子和第二连接端；
第一电路分支，包括对应于第一通孔的第一二极管和耦接到所述第一二极管的第一熔丝元件；
第二电路分支，包括对应于第二通孔的第二二极管和耦接到所述第二二极管的第二熔丝元件；
第一导体，位于第一金属层中，且耦接到所述第一编程器件的所述第一连接端；
第二导体，位于所述第一金属层上方的第二金属层中；
第三通孔，耦接在所述第一导体和所述第二导体之间；
第三导体，位于所述第一金属层和所述第二金属层上方的第三金属层中，所述第三导体包括所述第一熔丝元件；
第四导体，位于所述第三金属层中并在第一方向上与所述第二导体分离，所述第四导体包括所述第二熔丝元件；
其中，所述第一电路分支和所述第二电路分支耦接到所述第一编程器件的所述第一连接端；
所述方法包括：
接通所述第一编程器件并接通耦接到所述第一电路分支的第一选择器件，从而使第一电流流过所述第一熔丝元件，其中，所述第一熔丝元件耦接在所述第一选择器件与所述第一编程器件之间；
关闭所述第二编程器件并关闭耦接到所述第二电路分支的第二选择器件；以及
阻挡所述第一电流从耦接在所述第二选择器件与所述第一编程器件之间的所述第二熔丝元件流过。
20.根据权利要求19所述的方法，其中，所述阻挡所述第一电流从耦接在所述第二选择器件与所述第一编程器件之间的所述第二熔丝元件流过，包括：
利用二极管阻挡所述第一电流从第三熔丝元件和第四熔丝元件流过，其中：
所述第三熔丝元件耦接在所述第一选择器件和所述第二编程器件之间；
所述第四熔丝元件耦接在所述第二选择器件和所述第二编程器件之间，其中，所述二极管与所述第四熔丝元件串联耦接。
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