TW202213358A - 記憶體電路及其操作方法 - Google Patents

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Abstract

一種記憶體電路包括第一程式化元件、第一電路分支及一第二電路分支。第一程式化元件包括耦接至第一字線的第一控制端子，及第一連接末端。第一電路分支包括第一二極體及耦接至第一二極體的第一熔線元件。第二電路分支包括一第二二極體及耦接至第二二極體的第二熔線元件。第一電路分支及第二電路分支耦接至第一程式化元件的第一連接末端。

Description

記憶體電路及其操作方法
無
半導體積體電路(integrated circuit；IC)產業已生產出廣泛多種元件用於解決許多不同領域中的問題。此等元件中的一些(諸如記憶體單元)經組態用於儲存資料。隨著記憶體單元變得更小且更複雜，此等元件內的導電線的電阻亦改變，從而影響此等元件的特性及總體記憶體單元效能。
無
以下揭示內容提供用於實施提供的標的的特徵的不同實施例或實例。組件、材料、值、步驟、配置或類似者的特定實例將在下文描述以簡化本案的一實施例。當然，此等各者僅為實例且不欲為限制性的。考慮其他組件、材料、值、步驟、配置或類似者。舉例而言，在隨後的描述中的第一特徵形成於第二特徵上方或上可包括第一特徵及第二特徵係直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵及第二特徵不可直接接觸的實施例。另外，本案可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清楚的目的且本身並不規定論述的各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另一元件或特徵的關係的描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似術語。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的元件在使用或操作時的不同定向。設備可另外定向(例如，旋轉90度或處於其他定向)，且本文中所使用的空間相關描述符可類似地加以相應解釋。
非揮發性記憶體係經程式化以將資料記錄在其中的一類記憶體。非揮發性記憶體能夠在電源中斷之後保持資料。存在各種類型的非揮發性記憶體，包括例如多次程式化記憶體(亦被稱為MTP記憶體)、一次可程式(one-time programmable；OTP)記憶體、熔線元件或類似者。一些類型的OTP記憶體(諸如電熔線(electrical fuse；eFuse))使用導電材料(金屬、聚矽或類似物)的窄條(亦稱作「連結」)，該窄條在每一末端連接至其他電路元件。為了程式化eFuse，施加程式化電流以破壞性地改變(即，熔斷)連結，因此使eFuse的電阻增大。在一些實施例中，為了判定eFuse的狀態，將感測電路耦接至連結且感測放大器進行與參考電阻元件的比較。
在一或多個實施例中，揭示一種記憶體電路。在一些實施例中，記憶體電路包括組態為非揮發性記憶體的熔線元件。熔線元件經組態為在高電阻狀態或低電阻狀態下，其中高電阻狀態對應於第一位元值，而低電阻狀態對應於第二位元值。以此方式，熔線元件用以用非揮發性方式儲存資料。
在一些實施例中，記憶體電路進一步包括程式化元件。在一些實施例中，多個熔線元件連接至每一程式化元件。因此，多個熔線元件共用同一程式化元件，此與其他方法相比顯著地減小記憶體電路佔用的面積。
在一些實施例中，記憶體電路進一步包括二極體。在一些實施例中，每一二極體對應於兩個金屬層之間的通孔。在一些實施例中，每一二極體耦接至一對應電路分支中的一對應熔線元件。在一些實施例中，二極體用以阻止電流達到未選擇的熔線元件，由此防止未選擇的熔線元件被無意地存取，由此與其他方法相比改良效能。
根據一些實施例，第1圖係記憶體元件100的示意方塊圖。在至少一個實施例中，記憶體元件為個別IC元件。在一些實施例中，包括記憶體元件以作為較大IC元件的一部分，該較大IC元件包含除記憶體元件之外的用於其他功能性的電路系統。
記憶體元件100包含至少一個記憶體單元MC及一控制器(亦被稱為「控制電路」) 102，該控制器經耦接以控制記憶體單元MC的操作。在第1圖中的實例組態中，記憶體元件100包含複數個記憶體單元MC，該些記憶體單元在記憶體單元陣列104中按複數個行及列配置。記憶體元件100進一步包括沿著記憶體單元陣列104的列延伸的複數個字線WL0、WL1至WLm，其中m為整數，且記憶體單元陣列104包括(m-1)列的記憶體單元MC及字線WL。記憶體元件100進一步包括沿著記憶體單元陣列104的行延伸的複數個位元線BL0、BL1至BLk，其中k為整數，且記憶體單元陣列104包括(k-1)行的記憶體單元MC及位元線BL。字線在本文中通常被稱為WL且位元線在本文中通常被稱為BL。記憶體單元MC中的每一者係藉由對應的字線WL及對應的位元線BL耦接至控制器102。字線WL經組態用於將字線信號傳輸至將被讀取及/或寫入至或進行類似操作的記憶體單元MC。位元線BL經組態用於傳輸位元線信號(例如，將寫入至記憶體單元MC及/或自記憶體單元MC讀取的資料)。位元線BL有時被稱為「資料線」。記憶體元件100中的記憶體單元MC、字線WL及/或位元線BL的各種數目在各種實施例的範疇內。
在第1圖中的實例組態中，控制器102包含用以執行讀取操作或寫入操作中的至少一者的字線驅動器112、源極線驅動器114、位元線驅動器116及感測放大器(sense amplifier；SA) 118。在至少一個實施例中，控制器102進一步包括一或多個時脈產生器，該一或多個時脈產生器用於為記憶體元件100的各種組件、用於與外部元件進行資料交換的一或多個輸入/輸出(input/output；I/O)電路及/或用於控制記憶體元件100中的各種操作的一或多個控制器提供時脈信號。
字線驅動器112經由字線WL耦接至記憶體單元陣列104。字線驅動器112用以解碼經選擇將在讀取操作或寫入操作中存取的記憶體單元MC的列位址。字線驅動器112用以將一組電壓供應至對應於經解碼列位址的已選擇字線WL，且將一不同組電壓供應至其他未選擇的字線WL。源極線驅動器114經由源極線SL (為簡單起見未示出)耦接至記憶體單元陣列104。位元線驅動器116經由位元線BL耦接至記憶體單元陣列104。源極線驅動器114及/或位元線驅動器116用以解碼經選擇將在讀取操作或寫入操作中存取的記憶體單元MC的行位址。源極線驅動器114及/或位元線驅動器116用以將一組電壓(例如，源極線信號及位元線信號)供應至對應於已選擇記憶體單元MC的已選擇源極線SL及已選擇位元線BL，且將一不同組電壓供應至其他未選擇的源極線SL及未選擇的位元線BL。舉例而言，在寫入操作(亦被稱為「程式化操作」)中，源極線驅動器114用以將寫入電壓(亦被稱為「程式化電壓」)供應至已選擇源極線SL。在讀取操作中，源極線驅動器114用以將讀取電壓供應至已選擇位元線BL。SA 118由位元線BL耦接至記憶體單元陣列104。在讀取操作中，SA 118用以感測自存取的記憶體單元MC讀取且經由對應的已選擇位元線BL擷取的資料。所描述的記憶體元件組態為一實例，且其他記憶體元件組態在各種實施例的範疇內。在至少一個實施例中，記憶體元件100為一次可程式(one-time programmable；OTP)非揮發性記憶體，且記憶體單元MC為OTP記憶體單元。其他類型的記憶體在各種實施例的範疇內。
根據一些實施例，第2圖圖示記憶體元件200的電路圖。在一些實施例中，記憶體元件200對應於記憶體元件100的一部分。舉例而言，在一些實施例中，記憶體元件200對應於2個字線(例如，WL0、WL1)、4個位元線(BL0、BL1、BL2及BL3)及記憶體單元陣列104的對應記憶體單元MC。
記憶體元件200包括用電阻符號表示的複數個熔線元件R0至R7。熔線元件R0至R7設置在熔線元件層中。在一些實施例中，熔線元件層為關於第2圖在下文論述的金屬層M2中。
記憶體元件200亦包括連接至熔線元件R0至R7的複數個二極體D0至D7。在一些實施例中，該些二極體D0至D7中的每一者係位於記憶體元件200的金屬二(metal-two；M2)層與金屬三(metal-three；M3)層之間的通孔。用於記憶體電路200中的該些二極體D0至D7的其他金屬層在本案的一實施例的範疇內。二極體D0串聯連接至熔線元件R0。二極體D1串聯連接至熔線元件R1。二極體D2串聯連接至熔線元件R2。二極體D3串聯連接至熔線元件R3。二極體D4串聯連接至熔線元件R4。二極體D5串聯連接至熔線元件R5。二極體D6串聯連接至熔線元件R6。二極體D7串聯連接至熔線元件R7。因此，該些二極體D0至D7及對應的該些熔線元件R0至R7形成對應的複數個電路分支CB0至CB7。在此實施例中，電路分支CB0至CB7中的每一者各自提供在上文關於第1圖所論述的記憶體單元MC中的一者。在某一實施例中，二極體D0至D7設置在關於第3圖在下文論述的互連層VIA0中。在一些實施例中，二極體D0至D7中的每一者對應於金屬層M3與金屬層M2之間的通孔。在一些實施例中，記憶體元件200包括任何數目個記憶體單元，包括小於8或大於8。
記憶體元件200進一步包括複數個程式化元件PD0至PD3。該些程式化元件中的每一程式化元件PD0至PD3具有控制端子(通常被稱為元件GP且確切地被稱為對應元件GP0至GP3)、第一末端(通常被稱為元件DP且確切地被稱為對應元件DP0至DP3)及第二末端(通常被稱為元件SP且確切地被稱為對應元件SP0至SP3)。在此實例中，程式化元件PD0至PD3中的每一者為NMOS元件。因此，程式化元件PD0至PD3中的每一者的控制端子GP為NMOS元件的閘極GP。此外，程式化元件PD0至PD3中的每一者的第一末端DP為NMOS元件的汲極DP，且程式化元件PD0至PD3中的每一者的第二末端SP為NMOS元件的源極SP。在此實施例中，程式化元件PD0至PD3中的每一者的源極SP連接至參考電壓供應以接收參考電壓，例如，接地電壓VSS。此外，程式化元件PD0至PD3中的每一者的汲極DP連接至對應節點NP0、NP1、NP2及NP3。每一節點NP0至NP3耦接至電路分支CB0至CB7的一對電路分支。因此，程式化元件PD0至PD3中的每一者的汲極DP連接至熔線元件R0至R7中的不只一個及二極體D0至D7中的不只一個。
在此特定實施例中，程式化元件PD0至PD3中的每一者的汲極DP連接至一不同對的電路分支CB0至CB7。更確切地說，程式化元件PD0的汲極DP0在節點NP0連接至電路分支CB0的一個末端且在節點NP0連接至電路分支CB1的一個末端。程式化元件PD0的閘極GP0連接至字線WL0。程式化元件PD1的汲極DP1在節點NP1連接至電路分支CB2的一個末端且在節點NP1連接至電路分支CB3的一個末端。程式化元件PD1的閘極GP1連接至字線WL0。程式化元件PD0、PD1的閘極GP0、GP1兩者連接至同一字線WL0。因此，均包括對應記憶體單元的電路分支CB0、CB1共用同一程式化元件PD0，且均包括對應記憶體單元的電路分支CB2、CB3亦共用同一程式化元件PD1。
在節點NP2，程式化元件PD2的汲極DP2連接至電路分支CB4的一個末端，且程式化元件PD2的汲極DP2進一步連接至電路分支CB5的一個末端。程式化元件PD2的閘極GP2連接至字線WL1。在節點NP3，程式化元件PD3的汲極DP3連接至電路分支CB6的一個末端，且程式化元件PD3的汲極DP3進一步連接至電路分支CB7的一個末端。程式化元件PD3的閘極GP3連接至字線WL1。程式化元件PD2、PD3的閘極GP2、GP3兩者連接至同一字線WL1。因此，均包括對應記憶體單元的電路分支CB4、CB5共用同一程式化元件PD2，且均包括對應記憶體單元的電路分支CB6、CB7亦共用同一程式化元件PD3。
程式化元件PD0至PD3的其他組態或電晶體類型在本案的一實施例的範疇內。舉例而言，在其他實施例中，程式化元件PD0至PD3中的一或多個為PMOS元件而非NMOS元件。在其他實施例中，三個(3)或更多個電路分支連接至程式化元件PD0至PD3中的每一者的汲極。在其他實施例中，視用於特定設計的字線與電路分支的比而定，存在程式化元件PD0至PD3中的少於四個(4)程式化元件，或程式化元件PD0至PD3中的多於四個(4)程式化元件。在一些實施例中，記憶體電路200的面積藉由使多個記憶體單元共用同一程式化元件PD0至PD3而顯著地減少。在一些實施例中，記憶體電路200的總面積的減少為至少40%。
程式化元件PD0至PD3用以程式化熔線元件R0至R7。在一些實施例中，在進行程式化之前，熔線元件R0至R7中的每一者具有導電連結且處於低電阻狀態。程式化元件PD0至PD3各自用以產生足夠的程式化電流以便破壞性地改變該些程式化元件各自的熔線元件R0至R7內的導電連結，因此熔線元件R0至R7組態為高電阻狀態。熔線元件R0至R7的高電阻狀態或低電阻狀態用於表示位元值，且因此資料可以非揮發性方式儲存在記憶體元件200中。在一些實施例中，讀取元件(未示出)亦包括在記憶體電路200中。讀取元件亦產生不改變導電連結的讀取電流，且對應熔線元件R0至R7的對應電阻狀態(高電阻狀態或低電阻狀態)可由感測放大器(未示出)判定。
記憶體元件200進一步包括複數個選擇元件SD0至SD3。該些選擇元件中的每一選擇元件SD0至SD3具有控制端子(通常被稱為元件GS且確切地被稱為對應元件GS0至GS3)、第一末端(通常被稱為元件DS且確切地被稱為對應元件DS0至DS3)及第二末端(通常被稱為元件SS且確切地被稱為對應元件SS0至SS3)。在此實例中，選擇元件SD0至SD3中的每一者為PMOS元件。因此，選擇元件SD0至SD3中的每一者的控制端子GS為PMOS元件的閘極GS。此外，選擇元件SD0至SD3中的每一者的第一末端DS為PMOS元件的汲極DS，且選擇元件SD0至SD3中的每一者的第二末端SS為PMOS元件的源極SS。在此實施例中，選擇元件SD0至SD3中的每一者的源極SS用以接收供應電壓，例如，VDDQ。此外，在節點NC0至NC3處，選擇元件SD0至SD3中的每一者的汲極DS連接至電路分支CB0至CB7中的不只一個，且因此連接至熔線元件R0至R7中的不只一個及二極體D0至D7中的不只一個。
在此特定實施例中，選擇元件SD0至SD3中的每一者的汲極DS連接至不同對的電路分支CB0至CB7。更確切地說，選擇元件SD0的汲極DS0在節點NC0連接至電路分支CB0的另一末端，且在節點NC0連接至電路分支CB4的另一末端。選擇元件SD0回應於在選擇元件SD0的閘極GS0接收到的位元線選擇信號而提供至位元線BL0的可選擇連接。在此實例中，選擇元件SD0為PMOS電晶體且因此，位元線選擇信號係以低邏輯值提供以導通選擇元件SD0且由此選擇位元線BL0。二極體D0的陽極藉由節點NC0連接至選擇元件SD0的汲極DS0，且二極體D0的陰極藉由熔線元件R0連接至程式化元件PD0的汲極DP0。換言之，熔線元件R0連接在二極體D0的陰極與程式化元件PD0的汲極DP0之間。此外，二極體D4的陽極藉由節點NC0連接至選擇元件SD0的汲極DS0，且二極體D4的陰極藉由熔線元件R4連接至程式化元件PD2的汲極DP2。換言之，熔線元件R4連接在二極體D4的陰極與程式化裝置元件PD2的汲極DP2之間。因此，選擇元件SD0在節點NC0連接至電路分支CB0、CB4。此外，電路分支CB0、CB4分別在節點NP0、NP2連接至程式化元件PD0、PD2，其中程式化元件PD0、PD2由不同字線WL0、WL1控制。
選擇元件SD1的汲極DS1在節點NC1連接至電路分支CB1的另一末端，且在節點NC1連接至電路分支CB5的另一末端。選擇元件SD1回應於在選擇元件SD1的閘極GS1接收到的位元線選擇信號而提供至位元線BL1的可選擇連接。在此實例中，選擇元件SD1為PMOS電晶體且因此，位元線選擇信號係以低邏輯值提供以導通選擇元件SD1且由此選擇位元線BL1。二極體D1的陽極藉由節點NC1連接至選擇元件SD1的汲極，且二極體D1的陰極藉由熔線元件R1連接至程式化元件PD0的汲極DP0。換言之，熔線元件R1連接在二極體D1的陰極與程式化元件PD0的汲極DP0之間。此外，二極體D5的陽極藉由節點NC1連接至選擇元件SD1的汲極DS1，且二極體D5的陰極藉由熔線元件R5連接至程式化元件PD2的汲極DP2。換言之，熔線元件R5連接在二極體D5的陰極與程式化元件PD2的汲極DP2之間。因此，選擇元件SD1在節點NC1連接至電路分支CB1、CB5。此外，電路分支CB1、CB5分別在節點NP0、NP2連接至程式化元件PD0、PD2，其中程式化元件PD0、PD2由不同字線WL0、WL1控制。
在一些實施例中，電路分支CB0、CB1、CB4及CB5連接至選擇元件SD0、SD1與由不同字線WL0、WL1控制的程式化元件PD0、PD2的同一對可創建至程式化元件PD0、PD1的多個電流路徑。在一些實施例中，將二極體D0、D1及二極體D4、D5添加至記憶體電路200使電流路徑中的至少一者中斷。特別地，若選擇連接至程式化元件PD0、PD2中的一者的電路分支CB0、CB1、CB4、CB5中的一者用於程式化，則連接至程式化元件PD2、PD0中的另一者的電路分支CB4、CB5、CB0、CB1的對可創建至連接至程式化元件PD0、PD2中的同一個的另一個電路分支CB1、CB0、CB5、CB4的替代電流路徑。二極體D4、D5、D0、D1用以阻止電流流至此替代電流路徑。
實例將幫助說明。舉例而言，若已選擇熔線元件R0進行程式化，則將一低邏輯值施加至選擇元件SD0的閘極GS0以選擇位元線BL0以導通選擇元件SD0，且將一高邏輯值施加至字線WL0以導通程式化元件PD0。因此，電流(第2圖中的Path0)將在電路分支CB0中產生。然而，若二極體D0、D1、D4、D5未包括在記憶體電路200中，則連接至程式化元件PD2的汲極的電路分支CB4、CB5可提供至程式化元件PD0的汲極DP0且進一步通過電路分支CB1至節點NP0的替代電流路徑(PATH1)。換言之，沒有二極體D0、D1、D4、D5時，電流可經由預期熔線元件R0、而且經由非預期熔線元件R4、R5、R1提供。然而，在第2圖中圖示的包括二極體D0、D1、D4、D5的元件中，當選擇元件SD0被導通且程式化元件PD0被導通時，二極體D5反向偏壓。因此，由於電路分支CB5中的二極體D5係反向偏壓的，因此二極體D5阻斷電流，由此防止電流流經替代電流路徑Path1中的電路分支CB4、CB5、CB1。因而，電流如所期望地僅通過電路分支CB0及熔線元件R0。在一些實施例中，歸因於二極體D5的非理想行為，不能防止電流中的一些，此係因為少量漏電流仍可通過電路分支CB4、CB5、CB1。然而，漏電流將足夠低以不影響程式化元件PD0的電阻狀態。
與每一程式化元件對應於單一熔線元件的其他方法相比，每一程式化元件PD0至PD3用以程式化多個熔線元件R0至R7，由此減小記憶體電路200的面積。在此實施例中，每一程式化元件PD0至PD3用以程式化一對熔線元件R0至R7。因此，在一些實施例中，更少的程式化元件PD0至PD3被用於程式化熔線元件R0至R7，由此減小記憶體電路200的面積。在一些實施例中，二極體D0至D7藉由在至少程式化或讀取操作中防止替代電流路徑流經未選擇的電路分支CB0至CB7中的熔線元件R0至R7而允許記憶體電路200的組態。
另外，選擇元件SD2的汲極DS2在節點NC2連接至電路分支CB2的另一末端，且在節點NC2連接至電路分支CB6的另一末端。選擇元件SD2回應於在選擇元件SD2的閘極GS2接收到的位元線選擇信號而提供至位元線BL2的可選擇連接。在此實例中，選擇元件SD2為PMOS電晶體且因此，位元線選擇信號係以低邏輯值提供以導通選擇元件SD2且由此選擇位元線BL2。二極體D2的陽極藉由節點NC2連接至選擇元件SD2的汲極DS2，且二極體D2的陰極藉由熔線元件R2連接至程式化元件PD1的汲極DP1。換言之，熔線元件R2連接在二極體D2的陰極與程式化元件PD1的汲極DP1之間。此外，二極體D6的陽極藉由節點NC2連接至選擇元件SD2的汲極DS2，且二極體D6的陰極藉由熔線元件R6連接至程式化元件PD3的汲極DP3。換言之，熔線元件R6連接在二極體D6的陰極與程式化元件PD3的汲極DP3之間。因此，選擇元件SD2在節點NC2連接至電路分支CB2、CB6。此外，電路分支CB2、CB6分別在節點NP1、NP3連接至程式化元件PD1、PD3，其中程式化元件PD1、PD3由不同字線WL0、WL1控制。
選擇元件SD3的汲極DS3在節點NC3連接至電路分支CB3的另一末端，且在節點NC3連接至電路分支CB7的另一末端。選擇元件SD3回應於在選擇元件SD3的閘極GS3接收到的位元線選擇信號而提供至位元線BL3的可選擇連接。在此實例中，選擇元件SD3為PMOS電晶體且因此，位元線選擇信號係以低邏輯值提供以導通選擇元件SD3且由此選擇位元線BL3。二極體D3的陽極藉由節點NC3連接至選擇元件SD3的汲極DS3，且二極體D3的陰極藉由熔線元件R3連接至程式化元件PD1的汲極DP1。換言之，熔線元件R3連接在二極體D3的陰極與程式化元件PD1的汲極DP1之間。此外，二極體D7的陽極藉由節點NC3連接至選擇元件SD3的汲極DS3，且二極體D7的陰極藉由熔線元件R5連接至程式化元件PD3的汲極DP3。換言之，熔線元件R5連接在二極體D7的陰極與程式化元件PD3的汲極DP3之間。因此，選擇元件SD3在節點NC3連接至電路分支CB3、CB7。此外，電路分支CB3、CB7分別在節點NP1、NP3連接至程式化元件PD1、PD3，其中程式化元件PD1、PD3由不同字線WL0、WL1控制。
在一些實施例中，電路分支CB2、CB3、CB6、CB7連接至選擇元件SD2、SD3與由不同字線WL0、WL1控制的程式化元件PD1、PD3的同一對可創建至程式化元件PD1、PD3的多個電流路徑。在一些實施例中，將二極體D2、D3及二極體D6、D7添加至記憶體電路200使電流路徑中的至少一者中斷。特別地，若選擇連接至程式化元件PD1、PD3中的一者的電路分支CB2、CB3、CB6、CB7中的一者進行程式化，則連接至程式化元件PD3、PD1中的另一者的電路分支CB6、CB7、CB2、CB3的對可創建至連接至程式化元件PD1、PD3中的同一者的另一電路分支CB3、CB2、CB7、CB6的替代電流路徑。二極體D6、D7、D2、D3用以阻止電流流至此替代電流路徑。
實例將幫助說明。舉例而言，若已選擇熔線元件R2進行程式化，則將一低邏輯值施加至選擇元件SD2的閘極GS2以選擇位元線BL2以導通選擇元件SD2，且將一高邏輯值施加至字線WL0以導通程式化元件PD1。因此，電流(Path2)將在電路分支CB2中產生。然而，若二極體D2、D3、D6、D7未包括在記憶體電路200中，則連接至程式化元件PD3的汲極DP3的電路分支CB6、CB7可提供至程式化元件PD1的汲極DP1且進一步經由電路分支CB3至節點NP1的替代電流路徑(PATH3)。換言之，沒有二極體D2、D3、D6、D7時，電流可經由預期熔線元件R2而經由非預期熔線元件s R6、R5、R3提供。然而，在第2圖中圖示的包括二極體D2、D3、D6、D7的元件中，當選擇元件SD2被導通且程式化元件PD1被導通時，二極體D7反向偏壓。因此，由於電路分支CB5中的二極體D5係反向偏壓的，因此二極體D7阻斷電流，由此防止電流流經電路分支CB6、CB7、CB3。因而，電流如所期望地僅通過電路分支CB2及熔線元件R2 (例如，Path2)。在一些實施例中，歸因於二極體D7的非理想行為，不能防止電流中的一些，此係因為少量漏電流仍可通過電路分支CB6、CB7、CB3。然而，漏電流將足夠低以不影響程式化元件PD2的電阻狀態。記憶體元件200的其他組態在本案的一實施例的範疇內。
根據一些實施例，第3圖係記憶體電路300的3D透視圖。在一些實施例中，記憶體電路300包括程式化元件PDA、PDB及兩對電路分支CBA、CBB、CBC、CBD。
記憶體電路300為第2圖的記憶體元件200的實施例。程式化元件PDA、PDB為對應程式化元件PD0、PD2或程式化元件PD1、PD3的實施例，且省略類似的詳細描述。而且，關於第2圖，第3圖的電路分支CBA、CBB、CBC、CBD為對應電路分支CB0、CB1、CB4、CB5或電路分支CB2、CB3、CB6、CB7的實施例，且省略類似的詳細描述。第3圖的熔線元件RA、RB、RC、RD為第2圖中的對應熔線元件R0、R1、R4、R5或熔線元件R2、R3、R6、R7的實施例。此外，第3圖的二極體DA、DB、DC、DD為第2圖中的對應二極體D0、D1、D4、D5或D2、D3、D6、D7的實施例。在第3圖中，展示了Y方向、Z方向及X方向，其中Y方向、Z方向及X方向彼此正交。
如第3圖所示，程式化元件PDA在半導體基板201的一部分中形成。半導體基板201具有已經過摻雜的作用區域202。在一些實施例中，程式化元件PDA為NMOS且因此作用區域202係用n型摻雜進行摻雜。在其他實施例中，程式化元件PDA為PMOS且因此作用區域202經摻雜具有p型摻雜材料。作用區域202有時被稱為氧化物界定(oxide definition；OD)區域。可形成的電路元件的實例包括(但不限於)電晶體及二極體。電晶體的實例包括(但不限於)金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)電晶體、雙極接面電晶體(bipolar junction transistor；BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel / N-channel field effect transistor；PFET/NFET)等)、鰭式FET、源極/汲極升高的平面MOS電晶體、奈米片FET、奈米線FET或類似物。在一些實施例中，基板201的該些作用區域202在Y方向上延伸，且在X方向上彼此間隔分開。
汲極DPA及源極DSA位於程式化元件PDA的作用區域202中。汲極DPA為對應程式化元件PD0或PD1的汲極DP0或DP1。源極DSA為對應程式化元件PD0或PD1的源極DS0或DS1。源極DSA連接至參考電壓，例如接地電壓(VSS)。程式化元件PDA的閘極GDA位於記憶體電路300的POLY層中。在一些實施例中，POLY層在作用區域或OD層之上。用於汲極DPA及源極SPA的觸點206A、205A位於記憶體電路300的金屬上覆擴散(metal over diffusion；MD)層中。在一些實施例中，MD層直接在記憶體電路300的汲極DPA及源極SPA或作用層/OD上方定位。
閘極GDA為對應程式化元件PD0或PD1的閘極GP0或GP1。通孔GLA在閘極上方通孔(via over gate；VG)層中的閘極GDA上。在一些實施例中，VG層直接在POLY層上方且直接在金屬0 (metal-0；M0)層下面定位。通孔GLA連接至字線WL0，其中字線WL0位於金屬層M0中。此外，程式化元件PDA的汲極DPA連接至在通孔上覆擴散(via over diffusion；VD)層中的通孔211A。在一些實施例中，VD層直接在MD層上方且直接在M0金屬層下面。通孔211A連接至在金屬層M0中的導體212A。導體212A連接至在記憶體電路300的M0上方通孔(VIA0)層中的通孔214A。在一些實施例中，VIA0直接在金屬層M0上方且直接在金屬一(metal-one；M1)層下面。通孔214A連接至金屬層M1中的導體215A。導體215A為將電路分支CBA、CBB的一個末端連接在一起的節點(例如，節點NP0或NP1)。導體215A在金屬1 (metal-1；M1)層中。導體215A連接至通孔210A及通孔210B。通孔210A為電路分支CBA的一個末端，且通孔210B為電路分支CBB的一個末端。在一些實施例中，通孔210A及210B在記憶體電路300的M1上方通孔(VIA1)層中。
關於電路分支CBA，電路分支CBA的一個末端耦接至通孔210A。在一些實施例中，層VIA1處於金屬層M1與金屬二(metal-two；M2)層之間。電路分支CBA進一步連接至熔線元件RA的一個末端。熔線元件RA在金屬2 (metal-2；M2)層中。在一些實施例中，金屬層M2直接在層VIA1之上且直接在層VIA2之下。熔線元件RA的相反末端連接至二極體DA。在一些實施例中，二極體DA為M2金屬層與金屬3 (metal-3；M3)層之間的通孔。在一些實施例中，二極體DA在記憶體電路300的M2上方通孔(VIA2)層中。在一些實施例中，VIA2層在金屬層M2與金屬層M3之間。在一些實施例中，金屬層M3直接在層VIA2上方。二極體DA的一個末端耦接至電路分支CBA。換言之，二極體DA亦對應於電路分支CBA的另一末端。在一些實施例中，至少二極體DA、DB、DC或DD為氧化鉭(TaOx)二極體。在一些實施例中，至少二極體DA、DB、DC或DD為氧化鉭(Ta 2O 5)二極體。
二極體DA的另一末端連接至在金屬層M3中的導體219。在一些實施例中，導體219為第2圖的位元線BL0或BL1。在一些實施例中，導體219耦接至選擇元件(未示出)的汲極。
關於電路分支CBB，電路分支CBB的一個末端耦接至通孔210B。在一些實施例中，通孔210B在VIA1層中。電路分支CBB進一步連接至熔線元件RB的一個末端。在一些實施例中，熔線元件RB在金屬層M2中。熔線元件RB的相反末端連接至二極體DB。在一些實施例中，二極體DB為VAI2層中的通孔。二極體DB的一個末端耦接至電路分支CBA。換言之，二極體DB亦對應於電路分支CBB的另一末端。二極體DB的另一末端連接至在金屬層M3中的導體220。在一些實施例中，導體220為第2圖的位元線BL0或BL1。在一些實施例中，導體220耦接至另一選擇元件(未示出)的汲極。
如第3圖所示，程式化元件PDB在半導體基板201’的一部分中形成。半導體基板201’具有已經過摻雜的作用區域202’。在一些實施例中，程式化元件PDA為NMOS且因此作用區域202’係用n型摻雜進行摻雜。在其他實施例中，程式化元件PDB為PMOS且因此作用區域202’經摻雜具有p型摻雜材料。
汲極DPB及源極DSB位於程式化元件PDB的作用區域202’中。汲極DPB為對應程式化元件PD2或PD3的的汲極DP2或DP3。源極DSB為對應程式化元件PD2或PD3的源極DS2或DS3。源極DSB連接至參考電壓，例如接地電壓(VSS)。程式化元件PDB的閘極GDA位於記憶體電路300的POLY層中。用於汲極DPB及源極SPA的觸點206B、205B位於記憶體電路300的MD層中。
閘極GDB為對應程式化元件PD2或PD3的閘極GP2或GP3。通孔GLB在閘極GDB上且在VG層中。通孔GLB連接至字線WL1，其中字線WL1位於金屬層M0中。此外，程式化元件PDB的汲極DPB連接至在VD層中的通孔211B。通孔211B連接至在金屬層M0中的導體212B。導體212B連接至在記憶體電路300的VIA0層中的通孔214B。通孔214B連接至在金屬層M1中的導體215B。導體215B為將電路分支CBC、CBD的一個末端連接在一起的節點(例如，節點NP2或NP3)。導體215B在M1層中。導體215B連接至通孔210C及通孔210D。通孔210C為電路分支CBC的一個末端，且通孔210D為電路分支CBD的一個末端。在一些實施例中，通孔210C及210D在記憶體電路300的VIA1層中。在一些實施例中，通孔210C及210D在記憶體電路300的VIA1層中。
關於電路分支CBC，電路分支CBC的一個末端耦接至通孔210C。電路分支CBC進一步連接至熔線元件RC的一個末端。在一些實施例中，熔線元件RC在金屬層M2中。熔線元件RC的相反末端連接至二極體DC。在一些實施例中，二極體DC為VIA2層中的通孔。二極體DC的一個末端耦接至電路分支CBA。換言之，二極體DC亦對應於電路分支CBC的另一末端。二極體DC的另一末端連接至導體219。導體219將二極體DA及DC耦接在一起且對應於第2圖中的節點NC0或NC2。
關於電路分支CBD，電路分支CBD的一個末端耦接至通孔210D。電路分支CBD進一步連接至熔線元件RD的一個末端。在一些實施例中，熔線元件RD在金屬層M2中。熔線元件RD的相反末端連接至二極體DD。在一些實施例中，二極體DD為VIA2層中的通孔。二極體DD的一個末端耦接至電路分支CBD。換言之，二極體DD亦對應於電路分支CBD的另一末端。二極體DD的另一末端連接至導體220。導體220將二極體DB及DD耦接在一起且對應於第2圖中的節點NC1或NC3。
在一些實施例中，閘極GDA、GDB中的至少一個閘極包括一或多層的導電材料。在一些實施例中，閘極中的至少一個閘極包括一或多層的摻雜矽。
在一些實施例中，通孔GLA、GLB、210A至210D、211A、211B、214A、214B中的一或多個通孔包括金屬、金屬化合物或摻雜半導體。在一些實施例中，金屬包括至少Cu (銅)、Co、W、Ru、Al或類似物。在一些實施例中，摻雜半導體包括至少摻雜矽或類似物。
至少觸點205A、205B、206A或206B、至少導體215A、215B、219或220或至少字線WL0或WL1包括導電材料，諸如包括Cu (銅)、Co、W、Ru、Al或類似物的金屬。
在一些實施例中，至少源極區域SPA、SPB及/或汲極區域DPA、DPB包含n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。在其他實施例中，至少源極區域SPA、SPB及/或汲極區域DPA、DPB包含n型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。記憶體電路300的其他組態在本案的一實施例的範疇內。
根據一些實施例，第4圖圖示記憶體元件400的電路圖。在一些實施例中，記憶體元件400對應於記憶體元件100的一部分。舉例而言，在一些實施例中，記憶體元件400對應於2個字線(例如，WL0、WL1)、4個位元線(BL0、BL1、BL2及BL3)及記憶體單元陣列104的對應記憶體單元MC。
記憶體元件400為第2圖的記憶體元件200的變化，且省略類似的詳細描述。與第2圖的記憶體元件200相比，第2圖及第4圖中的對應二極體D0、……、D7及第2圖及第4圖中的對應熔線元件R0、……、R7的每一位置相互改變，且省略類似的詳細描述。換言之，第4圖的二極體D0、D1定位在對應熔線元件R0、R1與節點NP0之間。類似地，第4圖的二極體D2、D3定位在對應熔線元件R2、R3與節點NP1之間，第4圖的二極體D4、D5定位在對應熔線元件R4、R5與節點NP2之間，且第4圖的二極體D6、D7定位在對應熔線元件R6、R7與節點NP3之間。因此，在第4圖中，對應二極體D0、……、D7的每一陽極耦接至對應熔線元件R0至R7。
在一些實施例中，藉由改變該些二極體D0、……、D7的位置，該些二極體D0至D7中的每一者係位於記憶體元件400的M1層與M2層之間的通孔。用於記憶體電路400中的該些二極體D0至D7的其他金屬層在本案的一實施例的範疇內。
如上文所論述，藉由在第4圖的記憶體元件400中包括該些程式化元件PD0至PD7及該些二極體D0至D7，二極體D0至D7用以在至少程式化或讀取操作中防止替代電流路徑流經未選擇的電路分支CB0至CB7中的熔線元件R0至R7，從而達成在上文關於記憶體元件200所論述的益處。
根據一些實施例，第5圖係記憶體電路500的3D透視圖。在一些實施例中，記憶體電路500包括程式化元件PDA、PDB及兩對電路分支CBA、CBB、CBC、CBD。記憶體電路500為第4圖的記憶體元件400的實施例。
記憶體電路500為第3圖的記憶體電路300的變化，且省略類似的詳細描述。與第3圖的記憶體電路300相比，二極體DA、……、DD中的每一者係位於記憶體電路500的VIA1層上或在第3圖中的對應通孔210A、210B、210C、210D的位置處於記憶體電路500的M1層與M2層之間的通孔。
與第3圖的記憶體電路300相比，第5圖中的通孔221A、221B、221C、221D在第3圖中的對應二極體DA、DB、DC、DD的位置處替換第3圖中的對應通孔210A、210B、210C、210D，且省略類似的詳細描述。
在一些實施例中，藉由改變該些二極體DA、……、DD的位置，該些二極體DA至DD中的每一者係位於記憶體電路500的M1層與M2層之間的通孔。用於記憶體電路500中的該些二極體DA至DD其他金屬層在本案的一實施例的範疇內。
在第5圖中，導體215A連接至二極體DA的第一末端及二極體DB的第一末端。第5圖中的二極體DA的第二末端連接至電路分支CBA的第一末端，且二極體DB的第二末端連接至電路分支CBB的第一末端。在一些實施例中，二極體DA為第5圖中的電路分支CBA的第一末端，且二極體DB為電路分支CBB的第一末端。
電路分支CBA進一步連接至熔線元件RA的第一末端。熔線元件RA的第二末端藉由電路分支CBA的第二末端連接至通孔221A。通孔221A進一步連接至導體219。在一些實施例中，通孔221A在導體219與電路分支CBA的第二末端之間。在一些實施例中，至少通孔221A、221B、221C或221D在記憶體電路500的VIA2層上。
電路分支CBB進一步連接至熔線元件RB的第一末端。熔線元件RB的第二末端藉由電路分支CBB的第二末端連接至通孔221B。通孔221B進一步連接至導體220。在一些實施例中，通孔221B在導體220與電路分支CBB的第二末端之間。
在第5圖中，導體215B連接至二極體DC的第一末端及二極體DD的第一末端。第5圖中的二極體DC的第二末端連接至電路分支CBC的第一末端，且二極體DC的第二末端連接至電路分支CBD的第一末端。在一些實施例中，二極體DC為第5圖中的電路分支CBC的第一末端，且二極體DD為電路分支CBD的第一末端。
電路分支CBC進一步連接至熔線元件RC的第一末端。熔線元件RC的第二末端藉由電路分支CBC的第二末端連接至通孔221C。通孔221C進一步連接至導體219。在一些實施例中，通孔221C在導體219與電路分支CBC的第二末端之間。導體219將熔線元件RA及RC耦接在一起且對應於第2圖中的節點NC0或NC2。
電路分支CBD進一步連接至熔線元件RD的第一末端。熔線元件RD的第二末端藉由電路分支CBD的第二末端連接至通孔221D。通孔221D進一步連接至導體220。在一些實施例中，通孔221D在導體220與電路分支CBD的第二末端之間。導體220將熔線元件RB及RD耦接在一起且對應於第2圖中的節點NC1或NC3。
如上文所論述，藉由在第5圖的記憶體電路500中包括該些程式化元件PDA至PDB及該些二極體DA至DD，二極體DA至DD用以在至少程式化或讀取操作中防止替代電流路徑流經未選擇的電路分支CBA至CBD中的熔線元件RA至RD，從而達成在上文關於記憶體元件200所論述的益處。
根據一些實施例，第6圖係記憶體元件602的佈局圖600。在一些實施例中，佈局圖600對應於第2圖的記憶體元件200或第3圖的記憶體電路300的一部分。如第6圖所示，X方向係與正交於X方向的Y方向一起界定。
佈局圖600包括對應於第2圖或第4圖中的程式化元件PD0或PD1或第3圖及第5圖中的程式化元件PDA的MOS1區域(標記為「MOS1 (1T)」)，該些程式化元件的閘極耦接至字線WL0。佈局圖600亦包括對應於第2圖或第4圖中的程式化元件PD2或PD3或第3圖及第5圖中的程式化元件PDB的MOS2區域(標記為「MOS2 (1T)」)，該些程式化元件的閘極耦接至字線WL1。
佈局圖600進一步包括區域604及區域606。
區域604對應於第2圖的二極體D0、D1、D2、D3或第3圖的二極體DA、DB。區域606對應於第2圖的二極體D4、D5、D6、D7或第3圖的二極體DC、DD。
佈局圖600進一步包括熔線1區域、熔線2區域、熔線3區域及熔線4區域。在一些實施例中，熔線1區域對應於第2圖中的熔線元件R0或R1，或第3圖中的熔線元件RA。在一些實施例中，熔線2區域對應於第2圖中的熔線元件R2或R3，或第3圖中的熔線元件RB。在一些實施例中，熔線3區域對應於第2圖中的熔線元件R4或R5，或第3圖中的熔線元件RC。在一些實施例中，熔線4區域對應於第2圖中的熔線元件R6或R7，或第3圖中的熔線元件RD。
佈局圖600進一步包括區域608。在一些實施例中，區域608至少包括M1層中的佈線，該佈線可用於將熔線1區域及熔線2區域中的熔線元件連接至MOS1區域中的程式化元件。藉由在區域608中使用至少M1層及VIA1層與多個電路分支及多個熔線元件(例如，熔線1區域及熔線2區域)共用每一程式化元件(例如，MOS1區域)，M1層可與佈局設計600中的區域608、熔線1區域及熔線2區域中的每一者相交，由此減小佈局設計600的面積，從而產生在上文針對至少第2圖所描述的優點。
佈局圖600進一步包括區域610。在一些實施例中，區域610至少包括M1層中的佈線，該佈線可用於將熔線3區域及熔線4區域中的熔線元件連接至MOS2區域中的程式化元件。藉由在區域610中使用至少M1層及VIA1層與多個電路分支及多個熔線元件(例如，熔線3區域及熔線4區域)共用每一程式化元件(例如，MOS2區域)，M1層可與佈局設計600中的區域610、熔線3區域及熔線4區域中的每一者相交，由此減小佈局設計600的面積，從而產生在上文針對至少第2圖所描述的優點。
根據一些實施例，第7圖係操作電路的方法700的流程圖。將理解，在第7圖中所描繪的方法700之前、期間及/或之後可執行額外操作，且一些其他過程在本文中僅可簡要地進行描述。在一些實施例中，不執行方法700的操作中的一或多個。將理解，方法700利用電路100至500中的一或多個或佈局設計600的特徵。
在至少一個實施例中，方法700為操作具有程式化電晶體的記憶體單元的方法。在一些實施例中，方法700為操作記憶體電路200或400的方法。在一些實施例中，方法700對應於程式化記憶體電路200或300或記憶體電路400或500中的記憶體單元的方法。在一些實施例中，方法700對應於讀取儲存在記憶體電路200或300或記憶體電路400或500中的記憶體單元中的資料的方法。
在方法700的操作715，導通第一程式化元件且導通第一選擇元件以使第一電流流經第一熔線元件。在一些實施例中，藉由施加特定邏輯值的電壓來導通第一選擇元件及第一程式化元件。舉例而言，若第一選擇元件或第一程式化元件為NMOS電晶體，則將一高邏輯值施加至閘極以導通NMOS電晶體。若第一選擇元件或第一程式化元件為PMOS，則將一低邏輯值施加至閘極以導通PMOS電晶體。第一熔線元件連接在第一選擇元件與第一程式化元件之間。
在一實例中，導通第2圖或第4圖的程式化元件PD0，且導通選擇元件SD0。因而，第一電流流經熔線元件R0。在一些實施例中，流經第一熔線元件R0的第一電流(例如，path0)足以破壞熔線元件R0中的連結，且因此為程式化電流。
在方法700的操作717，關斷第二選擇元件且關斷第二程式化元件。關於上文描述的實例，程式化元件PD2回應於字線信號WL1而關斷，且選擇元件SD1回應於位元線信號BL1而關斷。在一些實施例中，藉由施加特定邏輯值的電壓來使第二選擇元件及第二程式化元件關斷。舉例而言，若第二選擇元件或第二程式化元件為NMOS電晶體，則將一低邏輯值施加至閘極以使NMOS電晶體關斷。若第二選擇元件或第二程式化元件為PMOS電晶體，則將一高邏輯值施加至閘極以使PMOS電晶體關斷。另外，在一些實施例中，程式化元件PD1、PD3亦被關斷且選擇元件SD2、SD3亦被關斷。在其他實施例中，程式化元件PD1、PD3中的一者及選擇元件SD2、SD3中的一者亦被導通以執行同時程式化操作。
在方法700的操作719，阻止第一電流流經連接在第二選擇元件與第一程式化元件之間的第二熔線元件。在一些實施例中，操作719包括藉由耦接在第二選擇元件與第一程式化元件之間的第一二極體來阻斷第一電流。因此，繼續以上實例，二極體D5阻止第一電流(path1)流經熔線元件R1。在此實例中，第一選擇元件為選擇元件SD0且第二選擇元件為選擇元件SD1，第一程式化元件為程式化元件PD0且第二程式化元件為程式化元件PD2。在一些實施例中，操作719進一步包括阻止第一電流流經第三熔線元件及第四熔線元件。關於以上實例，亦阻止第一電流流經熔線元件R4及熔線元件R5。在一些實施例中，阻止第一電流流經熔線元件R4、R5、R1的第一二極體為與熔線元件R5串聯耦接的二極體D5。因此，在一些實施例中，操作719包括用第一二極體阻斷第一電流，使得亦阻止第一電流流經第三熔線元件及第四熔線元件，其中第三熔線元件連接在第一選擇元件與第二程式化元件之間且第四熔線元件連接在第二選擇元件與第二程式化元件之間，其中二極體與第四熔線元件串聯連接。
根據一些實施例，第8圖係製造記憶體電路的方法800的流程圖。
將理解，在第8圖中所描繪的方法800之前、期間及/或之後可執行額外操作，且一些其他過程在本文中僅可簡要地進行描述。在一些實施例中，不執行方法800的操作中的一或多個。將理解，方法800利用電路100至500中的一或多個或佈局設計600的特徵。
根據一些實施例，方法800係例如使用EDA系統1000 (第10圖，在下文論述)及積體電路(integrated circuit；IC)、製造系統1100 (第11圖，在下文論述)可實現的。關於方法800，佈局圖的實例包括本文中揭示的佈局圖(例如，佈局圖600)或類似者。根據方法800可製造的IC元件的實例包括第1圖、第2圖、第3圖、第4圖或第5圖中的IC元件100、200、300、400或500。
在方法800的操作802，產生一佈局圖，佈局圖尤其包括如本文中揭示的表示一或多個記憶體電路的圖案或類似者。對應於由操作802產生的佈局圖的IC元件的實例包括第1圖至第5圖中的記憶體電路100、200、300、400、500。在下文關於第9圖更詳細地論述操作802。在一些實施例中，操作802可用於產生第6圖的佈局圖600。
在方法800的操作804，基於佈局圖，進行以下各者中的至少一者：(A)進行一或多次光微影曝光，或(b)製造一或多個半導體遮罩，或(C)製造一IC元件的一層中的一或多個組件。參見下文對第11圖的論述。
根據一些實施例，第9圖係產生佈局圖的方法的流程圖。將理解，在第9圖中所描繪的方法900之前、期間及/或之後可執行額外操作，且一些其他過程在本文中僅可簡要地進行描述。在一些實施例中，不執行方法900的操作中的一或多個。將理解，方法900利用電路100至500中的一或多個或佈局設計600的特徵。在一些實施例中，方法900為第8圖的操作802的實施例。
在方法900的操作902，產生複數個程式化元件圖案，其中程式化元件圖案中的每一程式化元件圖案具有一控制端子圖案及兩個連接末端圖案。在一些實施例中，程式化元件圖案包括對應於第2圖至第5圖中的程式化元件P0至P7、PA、PB或佈局圖600中的MOS1區域或MOS2區域的程式化元件圖案。
在方法900的操作904，產生具有複數個熔線元件圖案的一熔線元件層圖案，其中程式化元件圖案中的每一者的兩個連接末端圖案中的一者連接至至少兩個熔線元件圖案。在一些實施例中，熔線元件層圖案包括佈局圖中的圖案，圖案對應於第3圖及第5圖中的金屬層M2中的熔線元件層，或第6圖中的熔線1、熔線2、熔線3或熔線4。在一些實施例中，熔線元件圖案包括第2圖至第5圖中的熔線元件R0至R7、RA至RD的圖案。
在方法900的操作906，產生複數個二極體圖案。在一些實施例中，二極體圖案為通孔圖案。二極體圖案連接至熔線元件圖案，其中二極體圖案中的一不同二極體圖案連接至熔線元件圖案中的一不同熔線元件圖案。在一些實施例中，二極體圖案包括佈局圖中的圖案，圖案對應於第2圖至第5圖中的二極體D0至D7、DA至DD。在一些實施例中，二極體圖案包括區域704或706。
根據一些實施例，第10圖係電子設計自動化(electronic design automation；EDA)系統1000的方塊圖。在一些實施例中，EDA系統1000用以產生如上文關於第6圖、第7圖及第9圖所描述的佈局圖。在一些實施例中，EDA系統1000經組態用於根據一些實施例設計IC佈局圖及製造IC電路。
在一些實施例中，EDA系統1000包括APR系統。本文中描述的設計佈局圖的方法表示電線佈線配置，根據一或多個實施例，例如使用EDA系統1000可實施，根據一些實施例。
在一些實施例中，EDA系統1000包括至少一個硬體處理器1002及非暫時性電腦可讀儲存媒體1004。儲存媒體1004尤其經編碼具有(即儲存)電腦程式碼1006，電腦程式碼即一組電腦可執行指令。指令1006由硬體處理器1002的執行(至少部分地)表示實施本文中根據一或多個實施例描述的方法(在下文中，提出的製程及/或方法)的一部分或全部的EDA工具。儲存媒體1004尤其包括佈局圖1009。
處理器1002經由匯流排1008電耦接至電腦可讀儲存媒體1004。處理器1002亦藉由匯流排1008電耦接至I/O介面1010。網路介面1012亦經由匯流排1008電連接至處理器1002。網路介面1012連接至網路1014，因此處理器1002及電腦可讀儲存媒體1004能夠經由網路1014連接至外部元件。處理器1002用以執行編碼在電腦可讀儲存媒體1004中的電腦程式碼(標記為「指令」) 1006，以便使系統1000可用於執行提出的製程及/或方法的一部分或全部。在一或多個實施例中，處理器1002係中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1004係電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備或元件)。舉例而言，電腦可讀儲存媒體1004包括半導體或固態記憶體、磁帶、可移式電腦磁碟、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、硬質磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1004包括光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、可讀寫光碟(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體1004儲存電腦程式碼1006，該電腦程式碼用以使EDA系統1000 (在此執行(至少部分地)表示EDA工具的情況下)可用於執行提出的製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1004亦儲存利於執行提出的製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1004儲存佈局圖(例如，佈局圖600)或標準單元的庫1007，該標準單元包括如本文中所揭示的此等標準單元。
EDA系統1000包括I/O介面1010。I/O介面1010連接至外部電路系統。在一或多個實施例中，I/O介面1010包括用於將資訊及命令傳達至處理器1002的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或游標方向鍵。
EDA系統1000亦包括連接至處理器1002的網路介面1012。網路介面1012允許EDA系統1000與網路1014通信，一或多個其他電腦系統連接至該網路。網路介面1012包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，提出的製程及/或方法的一部分或全部係在兩個或多個系統1000中實施。
EDA系統1000用以經由I/O介面1010接收資訊。經由I/O介面1010接收的資訊包括由處理器1002進行處理的指令、資料、設計規則、佈局圖、標準單元庫及/或其他參數中的一或多者。資訊係經由匯流排1008傳送至處理器1002。EDA系統1000用以經由I/O介面1010接收與UI有關的資訊。資訊儲存在電腦可讀媒體1004中以作為使用者介面(user interface；UI) 1042。
在一些實施例中，提出的製程及/或方法的一部分或全部係實施為由處理器執行的獨立軟體應用程式。在一些實施例中，提出的製程及/或方法的一部分或全部係實施為作為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，提出的製程及/或方法的一部分或全部係實施為軟體應用程式的外掛程式。在一些實施例中，提出的製程及/或方法中的至少一者係實施為作為EDA工具的一部分的軟體應用程式。在一些實施例中，提出的製程及/或方法的一部分或全部係實施為由EDA系統1000使用的軟體應用程式。在一些實施例中，包括標準單元的佈局圖係使用諸如可自CADENCE DESIGNSYSTEMS, Inc.獲得的VIRTUOSO®的工具或另一合適的佈局產生工具產生。
在一些實施例中，製程係實現為儲存於非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括(但不限於)外部/可移式及/或內部/內建的儲存或記憶體單元，例如以下各者中的一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶卡；以及類似物。
根據一些實施例，第11圖係積體電路(integrated circuit；IC)製造系統1100及與該IC製造系統相關聯的IC製造流程的方塊圖。製造系統1100用以至少製造上文描述的IC元件100、200、300、400或500 (參見第1圖至第5圖)。
在一些實施例中，基於佈局圖，例如，(A)一或多個半導體遮罩或(b)一半導體積體電路的一層中的至少一個組件中的至少一者係使用製造系統1100製造。
在第11圖中，IC製造系統1100包括諸如設計室1120、遮罩室1130及IC製造商/製造者(「晶圓廠」) 1150的實體，該些實體在與製造IC元件1160有關的設計、開發及製造循環及/或服務中彼此相互作用。IC製造系統1100中的實體由通信網路連接。在一些實施例中，通信網路係單一網路。在一些實施例中，通信網路係多種不同的網路，諸如內部網路及網際網路。通信網路包括有線及/或無線的通信通道。每一實體與其他實體中的一或多者相互作用，且為其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，設計室1120、遮罩室1130及IC晶圓廠1150中的兩者或多者歸單個的較大公司所有。在一些實施例中，設計室1120、遮罩室1130及IC晶圓廠1150中的兩者或多者共存於共用設施中且使用共用資源。
設計室1120產生IC設計佈局圖1122。IC設計佈局圖1122包括針對IC元件1160設計的各種幾何圖案。該些幾何圖案對應於構成待製造的IC元件1160的各種組件的金屬層、氧化物層或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的一部分包括將在半導體基板(諸如矽晶圓)及安置於半導體基板上的各種材料層中形成的各種IC特徵，諸如作用區域、閘極電極、源極與汲極、層間互連的金屬線或通孔及用於接合墊的開口。設計室1120實施恰當的設計程序以形成IC設計佈局圖1122。設計程序包括邏輯設計、實體設計或置放選路中的一或多者。IC設計佈局圖1122存在於具有關於幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖1122可以用GDSII檔案格式或DFII檔案格式表示。
遮罩室1130包括資料準備1132及遮罩製造1144。遮罩室1130使用IC設計佈局圖1122來製造一或多個遮罩1145，該一或多個遮罩將用於根據IC設計佈局圖1122製造IC元件1160的各種層。遮罩室1130執行遮罩資料準備1132，其中IC設計佈局圖1122經轉譯成代表性資料檔案(「representative data file；RDF」)。遮罩資料準備1132將RDF提供至遮罩製造1144。遮罩製造1144包括遮罩寫入器。遮罩寫入器將RDF轉換成基板上的影像，諸如遮罩(光刻罩) 1145或半導體晶圓1153。IC設計佈局圖1122係由遮罩資料準備1132操縱以遵守遮罩寫入器的特定特性及/或IC晶圓廠1150的要求。在第11圖中，遮罩資料準備1132及遮罩製造1144係說明為獨立的元件。在一些實施例中，遮罩資料準備1132及遮罩製造1144可以一起被稱為遮罩資料準備。
在一些實施例中，資料準備1132包括光學近接修正(optical proximity correction；OPC)，光學近接修正使用微影增強技術以補償影像誤差，諸如可以由繞射、干涉、其他處理效應及類似者引起的影像誤差。OPC調整IC設計佈局圖1122。在一些實施例中，遮罩資料準備1132包括其他解析度增強技術(resolution enhancement technique；RET)，諸如離軸照明、次解析度輔助特徵、相移遮罩、其他合適的技術及類似技術或該些技術的組合。在一些實施例中，亦使用逆微影技術(inverse lithography technology；ILT)，逆微影技術將OPC視為逆成像問題。
在一些實施例中，遮罩資料準備1132包括遮罩規則檢驗器(mask rule checker；MRC)，遮罩規則檢驗器利用一組遮罩創造規則來檢查已經歷OPC中的程序的IC設計佈局圖1122，該組遮罩創造規則含有特定的幾何及/或連接限制以確保足夠裕量，以解釋半導體製造製程中的可變性及類似者。在一些實施例中，MRC修改IC設計佈局圖1122以補償遮罩製造1144期間的限制，如此可撤銷由OPC執行的修改的部分，以便滿足遮罩創造規則。
在一些實施例中，遮罩資料準備1132包括微影製程檢查(lithography process checking；LPC)，該微影製程檢查模擬將由IC晶圓廠1150實施以製造IC元件1160的處理。LPC基於IC設計佈局圖1122來模擬此處理以產生模擬製造的元件，諸如IC元件1160。LPC模擬中的處理參數可以包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考慮各種因素，諸如空中影像對比度、焦點深度(「depth of focus；DOF」)、遮罩誤差增強因子(「mask error enhancement factor；MEEF」)、其他合適的因素及類似者或前述因素的組合。在一些實施例中，在模擬製造的元件已由LPC產生之後，若模擬的元件在形狀上不足夠接近以滿足設計規則，則應重複OPC及/或MRC以進一步改良IC設計佈局圖1122。
應理解，為清楚起見，遮罩資料準備1132的以上描述已經簡化。在一些實施例中，資料準備1132包括額外特徵，諸如用於根據製造規則修改IC設計佈局圖1122的邏輯運算(logic operation；LOP)。另外，在資料準備1132期間應用於IC設計佈局圖1122的程序可以按多種不同的次序執行。
在遮罩資料準備1132之後且在遮罩製造1144期間，基於經修改的IC設計佈局圖1122而製造一遮罩1145或一組遮罩1145。在一些實施例中，遮罩製造1144包括基於IC設計佈局圖1122而執行一或多次微影曝光。在一些實施例中，使用一電子束(e射束)或多個e射束的機制以基於經修改的IC設計佈局圖1122而在遮罩(光罩或光刻罩) 1145上形成圖案。遮罩1145可以用各種技術形成。在一些實施例中，遮罩1145係使用二元技術(binary technology)形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於使已塗佈在晶圓上的影像敏感材料層(例如，光阻劑)曝光的輻射束被不透明區域阻斷且透射穿過透明區域，該輻射束諸如紫外線(ultraviolet；UV)射束。在一個實例中，遮罩1145的二元遮罩版本包括透明的基板(例如，熔融石英)及塗佈在二元遮罩的不透明區域中的不透明材料(例如，鉻)。在另一實例中，遮罩1145係使用相移技術形成。在遮罩1145的相移遮罩(phase shift mask；PSM)版本中，形成於相移遮罩上的圖案中的各種特徵用以具有恰當的相位差以增強解析度及成像品質。在各種實例中，相移遮罩可為衰減式PSM或交替式PSM。藉由遮罩製造1144產生的遮罩將在多種程序中使用。舉例而言，此(此等)遮罩將在用於在半導體晶圓1153中形成各種摻雜區域的離子植入製程中、在用於在半導體晶圓1153中形成各種蝕刻區域的蝕刻製程中及/或在其他合適的製程中使用。
IC晶圓廠1150係IC製造實體，該IC製造實體包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠1150係半導體鑄造廠。舉例而言，可能存在用於複數個IC產品的前端製造(前端工序(front-end-of-line；FEOL)製造)的製造設施，而第二製造設施可提供用於IC產品的互連及封裝的後端製造(後端工序(back-end-of-line；BEOL)製造)，且第三製造設施可以為鑄造廠實體提供其他服務。
IC晶圓廠1150包括晶圓製造工具1152 (在下文為「製造工具1152」)，該晶圓製造工具用以對半導體晶圓1153執行各種製造操作，使得根據例如遮罩1145的遮罩來製造IC元件1160。在各種實施例中，製造工具1152包括以下各者中的一或多個：晶圓步進機、離子植入機、光阻劑塗佈機、處理腔室(例如，CVD腔室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清洗系統，或能夠執行如本文中論述的一或多個合適的製造製程的其他製造設備。
IC晶圓廠1150使用由遮罩室1130製造的遮罩1145以製造IC元件1160。因此，IC晶圓廠1150至少間接地使用IC設計佈局圖1122以製造IC元件1160。在一些實施例中，半導體晶圓1153係由IC晶圓廠1150使用遮罩1145製造以形成IC元件1160。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1122而執行一或多次微影曝光。半導體晶圓1153包括矽基板或其他恰當的基板，該基板上形成有多個材料層。半導體晶圓1153進一步包括以下各者中的一或多個：各種摻雜區域；介電特徵；多位準互連；以及類似物(在後續製造步驟形成)。
關於積體電路(integrated circuit；IC)製造系統(例如，第11圖的系統1100)及與該IC製造系統相關聯的IC製造流程的細節將例如在以下各者中找到：在2016年2月9日授予的美國專利第9,256,709號、在2015年10月1日發佈的美國預授權公開案第20150278429號、在2014年2月6日發佈的美國預授權公開案第20140040838號及在2007年8月21日授予的美國專利第7,260,442號，該些案件中的每一者的整體特此以引用的方式併入。
根據一些實施例，第12圖係製造記憶體電路的一或多個組件的方法1200的流程圖。將理解，在第12圖中所描繪的方法1200之前、期間及/或之後可執行額外操作，且一些其他過程在本文中僅可簡要地進行描述。在一些實施例中，不執行方法1200的操作中的一或多個。將理解，方法1200利用電路100至500中的一或多個或佈局設計600的特徵。
在一些實施例中，方法1200可用於製造(manufacture)或製造(fabricate)至少第1圖至第5圖的記憶體電路100至500或具有與至少第6圖的佈局圖600類似特徵的積體電路。
在一些實施例中，方法1200為第8圖的操作804的實施例。在一些實施例中，由第11圖中的上述IC製造系統1100來實施方法1200一或多個操作。
在方法1200的操作1202，製造第一程式化元件，其中該第一程式化元件具有第一控制端子及第一連接末端。在一些實施例中，重複操作1202，使得製造複數個程式化元件，且每一程式化元件包括一控制端子及一連接末端。舉例而言，在一些實施例中，關於第3圖及第5圖，製造程式化元件PD0至PD3。在一些實施例中，該些程式化元件中的每一者的控制端子為閘極端(例如，第2圖及第4圖中的閘極GP0至GP3)且該些程式化元件中的每一者的連接末端為汲極(例如，第2圖及第4圖中的汲極DP0至DP3)。
在一些實施例中，對於每一程式化元件，操作1202進一步包括在一基板中形成一汲極區域及一源極區域，及在該汲極區域與該源極區域之間形成一閘極。在一些實施例中，方法1200的汲極區域包括汲極DPA及DPB。在一些實施例中，方法1200的源極區域包括源極SPA及SPB。在一些實施例中，方法1200的閘極區域包括閘極GDA及GDB。在一些實施例中，閘極區域在該汲極區域與該源極區域之間。在一些實施例中，閘極區域在至少一井或該基板上方。
在一些實施例中，在該基板中形成源極/汲極特徵包括移除該基板的一部分以在每一間隔物的一邊緣處形成凹部，且接著藉由填充該基板中的該些凹部來執行一填充過程。在一些實施例中，在移除一襯墊氧化物層或一犧牲氧化物層之後，蝕刻該些凹部，例如，濕式蝕刻或乾式蝕刻。在一些實施例中，執行蝕刻製程以移除鄰近於一隔離區域的作用區域的頂表面部分。在一些實施例中，藉由一磊晶(epi)製程來執行該填充過程。在一些實施例中，使用與蝕刻製程並行的生長過程來填充該些凹部，其中生長過程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長過程與蝕刻製程的一組合來填充該些凹部。舉例而言，在凹部中生長一層材料，然後使得生長材料經受蝕刻製程以移除該材料的一部分。接著，對該經蝕刻的材料執行後續生長過程，直至達成凹部中的材料的所要厚度。在一些實施例中，生長過程繼續，直至材料的頂表面在該基板的該頂表面之上。在一些實施例中，繼續生長過程，直至材料的頂表面與該基板的該頂表面共平面。在一些實施例中，藉由各向同性或各向異性蝕刻製程來移除一井的一部分。蝕刻製程選擇性地蝕刻井而不蝕刻閘極結構GDA或GDB及間隔物。在一些實施例中，使用反應離子蝕刻(reactive ion etch；RIE)、濕式蝕刻或其他合適的技術來執行蝕刻製程。在一些實施例中，在該些凹部中沉積一半導體材料以形成源極/汲極特徵。在一些實施例中，執行epi製程以在該些凹部中沉積該半導體材料。在一些實施例中，epi製程包括選擇性磊晶成長(selective epitaxy growth；SEG)製程、CVD製程、分子束磊晶(molecular beam epitaxy；MBE)、其他合適製程及/或其組合。epi製程使用氣態及/或液體前驅體，該些前驅體與基板的組份反應。在一些實施例中，源極/汲極特徵包括磊晶生長矽(epi Si)、碳化矽或矽鍺。在一些例子中，與閘極結構相關聯的IC元件的源極/汲極特徵在epi製程期間係原位摻雜的或未摻雜的。在一些例子中，當源極/汲極特徵在epi製程期間未經摻雜時，源極/汲極特徵將在後續製程期間經摻雜。後續摻雜製程係藉由離子植入、電漿浸沒離子植入、氣體及/或固體源擴散、其他合適過程及/或其組合達成。在一些實施例中，在形成源極/汲極特徵之後及/或在後續摻雜製程之後，源極/汲極特徵進一步面臨退火製程。
在一些實施例中，至少製造閘極區域包括執行一或多個沉積製程以形成一或多個介電材料層。在一些實施例中，沈積製程包括化學氣相沈積(chemical vapor deposition；CVD)、電漿增強CVD (plasma enhanced CVD；PECVD)、原子層沈積(atomic layer deposition；ALD)或適合沉積一或多個材料層的其他製程。在一些實施例中，製造閘極區域包括執行一或多個沉積製程以形成一或多個導電材料層。在一些實施例中，製造閘極區域包括形成閘極電極或虛設閘極電極。在一些實施例中，製造閘極區域包括沉積或生長至少一個介電層，例如，閘極介電質。在一些實施例中，閘極區域係使用摻雜或非摻雜多晶矽(或聚矽)形成。在一些實施例中，閘極區域包括金屬，諸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合適的導電材料或其組合。
在方法1200的操作1204，製造第一電路分支，其中該第一電路分支包括第一熔線元件及包括一通孔的第一二極體。在一些實施例中，該第一電路分支連接至該第一程式化元件的該第一連接末端。在一些實施例中，該第一熔線元件及該第一二極體係串聯連接的。
舉例而言，在一些實施例中，關於第3圖及第5圖，該第一電路分支包括電路分支CBA至CBD中的任一者，該第一熔線元件包括熔線元件RA至RD中的任一者，且該第一二極體包括二極體DA至DD中的任一者。舉例而言，在一些實施例中，關於第2圖及第4圖，該第一電路分支包括電路分支CB0至CB7中的任一者，該第一熔線元件包括熔線元件R0至R7中的任一者，且該第一二極體包括二極體D0至D7中的任一者。
在一些實施例中，操作1204進一步至少包括：在VG或VD層中形成一或多個通孔；在M0金屬層中沉積導體；在VIA0層中形成一或多個通孔；在M1金屬層中沉積導體；在VIA1層中形成一或多個通孔；在M2金屬層中沉積導體；在VIA2層中形成一或多個通孔；以及在M3金屬層中沉積導體。
在一些實施例中，方法1200的VG或VD層中的該些通孔包括至少通孔GLA、GLB、211A或211B。在一些實施例中，方法1200的M0金屬層中的該些導體包括至少字線WL0或WL1或導體212A或212B。在一些實施例中，方法1200的VIA0層中的該些通孔包括至少通孔214A或214B。在一些實施例中，方法1200的M1金屬層中的該些導體包括至少導體215A或215B。在一些實施例中，方法1200的M2金屬層中的該些導體包括至少熔線元件RA至RD。在一些實施例中，方法1200的M3 金屬層中的該些導體包括至少導體(例如，位元線BL) 219或220。
在一些實施例中，在VIA2層中形成一或多個通孔包括形成第3圖中的一或多個二極體DA、DB、DC或DD。在一些實施例中，方法1200的VIA2層中的該些通孔包括至少第3圖中的二極體DA、DB、DC或DD或第5圖中的通孔221A、221B、221C或221D。
在一些實施例中，在VIA1層中形成一或多個通孔包括形成第5圖中的一或多個二極體DA、DB、DC或DD。在一些實施例中，方法1200的VIA1層中的該些通孔包括至少第3圖中的通孔210A、210B、210C或210D或至少第5圖中的二極體DA、DB、DC或DD。
在一些實施例中，操作1204或操作1206的一或多個操作(在下文描述)包括使用光微影製程與材料移除製程的組合以在基板上方的絕緣層(未示出)中形成開口。在一些實施例中，光微影製程包括圖案化一光阻劑，諸如正光阻劑或負光阻劑。在一些實施例中，光微影製程包括形成一硬遮罩、一抗反射結構或另一合適的光微影結構。在一些實施例中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔或另一合適的蝕刻製程。接著用導電材料填充該些開口，導電材料例如銅、鋁、鈦、鎳、鎢或其他合適的導電材料。在一些實施例中，使用CVD、PVD、濺射、ALD或其他合適的形成製程來填充該些開口。
在方法1200的操作1206，製造第二電路分支，其中該第二電路分支包括第二熔線元件及包括一通孔的第二二極體。在一些實施例中，該第二電路分支連接至該第一程式化元件的該第一連接末端。在一些實施例中，該第二熔線元件及該第二二極體串聯連接。在一些實施例中，該第一熔線元件及該第二熔線元件在第一金屬層中，該第一金屬層在該第一二極體及該第二二極體之上或之下。
舉例而言，在一些實施例中，關於第3圖及第5圖，該第二電路分支包括電路分支CBA至CBD中的任一者，該第二熔線元件包括熔線元件RA至RD中的任一者，且該第二二極體包括二極體DA至DD中的任一者。舉例而言，在一些實施例中，關於第2圖及第4圖，該第二電路分支包括電路分支CB0至CB7中的任一者，該第二熔線元件包括熔線元件R0至R7中的任一者，且該第二二極體包括二極體D0至D7中的任一者。在一些實施例中，各自具有一熔線元件及一二極體的額外電路分支連接至該第一程式化元件的該第一連接末端。
在一些實施例中，由第11圖的系統1100來執行方法1200的至少一或多個操作。在一些實施例中，由至少一個製造系統(包括系統1100)來完全地或部分地執行至少一個方法，諸如上文論述的方法1200。
由IC晶圓廠1140 (第11圖)來執行方法1200的操作中的一或多個以製造IC元件1160。在一些實施例中，由製造工具1152來執行方法1200的操作中的一或多個以製造晶圓1142。
該些已描述方法包括實例操作，但未必要求該些實例操作以所示的次序執行。根據本案的一實施例的實施例的精神及範疇，操作可視情況添加、替換、改變次序及/或消除。組合不同特徵及/或不同實施例的實施例在本案的一實施例的範疇內且一般熟習此項技術者在審閱本案之後將瞭解該些實施例。
此外，出於說明目的，第1圖至第7圖所示的各種PMOS電晶體或NMOS電晶體具有特定摻雜劑類型(例如，N型或P型)。本案的實施例不限於特定電晶體類型，且第1圖至第7圖所示的PMOS電晶體或NMOS電晶體中的一或多者可由不同電晶體/摻雜劑類型的對應電晶體取代。類似地，以上描述中所使用的各種信號的低或高邏輯值亦係用於說明。本案的實施例不限於當啟動及/或撤銷啟動信號時的特定邏輯值。選擇不同邏輯值在各種實施例的範疇內。選擇第1圖至第7圖中的電晶體的不同數目在各種實施例的範疇內。
一般熟習此項技術者將容易發現，所揭示實施例中的一或多者實現上文闡述的優點中的一或多個。在讀取先前說明書之後，一般技術者將能夠影響如本文中廣泛地揭示的各種改變、等效物的取代及各種其他實施例。因此預期關於此授予的保護僅受隨附申請專利範圍及其等效物中所含的定義限制。
本案的一個態樣係關於一種記憶體電路，記憶體電路包括第一程式化元件、第一電路分支及第二電路分支。第一程式化元件包括耦接至第一字線的第一控制端子，及第一連接末端。第一電路分支包括第一二極體及耦接至第一二極體的第一熔線元件。第二電路分支包括第二二極體及耦接至第二二極體的第二熔線元件。第一電路分支及第二電路分支耦接至第一程式化元件的第一連接末端。
在一些實施例中，其中第一程式化元件包含NMOS電晶體。NMOS電晶體包括耦接至參考電壓供應的源極、閘極及汲極，其中第一控制端子對應於閘極端，且第一連接末端對應於汲極端。
在一些實施例中，第一二極體對應於第一通孔，且第二二極體對應於第二通孔。記憶體電路進一步包含第一導體至第六導體及第三通孔。第一導體在第一金屬層中且耦接至第一程式化元件的第一連接末端。第二導體在處於第一金屬層之上的第二金屬層中。第三通孔耦接在第一導體與第二導體之間。第三導體在處於第一金屬層及第二金屬層之上的第三金屬層中，第三導體包括第一熔線元件。第四導體在第三金屬層中且在第一方向上與第二導體分開，第四導體包括第二熔線元件。第五導體在處於第一金屬層、第二金屬層及第三金屬層之上的第四金屬層中。第六導體在第四金屬層中且在第一方向上與第五導體分開。
在一些實施例中，記憶體電路進一步包含第四通孔及第五通孔。第四通孔耦接在第二導體與第三導體之間。第五通孔耦接在第二導體與第四導體之間。其中第一通孔耦接在第三導體與第五導體之間，且第二通孔耦接在第四導體與第六導體之間。
在一些實施例中，記憶體電路進一步包含第四通孔及第五通孔。第四通孔耦接在第三導體與第五導體之間。第五通孔耦接在第四導體與第六導體之間。第一通孔耦接在第二導體與第三導體之間，且第二通孔耦接在第二導體與第四導體之間。
在一些實施例中，記憶體電路進一步包含第一選擇元件以及第二選擇元件。第一選擇元件包含第二連接末端，其中第一電路分支耦接在第一程式化元件的第一連接末端與第一選擇元件的第二連接末端之間。第二選擇元件包含第三連接末端，其中第二電路分支耦接在第一程式化元件的第一連接末端與第二選擇元件的第三連接末端之間。
在一些實施例中，第一二極體對應於第一通孔，且第二二極體對應於第二通孔，且記憶體電路進一步包含第二程式化元件、第三電路分支以及第四電路分支。第二程式化元件包含耦接至第二字線的第二控制端子，及第四連接末端。第三電路分支，包含第三二極體，第三二極體對應於第三通孔；以及第三熔線元件，耦接至第三二極體，其中第三電路分支耦接在第一選擇元件的第二連接末端與第二程式化元件的第四連接末端之間。第四電路分支包含第四二極體，第四二極體對應於第四通孔；以及第四熔線元件，第四熔線元件耦接至第四二極體，其中第四電路分支耦接在第二選擇元件的第三連接末端與第二程式化元件的第四連接末端之間。
在一些實施例中，第一二極體對應於第一通孔，且第二二極體對應於第二通孔，其中第一二極體或第二二極體包含一氧化鉭二極體。
本案的另一態樣係關於一種記憶體電路。在一些實施例中，記憶體電路包括複數個程式化元件、第一金屬層中的複數個熔線元件、耦接至熔線元件的複數個二極體及在第一方向上延伸的複數個字線。在一些實施例中，程式化元件中的每一程式化元件包括第一閘極端、第二端子及第三端子。在一些實施例中，程式化元件中的每一者的第二端子耦接至熔線元件中的至少兩個熔線元件。在一些實施例中，二極體中的每一二極體包括複數個通孔中的一對應通孔。在一些實施例中，字線中的每一字線耦接至程式化元件中的至少兩個程式化元件。
在一些實施例中，熔線元件及二極體在複數個電路分支中耦接，電路分支中的每一電路分支具有與熔線元件中的一熔線元件串聯耦接的二極體中的一二極體，以及對於程式化元件中的每一者，電路分支中的至少兩個電路分支耦接至程式化元件中的每一者的第二端子。
在一些實施例中，記憶體電路更包含：複數個選擇元件。選擇元件中的每一選擇元件包含第二閘極端、第四端子及第五端子，對於選擇元件中的每一者，電路分支中的至少兩個電路分支耦接至選擇元件中的每一者的第四端子。
在一些實施例中，記憶體電路更包含複數個位元線，位元線在不同於第一方向的第二方向上延伸，位元線耦接至選擇元件。
在一些實施例中，其中程式化元件中的第一組程式化元件的第一閘極端藉由字線中的第一字線彼此耦接，程式化元件中的第二組程式化元件的第一閘極端藉由字線中的第二字線彼此耦接。
在一些實施例中，其中程式化元件包括複數個NMOS電晶體，對於NMOS電晶體中的每一者，第二端子為一汲極端；以及選擇元件包括複數個PMOS電晶體，對於PMOS電晶體中的每一者，第四端子為一汲極端。
在一些實施例中，其中電路分支包含第一電路分支至第四電路分支。第一電路分支耦接在選擇元件中的第一選擇元件的第四端子與第一組程式化元件中的第一程式化元件的第二端子之間。第二電路分支耦接在選擇元件中的第二選擇元件的第四端子與第一組程式化元件中的第一程式化元件的第二端子之間。第三電路分支耦接在選擇元件中的第一選擇元件的第四端子與第二組程式化元件中的第二程式化元件的第二端子之間。第四電路分支耦接在選擇元件中的第二選擇元件的第四端子與第二組程式化元件中的第二程式化元件的第二端子之間。
在一些實施例中，其中電路分支進一步包含第五電路分支至第八電路分支。第五電路分支耦接在選擇元件中的第三選擇元件的第四端子與第一組程式化元件中的第三程式化元件的第二端子之間。第六電路分支耦接在選擇元件中的第四選擇元件的第四端子與第一組程式化元件中的第三程式化元件的第二端子之間。第七電路分支耦接在選擇元件中的第三選擇元件的第四端子與第二組程式化元件中的第四程式化元件的第二端子之間。第八電路分支耦接在選擇元件中的第四選擇元件的第四端子與第二組程式化元件中的第四程式化元件的第二端子之間。
在一些實施例中，通孔中的每一通孔耦接在第二金屬層上的一導電線與第一金屬層中的熔線元件中的一對應熔線元件之間，其中第一金屬層在第二金屬層之下。
在一些實施例中，通孔中的每一通孔耦接在第二金屬層上的一導電線與第一金屬層中的熔線元件的一對應熔線元件之間，其中第一金屬層在第二金屬層之上。
本案的又一態樣係關於一種記憶體電路的操作方法。在一些實施例中，方法包括導通第一程式化元件且導通第一選擇元件，由此使第一電流流經第一熔線元件，其中第一熔線元件耦接在第一選擇元件與第一程式化元件之間。在一些實施例中，方法進一步包括關斷第二程式化元件且關斷第二選擇元件，及阻止第一電流流經耦接在第二選擇元件與第一程式化元件之間的第二熔線元件。
在一些實施例中，阻止第一電流流經耦接在第二選擇元件與第一程式化元件之間的第二熔線元件包括利用一二極體阻止第一電流流經第三熔線元件及第四熔線元件，其中第三熔線元件耦接在第一選擇元件與第二程式化元件之間，且第四熔線元件耦接在第二選擇元件與第二程式化元件之間，其中二極體與第四熔線元件串聯耦接。
前述內容概述幾個實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，該些技術者可容易將本案用作為設計或修改用於實現與本文中介紹的實施例的相同目的及/或達成與本文中介紹的實施例的相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不背離本案的精神及範疇，且該些技術者可在不背離本案的精神及範疇的情況下作出本文中的各種改變、取代及改動。
100,602:記憶體元件 102:控制器,控制電路 104:記憶體單元陣列 112:字線驅動器 114:源極線驅動器 116:位元線驅動器 118:感測放大器(SA) 200,400:記憶體元件/記憶體電路 201,201’:半導體基板 202,202’:作用區域 205A,205B,206A,206B:觸點 212A,212B,215A,215B,219,220:導體 210A,210B,210C,210D,211A,211B,214A,214B,221A,221B,221C,221D,GLA,GLB:通孔 300,500:記憶體電路 600:佈局圖/佈局設計 604,606,608,610:區域 700,800,900,1200:方法 715,717,719,802,804,902,904,906,1202,1204,1206:操作 1000:電子設計自動化(electronic design automation；EDA)系統 1002:（硬體）處理器 1004:（非暫時性電腦可讀）儲存媒體,記憶體 1006:電腦程式碼(指令) 1007:標準單元庫 1042:使用者介面(user interface；UI) 1010:I/O介面 1012:網路介面 1014:網路 1100:IC製造系統 1120:設計室 1122:（IC）設計佈局圖 1130:遮罩室 1132:資料準備 1144:遮罩製造 1145:遮罩 1150:IC製造商/製造者(「晶圓廠」) 1152:（晶圓）製造工具 1153:（半導體）晶圓 1160:IC元件 BL0,BL1,BL2,BL3,BLk:位元線 CB0,CB1,CB2,CB3,CB4,CB5,CB6,CB7,CBA,CBB,CBC,CBD:電路分支 D0,D1,D2,D3,D4,D5,D6,D7,DA,DB,DC,DD:二極體 DP0,DP1,DP2,DP3:第一端子 DPA,DPB:汲極區域 DS0,DS1,DS2,DS3:第一末端 fuse1:熔線1區域 fuse2:熔線2區域 fuse3:熔線3區域 fuse4:熔線4區域 GDA,GDB:閘極 GP0,GP1,GP2,GP3,GS0,GS1,GS2,GS3:控制端子/元件 M0,M1,M2,M3:金屬層 MC:記憶體單元 MOS1 (1T):MOS1區域 MOS2 (1T):MOS2區域 1D:二極體區域 NC0,NC1,NC2,NC3,NP0,NP1,NP2,NP3:節點 Path0, Path1,Path2,Path3:電流 PD0,PD1,PD2,PD3,PDA,PDB:程式化元件 R0,R1,R2,R3,R4,R5,R6,R7,RA,RB,RC,RD:熔線元件 SD0,SD1,SD2,SD3:選擇元件 SP0,SP1,SP2,SP3:第二端子 SPA,SPB:源極區域 SS0,SS1,SS2,SS3:第二末端 VDDQ:供應電壓 VIA0,VIA1,VIA2:層 WL0,WL1,WLm:字線
本案的一實施例的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。請注意，根據產業中的標準方法，各種特徵未按比例繪製。實際上，為了論述清楚起見，各種特徵的尺寸可以任意地增大或減小。 第1圖係根據一些實施例的記憶體元件的示意方塊圖。 第2圖根據一些實施例圖示記憶體元件的電路圖。 第3圖係根據一些實施例的記憶體電路的三維(three-dimensional；3D)透視圖。 第4圖根據一些實施例圖示記憶體元件的電路圖。 第5圖係根據一些實施例的記憶體電路的3D透視圖。 第6圖係根據一些實施例的記憶體元件的佈局圖。 第7圖係根據一些實施例的操作電路的方法的流程圖。 第8圖係根據一些實施例的製造記憶體電路的方法的流程圖。 第9圖係根據一些實施例的產生佈局圖的方法的流程圖。 第10圖係根據一些實施例的電子設計自動化(electronic design automation；EDA)系統的方塊圖。 第11圖係根據一些實施例的積體電路(integrated circuit；IC)製造系統及與該IC製造系統相關聯的IC製造流程的方塊圖。 第12圖係根據一些實施例的製造IC的一或多個組件的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:記憶體元件/記憶體電路
BL0,BL1,BL2,BL3:位元線
CB0,CB1,CB2,CB3,CB4,CB5,CB6,CB7:電路分支
D0,D1,D2,D3,D4,D5,D6,D7:二極體
DP0,DP1,DP2,DP3:第一端子
DS0,DS1,DS2,DS3:第一末端
GP0,GP1,GP2,GP3,GS0,GS1,GS2,GS3:控制端子/元件
NC0,NC1,NC2,NC3,NP0,NP1,NP2,NP3:節點
Path0,Path1,Path2,Path3:電流
PD0,PD1,PD2,PD3:程式化元件
R0,R1,R2,R3,R4,R5,R6,R7:熔線元件
SD0,SD1,SD2,SD3:選擇元件
SP0,SP1,SP2,SP3:第二端子
SS0,SS1,SS2,SS3:第二末端
VDDQ:供應電壓
WL0,WL1:字線

Claims (20)

  1. 一種記憶體電路，包含： 一第一程式化元件，該第一程式化元件包含耦接至一第一字線的一第一控制端子，及一第一連接末端； 一第一電路分支，該第一電路分支包含： 一第一二極體；以及 一第一熔線元件，耦接至該第一二極體；以及 一第二電路分支，該第二電路分支包含： 一第二二極體；以及 一第二熔線元件，耦接至該第二二極體， 其中該第一電路分支及該第二電路分支耦接至該第一程式化元件的該第一連接末端。
  2. 如請求項1所述之記憶體電路，其中該第一程式化元件包含： 一NMOS電晶體，該NMOS電晶體包括耦接至一參考電壓供應的一源極、一閘極及一汲極， 其中該第一控制端子對應於一閘極端，且該第一連接末端對應於汲極端。
  3. 如請求項1所述之記憶體電路，其中該第一二極體對應於一第一通孔，且該第二二極體對應於一第二通孔，以及該記憶體電路進一步包含： 一第一導體，該第一導體在一第一金屬層中且耦接至該第一程式化元件的該第一連接末端； 一第二導體，該第二導體在處於該第一金屬層之上的一第二金屬層中； 一第三通孔，該第三通孔耦接在該第一導體與該第二導體之間； 一第三導體，該第三導體在處於該第一金屬層及該第二金屬層之上的一第三金屬層中，該第三導體包括該第一熔線元件； 一第四導體，該第四導體在該第三金屬層中且在一第一方向上與該第二導體分開，該第四導體包括該第二熔線元件； 一第五導體，該第五導體在處於該第一金屬層、該第二金屬層及該第三金屬層之上的一第四金屬層中；以及 一第六導體，該第六導體在該第四金屬層中且在該第一方向上與該第五導體分開。
  4. 如請求項3所述之記憶體電路，該記憶體電路進一步包含： 一第四通孔，該第四通孔耦接在該第二導體與該第三導體之間；以及 一第五通孔，該第五通孔耦接在該第二導體與該第四導體之間， 其中該第一通孔耦接在該第三導體與該第五導體之間，且該第二通孔耦接在該第四導體與該第六導體之間。
  5. 如請求項3所述之記憶體電路，該記憶體電路進一步包含： 一第四通孔，該第四通孔耦接在該第三導體與該第五導體之間；以及 一第五通孔，該第五通孔耦接在該第四導體與該第六導體之間， 其中該第一通孔耦接在該第二導體與該第三導體之間，且該第二通孔耦接在該第二導體與該第四導體之間。
  6. 如請求項1所述之記憶體電路，該記憶體電路進一步包含： 一第一選擇元件，該第一選擇元件包含一第二連接末端，其中該第一電路分支耦接在該第一程式化元件的該第一連接末端與該第一選擇元件的該第二連接末端之間；以及 一第二選擇元件，該第二選擇元件包含一第三連接末端，其中該第二電路分支耦接在該第一程式化元件的該第一連接末端與該第二選擇元件的該第三連接末端之間。
  7. 如請求項6所述之記憶體電路，其中該第一二極體對應於一第一通孔，且該第二二極體對應於一第二通孔，且該記憶體電路進一步包含： 一第二程式化元件，該第二程式化元件包含耦接至一第二字線的一第二控制端子，及一第四連接末端； 一第三電路分支，包含： 一第三二極體，該第三二極體對應於一第三通孔；以及 一第三熔線元件，耦接至該第三二極體， 其中該第三電路分支耦接在該第一選擇元件的該第二連接末端與該第二程式化元件的該第四連接末端之間；以及 一第四電路分支，該第四電路分支包含： 一第四二極體，該第四二極體對應於一第四通孔；以及 一第四熔線元件，該第四熔線元件耦接至該第四二極體， 其中該第四電路分支耦接在該第二選擇元件的該第三連接末端與該第二程式化元件的該第四連接末端之間。
  8. 如請求項1所述之記憶體電路，其中該第一二極體對應於一第一通孔，且該第二二極體對應於一第二通孔，其中該第一二極體或該第二二極體包含一氧化鉭二極體。
  9. 一種記憶體電路，包含： 複數個程式化元件，該些程式化元件中的每一程式化元件包含一第一閘極端、一第二端子及一第三端子； 複數個熔線元件，該些熔線元件在一第一金屬層中，其中該些程式化元件中的每一者的該第二端子耦接至該些熔線元件中的至少兩個熔線元件； 複數個二極體，該些二極體耦接至該些熔線元件，該些二極體中的每一二極體包括複數個通孔中的一對應通孔；以及 複數個字線，該些字線在一第一方向上延伸，該些字線中的每一字線耦接至該些程式化元件中的至少兩個程式化元件。
  10. 如請求項9所述之記憶體電路，其中該些熔線元件及該些二極體在複數個電路分支中耦接，該些電路分支中的每一電路分支具有與該些熔線元件中的一熔線元件串聯耦接的該些二極體中的一二極體，以及 對於該些程式化元件中的每一者，該些電路分支中的至少兩個電路分支耦接至該些程式化元件中的每一者的該第二端子。
  11. 如請求項10所述之記憶體電路，更包含： 複數個選擇元件，其中該些選擇元件中的每一選擇元件包含一第二閘極端、一第四端子及一第五端子，對於該些選擇元件中的每一者，該些電路分支中的至少兩個電路分支耦接至該些選擇元件中的每一者的該第四端子。
  12. 如請求項11所述之記憶體電路，更包含： 複數個位元線，該些位元線在不同於該第一方向的一第二方向上延伸，該些位元線耦接至該些選擇元件。
  13. 如請求項11所述之記憶體電路，其中該些程式化元件中的一第一組程式化元件的該第一閘極端藉由該些字線中的一第一字線彼此耦接，該些程式化元件中的一第二組程式化元件的該第一閘極端藉由該些字線中的一第二字線彼此耦接。
  14. 如請求項11所述之記憶體電路，其中該些程式化元件包括複數個NMOS電晶體，對於該些NMOS電晶體中的每一者，該第二端子為一汲極端；以且 該些選擇元件包括複數個PMOS電晶體，對於該些PMOS電晶體中的每一者，該第四端子為一汲極端。
  15. 如請求項13所述之記憶體電路，其中該些電路分支包含： 一第一電路分支，該第一電路分支耦接在該些選擇元件中的一第一選擇元件的該第四端子與該第一組程式化元件中的一第一程式化元件的該第二端子之間； 一第二電路分支，該第二電路分支耦接在該些選擇元件中的一第二選擇元件的該第四端子與該第一組程式化元件中的該第一程式化元件的該第二端子之間； 一第三電路分支，該第三電路分支耦接在該些選擇元件中的該第一選擇元件的該第四端子與該第二組程式化元件中的一第二程式化元件的該第二端子之間；以及 一第四電路分支，該第四電路分支耦接在該些選擇元件中的該第二選擇元件的該第四端子與該第二組程式化元件中的該第二程式化元件的該第二端子之間。
  16. 如請求項15所述之記憶體電路，其中該些電路分支進一步包含： 一第五電路分支，該第五電路分支耦接在該些選擇元件中的一第三選擇元件的該第四端子與該第一組程式化元件中的一第三程式化元件的該第二端子之間； 一第六電路分支，該第六電路分支耦接在該些選擇元件中的一第四選擇元件的該第四端子與該第一組程式化元件中的該第三程式化元件的該第二端子之間； 一第七電路分支，該第七電路分支耦接在該些選擇元件中的該第三選擇元件的該第四端子與該第二組程式化元件中的一第四程式化元件的該第二端子之間；以及 一第八電路分支，該第八電路分支耦接在該些選擇元件中的該第四選擇元件的該第四端子與該第二組程式化元件中的該第四程式化元件的該第二端子之間。
  17. 如請求項9所述之記憶體電路，其中該些通孔中的每一通孔耦接在一第二金屬層上的一導電線與該第一金屬層中的該些熔線元件中的一對應熔線元件之間，其中該第一金屬層在該第二金屬層之下。
  18. 如請求項9所述之記憶體電路，其中該些通孔中的每一通孔耦接在一第二金屬層上的一導電線與該第一金屬層中的該些熔線元件的一對應熔線元件之間，其中該第一金屬層在該第二金屬層之上。
  19. 一種記憶體電路的操作方法，該方法包含以下步驟： 導通一第一程式化元件且導通一第一選擇元件，由此使一第一電流流經一第一熔線元件，其中該第一熔線元件耦接在該第一選擇元件與該第一程式化元件之間； 關斷一第二程式化元件且關斷一第二選擇元件；以及 阻止該第一電流流經耦接在該第二選擇元件與該第一程式化元件之間的一第二熔線元件。
  20. 如請求項19所述之方法，其中阻止該第一電流流經耦接在該第二選擇元件與該第一程式化元件之間的該第二熔線元件之步驟包含以下步驟： 利用一二極體阻止該第一電流流經一第三熔線元件及一第四熔線元件， 其中該第三熔線元件耦接在該第一選擇元件與該第二程式化元件之間； 其中該第四熔線元件耦接在該第二選擇元件與該第二程式化元件之間，其中該二極體與該第四熔線元件串聯耦接。
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