TW202127298A - 積體電路元件、生成積體電路佈局圖的方法以及電子設計自動化系統 - Google Patents

積體電路元件、生成積體電路佈局圖的方法以及電子設計自動化系統 Download PDF

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Abstract

本案提供一種生成IC佈局圖的方法，包括以下步驟：將第一主動區放置在第二主動區與第三主動區之間，使第一主動區與第一至第四閘極區相交以界定第一反熔絲位元及第二反熔絲位元的閘極位置，使第一導電區及第二導電區在第一主動區與第二主動區之間對準，藉此使第一導電區與第一閘極區相交並且使第二導電區與第四閘極區相交，以及使第三導電區及第四導電區在第一主動區與第三主動區之間對準，藉此使第三及第四導電區與第一及第三閘極區相交，或者使第三及第四導電區與第二及第四閘極區相交。藉由處理器執行以下步驟中之至少一者：放置第一主動區或使第一主動區相交，或者對準第一導電區及第二導電區或第三導電區及第四導電區。

Description

積體電路佈局、方法、結構及系統
無
積體電路(Integrated circuit，IC)有時包括單次可程式化(one-time-programmable，「OTP」)記憶體元件以提供非揮發性記憶體(non-volatile memory，「NVM」)，其中當IC斷電後資料不會損失。一種NVM包括藉由使用連接至其他電路元件的介電材料（氧化物等）層整合進IC中的反熔絲位元。為了程式化反熔絲位元，跨介電材料層施加程式化電場以基本上改變（例如，毀掉）介電材料，因此減小介電材料層之電阻。通常，為了確定反熔絲位元之狀態，跨介電材料層施加讀取電壓並讀取所得電流。
無
以下揭示內容提供眾多不同實施例或實例，以便實施所提供標的的不同特徵。下文描述部件、材料、值、步驟、操作、材料、佈置、或類似物之特定實例，以簡化本揭示案之一些實施例。當然，此等實例僅為實例且不意欲為限制性。設想其他部件、值、操作、材料、佈置、或類似項。舉例而言，在隨後描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包括第一及第二特徵形成為直接接觸的實施例，及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的，並且本身不指示所論述各實施例及/或配置之間的關係。
另外，空間相對術語，如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在本文中為便於描述諸圖中所圖示一個元件或特徵與另一（些）元件或（多個）特徵的關係。除圖形中描繪的定向外，空間相對術語意欲包含元件在使用或操作中的不同方向。設備可為不同方向（旋轉90度或在其他的方向）且可因此同樣地解釋在本文中使用的空間相對描述詞。
在各種實施例中，IC佈局及基於IC佈局製造之反熔絲元件包括在與兩個反熔絲位元對應的每個主動區與兩個相鄰主動區之間的四個電連接。相比於在與兩個反熔絲位元對應的主動區與相鄰主動區之間放置少於四個電連接的方法，增多數量的通向給定反熔絲位元的並聯電流路徑減小了路徑電阻，由此增大電流並改善程式化及讀取操作兩者中的效能。
第1A圖至第1C圖為根據一些實施例的反熔絲佈局100A-100C的圖。第1A圖至第1C圖描繪相應反熔絲佈局100A-100C在X方向及垂直於X方向之Y方向的平面圖。反熔絲佈局100A包括沿X方向與佈局單元CB1鄰接的佈局單元CA1，藉此共用沿Y方向延伸的邊界BA；反熔絲佈局100B包括沿X方向與佈局單元CC1鄰接的佈局單元CB2，藉此共用沿Y方向延伸的邊界BB；及反熔絲佈局100C包括沿X方向與佈局單元CB1鄰接的佈局單元CB2，藉此共用沿Y方向延伸的邊界BC。
反熔絲佈局100A及100B中每一者包括由Y方向之選擇性反轉方向指示的交替實施例。反熔絲佈局100A之交替實施例包括對應於沿Y方向反轉之佈局單元CA1的佈局單元CA2，及反熔絲佈局100B之交替實施例包括對應於沿Y方向反轉之佈局單元CC1的佈局單元CC2。由於垂直對稱性考慮，佈局單元CB1及CB2在Y方向上不受反轉影響。
IC佈局圖（例如，包括反熔絲佈局100A-100C之IC佈局圖）在製造製程中，例如與下文關於第8圖論述之IC製造系統800關聯的IC製造流程，可用作為定義IC元件（例如，下文關於第5A圖至第5C圖論述的IC元件500）之一個或多個特徵的部分。
在各種實施例中，佈局單元(例如，佈局單元CA1、CA2、CB1、CB2、CC1、或CC2)為獨立單元(例如儲存在單元庫（如下文關於第7圖論述的單元庫707）中的標準單元)，或者為更大IC佈局圖之部分(例如，包括除了第1A圖至第1C圖中描繪的彼等特徵外的特徵的標準單元或其他電路)。在一些實施例中，多個佈局單元(例如，佈局單元CA1(CA2)/CB1、CB2/CC1(CC2)、或CB2/CB1)，被儲存作為單元庫中之單個單元。在一些實施例中，佈局單元(例如，佈局單元CA1、CA2、CB1、CB2、CC1、或CC2)被包括在反熔絲陣列(例如，下文關於第1D圖至第1G圖論述之反熔絲佈局100)。
反熔絲佈局100A-100C中每一者包括沿X方向延伸的位元線BL1。在一些實施例中，位元線BL1與給定佈局單元相交的部分被包括在對應佈局單元CA1、CA2、CB1、CB2、CC1、或CC2中。在一些實施例中，位元線BL1與給定佈局單元相交的部分不被包括在對應佈局單元CA1、CA2、CB1、CB2、CC1、或CC2中，且為反熔絲佈局100A、100B、或100C與給定佈局單元分隔開的部件。
反熔絲佈局100A-100C中每一者包括沿Y方向延伸的相鄰閘極區GR1-GR6。在各種實施例中，閘極區GR1-GR6中一些或全部與給定佈局單元相交的部分被包括在對應佈局單元CA1、CA2、CB1、CB2、CC1、或CC2中，或者不包括在對應佈局單元CA1、CA2、CB1、CB2、CC1、或CC2中，且為反熔絲佈局100A、100B、或100C與給定佈局單元分隔開的部件。
佈局單元CA1、CA2、CB1、CB2、CC1以及CC2中每一者包括相鄰主動區AR1、AR2以及AR3中每一者沿X方向延伸的部分。佈局單元CA1、CA2、或CB2沿X方向與佈局單元CB1、CC1、或CC2鄰接以統一界定主動區AR1的組合部分、主動區AR2的整體以及主動區AR3的組合部分。在各種實施例中，與佈局單元CB1、CC1、或CC2鄰接的佈局單元CA1、CA2或CB2會統一與除佈局單元CA1、CA2、或CB2及佈局單元CB1、CC1、或CC2外的佈局單元（未圖示）鄰接，並藉此統一界定主動區AR1或AR3中一者或兩者的整體。
主動區(例如，主動區AR1、AR2、或AR3)為IC佈局圖（例如，包括反熔絲佈局100A-100C的IC佈局圖）中的區，被包括在製造製程中作為界定主動區的部分，亦被稱為半導體基板中氧化物擴散或定義(oxide diffusion or definition，OD)，在此半導體基板中形成一個或多個IC元件特徵(例如源極/汲極區)。在各種實施例中，主動區為平面電晶體或鰭式場效電晶體(fin field-effect transistor，FinFET)的N型或P型主動區。在一些實施例中，主動區被包括在製造製程中作為界定下文關於第5A圖至第5C圖論述之主動區AA1-AA4的部分。
閘極區（例如，閘極區GR1-GR6）為IC佈局圖（例如，包括反熔絲佈局100A-100C的IC佈局圖）中的區，被包括在製造製程中作為界定IC元件中包括導電材料或介電材料中之至少一者的閘極結構的部分。在各種實施例中，對應於閘極區GR1-GR6的一個或多個閘極結構包括覆蓋至少一種介電材料的至少一種導電材料。在一些實施例中，閘極區被包括在製造製程中作為界定下文關於第5A圖至第5C圖論述之閘極結構G2-G5的部分。
在第1A圖至第1C圖中描繪的實施例中，每個閘極區GR2-GR5與每個主動區AR1、AR2以及AR3相交。在各種實施例中，閘極區GR2-GR5中一者或多者不與主動區AR1或AR3中一者或多者相交，或者除了閘極區GR2-GR5外的一個或多個閘極區（未圖示）與主動區AR1、AR2、或AR3中一者或多者相交。
在第1A圖至第1C圖中描繪的實施例中，每個閘極區GR1及GR6與主動區AR1、AR2或AR3中任一者不相交。在一些實施例中，閘極區GR1及GR6被稱為對應於IC元件之虛設閘極結構的虛設閘極區。在各種實施例中，閘極區GR1或GR6中一者或多者與主動區AR1、AR2、或AR3中一者或多者相交或鄰接。在各種實施例中，佈局單元CA1、CA2、或CB2包括除了閘極區GR1-GR3外的一個或多個閘極區（未圖示），及/或佈局單元CA1、CA2、或CB2不包括閘極區GR1-GR3中一者或多者。在各種實施例中，佈局單元CB1、CC1、或CC2包括除了閘極區GR4-GR6外的一個或多個閘極區（未圖示），及/或佈局單元CB1、CC1、或CC2不包括閘極區GR4-GR6中一者或多者。
佈局單元CA1、CA2以及CB2中每一者包括在主動區AR1與主動區AR2之間沿X方向延伸的導電區Z1，及在主動區AR2與主動區AR3之間沿X方向延伸的導電區Z2。佈局單元CB1、CC1以及CC2中每一者包括在主動區AR1與主動區AR2之間沿X方向延伸的導電區Z3，及在主動區AR2與主動區AR3之間沿X方向延伸的導電區Z4。導電區Z1沿X方向與導電區Z3對準，以及導電區Z2沿X方向與導電區Z4對準。
導電區（例如，位元線BL1或導電區Z1-Z4）為IC佈局圖（例如，包括反熔絲佈局100A-100C的IC佈局圖）中的區，被包括在製造製程中作為界定IC元件中一個或多個導電層的一個或多個區段的部分。在各種實施例中，導電區Z1-Z4或位元線BL1中一者或多者對應於IC元件中相同或不同導電層的一個或多個區段。在各種實施例中，導電區Z1-Z4或位元線BL1中一者或多者對應於IC元件中第一金屬層、第二金屬層、或更高金屬層中的一層或多層。在一些實施例中，導電區Z1-Z4或位元線BL1中一者或多者對應於IC元件中被稱為金屬零層的金屬層。在一些實施例中，導電區（例如，導電區Z1-Z4或位元線BL1）被包括在製造製程中作為界定下文關於第5A圖至第5C圖論述之導電區段M11-M18或M21-M24或位元線MBL1-MBL4的部分。
在反熔絲佈局100A-100C中之每一者中，導電區Z1與閘極區GR1及GR2相交，並且通孔區VR1置於導電區Z1與閘極區GR2相交的位置。
在反熔絲佈局100A中，導電區Z2與閘極區GR1-GR3中每一者相交，且通孔區VR2置於導電區Z2與閘極區GR3相交的位置。在一些實施例中，在反熔絲佈局100A中，導電區Z2與閘極區GR2及GR3相交但不與閘極區GR1相交。在反熔絲佈局100B及100C中，導電區Z2與閘極區GR1及GR2相交，且通孔區VR2置於導電區Z2與閘極區GR2相交的位置。
在反熔絲佈局100A-100C中之每一者中，導電區Z3與閘極區GR5及GR6相交，且通孔區VR3置於導電區Z3與閘極區GR5相交的位置。
在反熔絲佈局100A及100C中，導電區Z4與閘極區GR5及GR6相交，且通孔區VR4置於導電區Z4與閘極區GR5相交的位置。在反熔絲佈局100B中，導電區Z4與閘極區GR4-GR6中每一者相交，且通孔區VR4置於導電區Z4與閘極區GR4相交的位置。在一些實施例中，在反熔絲佈局100B中，導電區Z4與閘極區GR4及GR5相交但不與閘極區GR6相交。
通孔區（例如，通孔區VR1-VR4）為IC佈局圖（例如，包括反熔絲佈局100A-100C的IC佈局圖）中的區，被包括在製造製程中作為界定IC元件中一個或多個導電層之一個或多個區段的部分，此部分經配置以在對應於導電區之導電層區段與對應於閘極區之閘極結構或對應於另一導電區之另一導電層區段之間形成電連接。在各種實施例中，基於通孔區形成的一個或多個導電層區段包括通孔，此通孔位於給定金屬層中閘極結構或區段與IC元件之上覆金屬層中區段之間。在一些實施例中，通孔區對應於IC元件中的槽形通孔或方形通孔。在一些實施例中，通孔區被包括在製造製程中作為界定下文關於第5A圖至第5C圖論述之通孔V11-V18或V21-V28的部分。
在反熔絲佈局100A-100C中之每一者中，位元線BL1與主動區AR2相交，且在閘極區GR3與閘極區GR4之間的主動區AR2內且沿著佈局單元CA1、CA2、或CB2與佈局單元CB1、CC1、或CC2之間的邊界BA、BB、或BC放置接觸區CR1。在各種實施例中，反熔絲佈局100A-100C中的一者或多者包括除了位元線BL1及接觸區CR1外的一條或多條位元線（未圖示）及一個或多個接觸區（未圖示）(例如，與主動區AR1或AR3相交的位元線及接觸區)。
接觸區（例如，接觸區CR1）為IC佈局圖（例如，包括反熔絲佈局100A-100C的IC佈局圖）中的區，被包括在製造製程中作為界定IC元件中一個或多個導電層之一個或多個區段的部分，此部分經配置以在對應於導電區之區段（例如，位元線BL1）與對應於主動區（例如，主動區AR2）之主動區之間形成電連接。在各種實施例中，基於接觸區形成的一個或多個導電層區段包括在IC元件之對應主動區與導電區段之間的接觸。在一些實施例中，接觸區被包括在製造製程中作為界定下文關於第5A圖至第5C圖論述之接觸C1-C4的部分。
藉由上述配置，基於反熔絲佈局100A-100C製造的IC元件包括基於主動區AR2置於主動區內的反熔絲位元B2及B5。反熔絲位元B2包括反熔絲結構B2P及電晶體B2R。反熔絲結構B2P具有位於由主動區AR2與閘極區GR2的相交界定的位置處的閘極（亦稱為B2P），電晶體B2R具有位於由主動區AR2與閘極區GR3的相交界定的位置處的閘極（亦稱為B2R）。反熔絲位元B5包括反熔絲結構B5P及電晶體B5R。反熔絲結構B5P具有位於由主動區AR2與閘極區GR5的相交界定的位置處的閘極（亦稱為B5P），電晶體B5R具有位於由主動區AR2與閘極區GR4的相交界定的位置處的閘極（亦稱為B5R）。
在反熔絲佈局100A-100C與鄰近於主動區AR1的佈局單元鄰接的實施例中，基於反熔絲佈局100A-100C及相鄰佈局單元製造的IC元件包括基於主動區AR1位於主動區內的反熔絲位元B1及B4。反熔絲位元B1包括反熔絲結構B1P及電晶體B1R。反熔絲結構B1P具有位於由主動區AR1與閘極區GR2的相交界定的位置處的閘極（亦稱為B1P），電晶體B1R具有位於由主動區AR1與閘極區GR3的相交界定的位置處的閘極（亦稱為B1R）。反熔絲位元B4包括反熔絲結構B4P及電晶體B4R。反熔絲結構B4P具有位於由主動區AR1與閘極區GR5的相交界定的位置處的閘極（亦稱為B4P），電晶體B4R具有位於由主動區AR1與閘極區GR4的相交界定的位置處的閘極（亦稱為B4R）。
在反熔絲佈局100A-100C與鄰近於主動區AR3的佈局單元鄰接的實施例中，基於反熔絲佈局100A-100C及相鄰佈局單元製造的IC元件包括基於主動區AR3位於主動區內的反熔絲位元B3及B6。反熔絲位元B3包括反熔絲結構B3P及電晶體B3R。反熔絲結構B3P具有位於由主動區AR3與閘極區GR2的相交界定的位置處的閘極（亦稱為B3P），電晶體B3R具有位於由主動區AR3與閘極區GR3的相交界定的位置處的閘極（亦稱為B3R）。反熔絲位元B6包括反熔絲結構B6P及電晶體B6R。反熔絲結構B6P具有位於由主動區AR3與閘極區GR5的相交界定的位置處的閘極（亦稱為B6P），電晶體B6R具有位於由主動區AR3與閘極區GR4的相交界定的位置處的閘極（亦稱為B6R）。
對於反熔絲結構B1P-B6P中之每一者，基於對應閘極區GR2或GR5的閘極結構及基於對應主動區AR1-AR3的上覆主動區中的至少一部分可對應於包括一或更多種介電材料的層的閘極。此閘極經配置使得在操作時，跨介電層的足夠大的電場基本上改變介電材料，藉此從施加電場之前的位準顯著減小介電層的電阻。在一些實施例中，基本上改變介電材料的步驟亦稱為毀壞(breaking down)介電材料。在一些實施例中，反熔絲結構B1P-B6P中一者或多者被稱為程式化電晶體。
因此，透過基於閘極區GR2與閘極區GR3之間或閘極區GR4與閘極區GR5之間的主動區AR1-AR3的主動區部分，將電晶體B1R-B6R電連接至各別反熔絲結構B1P-B6P。透過基於對應主動區AR1-AR3的主動區部分，對應主動區AR1-AR3在閘極區GR3與閘極區GR4之間且與對應於接觸區CR1的一個或多個導電區段串聯，基於對應位元線（例如，位元線BL1）將電晶體B1R-B6R電連接至一個或多個區段。
對應於閘極區GR2的閘極結構由此配置為反熔絲結構B1P-B3P中之每一者的端子，對應於閘極區GR3的閘極結構由此配置為電晶體B1R-B3R中之每一者的閘極，對應於閘極區GR4的閘極結構由此配置為電晶體B4R-B6R中之每一者的閘極，以及對應於閘極區GR5的閘極結構由此配置為反熔絲結構B4P-B6P中之每一者的端子。
在反熔絲佈局100A-100C之每一者中，導電區Z1及通孔區VR1界定透過對應於閘極區GR2的閘極結構電連接至反熔絲結構B1P-B3P中每一者的位置。
在反熔絲佈局100A中，導電區Z2區及通孔區VR2界定透過對應於閘極區GR3的閘極結構電連接至電晶體B1R-B3R之每一者的位置。在反熔絲佈局100A及100C中，導電區Z2及通孔區VR2界定透過對應於閘極區GR2的閘極結構電連接至反熔絲結構B1P-B3P之每一者的位置。
在反熔絲佈局100A-100C之每一者中，導電區Z3及通孔區VR3界定透過對應於閘極區GR5的閘極結構電連接至反熔絲結構B4P-B6P之每一者的位置。
在反熔絲佈局100A及100C中，導電區Z4及通孔區VR4界定透過對應於閘極區GR5的閘極結構電連接至反熔絲結構B4P-B6P之每一者的位置。在反熔絲佈局100B中，導電區Z4及通孔區VR4界定透過對應於閘極區GR4的閘極結構電連接至電晶體B4R-B6R之每一者的位置。
在反熔絲佈局100A-100C之每一者中，導電區Z1與導電區Z3沿X方向分隔開距離D1。在反熔絲佈局100A及100B中，導電區Z2與導電區Z4沿X方向分隔開距離D2，以及在反熔絲佈局100C中，導電區Z2與導電區Z4分隔開距離D1。
基於用於包括導電區Z1-Z4的導電層之一個或多個設計規則，距離D1及距離D2中每一者具有大於或等於預定距離的值，並藉此對應於一個或多個設計規則。在各種實施例中，預定距離是基於用於金屬層（例如，第一金屬層）之最小間隔規則、或用於導電區Z1與導電區Z3之間或導電區Z2與導電區Z4之間的基於電路設計電壓差的最小間隔規則中的一者或組合。在非限制性實例中，用於基於電路設計電壓差的最小間隔規則為兩個導體之間的最小距離，其經配置使得兩個導體中之一者能夠傳送電源電壓位準，且兩個導體中之另一者能夠傳送參考電壓位準或接地電壓位準。
在一些實施例中，基於一個或多個製造製程限制，距離D1或距離D2中一者或兩者具有大於或等於最小間隔規則的值。在一些實施例中，最小間隔規則是基於在製造製程之一個或多個微影(lithography)操作中使用的電磁波的波長。在一些實施例中，最小間隔規則是基於極紫外(extreme ultraviolet，EUV)製造製程。在一些實施例中，EUV製造製程對應於從12奈米(nanometers，nm)至15 nm範圍的波長。在一些實施例中，EUV製造製程對應於近似等於13.5 nm的波長。
在第1A圖至第1C圖中描繪的實施例中，距離D1大於距離D2。在各種實施例中，距離D1等於或小於距離D2。
在第1A圖至第1C圖描繪的實施例中，距離D1足夠大使得對應導電區Z1或Z2不與閘極區GR3相交，及對應導電區Z3或Z4不與閘極區GR4相交。在各種實施例中，距離D1對應於與閘極區GR3相交之對應導電區Z1或Z2或與閘極區GR4相交之對應導電區Z3或Z4中一者或兩者。
距離D2足夠地小使得導電區Z2與閘極區GR3相交及導電區Z4與閘極區GR5相交，或者導電區Z2與閘極區GR2相交及導電區Z4與閘極區GR4相交。
在基於反熔絲佈局100A-100C製造的IC元件中，到反熔絲結構B1P-B6P及電晶體B1R-B6R的電連接的總數量是基於每對相鄰主動區之間的兩個通孔閘極結構連接，其中在此些主動區中放置反熔絲位元B1-B6。藉此總共四個電連接位於鄰近於主動區且對應於兩個反熔絲位元的兩個主動區之間。相比於一個通孔閘極結構連接完全位於相鄰主動區之間的方法，基於反熔絲佈局100A-100C製造的IC元件由此能夠包括每反熔絲位元之增加數目的電連接。基於通向給定反熔絲位元的增加數目之並聯電流路徑，減小路徑電阻並增加電流，藉此改善程式化及讀取操作兩者中的效能，如下文進一步論述。
第1D圖為根據一些實施例的反熔絲佈局100的圖。反熔絲佈局100為基於反熔絲佈局100A-100C之組合的反熔絲陣列的佈局的非限制性實例。如第1D圖中描繪，基於反熔絲佈局100A及100B，反熔絲佈局100包括沿X方向與佈局單元CB1鄰接的佈局單元CA1，及沿Y方向與佈局單元CB2及CC1一起鄰接的佈局單元CA1及CB1。為清楚起見，省略佈局單元CA1、CB1、CB2以及CC1之細節。
基於佈局單元CA1、CB1、CB2及CC1之配置、沿負Y方向鄰近於佈局單元CB2及CC1的兩個佈局單元（未標記）以及閘極區與GR2-GR5，反熔絲佈局100對應於反熔絲位元AB1-AB8，每種都是反熔絲位元B1-B6的實例。位元線ABL1與反熔絲位元AB1及AB5相關聯，位元線ABL2與反熔絲位元AB2及AB6相關聯，位元線ABL3與反熔絲位元AB3及AB7相關聯，以及位元線ABL4與反熔絲位元AB4及AB8相關聯。導電區AZ1-AZ8對應於反熔絲佈局100A-100C之導電區Z1-Z4的實例。
反熔絲佈局100包括導電區MR1-MR4，每者沿Y方向延伸。導電區MR1與導電區AZ1-AZ4之每一者相交，並且通孔區AVR1、AVR3以及AVR4置於其中導電區MR1分別與導電區AZ1、AZ3以及AZ4相交之位置處。導電區MR2與導電區AZ1-AZ4之每一者相交，並且通孔區AVR2置於其中導電區MR2與導電區AZ2相交之位置處。導電區MR3與導電區AZ5-AZ8之每一者相交，並且通孔區AVR8置於其中導電區MR3與導電區AZ8相交之位置處。導電區MR4與導電區AZ5-AZ8之每一者相交，並且通孔區AVR5-AVR7置於其中導電區MR4分別與導電區AZ5-AZ7相交的位置處。
在第1D圖描繪的實施例中，反熔絲佈局100包括導電區MR1-MR4、閘極區GR2-GR5以及對應於總共八個反熔絲位元AB1-AB8的位元線ABL1-ABL4。在各種實施例中，反熔絲佈局100包括在正及/或負Y方向延伸之導電區MR1-MR4及閘極區GR2-GR5，藉此對應於除反熔絲位元AB1-AB8外之反熔絲位元（未圖示）。在各種實施例中，反熔絲佈局100包括在正及/或負X方向延伸之位元線ABL1-ABL4，藉此對應於除反熔絲位元AB1-AB8外之反熔絲位元（未圖示）。
基於反熔絲佈局100製造之IC元件（例如，反熔絲陣列）藉此經配置使得透過對應於導電區AZ1、AZ3以及AZ4之至少三個電流路徑將基於導電區MR1之導電區段電連接至反熔絲位元AB1-AB4之每一者的反熔絲結構的端子，以及透過對應於導電區AZ2之至少一個電流路徑將基於導電區MR2之導電區段電連接至反熔絲位元AB1-AB4之每一者的電晶體的閘極。透過對應於導電區AZ8之至少一個電流路徑將基於導電區MR3之導電區段藉此電連接至反熔絲位元AB5-AB8中每一者之電晶體的閘極，以及透過對應於導電區AZ5-AZ7之至少三個電流路徑將基於導電區MR4之導電區段電連接至反熔絲位元AB5-AB8中每一者之反熔絲結構的端子。
藉此將對應於閘極區GR2之閘極結構配置為反熔絲位元AB1-AB4之反熔絲結構中每一者的端子，並響應於接收在對應於導電區MR1之區段上的訊號WLP0。藉此將對應於閘極區GR3之閘極結構配置為反熔絲位元AB1-AB4之電晶體中每一者的閘極，並響應於接收在對應於導電區MR2之區段上的訊號WLR0。藉此將對應於閘極區GR4之閘極結構配置為反熔絲位元AB5-AB8之電晶體中每一者的閘極，並響應於接收在對應於導電區MR3之區段上的訊號WLR1。藉此將對應於閘極區GR5之閘極結構配置為反熔絲位元AB5-AB8之反熔絲結構中每一者的端子，並且響應於接收在對應於導電區MR4之區段上的訊號WLP1。下文關於第1E圖至第1G圖論述訊號WLP0、WLR0、WLR1及WLP1及反熔絲位元AB1-AB8。
第1E圖為根據一些實施例的對應於反熔絲位元AB1及AB5之反熔絲佈局100的部分的示意圖。如第1E圖描繪，將位元線ABL1電連接至在閘極區GR3與閘極區GR4之間的對應主動區部分中的反熔絲位元AB1之電晶體AB1R與反熔絲位元AB5之電晶體AB5R中每一者的第一源極/汲極端子。電晶體AB1R之第二源極/汲極端子電連接至在閘極區GR2與閘極區GR3之間的對應主動區部分中之反熔絲位元AB1之反熔絲結構AB1P的源極/汲極端子，以及電晶體AB5R之第二源極/汲極端子電連接至在閘極區GR4與閘極區GR5之間的對應主動區部分中之反熔絲位元AB5之反熔絲結構AB5P的源極/汲極端子。
對應於閘極區GR2的閘極結構部分被表示為電阻器RP0，閘極區GR2在反熔絲位元AB1與導電區AZ1或AZ2中一者之間，以及對應於閘極區GR5的閘極結構部分被表示為電阻器RP1，閘極區GR5在反熔絲位元AB5與導電區AZ5或AZ6中一者之間。
在對反熔絲位元AB1進行的程式化及讀取操作中，透過電阻器RP0將訊號WLP0施加至反熔絲結構AB1P，響應於透過對應於閘極區GR3之閘極結構施加之訊號WLR0來打開電晶體AB1R，並且將參考電壓施加至位元線ABL1。在對反熔絲位元AB5進行的程式化及讀取操作中，透過電阻器RP1將訊號WLP1施加至反熔絲結構AB5P，響應於透過對應於閘極區GR4之閘極結構施加之訊號WLR1來接通電晶體AB5R，並且將參考電壓位準施加至位元線ABL1。
在對反熔絲位元AB1或AB5中任一者進行的程式化及讀取操作中，電流IBL流向位元線ABL1。電流IBL之量值及極性是基於相對於施加至位元線ABL1之參考電壓的訊號WLP0及WLP1的量值及極性，及基於由電阻器RP0、反熔絲結構AB1P以及電晶體AB1R系列中任一者，或由電阻器RP1、反熔絲結構AB5P以及電晶體AB5R系列中任一者來表示的路徑電阻值。
在第1E圖描繪的實施例中，反熔絲結構AB1P及AB5P以及電晶體AB1R及AB5R為NMOS元件，藉此將電晶體AB1R及AB5R配置以響應於各別訊號WLR0或WLR1而接通，其中訊號WLR0或WLR1相對於參考電壓位準具有足夠大的正值。在一些實施例中，反熔絲結構AB1P及AB5P以及電晶體AB1R及AB5R為PMOS元件，藉此將電晶體AB1R及AB5R配置以響應於各別訊號WLR0或WLR1而接通，其中訊號WLR0或WLR1相對於參考電壓位準具有足夠大的負值。
在程式化操作中，訊號WLP0或WLP1具有程式化電壓位準，使得程式化電壓位準與參考電壓位準之間的差產生跨對應反熔絲結構AB1P或AB5P之閘極之介電層的電場，此電場足夠大以基本上改變介電材料，所得降低的電阻在第1E圖中表示為各別電阻器RAB1或RAB5。
在讀取操作中，訊號WLP0或WLP1具有讀取電壓位準，使得讀取電壓位準與參考電壓位準之間的差產生電場，此電場足夠小以避免基本上改變對應反熔絲結構AB1P或AB5P之介電材料，及足夠大以生成具有一量值之電流IBL，電流IBL能夠由感測放大器（未圖示）感測到並藉此用於確定對應反熔絲結構AB1P或AB5P之程式化狀態。
在各種實施例中，程式化或讀取電壓位準中一者或兩者相對於參考電壓位準為正或者相對於參考電壓位準為負。
第1F圖為根據一些實施例的對應於反熔絲位元AB1-AB8之反熔絲佈局100的部分的示意圖。第1F圖包括訊號WLP0、WLR0、WLR1及WLP1、電阻器RP0及RP1、位元線ABL1-ABL4及反熔絲位元AB1-AB8（上文關於第1D圖及第1E圖論述）以及上文關於第1A圖至第1D圖論述之基於各別閘極區GR2-GR5的閘極結構G2-G5。
第1F圖亦包括電阻器RR0、RR1以及RABL1-RABL4。電阻器RR0表示閘極結構G3在反熔絲位元AB1-AB4中給定一者與導電區AZ2之間的部分，電阻器RR1表示閘極結構G4在反熔絲位元AB5-AB8中給定一者與導電區AZ8之間的部分，以及每個電阻器RABL1-RABL4表示對應於位元線ABL1-ABL4中各別一者的一個或多個導電區段。
如上文關於第1E圖論述，電阻器RP0表示閘極結構G2在反熔絲位元AB1與導電區AZ1或AZ2中一者之間的部分的長度，及電阻器RP1表示閘極結構G5在反熔絲位元AB5與導電區AZ5或AZ6中一者之間的部分的長度。在第1F圖及第1G圖描繪的實施例中，閘極結構G2在反熔絲位元AB1-AB4與最近導電區AZ1、AZ3、或AZ4之間的每個部分具有相同長度，使得電阻器RP0對於每個反熔絲位元AB1-AB4具有相同值，以及閘極結構G5在反熔絲位元AB5-AB8與最近導電區AZ5-AZ7之間的每個部分具有相同長度，使得電阻器RP1對於每個反熔絲位元AB1-AB4具有相同值。
在至少一些實例下，基於反熔絲佈局100之佈局，閘極結構部分在反熔絲位元AB1-AB8中給定一者與最近導電區AZ2或AZ8之間的長度不同於閘極結構部分在反熔絲位元AB1-AB8中另一者或更多者與最近導電區AZ2或AZ8之間的一個或多個長度。在此種實例下，對應電阻器RR0及/或RR1具有基於不同長度不同的標稱值(nominal value)。
在一些實施例中，在至少一些實例下，閘極結構部分在反熔絲位元AB1-AB8中給定一者或更多者與最近導電區AZ2或AZ8之間的長度是與一個或多個閘極結構部分在反熔絲位元AB1-AB8中另一者或更多者與最近導電區AZ2或AZ8之間的長度相同。在此種實例下，對應電阻器RR0及/或RR1基於相同的長度具有相同的的標稱值。
電阻器RABL1-RABL4具有值，此等值基於對應於各別位元線ABL1-ABL4之一個或多個導電區段的尺寸而變化。此些導電區段的尺寸包括基於給定反熔絲位元沿給定位元線之位置而變化的位元線長度。在第1F圖及第1G圖描繪的實施例中，一個或多個導電區段之電阻率足夠小（此種變化並不顯著），並且每個電阻器RABL1-RABL4被認為具有相同標稱值。
第1G圖為根據一些實施例的對應於反熔絲位元AB5-AB8之反熔絲佈局100的部分的示意圖。除了第1F圖描繪之特徵的子集外，第1G圖包括電阻器RVZ及2RPO。
每個電阻器RVZ表示對應於通孔區AVR5-AVR7中一者的導電路徑，上文關於第1A圖至第1C圖論述之通孔區VR3或VR4的對應實例，及基於在通孔區AVR5-AVR7中一者與通孔區VR3或VR4之實例之間的導電區AZ5-AZ7的導電區段之對應部分。基於具有類似佈局之導電區AZ5-AZ7中每一者，電阻器RVZ具有相同標稱值。
每個電阻器2RPO表示閘極結構G5在相鄰反熔絲位元AB7與AB8之間的部分，此部分不含對應於通孔區VR3或VR4之實例的電連接。因為閘極結構G5包括針對對應於電阻器2RP0之部分的對應於電阻器RP0的兩個部分，所以電阻器2RP0的標稱值顯著大於電阻器RP0之標稱值。在一些實施例中，電阻器2RP0之標稱值為電阻器RP0之標稱值的近似兩倍。
如上文關於第1E圖論述，在對反熔絲位元B5進行的讀取操作中，訊號WLP1致使電流IBL流過反熔絲位元AB5及位元線ABL1，並且電流IBL的值用於確定反熔絲位元AB5之程式化狀態。如第1F圖及第1G圖描繪，反熔絲位元AB5之讀取電流路徑包括反熔絲位元AB5本身及電阻器RABL1。
基於反熔絲佈局100之配置，如第1G圖描繪，讀取電流路徑亦包括反熔絲位元AB5與對應於導電區MR4之導電區段上的訊號WLP1之間的並聯電流路徑。基於鄰近於反熔絲位元AB5之導電區AZ5及AZ6，兩個並聯電流路徑中每一者具有等於RP0及RVZ之和的路徑電阻。基於與反熔絲位元AB5分隔開反熔絲位元AB6的導電區AZ7，第三並聯電流路徑具有等於RVZ加上三倍RP0的路徑電阻。
類似地，針對每個反熔絲位元AB6-AB8，讀取電流路徑包括對應反熔絲位元，對應於各別位元線ABL2-ABL4之電阻器RABL2-RABL4中一者，及在反熔絲位元AB6-AB8與在對應於導電區MR4之導電區段上的訊號WLP1之間的並聯電流路徑。對於每個反熔絲位元AB6-AB8，基於鄰近於反熔絲位元AB6-AB8之對應導電區AZ5-AZ7，並聯路徑包括具有等於RP0及RVZ之和的路徑電阻的至少一個路徑。
相比於並聯電流路徑不包括鄰近於每個反熔絲位元之導電區的方法，基於反熔絲佈局100之反熔絲陣列包括減小的平均電流路徑電阻，及由此對於訊號（例如，訊號WLP1）之給定值的增加的可操作電流值。
在基於第1D圖至第1G圖描繪之實施例的非限制性實例中，因為並聯讀取電流路徑包括基於鄰近於反熔絲位元AB8-AB8之導電區AZ5-AZ7的至少一個路徑，所以在給定反熔絲位元不包括並聯讀取電流路徑鄰近於給定反熔絲位元之至少一個路徑的方法中，相比於等校讀取電流電阻，等校讀取電流路徑電阻減少了20%。
第2圖為根據一些實施例的生成IC佈局圖之方法200的流程圖。在一些實施例中，生成IC佈局圖之步驟包括生成反熔絲佈局之IC佈局圖，此反熔絲佈局例如上文關於第1A圖至第1C圖論述之反熔絲佈局100A-100C或上文關於第1D圖至第1G圖論述之反熔絲佈局100。
方法200之操作能夠作為形成一個或多個IC元件之方法的部分來執行，此一個或多個IC元件包括基於所生成的IC佈局圖製造的一個或多個反熔絲結構，例如下文關於第5A圖至第5C圖論述之IC元件500。IC元件之非限制性實例包括記憶體電路、邏輯元件、處理元件、訊號處理電路等。
在一些實施例中，方法200之一些或全部是由電腦之處理器執行。在一些實施例中，方法200的一些或全部是由EDA系統700之處理器702執行，如下文關於第7圖論述。
方法200之操作中的一些或全部能夠作為設計程序之部分執行，此設計程序在設計室（例如，下文關於第8圖論述之設計室820）中執行。
在一些實施例中，方法200之操作以第2圖描繪之順序執行。在一些實施例中，方法200之操作以除第2圖描繪之順序外的順序執行。在一些實施例中，在執行方法200之一個或多個操作之前、之間及/或之後，執行一個或多個操作。
在操作210處，在IC佈局圖中第二主動區與第三主動區之間且鄰近於第二主動區及第三主動區放置第一主動區，第一主動區、第二主動區以及第三主動區中每一者沿第一方向延伸。在一些實施例中，放置第一主動區之步驟包括以下步驟：獲得一個或多個佈局單元。此些佈局單元包括第一主動區、第二主動區及第三主動區之一些或全部。在一些實施例中，放置第一主動區之步驟包括以下步驟：從單元庫（例如，下文關於第7圖論述之單元庫707）獲得一個或多個佈局單元。
在一些實施例中，放置第一主動區之步驟包括以下步驟：藉由將一個或多個佈局單元與一個或多個額外佈局單元鄰接來界定一個或多個主動區。在一些實施例中，放置第一主動區之步驟包括以下步驟：在主動區AR1與主動區AR3之間且鄰近於主動區AR1及主動區AR3放置主動區AR2，如上文關於反熔絲佈局100A-100C及第1A圖至第1C圖論述。在一些實施例中，沿第一方向放置第一主動區、第二主動區以及第三主動區中每一者之步驟包括以下步驟：在沿X方向延伸之主動區AR1與主動區AR3之間且鄰近於主動區AR1及主動區AR3放置主動區AR2，如上文關於反熔絲佈局100A-100C及第1A圖至第1C圖論述。
在一些實施例中，放置第一主動區之步驟包括以下步驟：放置包括第一主動區、第二主動區以及第三主動區之複數個主動區。在一些實施例中，放置複數個主動區之步驟包括以下步驟：放置反熔絲陣列之複數個主動區。在一些實施例中，放置反熔絲陣列之複數個主動區的步驟包括放置包括反熔絲佈局100之反熔絲陣列的複數個主動區，如上文關於第1D圖至第1G圖論述。
在操作220處，第一主動區與第一至第四相鄰閘極區相交，藉此界定第一反熔絲元件及第二反熔絲元件之反熔絲結構及電晶體的閘極的位置，此些反熔絲元件在一些實施例中亦被稱為反熔絲位元。第一主動區與第一閘極區相交可界定第一反熔絲位元之反熔絲結構之閘極的位置；第一主動區與第二閘極區相交可界定第一反熔絲位元之電晶體之閘極的位置；第一主動區與第三閘極區相交可界定第二反熔絲位元之電晶體之閘極的位置；以及第一主動區與第四閘極區相交可界定第二反熔絲位元之反熔絲結構之閘極的位置。
在各種實施例中，第一主動區與第一至第四相鄰閘極區相交之步驟包括以下步驟：相交第一主動區與除第一至第四相鄰閘極區外之一個或多個閘極區，及/或相交第一至第四相鄰閘極區與除第一主動區外之一個或多個主動區。
在一些實施例中，第一主動區與第一至第四相鄰閘極區相交之步驟包括以下步驟：相交主動區AR1或AR3中一者或兩者及主動區AR2與閘極區GR2-GR5，如上文關於反熔絲佈局100A-100C及第1A圖至第1C圖論述。
在一些實施例中，第一主動區與第一至第四相鄰閘極區相交之步驟包括以下步驟：相交包括第一主動區之複數個主動區與包括第一至第四相鄰閘極區之複數個閘極區。在一些實施例中，相交複數個主動區與複數個閘極區之步驟包括以下步驟：相交複數個主動區與反熔絲陣列之複數個閘極區。在一些實施例中，相交複數個主動區與反熔絲陣列之複數個閘極區的步驟包括以下步驟：相交複數個主動區與包括反熔絲佈局100之反熔絲陣列之複數個閘極區，如上文關於第1D圖至第1G圖論述。
在操作230處，沿第一方向且在第一主動區與第二主動區之間對準單獨的第一導電區與第二導電區。對準單獨的第一導電區與第二導電區之步驟包括以下步驟：相交第一導電區與第一閘極區，及相交第二導電區與第四閘極區。由此，對準單獨的第一導電區及第二導電區之步驟包括以下步驟：相交第一導電區與對應於第一反熔絲元件之反熔絲結構之閘極的閘極區，及相交第二導電區與對應於第二反熔絲元件之電晶體之閘極的閘極區。
在各種實施例中，沿第一方向對準單獨的第一導電區與第二導電區之步驟包括以下步驟：沿X方向對準佈局單元CA1(CA2)之導電區Z1與佈局單元CB1之導電區Z3（如上文關於反熔絲佈局100A及第1A圖論述），或沿X方向對準佈局單元CB2之導電區Z1與佈局單元CC1(CC2)之導電區Z3（上文關於反熔絲佈局100B及第1B圖論述），或沿X方向對準佈局單元CB2之導電區Z1或Z2與佈局單元CB1之對應導電區Z3或Z4（上文關於反熔絲佈局100C及第1C圖論述）。
在一些實施例中，沿第一方向對準單獨的第一導電區與第二導電區之步驟包括以下步驟：沿第一方向對準複數個第一導電區中第一導電區與複數個第二導電區之對應第二導電區。在各種實施例中，沿第一方向對準單獨的第一導電區與第二導電區之步驟包括以下步驟：沿X方向對準導電區AZ1與導電區AZ5，及/或沿X方向對準導電區AZ3與導電區AZ7，如上文關於反熔絲佈局100及第1D圖至第1G圖論述。
在一些實施例中，對準單獨的第一導電區與第二導電區之步驟包括以下步驟：基於用於包括單獨的第一及第二導電區之導電層的一個或多個設計規則，將第一導電區與第二導電區分隔開等於或大於預定距離之間隔。在一些實施例中，對準單獨的第一導電區與第二導電區之步驟包括以下步驟：將第一導電區與第二導電區分隔開等於或大於金屬層之最小間隔規則的間隔。在一些實施例中，對準單獨的第一導電區與第二導電區之步驟包括以下步驟：將第一導電區與第二導電區分隔開對應於EUV製造製程之最小間隔規則的距離。
在一些實施例中，對準單獨的第一導電區與第二導電區之步驟包括以下步驟：放置包括第一及第二導電區之複數個導電區及除了第一及第二導電區外之一個或多個導電區。在一些實施例中，放置複數個導電區之步驟包括以下步驟：放置一條或多條位元線。在各種實施例中，放置一條或多條位元線之步驟包括以下步驟：放置位元線BL1及接觸區CR1（上文關於第1A圖至第1C圖論述），或上文關於第1D圖至第1G圖論述之位元線ABL1-ABL4中的一者或多者。
在操作240處，沿第一方向且在第一主動區與第三主動區之間對準單獨的第三導電區與第四導電區。對準單獨的第三導電區與第四導電區之步驟包括以下步驟：相交第三導電區與第一閘極區以及相交第四導電區與第三閘極區，或者相交第三導電區與第二閘極區以及相交第四導電區與第四閘極區。
在一些實施例中，沿第一方向對準單獨的第三導電區與第四導電區之步驟包括以下步驟：將第三導電區與第四導電區分隔開對應於最小間隔規則（例如，EUV製造製程之最小間隔規則）的距離。在一些實施例中，沿第一方向對準單獨的第三導電區與第四導電區之步驟包括以下步驟：將第三導電區與第四導電區分隔開對應於最小間隔規則的第一距離，且沿第一方向對準單獨的第一導電區與第二導電區之步驟包括以下步驟：將第一導電區與第二導電區分隔開大於第一距離之第二距離。在一些實施例中，將第三導電區與第四導電區分隔開第一距離之步驟包括以下步驟：將導電區Z2與導電區Z4分隔開距離D2，且將第一導電區與第二導電區分隔開第二距離之步驟包括以下步驟：將導電區Z1與導電區Z3分隔開距離D1，如上文關於反熔絲佈局100A-100C及第1A圖至第1C圖論述。
在各種實施例中，沿第一方向對準單獨的第三導電區與第四導電區之步驟包括以下步驟：沿X方向對準佈局單元CA1(CA2)之導電區Z2與佈局單元CB1之導電區Z4（上文關於反熔絲佈局100A及第1A圖論述），或沿X方向對準佈局單元CB2之導電區Z2與佈局單元CC1(CC2)之導電區Z4（上文關於反熔絲佈局100B及第1B圖論述）。
在一些實施例中，沿第一方向對準單獨的第三導電區與第四導電區之步驟包括以下步驟：沿第一方向對準複數個第三導電區中之第三導電區與複數個第四導電區中之對應第四導電區。在各種實施例中，沿第一方向對準單獨的第三導電區與第四導電區之步驟包括以下步驟：沿X方向對準導電區AZ2與導電區AZ6，及/或沿X方向對準導電區AZ4與導電區AZ8，如上文關於反熔絲佈局100及第1D圖至第1G圖論述。
在一些實施例中，當對準單獨的第三導電區與第四導電區之步驟包括相交第三導電區與第一閘極區及相交第四導電區與第三閘極區時，對準單獨的第一導電區與第二導電區之步驟包括以下步驟：相交第一導電區與第二閘極區，及相交第二導電區與第四閘極區，例如沿X方向對準佈局單元CA1(CA2)之導電區Z2與佈局單元CB1之導電區Z4，如上文關於反熔絲佈局100A及第1A圖論述。
在一些實施例中，當對準單獨的第三導電區與第四導電區之步驟包括相交第三導電區與第二閘極區及相交第四導電區與第四閘極區時，對準單獨的第一導電區與第二導電區之步驟包括以下步驟：相交第一導電區與第一閘極區，及相交第二導電區與第三閘極區，例如沿X方向對準佈局單元CB2之導電區Z2與佈局單元CC1(CC2)之導電區Z4，如上文關於反熔絲佈局100B及第1B圖論述。
在一些實施例中，沿第一方向對準單獨的第一導電區與第二導電區及沿第一方向對準單獨的第三導電區與第四導電區中之每一步驟包括以下步驟：將對應第一及第二導電區或第三及第四導電區分隔開對應於最小間隔規則的距離。在一些實施例中，沿第一方向對準單獨的第一導電區與第二導電區及沿第一方向對準單獨的第三導電區與第四導電區中之每一步驟包括以下步驟：將對應第一及第二導電區或第三及第四導電區分隔開距離D2，上文關於反熔絲佈局100A-100C及第1A圖至第1C圖論述。
在各種實施例中，沿第一方向對準單獨的第三導電區與第四導電區之步驟包括以下步驟：沿X方向對準導電區AZ1與導電區AZ5，及/或沿X方向對準導電區AZ3與導電區AZ7，如上文關於反熔絲佈局100及第1D圖至第1G圖論述。
在一些實施例中，沿第一方向對準單獨的第三導電區與第四導電區之步驟包括以下步驟：沿第一方向對準第五導電區與第六導電區。在一些實施例中，第三主動區位於第三及第四導電區與第五及第六導電區之間，並且對準單獨的第五導電區與第六導電區之步驟包括以下步驟：相交第五導電區與第一閘極區，及相交第六導電區與第四閘極區。例如，相交導電區AZ1或AZ3中一者與閘極區GR2，及相交導電區AZ5或AZ7中一者與閘極區GR5，如上文關於反熔絲佈局100及第1D圖至第1G圖論述。
在一些實施例中，第一主動區位於第一及第二導電區與第五及第六導電區之間，當對準單獨的第三導電區與第四導電區之步驟包括相交第三導電區與第一閘極區及相交第四導電區與第三閘極區時，對準單獨的第五導電區與第六導電區之步驟包括以下步驟：相交第五導電區與第二閘極區，及相交第六導電區與第四閘極區，並且當對準單獨的第三導電區與第四導電區之步驟包括相交第三導電區與第二閘極區及相交第四導電區與第四閘極區時，對準單獨的第五導電區與第六導電區之步驟包括以下步驟：相交第五導電區與第一閘極區，及相交第六導電區與第三閘極區。在一些實施例中，沿第一方向對準單獨的第三導電區與第四導電區及對準單獨的第五導電區與第六導電區中之每一步驟包括以下步驟：將對應第三及第四導電區或第五及第六導電區分隔開對應於最小間隔規則的距離。
在操作250處，在一些實施例中，放置第一通孔區至第四通孔區。第一通孔區放置在第一導電區與第一閘極區相交的位置處，第二通孔區放置在第二導電區與第四閘極區相交之位置處，第三通孔區放置在第三導電區與第一或第二閘極區中一者相交的位置處，以及第四通孔區放置在第四導電區與第三或第四閘極區中一者相交的位置處。
在各種實施例中，放置第一通孔區至第四通孔區之步驟包括以下步驟：放置反熔絲佈局100A-100C中一者的各別通孔區VR1、VR3、VR2以及VR4，如上文關於第1A圖至第1C圖論述。
在一些實施例中，放置第一通孔區至第四通孔區之步驟包括以下步驟：放置包括第一通孔區至第四通孔區之複數個通孔區。在各種實施例中，放置複數個通孔區之步驟包括以下步驟：放置通孔區AVR1-AVR8，如上文關於反熔絲佈局100及第1D圖至第1G圖論述。
在一些實施例中，放置第一通孔區至放置第四通孔區的每一步驟包括以下步驟：放置槽形通孔區或方形通孔區。
在操作260處，在一些實施例中，IC佈局圖儲存於儲存元件中。在各種實施例中，在儲存元件中儲存IC佈局圖之步驟包括在非揮發性電腦可讀記憶體或單元庫（例如，資料庫）中儲存IC佈局圖，及/或包括在網路上儲存IC佈局圖。在一些實施例中，在儲存元件中儲存IC佈局圖之步驟包括在EDA系統700之網路714上儲存IC佈局圖，如下文關於第7圖論述。
在操作270處，在一些實施例中，IC佈局圖置於反熔絲陣列之IC佈局圖中。在一些實施例中，將IC佈局圖置於反熔絲陣列之IC佈局圖中的步驟包括以下步驟：以一個或多個軸旋轉IC佈局圖，或沿一個或多個方向相對於一個或多個額外IC佈局圖位移IC佈局圖。
在各種實施例中，將IC佈局圖置於反熔絲陣列之IC佈局圖中的步驟包括以下步驟：放置除了第一主動區及第二主動區外之一個或多個主動區，放置除了第一閘極區至第四閘極區外之一個或多個閘極區，放置除了第一導電區及第二導電區外之一個或多個導電區，及/或放置除了第一通孔區及第二通孔區外的一個或多個通孔區。
在一些實施例中，將IC佈局圖置於反熔絲陣列之IC佈局圖中的步驟包括在下文關於第3A圖至第3D圖論述之反熔絲陣列300A-300D中之一者中放置IC佈局圖。
在一些實施例中，將IC佈局圖置於反熔絲陣列之IC佈局圖的步驟包括執行下文關於第4圖論述之方法400之一個或多個操作。
在操作280處，在一些實施例中，一個或多個半導體光罩中之至少一者，或者半導體IC層中之至少一個部件是基於IC佈局圖製造的。下文關於第8圖論述製造一個或多個半導體光罩或半導體IC層中至少一個部件。
在操作290處，在一些實施例中，基於IC佈局圖執行一個或多個製造操作。在一些實施例中，執行一個或多個製造操作之步驟包括基於IC佈局圖執行一個或多個微影曝光。基於IC佈局圖執行一個或多個製造操作（例如，一個或多個微影曝光）在下文關於第8圖論述。
藉由執行方法200之操作中的一些或全部，生成IC佈局圖，其中對應於讀取電流路徑之閘極區具有上文關於反熔絲佈局100A-100C及100論述的性質及由此所得益處。
第3A圖至第3D圖為根據一些實施例的各別反熔絲陣列300A-300D的圖。第3A圖至第3D圖中每一者描繪佈局單元CA1、CA2、CB1、CB2、CC1及CC2之佈置（為清楚起見簡化），及X及Y方向的IC佈局圖的平面圖，每一者在上文關於第1A圖至第1D圖論述。
佈局單元CA1及佈局單元CA2被統一表示為佈局單元CA，使得標記為CA之位置對應於佈局單元CA1或佈局單元CA2中任一者，並且佈局單元CC1及佈局單元CC2被統一表示為佈局單元CC，使得標記為CC之位置對應於佈局單元CC1或佈局單元CC2中任一者。
在反熔絲陣列300A及300B中，在沿Y方向延伸之四個行中重複列對，以及在反熔絲陣列300C及300D中，在沿Y方向延伸的行中重複三列組合。第3A圖至第3D圖中每一者描繪的佈局單元的總數僅為說明之用。在各種實施例中，反熔絲陣列300A-300D中一者或多者包括除了第3A圖至第3D圖描繪之佈局單元外的佈局單元（未圖示）。
在第3A圖描繪之反熔絲陣列300A中，每對列包括其中每個佈局單元CA沿X方向鄰接佈局單元CB1的第一列（未標記），其對應於上文關於第1A圖論述之反熔絲佈局100A，並包括其中每個佈局單元CB2沿X方向鄰接佈局單元CC的第二列（未標記），其對應於上文關於第1B圖論述之反熔絲佈局100B。在每對列內，每對佈局單元CA及CB1沿Y方向鄰接佈局單元CB2及CC對，其對應於上文關於第1D圖至第1G圖論述之反熔絲佈局100。
在第3B圖描繪之反熔絲陣列300B中，每對列包括第一列（未標記）。在第一列中第一佈局單元CA沿X方向鄰接佈局單元CB1，其對應於反熔絲佈局100A，以及佈局單元CB2沿X方向鄰接第二佈局單元CA。每對列亦包括第二列（未標記）。在第二列中佈局單元CB2沿X方向鄰接第一佈局單元CC，及第二佈局單元CC沿X方向鄰接佈局單元CB1。在每對列內，每對佈局單元CA及CB1沿Y方向鄰接佈局單元CB2及CC對，及每對佈局單元CB2及CA沿Y方向鄰接佈局單元CC及CB1對。
在第3C圖描繪之反熔絲陣列300C中，以上文關於反熔絲陣列300A描述的方式配置之列對是由包括與佈局單元CB1交替之佈局單元CB2的額外列（未標記）分隔開。在每個額外列中，每個佈局單元CB2鄰接佈局單元CB1，其對應於上文關於第1C圖論述之反熔絲佈局100C。每對佈局單元CB2及CB1沿Y方向鄰接佈局單元CA及CB1對，並沿Y方向鄰接佈局單元CB2及CC對。
在第3D圖描繪之反熔絲陣列300D中，以上文關於反熔絲陣列300B描述的方式配置之列對是由如上文關於反熔絲陣列300C描述地配置的額外列（未標記）分隔開。在每額外列中，第一對佈局單元CB2及CB1沿Y方向鄰接佈局單元CA及CB1對，並沿Y方向鄰接佈局單元CB2及CC對，及第二對佈局單元CB2及CB1沿Y方向鄰接佈局單元CB2及CA對，並沿Y方向鄰接佈局單元CC及CB1對。
藉由上文論述之配置，在反熔絲陣列300A及300B每一者中粗體突出顯示之每組四個佈局單元對應於兩行反熔絲位元，其中突出顯示之單元界定通向第一行之反熔絲結構的總共三個電連接，通向第一行電晶體之一個電連接，通向第二行反熔絲結構之三個電連接，及通向第二行電晶體之一個電連接。
藉由上文論述之配置，在反熔絲陣列300C及300D每一者中粗體突出顯示之每組六個佈局單元對應於兩行反熔絲位元，其中突出顯示之單元界定通向第一行反熔絲結構的總共五個電連接，通向第一行電晶體之一個電連接，通向第二行反熔絲結構之五個電連接，及通向第二行電晶體之一個電連接。
在一些實施例中，反熔絲陣列（未圖示）包括除了第3C圖及第3D圖描繪佈局單元外之在如第3A圖或第3B圖描繪地配置的列對之間及/或內的額外列的佈局單元CB2及CB1，以及反熔絲陣列由此包括佈局單元組。此佈局單元組針對通向給定行反熔絲位元中電晶體之每個電連接，界定通向反熔絲結構之多於五個（例如，七個）電連接。
在一些實施例中，反熔絲陣列（未圖示）包括第3A圖至第3D圖描繪之佈局單元配置的一個或多個組合，並藉此包括佈局單元組。此佈局單元組針對通向給定行反熔絲位元中電晶體的每個電連接，界定通向反熔絲結構的至少三個電晶體。
藉由包括上述配置，反熔絲陣列300A-300D之IC佈局圖及基於其上製造的IC元件能夠實現上文關於反熔絲佈局100A-100C及100論述的益處。
第4圖為根據一些實施例的生成IC佈局圖之方法400的流程圖。在一些實施例中，生成IC佈局圖之步驟包括生成反熔絲陣列之IC佈局圖。此反熔絲陣列例如上文關於第1D圖至第1G圖論述之反熔絲佈局100或上文關於第3A圖至第3D圖論述之反熔絲陣列300A-300D。
方法400之操作能夠作為形成一個或多個IC元件之方法的部分來執行。此一個或多個IC元件包括基於所生成的IC佈局圖製造的一個或多個反熔絲結構，例如下文關於第5A圖至第5C圖論述之IC元件500。IC元件之非限制性實例包括記憶體電路、邏輯元件、處理元件、訊號處理電路等。
在一些實施例中，方法400之一些或全部是由電腦之處理器執行。在一些實施例中，方法400的一些或全部是由EDA系統700之處理器702執行，下文關於第7圖論述。
方法400之操作中的一些或全部能夠作為設計程序之部分執行，此設計程序在設計室（例如，下文關於第8圖論述之設計室820）中執行。
在一些實施例中，方法400之操作以第4圖描繪之順序執行。在一些實施例中，方法400之操作以除第4圖描繪之順序外的順序執行。在一些實施例中，在執行方法400之一個或多個操作之前、之間及/或之後，執行一個或多個操作。
在操作410處，在一些實施例中，接收第一佈局單元至第四佈局單元。接收第一佈局單元至第四佈局單元之步驟包括以下之步驟：接收佈局單元CA1或CA2中一者、佈局單元CC1或CC2中一者、佈局單元CB1以及佈局單元CB2，如上文關於反熔絲佈局100A-100C及第1A圖至第1C圖論述。
在一些實施例中，接收第一佈局單元至第四佈局單元之步驟包括以下之步驟：執行上文關於第2圖論述之方法200的一個或多個操作。
在一些實施例中，接收第一佈局單元至第四佈局單元之步驟包括以下之步驟：從單元庫（例如，下文關於第7圖論述之單元庫707）獲得一個或多個佈局單元。
在操作420處，藉由將第一及第二佈局單元與第三及第四佈局單元鄰接來佈置第一佈局單元至第四佈局單元。第一佈局單元與第二佈局單元鄰接可統一界定對應於第一及第二反熔絲位元之第一主動區；第三佈局單元與第四佈局單元鄰接可統一界定對應於第三及第四反熔絲位元之第二主動區；第一至第四佈局單元統一界定對應於第五及第六反熔絲位元並鄰近於第一及第二反熔絲位元及鄰近於第三及第四反熔絲位元的第三主動區；第一佈局單元包括覆蓋第一閘極區的第一通孔區，第一閘極區由第一、第三以及第五反熔絲位元之反熔絲結構共用，並包括覆蓋第二閘極區的第二通孔區，第二閘極區由第一、第三以及第五反熔絲位元之電晶體結構共用；第四佈局單元包括覆蓋第三閘極區的第三通孔區，第三閘極區由第二、第四以及第六反熔絲位元之電晶體結構共用，並包括覆蓋第四閘極區的第四通孔區，第四閘極區由第二、第四以及第六反熔絲位元之反熔絲結構共用；第三佈局單元包括覆蓋第一閘極區之第五及第六通孔區；以及第二佈局單元包括覆蓋第四閘極區之第七及第八通孔區。
在一些實施例中，第二通孔置於第一主動區與第三主動區之間，或者第三通孔置於第二主動區與第三主動區之間。
在一些實施例中，佈置第一佈局單元至第四佈局單元之步驟包括以下步驟：將複數個相同佈局單元佈置之每個佈局單元佈置與複數個相同佈局單元佈置之至少兩個額外佈局單元佈置鄰接，藉此形成反熔絲陣列。
在一些實施例中，佈置第一佈局單元至第四佈局單元之步驟包括以下之步驟：將第五及第六佈局單元與第一及第二佈局單元鄰接，第五佈局單元包括覆蓋第一閘極區之第九至第十通孔區，且第六佈局單元包括覆蓋第四閘極區之第十一及第十二通孔區。在一些實施例中，佈置第一佈局單元至第四佈局單元之步驟進一步包括以下步驟：將複數個相同佈局單元佈置之每個佈局單元佈置與複數個相同佈局單元佈置之至少兩個額外佈局單元佈置鄰接，藉此形成反熔絲陣列。
在各種實施例中，佈置第一佈局單元至第四佈局單元之步驟包括以下步驟：根據反熔絲陣列300A-300D中一者佈置佈局單元CA、CB1、CB2以及CC，如上文關於第3A圖至第3D圖論述。
在操作430處，在一些實施例中，生成包括第一佈局單元至第四佈局單元之佈置的IC佈局圖。在一些實施例中，生成IC佈局圖之步驟包括以下步驟：生成IC佈局圖。此IC佈局圖包括以下之一者或多者：上文關於第1A圖至第1C圖論述之反熔絲佈局100A-100C，上文關於第1D圖至第1G圖論述之反熔絲佈局100，或上文關於第3A圖至第3D圖論述之反熔絲陣列300A-300D。
在操作440處，在一些實施例中，IC佈局圖儲存於儲存元件中。在各種實施例中，在儲存元件中儲存IC佈局圖之步驟包括以下步驟：在非揮發性電腦可讀記憶體或單元庫（例如，資料庫）中儲存IC佈局圖，及/或在網路上儲存IC佈局圖。在一些實施例中，在儲存元件中儲存IC佈局圖之步驟包括以下步驟：在EDA系統700之網路714上儲存IC佈局圖，如下文關於第7圖論述。
在操作450處，在一些實施例中，一個或多個半導體光罩中之至少一者，或者半導體IC層中之至少一個部件是基於IC佈局圖製造的。下文關於第8圖論述製造一個或多個半導體光罩或半導體IC層中之至少一個部件。
在操作460處，在一些實施例中，基於IC佈局圖執行一個或多個製造操作。在一些實施例中，執行一個或多個製造操作之步驟包括以下步驟：基於IC佈局圖執行一個或多個微影曝光。基於IC佈局圖執行一個或多個製造操作（例如，一個或多個微影曝光）在下文關於第8圖論述。
藉由執行方法400之操作中的一些或全部，生成IC佈局圖，其中對應於讀取電流路徑之閘極區具有上文關於反熔絲佈局100A-100C及100論述的性質及由此所得益處。
第5A圖至第5C圖為根據一些實施例的IC元件500的圖。IC元件500是藉由執行方法200及/或400之一些或全部操作來形成，並基於反熔絲佈局100A-100C及100來配置，如上文關於第1A圖至第1G圖論述。在一些實施例中，IC元件500被包括在由IC製造商/製造者(fabricator，「fab」)850製造的IC元件860中，如下文關於第8圖論述。
第5A圖描繪IC元件500（為清楚起見簡化）、上文關於第1A圖至第1D圖論述之X及Y方向以及上文關於第1D圖至第1G圖論述之反熔絲位元AB1-AB8的平面圖。第5B圖描繪沿平面A-A’、X方向以及垂直於X及Y方向中每一者的Z方向的剖面圖，以及第5C圖描繪沿平面B-B’及X及Z方向的剖面圖。
IC元件500包括主動區AA1-AA4、閘極結構G2-G5、接觸C1-C4、導電區段MBL1-MBL4、M11-M18以及M21-M24，及通孔V11-V18及V21-V28，如下文論述地配置。
主動區AA1-AA4中每一者為基板500S沿X方向延伸之N型或P型主動區並根據主動區（例如，上文關於第1A圖至第1C圖論述之主動區AR1-AR3）配置。
閘極結構G2-G5為沿Y方向延伸並根據上文關於第1A圖至第1D圖論述之各別閘極區GR2-GR5配置的閘極結構，並且藉此包括分別覆蓋介電層GD2-GD5的閘極導體GC2-GC5。
接觸C1-C4為電連接至各別主動區AA1-AA4並根據上文關於第1A圖至第1C圖論述之接觸區（例如，接觸區CR1）配置的導電結構。
導電區段MBL1-MBL4，在一些實施例亦被稱為位元線MBL1-MBL4，為沿X方向延伸、電連接至各別接觸C1-C4、並根據導電區（例如，上文關於第1A圖至第1C圖論述之位元線BL1）配置的導電區段。在第5A圖描繪之實施例中，導電區段MBL1-MBL4為第一金屬層之導電區段。在一些實施例中，導電區段MBL1-MBL4中之一者或多者為除了第一金屬層外之層（例如，第二或第三金屬層）的導電區段。
導電區段M11-M18為沿X方向延伸並根據導電區（例如，上文關於第1A圖至第1C圖論述之導電區Z1-Z4或上文關於第1D圖論述之導電區AZ1-AZ8）配置的導電區段。在第5A圖描繪之實施例中，導電區段M11-M18為第一金屬層之導電區段。在一些實施例中，導電區段M11-M18中之一者或多者為除了第一金屬層外之層（例如，第二或第三金屬層）的導電區段。
導電區段M21-M24為沿Y方向延伸並根據導電區（例如，上文關於第1D圖論述之導電區MR1-MR4）配置的導電區段，其在一些實施例中被稱為導電線。在第5A圖描繪之實施例中，導電區段M21-M24為第二金屬層之導電區段。在一些實施例中，導電區段M21-M24中之一者或多者為除了第二金屬層外之層（例如，第三或第四金屬層）的導電區段。
通孔V11-V18中每一者為電連接至閘極導體GC2-GC5中一者並電連接至各別區段M11-M18之各別上覆層的導電結構，並且根據通孔區（例如，上文關於第1A圖至第1G圖論述之通孔區VR1-VR4）配置。
通孔V21-V28中每一者為電連接至導電區段M11-M18之各別下層並電連接至導電區段M21-M24之上覆層的導電結構，並且根據通孔區（例如，上文關於第1D圖至第1G圖論述之通孔區AVR1-AVRB中各別一者）配置。
為說明起見簡化第5A圖至第5C圖中IC元件500的描述。在各種實施例中，IC元件500包括除上述彼等元件外之一個或多個元件，例如主動區AA1-AA4中每一者內的源極/汲極區。
除非明確指示，上述元件具有第5A圖至第5C圖描繪之形狀、尺寸及空間關於，僅為說明目的。在各種實施例中，IC元件500包括具有除了第5A圖至第5C圖描繪之彼等外的形狀、尺寸以及/或空間關係的元件。
如第5B圖描繪，覆蓋主動區AA1之閘極結構G2被包括在反熔絲位元AB1之反熔絲結構AB1P中；覆蓋主動區AA1之閘極結構G3被包括在反熔絲位元AB1之電晶體AB1R中；覆蓋主動區AA1之閘極結構G4被包括在反熔絲位元AB5之電晶體AB5R中；並且覆蓋主動區AA1之閘極結構G5被包括在反熔絲位元AB5之反熔絲結構AB5P中。
類似地，覆蓋主動區AA2之閘極結構G2及G3被分別包括在反熔絲位元AB2之反熔絲結構及電晶體中；覆蓋主動區AA3之閘極結構G2及G3被分別包括在反熔絲位元AB3之反熔絲結構及電晶體中；覆蓋主動區AA4之閘極結構G2及G3被分別包括在反熔絲位元AB4之反熔絲結構及電晶體中；覆蓋主動區AA2之閘極結構G4及G5被分別包括在反熔絲位元AB6之反熔絲結構及電晶體中；覆蓋主動區AA3之閘極結構G4及G5被分別包括在反熔絲位元AB7之反熔絲結構及電晶體中；覆蓋主動區AA4之閘極結構G4及G5被分別包括在反熔絲位元AB8之反熔絲結構及電晶體中。為了清楚起見未標記或詳細描繪了對應於反熔絲位元AB2-AB4及AB6-AB8的反熔絲結構及電晶體。
如第5B圖描繪，接觸C1電連接至導電區段MBL1並電連接至閘極結構G3與閘極結構G4之間的主動區AA1，並且藉此配置為從導電區段MBL1至反熔絲位元AB1之電晶體AB1R及反熔絲位元AB5之電晶體AB5R中每一者的電流路徑的部分。藉此第5B圖描繪之IC元件500的部分對應於第1E圖描繪及上述之反熔絲佈局100的示意圖。
如第5C圖描繪，通孔V12電連接至下層閘極導體GC3及上覆導電區段M12，以及通孔V22電連接至下層導電區段M12及上覆導電區段M22。通孔V16電連接至下層閘極導體GC5及上覆導電區段M16，以及通孔V26電連接至下層導電區段M16及上覆導電區段M24。沿X方向對準之導電區段M12與導電區段M16藉此對應於第1D圖描繪及上述反熔絲佈局100之各別導電區AZ2及導電區AZ4。
類似地，導電區段M11，透過通孔V11電連接至閘極導體GC2及透過通孔V21電連接至導電區段M21，沿X方向與導電區段M15對準，透過通孔V15電連接至閘極導體及透過通孔V25電連接至導電區段M24，可統一對應於反熔絲佈局100之各別導電區AZ1及AZ5；導電區段M13，透過通孔V13電連接至閘極導體GC2及透過通孔V23電連接至導電區段M21，沿X方向與導電區段M17對準，透過通孔V17電連接至閘極導體GC5及透過通孔V27電連接至導電區段M24，可統一對應於反熔絲佈局100之各別導電區AZ3及AZ7；以及導電區段M14，透過通孔V14電連接至閘極導體GC2及透過通孔V24電連接至導電區段M21，沿X方向與導電區段M18對準，透過通孔V18電連接至閘極導體GC4及透過通孔V28電連接至導電區段M23，可統一對應於反熔絲佈局100之各別導電區AZ4及AZ8。
藉由上述及第5A圖至第5C圖描繪之配置，IC元件500對應於反熔絲佈局100，其如上文關於第1D圖至第1G圖論述並包括根據上文關於第3A圖論述之反熔絲陣列300A佈置的佈局單元CA、CB1、CB2以及CC。IC元件500由此包括：第一反熔絲結構，包括在第一閘極導體與第一主動區之間的介電層，例如包括在閘極導體GC2與主動區AA3之間的介電層GD2之反熔絲位元AB3的反熔絲結構；第二反熔絲結構，包括在第二閘極導體與第一主動區之間的介電層，例如包括在閘極導體GC5與主動區AA3之間的介電層GD5之反熔絲位元AB7的反熔絲結構；第一電晶體，包括第三閘極導體，例如包括在第一閘極導體與第二閘極導體之間的閘極導體GC3之反熔絲位元AB3的電晶體；第二電晶體，包括第四閘極導體，例如包括第二閘極導體與第三閘極導體之間的閘極導體GC4之反熔絲位元AB7的電晶體；第一通孔及第二通孔，例如電連接至第一閘極導體之通孔V13及V14；第三通孔，例如電連接至第二閘極導體之通孔V17；及第四通孔，例如電連接至第四閘極導體之通孔V18。第一通孔與第三通孔沿X方向彼此對準，第二通孔與第四通孔沿X方向彼此對準，及第一、第二、第三以及第四通孔中每一者相比於第二及第三主動區更靠近第一主動區，例如，主動區AA2及AA4沿Y方向鄰近於第一主動區。
在各種實施例中，IC元件500對應於以其他方式（例如，根據上文關於第3B圖至第3D圖論述之反熔絲陣列300B-300D中一者或多者）佈置的佈局單元CA、CB1、CB2以及CC，並且由此包括具有上述配置之第一通孔至第四通孔，其中第一至第四通孔中每一者相比於沿Y方向鄰近於第一主動區之第二及第三主動區而更靠近第一主動區。
藉由根據反熔絲佈局100A-100C及100及/或反熔絲陣列300A-300D配置（上文關於第1A圖至第1D圖及第3A圖至第3D圖論述），及透過執行方法200及400之操作中一些或全部製造（上文關於第2圖及第4圖論述），IC元件500使得能夠實現上文關於反熔絲佈局100A-100C及100論述的優勢。
第6圖為根據一些實施例的操作反熔絲位元之方法600的流程圖。方法600之操作能夠作為操作一個或多個IC元件之方法的部分來執行。此一個或多個IC元件包括一個或多個反熔絲結構，例如上文關於第5A圖至第5C圖論述之IC元件500。
在一些實施例中，方法600之操作以第6圖描繪之順序執行。在一些實施例中，方法600之操作以除第6圖描繪之順序外的順序執行。在一些實施例中，在執行方法600之一個或多個操作之前、之間及/或之後，執行一個或多個操作。
在操作610處，將第一電壓施加至電連接至閘極結構之程式線，此閘極結構被包括在四個相鄰反熔絲位元中每一者的反熔絲結構中。在各種實施例中，施加第一電壓至程式線之步驟包括以下步驟：施加讀取電壓作為讀取操作之部分，或施加程式電壓作為程式化操作之部分。
在一些實施例中，施加第一電壓至程式線之步驟包括以下步驟：施加訊號WLP0或WLP1（上文關於反熔絲佈局100及第1D圖至第1G圖論述）至各別導電線M21或M24（上文關於IC元件500及第5A圖至第5C圖論述）。
在操作620處，將第二電壓施加至電連接至四個相鄰反熔絲位元之第一反熔絲位元的位元線，藉此致使位元單元電流流過第一反熔絲位元之反熔絲結構，位元單元電流之電流路徑包括在程式線與閘極結構之間的四個通孔，四個通孔中每一者鄰近於四個相鄰反熔絲位元之反熔絲位元。
位元單元電流之量值是基於第一電壓之電壓位準、第二電壓之電壓位準以及程式線與閘極結構之間的電流路徑的電阻。在一些實施例中，程式線與閘極結構之間的電流路徑包括通孔V11、通孔V13、通孔V14及鄰近於反熔絲位元AB1-AB4之第四通孔（未圖示），或者通孔V15-V17及鄰近於反熔絲位元AB5-AB5之第四通孔（未圖示），如上文關於IC元件500及第5A圖至第5C圖論述。
在一些實施例中，施加第二電壓之步驟包括以下步驟：施加位元線電壓至位元線MBL1-MBL4中之一者，如上文關於IC元件500及第5A圖至第5C圖論述。
在操作630處，在一些實施例中，使用感測放大器感測位元單元電流。在一些實施例中，使用感測放大器感測位元單元電流之步驟包括以下步驟：確定對應反熔絲結構之程式化狀態。
在操作640處，在一些實施例中，針對至少第二位元單元結構重複操作610-630中之一者或多者，藉此致使位元單元電流流入兩個或更多個位元結構中。在各種實施例中，重複操作610-630中一者或多者之步驟包括以下步驟：致使位元單元電流流入四個位元單元結構中之第二者中，及/或致使位元單元電流流入除了四個位元單元結構外的位元單元結構中。
藉由執行方法600之操作中的一些或全部，執行反熔絲位元操作，其中讀取電流路徑之閘極結構部分具有上文關於反熔絲佈局100A-100C及100論述的性質及由此所得益處。
第7圖為根據一些實施例的電子設計自動化(EDA)系統700的方塊圖。
在一些實施例中，EDA系統700包括APR系統。設計佈局圖之本文所述方法表示電線路徑佈置，例如，根據一個或多個實施例可使用EDA系統700實施。
在一些實施例中，EDA系統700為通用計算元件，包括硬體處理器702及非暫態電腦可讀儲存媒體704。儲存媒體704使用電腦程式碼706進行編碼，即儲存電腦程式碼706，即可執行指令集。硬體處理器702執行指令706表示（至少部分地）EDA工具，其實施例如上文關於第2圖論述之方法200及/或上文關於第4圖論述之方法400（以下，提及之製程及/或方法）之部分或全部。
處理器702經由匯流排708電耦接至電腦可讀儲存媒體704。處理器702亦經由匯流排708電耦接至I/O介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，以便處理器702及電腦可讀儲存媒體704能夠經由網路714連接至外部元件。處理器702用以執行在電腦可讀儲存媒體704中編碼的電腦程式碼706，以致使系統700可用於執行所述製程及/或方法的部分或全部。在一個或多個實施例中，處理器702為中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用體積電路(application specific integrated circuit，ASIC)以及/或適當處理單元。
在一個或多個實施例中，電腦可讀儲存媒體704為電子、磁性的、光學的、電磁的、紅外線及/或半導體系統（或設備或元件）。例如，電腦可讀儲存媒體704包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁片及/或光碟。在使用光碟的一個或多個實施例中，電腦可讀儲存媒體704包括唯讀光碟記憶體(compact disk read only memory，CD-ROM)、讀/寫光碟(CD-R/W)以及/或數字視訊光碟(digital video disc，DVD)。
在一個或多個實施例中，儲存媒體704儲存電腦程式碼706，其用以致使系統700（其中此種執行表示（至少部分地）EDA工具）可用於執行所述製程及/或方法之部分或全部。在一個或多個實施例中，儲存媒體704亦儲存促進執行所述製程及/或方法的部分或全部的資訊。在一個或多個實施例中，儲存媒體704儲存包括如本文揭示之這種單元的單元庫707，這種單元例如上文關於第1A圖至第1C圖論述之佈局單元CA1、CA2、CB1、CB2、CC1、或CC2及/或反熔絲佈局100A-100C。
EDA系統700包括I/O介面710。I/O介面710耦接至外部電路系統。在一個或多個實施例中，I/O介面710包括鍵盤、鍵板、滑鼠、軌跡球、軌跡板、觸摸屏以及/或遊標方向鍵以用於與處理器702交換資訊及命令。
EDA系統700亦包括耦接至處理器702的網路介面712。網路介面712允許系統700與網路714通信，一個或多個其他電腦系統連接至網路介面712。網路介面712包括無線網路介面，如藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，如以太網、USB或IEEE-1364。在一個或多個實施例中，在兩個或更多個系統700中實施所述製程及/或方法的部分或全部。
系統700用以經由I/O介面710接收資訊。經由I/O介面710接收的資訊包括指令、資料、設計規則、標準單元庫以及/或用於藉由處理器702處理的其他參數的一或多者。資訊經由匯流排708傳遞至處理器702。EDA系統700經配置以經由I/O介面710接收有關UI之資訊。資訊儲存在作為使用者介面(user interface，UI)742的電腦可讀媒體704中。
在一些實施例中，所述製程及/或方法的部分或全部實施為藉由處理器執行的獨立軟體應用。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用，此軟體應用為額外軟體應用的部分。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用的外掛程式。在一些實施例中，所述製程及/或方法的至少一個實施為一軟體應用，此軟體應用為EDA工具的部分。在一些實施例中，所述製程及/或方法之部分或全部實施為由EDA系統700使用之軟體應用。在一些實施例中，包括標準單元的佈局圖使用諸如VIRTUOSO®的工具或另一適當佈局生成工具生成，VIRTUOSO®可從CADENCE DESIGN SYSTEMS公司購得。
在一些實施例中，製程作為在非暫態電腦可讀媒體中儲存的程式的函數實現。非短暫電腦可讀記錄媒體的實例包括但不限制於，外部的/可移動的及/或內部的/嵌入的儲存器或記憶體單元，例如，諸如DVD的光碟、諸如硬碟的磁片、諸如ROM、RAM、記憶體卡等的半導體記憶體的一或多者。
第8圖為根據一些實施例的IC製造系統800及與其關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統800在半導體積體電路的層中製造一個或多個半導體光罩(A)或至少一個部件(B)的至少一者。
在第8圖中，IC製造系統800包括實體，如設計室820、光罩室830及IC製造商/製造者(fabricator; fab) 850，上述各者與製造IC元件860相關的設計、研發及製造循環及/或服務中彼此交互作用。系統800中的實體由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為各種不同網路，如內部網路及網際網路。通信網路包括有線及/或無線通信通道。每個實體與一個或多個其他實體交互作用並且提供服務至一個或多個其他實體及/或從一個或多個其他實體接收服務。在一些實施例中，設計室820、光罩室830及IC fab 850的兩個或更多個由一家更大公司所擁有。在一些實施例中，設計室820、光罩室830及IC fab 850的兩個或更多個共存於共同設施中且使用共同資源。
設計室（或設計團隊）820產生IC設計佈局圖822。IC設計佈局圖822包括各種幾何圖案，例如第1A圖至第1D圖或第3A圖至第3D圖中描繪且針對IC元件860設計的IC佈局圖，例如上文關於第5A圖至第5C圖論述之IC元件500。幾何圖案對應於組成待製造的IC元件860的各種部件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。例如，IC設計佈局圖822的部分包括各種IC特徵，如主動區、閘電極、源極及汲極、層間互連的金屬線或通孔以及用於接合墊的開口，此等IC特徵將形成於半導體基板（如矽晶圓）中及各種材料層（設置於此半導體基板上）中。設計室820實施適合的設計程序以形成IC設計佈局圖822。設計程序包括邏輯設計、實體設計及/或放置及佈線的一者或多者。IC設計佈局圖822存在於具有幾何圖案資訊的一個或多個資料檔案中。例如，IC設計佈局圖822可以GDSII檔案格式或DFII檔案格式表示。
光罩室830包括資料準備832及光罩製造844。光罩室830使用IC設計佈局圖822製造一個或多個光罩845，光罩845待用於根據IC設計佈局圖822製造IC元件860的各種層。光罩室830執行光罩資料準備832，其中IC設計佈局圖822轉換成代表性資料檔案 (representative data file，「RDF」)。光罩資料準備832提供RDF至光罩製造844。光罩製造844包括光罩寫入器。光罩寫入器將RDF轉換成一基板上的影像，基板諸如光罩（主光罩）845或半導體晶圓853。設計佈局圖822由光罩資料準備832操縱以符合光罩寫入器的特定特性及/或IC fab 850的必要條件。在第8圖中，光罩資料準備832及光罩製造844圖示為分隔的元件。在一些實施例中，光罩資料準備832及光罩製造844可統一稱為光罩資料準備。
在一些實施例中，光罩資料準備832包括光學鄰近校正(optical proximity correction，OPC)，其使用微影增強技術以補償像差，如可能由繞射、干涉、其他製程效應等引起的像差。OPC調整IC設計佈局圖822。在一些實施例中，光罩資料準備832包括進一步的解析度增強技術(resolution enhancement techniques，RET)，如離軸照明、亞解析度輔助特徵、相變光罩、其他適合技術等或其組合。在一些實施例中，亦使用反相微影技術(inverse lithography technology，ILT)，其將OPC處理為逆成像問題。
在一些實施例中，光罩資料準備832包括光罩規則檢查器(mask rule checker，MRC)，其利用一組光罩產生規則檢查已經在OPC中經受製程的IC設計佈局圖822，此等規則包括某些幾何及/或連接性限制以確保充足餘量，以解決半導體製造製程中的變化性等等。在一些實施例中，MRC修改IC設計佈局圖822以補償光罩製造844期間的限制，其可撤銷由OPC執行的修改的部分以滿足光罩產生規則。
在一些實施例中，光罩資料準備832包括微影製程檢查(lithography process checking，LPC)，其模擬將由IC fab 850實施的處理以製造IC元件860。LPC基於IC設計佈局圖822模擬此製程以產生模擬製造元件，如IC元件860。LPC模擬中的處理參數可包括與IC製造循環的各種製程關聯的參數、與用於製造IC的工具關聯的參數以及/或製造製程的其他態樣。LPC考慮了各種因數，如空間成像對比、焦深(depth of focus，「DOF」)、光罩錯誤增強因數(mask error enhancement factor，「MEEF」)、其他適當因數等或其組合。在一些實施例中，在由LPC已經產生模擬製造的元件後，若模擬元件的形狀不足夠貼合，無法滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖822。
應理解，為了簡明的目的，光罩資料準備832的以上描述已經簡化。在一些實施例中，資料準備832包括諸如邏輯操作(logic operation，LOP)的額外特徵以根據製造規則更改IC設計佈局圖822。另外，在資料準備832期間應用於IC設計佈局圖822的製程可以各種不同順序執行。
在光罩資料準備832之後及光罩製造844期間，基於修改的IC設計佈局圖822製造光罩845或光罩組845。在一些實施例中，光罩製造844包括基於IC設計佈局圖822執行一或多次微影曝光。在一些實施例中，使用電子束(electron-beam，e-beam)或多個電子束的機構以基於修改的IC設計佈局圖822在光罩（光罩或主光罩）845上形成圖案。光罩845可以各種技術形成。在一些實施例中，使用二元技術形成光罩845。在一些實施例中，光罩圖案包括不透明區及透明區。用於曝光已經塗覆在晶圓上的影像敏感材料層（例如，光阻劑）的輻射束，如紫外線(UV)束，由不透明區阻斷且透射穿過透明區。在一個實例中，光罩845的二元光罩版本包括透明基板（例如，熔凝石英）以及塗覆在二元光罩的暗區中的不透明材料（例如，鉻）。在另一實例中，使用相轉移技術形成光罩845。在光罩845的相轉移光罩(phase shift mask，PSM)版本中，形成於相轉移光罩上的圖案中的各種特徵，經配置以具有適當的相位差以提高解析度及成像品質。在各種實例中，相轉移光罩可為衰減PSM或交替PSM。由光罩製造844生成的光罩用於各種製程中。例如，此種光罩用於離子佈植製程中以在半導體晶圓853中形成各種摻雜區與，用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區與，及/或用於其他適當製程中。
IC fab 850為IC製造公司，包括用於製造各種不同IC產品的一個或多個製造設施。在一些實施例中，IC Fab 850為半導體製造廠。例如，可能存在用於複數個IC產品的前端(front-end-of-line，FEOL)製造的製造設施，而第二製造設施可為IC產品的互連及包裝提供後端( back-end-of-line，BEOL)製造時，且第三製造設施可為製造公司提供其他服務。
IC Fab 850包括配置以在半導體晶圓853執行各種晶圓製造操作使得根據光罩（例如，光罩845）製造IC元件860的晶圓製造工具852。在各種實施例中，製造工具852包括以下各項之一者或多者：晶圓步進器、離子植入器、光刻膠塗佈器、製程腔室，例如CVD腔室或LPCVD熔爐、CMP系統、電漿蝕刻系統、晶圓清洗系統，或能夠執行如本文論述之一個或多個製造製程的其他製造設備。
IC fab 850使用由光罩室830製造的光罩845製造IC元件860。因而，IC fab 850至少間接地使用IC設計佈局圖822製造IC元件860。在一些實施例中，半導體晶圓853藉由IC fab 850使用光罩845形成IC元件860來製造。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖822而執行一個或多個微影曝光。半導體晶圓853包括矽基板或具有形成於其上的材料層的其他適合基板。半導體晶圓853進一步包括各種摻雜區、介電特徵、多位準互連等（在後續製造步驟中形成）的一者或多者。
關於積體電路(IC)製造系統（例如，第8圖的系統800）的細節及與其關聯的IC製造流程在以下檔中找到：例如，2016年2月9日授權的美國專利第9,256,709號；2015年10月1日公開的美國預授權公開案第20150278429號；2014年2月6日公開的美國預授權公開案第20140040838號；及2007年8月21日授權的美國專利第7,260,442號，以上各者的內容以引用方式整個併入本文中。
在一些實施例中，一種生成IC佈局圖之方法包括以下步驟：在IC佈局圖中在第二主動區與第三主動區之間且鄰近於第二主動區及第三主動區放置第一主動區，第一主動區、第二主動區及第三主動區中每一者沿第一方向延伸；相交第一主動區與相鄰的第一閘極區至第四閘極區，藉此界定第一反熔絲位元之反熔絲結構之閘極、第一反熔絲位元之電晶體之閘極、第二反熔絲位元之電晶體之閘極以及第二反熔絲位元之反熔絲結構之閘極的相應位置；沿第一方向且在第一主動區與第二主動區之間對準單獨的第一導電區與第二導電區，藉此相交第一導電區與第一閘極區及相交第二導電區與第四閘極區；以及沿第一方向且在第一主動區與第三主動區之間對準單獨的第三導電區與第四導電區，藉此相交第三導電區與第一閘極區以及相交第四導電區與第三閘極區，或者相交第三導電區與第二閘極區以及相交第四導電區與第四閘極區。電腦之處理器執行以下步驟中之至少一者：放置第一主動區，相交第一主動區與相鄰的第一閘極區至第四閘極區，對準單獨的第一導電區及第二導電區，或者對準單獨的第三導電區及第四導電區。在一些實施例中，沿第一方向對準單獨的第三導電區及第四導電區之步驟包括以下之步驟：將第三導電區及第四導電區分隔開對應於極紫外(EUV)製造製程之最小間隔規則的第一距離之步驟。在一些實施例中，沿第一方向對準單獨的第一導電區及第二導電區之步驟包括以下步驟：將第一導電區與第二導電區分隔開大於第一距離之第二距離。在一些實施例中，方法更包括以下之步驟：沿第一方向對準單獨的第五導電區及第六導電區，其中第三主動區位於第三導電區及第四導電區與第五導電區及第六導電區之間，且對準第五導電區及第六導電區之步驟包括以下之步驟：相交第五導電區與第一閘極區及相交第六導電區與第四閘極區。在一些實施例中，方法更包括以下步驟：沿第一方向對準單獨的第五導電區及第六導電區，其中第一主動區位於第一導電區及第二導電區與第五導電區及第六導電區之間，當對準單獨的第三導電區及第四導電區之步驟包括相交第三導電區與第一閘極區及相交第四導電區與第三閘極區時，對準單獨的第五導電區及第六導電區之步驟包括以下之步驟：相交第五導電區與第二閘極區及相交第六導電區與第四閘極區，並且當對準單獨的第三導電區及第四導電區之步驟包括相交第三導電區與第二閘極區及相交第四導電區與第四閘極區時，對準單獨的第五導電區與第六導電區之步驟包括以下之步驟：相交第五導電區與第一閘極區及相交第六導電區與第三閘極區。在一些實施例中，沿第一方向對準單獨的第三導電區及第四導電區及沿第一方向對準單獨的第五導電區及第六導電區中每一步驟包括以下步驟：將對應第三導電區與第四導電區或第五導電區與第六導電區分隔開對應於最小間隔規則的距離。在一些實施例中，方法更包括以下步驟：將第一通孔區放置在第一導電區與第一閘極區相交的位置處；將第二通孔區放置在第二導電區與第四閘極區相交之位置處；將第三通孔區放置在第三導電區與第一閘極區或第二閘極區中一者相交的位置處；以及將第四通孔區放置在第四導電區與第三閘極區或第四閘極區中一者相交的位置處。在一些實施例中，放置第一通孔區至放置第四通孔區的每一步驟包括以下步驟：放置槽形通孔區或方形通孔區。
在一些實施例中，IC元件包括：第一反熔絲結構，包括在沿第一方向延伸之第一閘極導體與沿垂直於第一方向之第二方向上延伸之第一主動區之間的第一介電層；第二反熔絲結構，包括在沿第一方向延伸之第二閘極導體與第一主動區之間的第二介電層；第一電晶體，包括在第一閘極導體與第二閘極導體之間沿第一方向延伸的第三閘極導體；第二電晶體，包括在第二閘極導體與第三閘極導體之間沿第一方向延伸的第四閘極導體；第一通孔及第二通孔，電連接至第一閘極導體；第三通孔，電連接至第二閘極導體；及第四通孔，電連接至第三閘極導體或第四閘極導體。第一通孔與第三通孔沿第二方向彼此對準並放置於第一主動區與沿第一方向鄰近於第一主動區之第二主動區之間，並且第二通孔與第四通孔沿第二方向彼此對準並放置於第一主動區與沿第一方向鄰近於第一主動區之第三主動區之間。在一些實施例中，IC元件更包括沿第二方向彼此對準之第五通孔及第六通孔，其中第二主動區位於第五及第六通孔與第一通孔與第三通孔之間，第五通孔電連接至第二閘極導體，當第四通孔電連接至第三閘極導體時，第六通孔電連接至第四閘極導體，並且當第四通孔電連接至第四閘極導體時，第六通孔電連接至第三閘極導體。在一些實施例中，IC元件包括沿第二方向彼此對準之第五通孔及第六通孔，其中第三主動區位於第五通孔及第六通孔與第二通孔及第四通孔之間，第五通孔電連接至第一閘極導體，並且第六通孔電連接至第二閘極導體。在一些實施例中，IC元件更包括：沿第一方向延伸並電連接至第一通孔、第二通孔及第五通孔中每一者的第一導電線；沿第一方向延伸並電連接至第三及第六通孔中每一者的第二導電線；及沿第一方向延伸並電連接至第四通孔的第三導電線。在一些實施例中，IC元件更包括沿第二方向彼此對準之第五通孔及第六通孔，其中第二主動區位於第五通孔與第六通孔之間以及第一通孔與第三通孔之間，第五通孔電連接至第一閘極導體，並且第六通孔電連接至第二閘極導體。在一些實施例中，IC元件更包括：沿第二方向彼此對準之第七通孔及第八通孔；及鄰近於第三主動區之第四主動區，其中第四主動區位於第七通孔與第八通孔之間及第五通孔及第六通孔之間，第七通孔電連接至第一閘極導體，並且第八通孔電連接至第二閘極導體。在一些實施例中，IC元件更包括沿第一方向延伸並電連接至第一通孔、第二通孔、第五通孔及第七通孔中每一者的第一導電線；沿第一方向延伸並電連接至第三通孔、第六通孔及第八通孔中每一者的第二導電線；及沿第一方向延伸並電連接至第四通孔的第三導電線。
在一些實施例中，EDA系統包括處理器及包括用於一個或多個程式之電腦程式碼的非暫態電腦可讀儲存媒體。非暫態電腦可讀儲存媒體及電腦程式碼經配置以（與處理器一起）致使系統執行以下步驟：藉由將第一佈局單元及第二佈局單元與第三佈局單元及第四佈局單元鄰接來佈置第一佈局單元至第四佈局單元，其中第一佈局單元與第二佈局單元鄰接可統一界定對應於第一反熔絲位元及第二反熔絲位元之第一主動區，第三佈局單元與第四佈局單元鄰接可統一界定對應於第三反熔絲位元及第四反熔絲位元之第二主動區，第一佈局單元至第四佈局單元統一界定對應於鄰近於第一反熔絲位元與第二反熔絲位元以及第三反熔絲位元與第四反熔絲位元之第五反熔絲位元及第六反熔絲位元之第三主動區，第一佈局單元包括覆蓋第一閘極區之第一通孔區，第一閘極區由第一反熔絲位元、第三反熔絲位元以及第五反熔絲位元之反熔絲結構共用，及覆蓋第二閘極區的第二通孔區，第二閘極區由第一反熔絲位元、第三反熔絲位元以及第五反熔絲位元之電晶體結構共用，第四佈局單元包括覆蓋第三閘極區的第三通孔區，第三閘極區由第二反熔絲位元、第四反熔絲位元以及第六反熔絲位元之電晶體結構共用，及覆蓋第四閘極區的第四通孔區，第四閘極區由第二反熔絲位元、第四反熔絲位元及第六反熔絲位元之反熔絲結構共用，第三佈局單元包括覆蓋第一閘極區之第五及第六通孔區，且第二佈局單元包括覆蓋第四閘極區之第七通孔區及第八通孔區；以及生成包括第一佈局單元至第四佈局單元之佈置的IC佈局圖。在一些實施例中，第一佈局單元至第四佈局單元之佈置為複數個相同佈局單元佈置中之第一佈局單元佈置，並且非暫態電腦可讀儲存媒體及電腦程式碼經配置以（與處理器一起）致使系統執行以下步驟：將複數個相同佈局單元佈置中之每個佈局單元佈置與複數個相同佈局單元佈置之至少兩個額外佈局單元佈置鄰接，藉此形成反熔絲陣列。在一些實施例中，非暫態電腦可讀儲存媒體及電腦程式碼經配置以（與處理器一起）致使系統執行以下步驟：將第五佈局單元及第六佈局單元與第一佈局單元及第二佈局單元鄰接，其中第五佈局單元包括覆蓋第一閘極區之第九通孔區及第十通孔區，並且第六佈局單元包括覆蓋第四閘極區之第十一通孔區及第十二通孔區。在一些實施例中，第一佈局單元至第六佈局單元之佈置為複數個相同佈局單元佈置中之第一佈局單元佈置，並且非暫態電腦可讀儲存媒體及電腦程式碼經配置以（與處理器一起）致使系統執行以下步驟：將複數個相同佈局單元佈置中之每個佈局單元佈置與複數個相同佈局單元佈置之至少兩個額外佈局單元佈置鄰接，藉此形成反熔絲陣列。在一些實施例中，發生以下各項中之至少一者：第二通孔置於第一主動區與第三主動區之間，或者第三通孔置於第二主動區與第三主動區之間。
熟習此領域的普通技術人員可輕易看出，本揭示實施例的一個或多個履行上文闡述的優勢的一個或多個。在閱讀上述說明書後，熟習此領域的普通技術人員將能夠實行各種變化、等同物的置換及如本文廣泛揭示的各種其他實施例。因此，應當認為，在此要求的保護僅由所附申請專利範圍及其等同物中所包含的定義限制。
100:反熔絲佈局 100A:反熔絲佈局 100B:反熔絲佈局 100C:反熔絲佈局 210:操作 220:操作 230:操作 240:操作 250:操作 260:操作 270:操作 280:操作 290:操作 300A:反熔絲陣列 300B:反熔絲陣列 300C:反熔絲陣列 300D:反熔絲陣列 410:操作 420:操作 430:操作 440:操作 450:操作 460:操作 500:IC元件 500S:基板 600:方法 610:操作 620:操作 630:操作 640:操作 700:電子設計自動化(EDA)系統 702:硬體處理器 704:非短暫電腦可讀儲存媒體 706:電腦程式碼 707:單元庫 708:匯流排 710:I/O介面 712:網路介面 714:網路 742:使用者介面 800:製造系統 820:設計室 822:IC設計佈局圖 830:光罩室 832:資料準備 844:光罩製造 845:光罩 850:ICfab 852:晶圓製造工具 853:半導體晶圓 860:IC元件 X:方向 Y:方向 Z:方向 Z1:導電區 Z2:導電區 Z3:導電區 Z4:導電區 A-A’:平面 AA1:主動區 AA2:主動區 AA3:主動區 AA4:主動區 AB1:反熔絲位元 AB2:反熔絲位元 AB3:反熔絲位元 AB4:反熔絲位元 AB5:反熔絲位元 AB6:反熔絲位元 AB7:反熔絲位元 AB8:反熔絲位元 AB1P:反熔絲結構 AB1R:電晶體 AB5P:反熔絲結構 AB5R:電晶體 ABL1:位元線 ABL2:位元線 ABL3:位元線 ABL4:位元線 AR1:主動區 AR2:主動區 AR3:主動區 AVR1:通孔區 AVR2:通孔區 AVR3:通孔區 AVR4:通孔區 AVR5:通孔區 AVR6:通孔區 AVR7:通孔區 AVR8:通孔區 AZ1:導電區 AZ2:導電區 AZ3:導電區 AZ4:導電區 AZ5:導電區 AZ6:導電區 AZ7:導電區 AZ8:導電區 B-B’:平面 B1:反熔絲位元 B2:反熔絲位元 B3:反熔絲位元 B4:反熔絲位元 B5:反熔絲位元 B6:反熔絲位元 B1R:電晶體 B1P:反熔絲結構 B2R:電晶體 B2P:反熔絲結構 B3R:電晶體 B3P:反熔絲結構 B4R:電晶體 B4P:反熔絲結構 B5R:電晶體 B5P:反熔絲結構 B6R:電晶體 B6P:反熔絲結構 BA:邊界 BB:邊界 BC:邊界 BL1:位元線 CA:佈局單元 CC:佈局單元 C1:接觸 C2:接觸 C3:接觸 C4:接觸 CA1:佈局單元 CA2:佈局單元 CB1:佈局單元 CB2:佈局單元 CC1:佈局單元 CC2:佈局單元 CR1:接觸區 D1:距離 D2:距離 IBL:電流 G2:閘極結構 G3:閘極結構 G4:閘極結構 G5:閘極結構 GC2:閘極導體 GC3:閘極導體 GC4:閘極導體 GC5:閘極導體 GD2:介電層 GD3:介電層 GD4:介電層 GD5:介電層 GR1:閘極區 GR2:閘極區 GR3:閘極區 GR4:閘極區 GR5:閘極區 GR6:閘極區 M11:導電區段 M12:導電區段 M13:導電區段 M14:導電區段 M15:導電區段 M16:導電區段 M17:導電區段 M18:導電區段 M21:導電區段 M22:導電區段 M23:導電區段 M24:導電區段 MBL1:位元線 MBL2:位元線 MBL3:位元線 MBL4:位元線 MR1:導電區 MR2:導電區 MR3:導電區 MR4:導電區 RAB1:電阻器 RAB5:電阻器 RABL1:電阻器 RABL2:電阻器 RABL3:電阻器 RABL4:電阻器 RR0:電阻器 RR1:電阻器 RP0:電阻器 2RP0:電阻器 RP1:電阻器 RVZ:RVZ V11:通孔 V12:通孔 V13:通孔 V14:通孔 V15:通孔 V16:通孔 V17:通孔 V18:通孔 V21:通孔 V22:通孔 V23:通孔 V24:通孔 V25:通孔 V26:通孔 V27:通孔 V28:通孔 VR1:通孔區 VR2:通孔區 VR3:通孔區 VR4:通孔區 WLP0:訊號 WLP1:訊號 WLR0:訊號 WLR1:訊號
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案之一些實施例的態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵的尺寸可任意地增加或縮小。 第1A圖至第1D圖為根據一些實施例的反熔絲佈局的圖。 第1E圖至第1G圖為根據一些實施例的反熔絲陣列之部分的示意圖。 第2圖為根據一些實施例的生成IC佈局圖之方法的流程圖。 第3A圖至第3D圖為根據一些實施例的反熔絲陣列的圖。 第4圖為根據一些實施例的生成IC佈局圖之方法的流程圖。 第5A圖至第5C圖為根據一些實施例的IC元件的圖。 第6圖為根據一些實施例的操作反熔絲位元之方法的流程圖。 第7圖為根據一些實施例的電子設計自動化(electronic design automation，EDA)系統之方塊圖。 第8圖為根據一些實施例的IC製造系統及與其關聯的IC製造流程的方塊圖。
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Claims (20)

  1. 一種生成一積體電路(IC)佈局圖的方法，該方法包括以下步驟： 在該IC佈局圖中將一第一主動區放置在一第二主動區與一第三主動區之間且鄰近於該第二主動區及該第三主動區，該第一主動區、該第二主動區及該第三主動區中之每一者沿一第一方向延伸； 使該第一主動區與相鄰的一第一閘極區至一第四閘極區相交，藉此界定一第一反熔絲位元的一反熔絲結構的一閘極、該第一反熔絲位元的一電晶體的一閘極、一第二反熔絲位元的一電晶體的一閘極及該第二反熔絲位元的一反熔絲結構的一閘極中的相應位置； 使單獨的一第一導電區及一第二導電區沿該第一方向且在該第一主動區與該第二主動區之間對準，藉此使該第一導電區與該第一閘極區相交並且使該第二導電區與該第四閘極區相交；以及 使單獨的一第三導電區與一第四導電區沿該第一方向且在該第一主動區與該第三主動區之間對準，藉此使該第三導電區與該第一閘極區相交並且使該第四導電區與該第三閘極區相交，或者使該第三導電區與該第二閘極區相交並且使該第四導電區與該第四閘極區相交， 其中藉由一電腦之一處理器執行以下步驟中之至少一者：放置該第一主動區，使相鄰的該第一主動區與該第一閘極區至該第四閘極區相交，對準單獨的該第一導電區及該第二導電區，或者對準單獨的該第三導電區及該第四導電區。
  2. 如請求項1所述之方法，其中使單獨的該第三導電區及該第四導電區沿該第一方向對準之步驟包括以下步驟：將該第三導電區與該第四導電區分隔開與一極紫外(EUV)製造製程的一最小間隔規則對應的一第一距離。
  3. 如請求項2所述之方法，其中使單獨的該第一導電區及該第二導電區沿該第一方向對準之步驟包括以下步驟：將該第一導電區與該第二導電區分隔開大於該第一距離之一第二距離。
  4. 如請求項1所述之方法，進一步包括： 使一第五導電區與一第六導電區沿該第一方向對準，其中： 該第三主動區位於該第三導電區與該第四導電區之間以及該第五導電區與該第六導電區之間，且 使該第五導電區與該第六導電區對準之步驟包括：使該第五導電區與該第一閘極區相交並且使該第六導電區與該第四閘極區相交。
  5. 如請求項1所述之方法，進一步包括： 使一第五導電區與一第六導電區沿該第一方向對準，其中： 該第一主動區位於該第一導電區與該第二導電區之間以及該第五導電區與該第六導電區之間， 當對準單獨的該第三導電區及該第四導電區之步驟包括以下步驟時：使該第三導電區與該第一閘極區相交並且使該第四導電區與該第三閘極區相交，對準單獨的該第五導電區及該第六導電區之步驟包括以下步驟：使該第五導電區與該第二閘極區相交並且使該第六導電區與該第四閘極區相交，且 當對準單獨的該第三導電區與該第四導電區之步驟包括以下步驟時：使該第三導電區與該第二閘極區相交並且使該第四導電區與該第四閘極區相交，對準單獨的該第五導電區及該第六導電區之步驟包括以下步驟：使該第五導電區與該第一閘極區相交並且使該第六導電區與該第三閘極區相交。
  6. 如請求項5所述之方法，其中沿該第一方向對準單獨的該第三導電區與該第四導電區以及沿該第一方向對準單獨的該第五導電區與該第六導電區之步驟包括以下步驟：將對應的該第三導電區與該第四導電區或該第五導電區與該第六導電區分隔開與一最小間隔規則對應的一距離。
  7. 如請求項1所述之方法，進一步包括以下步驟： 將一第一通孔區放置在該第一導電區與該第一閘極區之該相交處； 將一第二通孔區放置在該第二導電區與該第四閘極區之該相交處； 將一第三通孔區放置在該第三導電區與該第一閘極區或該第二閘極區中之一者的該相交處；以及 將一第四通孔區放置在該第四導電區與該第三閘極區或該第四閘極區中之一者的該相交處。
  8. 如請求項7所述之方法，其中放置該第一通孔區至放置該第四通孔區中之每一步驟包括放置一槽形通孔區或一方形通孔區。
  9. 一種積體電路(IC)元件，包括： 一第一反熔絲結構，包括在一第一閘極導體與一第一主動區之間的一第一介電層，該第一閘極導體沿一第一方向延伸，該第一主動區沿垂直於該第一方向之一第二方向延伸； 一第二反熔絲結構，包括在一第二閘極導體與該第一主動區之間的一第二介電層，該第二閘極導體沿該第一方向延伸； 一第一電晶體，包括在該第一閘極導體與該第二閘極導體之間沿該第一方向延伸的一第三閘極導體； 一第二電晶體，包括在該第二閘極導體與該第三閘極導體之間沿該第一方向延伸的一第四閘極導體； 一第一通孔及一第二通孔，電連接至該第一閘極導體； 一第三通孔，電連接至該第二閘極導體；以及 一第四通孔，電連接至該第三閘極導體或該第四閘極導體， 其中： 該第一通孔與該第三通孔沿該第二方向彼此對準，且放置在該第一主動區與一第二主動區之間，該第二主動區沿該第一方向鄰近於該第一主動區，並且 該第二通孔與該第四通孔沿該第二方向彼此對準，且放置在該第一主動區與一第三主動區之間，該第三主動區沿該第一方向鄰近於該第一主動區。
  10. 如請求項9所述之IC元件，進一步包括： 一第五通孔與一第六通孔，沿該第二方向彼此對準，其中： 該第二主動區位於該第五通孔與該第六通孔之間以及該第一通孔與該第三通孔之間， 該第五通孔電連接至該第二閘極導體， 當該第四通孔電連接至該第三閘極導體時，該第六通孔電連接至該第四閘極導體，並且 當該第四通孔電連接至該第四閘極導體時，該第六通孔電連接至該第三閘極導體。
  11. 如請求項9所述之IC元件，進一步包括： 一第五通孔與一第六通孔，沿該第二方向彼此對準，其中： 該第三主動區位於該第五通孔與該第六通孔之間以及該第二通孔與該第四通孔之間， 該第五通孔電連接至該第一閘極導體，並且 該第六通孔電連接至該第二閘極導體。
  12. 如請求項11所述之IC元件，進一步包括： 一第一導電線，沿該第一方向延伸並電連接至該第一通孔、該第二通孔及該第五通孔中之每一者； 一第二導電線，沿該第一方向延伸並電連接至該第三通孔及第六通孔中之每一者；及 一第三導電線，沿該第一方向延伸並電連接至該第四通孔。
  13. 如請求項9所述之IC元件，進一步包括： 一第五通孔與一第六通孔，沿該第二方向彼此對準，其中： 該第二主動區位於該第五通孔與該第六通孔之間以及該第一通孔與該第三通孔之間， 該第五通孔電連接至該第一閘極導體，並且 該第六通孔電連接至該第二閘極導體。
  14. 如請求項13所述之IC元件，進一步包括： 一第七通孔及一第八通孔，沿該第二方向彼此對準；以及 一第四主動區，鄰近於該第三主動區， 其中： 該第四主動區位於該第七通孔與該第八通孔之間以及該第五通孔與該第六通孔之間， 該第七通孔電連接至該第一閘極導體，並且 該第八通孔電連接至該第二閘極導體。
  15. 如請求項14所述之IC元件，進一步包括： 一第一導電線，沿該第一方向延伸並電連接至該第一通孔、該第二通孔、該第五通孔及該第七通孔中之每一者； 一第二導電線，沿該第一方向延伸並電連接至該第三通孔、該第六通孔及該第八通孔中之每一者；以及 一第三導電線，沿該第一方向延伸並電連接至該第四通孔。
  16. 一種電子設計自動化(EDA)系統，包括： 一處理器；以及 一非暫態電腦可讀儲存媒體，包括用於一個或多個程式的電腦程式碼，該非暫態電腦可讀儲存媒體及該電腦程式碼經配置以與該處理器一起致使該系統執行以下步驟： 藉由鄰接一第一佈局單元及一第二佈局單元與一第三佈局單元及一第四佈局單元，來佈置該第一佈局單元至該第四佈局單元，其中： 該第一佈局單元與該第二佈局單元鄰接統一地界定了與一第一反熔絲位元及一第二反熔絲位元對應的一第一主動區， 該第三佈局單元與該第四佈局單元鄰接統一地界定了與一第三反熔絲位元及一第四反熔絲位元對應的一第二主動區， 該第一佈局單元至該第四佈局單元統一地界定了一第三主動區，該第三主動區與一第五反熔絲位元及一第六反熔絲位元對應，該第五反熔絲位元及該第六反熔絲位元鄰近於該第一反熔絲位元與該第二反熔絲位元以及該第三反熔絲位元與該第四反熔絲位元， 該第一佈局單元包括覆蓋一第一閘極區的一第一通孔區及覆蓋一第二閘極區的一第二通孔區，該第一閘極區由該第一反熔絲位元、該第三反熔絲位元及該第五反熔絲位元之多個反熔絲結構共用，該第二閘極區由該第一反熔絲位元、該第三反熔絲位元及該第五反熔絲位元之多個電晶體結構共用， 該第四佈局單元包括覆蓋一第三閘極區的一第三通孔區及覆蓋一第四閘極區的一第四通孔區，該第三閘極區由該第二反熔絲位元、該第四反熔絲位元及該第六反熔絲位元之多個電晶體結構共用，該第四閘極區由該第二反熔絲位元、該第四反熔絲位元及該第六反熔絲位元之多個反熔絲結構共用， 該第三佈局單元包括覆蓋該第一閘極區之該第五通孔區及該第六通孔區，並且 該第二佈局單元包括覆蓋該第四閘極區之一第七通孔區及多個第八通孔區；以及 生成一積體電路(IC)佈局圖，該積體電路佈局圖包括該第一佈局單元至該第四佈局單元之一佈置。
  17. 如請求項16所述之EDA系統，其中： 該第一佈局單元至該第四佈局單元之該佈置為複數個相同佈局單元佈置中的一第一佈局單元佈置，並且 該非暫態電腦可讀儲存媒體及該電腦程式碼經配置以與該處理器一起致使該系統執行以下步驟： 鄰接該些相同佈局單元佈置中的每個佈局單元佈置與該些相同佈局單元佈置中的至少兩個額外佈局單元佈置，藉此形成一反熔絲陣列。
  18. 如請求項16所述之EDA系統，其中該非暫態電腦可讀儲存媒體及該電腦程式碼經配置以與該處理器一起致使該系統執行以下步驟： 鄰接該第五佈局單元及該第六佈局單元與該第一佈局單元及該第二佈局單元，其中： 該第五佈局單元包括覆蓋該第一閘極區之一第九通孔區及一第十通孔區，並且 該第六佈局單元包括覆蓋該第四閘極區之一第十一通孔區及一第十二通孔區。
  19. 如請求項18所述之EDA系統，其中： 該第一佈局單元至該第六佈局單元之該佈置為複數個相同佈局單元佈置中的一第一佈局單元佈置，並且 該非暫態電腦可讀儲存媒體及該電腦程式碼經配置以與該處理器一起致使該系統執行以下步驟： 鄰接該些相同佈局單元佈置中的每個佈局單元佈置與該些相同佈局單元佈置中的至少兩個額外佈局單元佈置，藉此形成一反熔絲陣列。
  20. 如請求項16所述之EDA系統，其中以下各項中之至少一者： 該第二通孔放置於該第一主動區與該第三主動區之間，或 該第三通孔放置於該第二主動區與該第三主動區之間。
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