TWI725521B - 積體電路裝置及其電路和操作方法 - Google Patents

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Abstract

一種積體電路(IC)裝置包括反熔絲裝置。反熔絲裝置包括在第一閘極結構與主動區之間的介電層；第一電晶體，此第一電晶體包括覆蓋該主動區的第二閘極結構；以及第二電晶體，此第二電晶體包括覆蓋主動區的第三閘極結構。第一閘極結構在第二閘極結構與第三閘極結構之間。一種積體電路裝置的電路及其操作方法亦在此揭露。

Description

積體電路裝置及其電路和操作方法
本揭示是關於一種積體電路，特別是關於一種記憶體電路。
積體電路(IC)有時包括一次可編程(one-time programmable；OTP)記憶體部件，以提供非揮發性記憶體(non-volatile memory；NVM)，其中在非揮發性記憶體中當IC斷電時資料不會丟失。一種NVM的類型包括反熔絲位元，且反熔絲位元藉由使用連接到其他電路部件的介電材料層(氧化物等)而被整合到IC中。為了編程反熔絲位元，在介電材料層上施加編程電場，用以可持續地改變(例如，分解)介電材料層，從而降低介電材料層的電阻。通常，為了決定反熔絲位元的狀態，在介電材料層上施加讀取電壓以及讀取合成電流。
本揭示案之實施例是關於一種積體電路裝置，包括反熔絲裝置、第一電晶體以及第二電晶體。反熔絲裝置包括在第一閘極結構與主動區之間的介電層。第一電晶體包括覆蓋主動區的第二閘極結構。第二電晶體包括覆蓋主動區 的第三閘極結構。第一閘極結構在第二閘極結構與第三閘極結構之間。
本揭示案之實施例是關於一種積體電路裝置的電路，包括導線、位元線、反熔絲裝置、第一電晶體以及第二電晶體。反熔絲裝置及第一電晶體串聯耦合於導線與位元線之間。反熔絲裝置及第二電晶體串聯耦合於導線與位元線之間。
本揭示案之實施例是關於一種操作積體電路裝置的電路的方法，包括以下步驟。在反熔絲裝置的閘極處接收電壓；以及同時使用第一電晶體及第二電晶體將反熔絲裝置耦合到位元線。
100:IC裝置
100B:基板
200:IC裝置
200-1:IC裝置
200-2:IC裝置
300:方法
310:操作
320:操作
330:操作
400:方法
410:操作
420:操作
430:操作
440:操作
500:方法
510:操作
520:操作
530:操作
540:操作
550:操作
560:操作
570:操作
580:操作
600A:IC佈局圖
600B:IC佈局圖
700:EDA系統
702:處理器
704:非暫時性電腦可讀儲存媒體
706:指令
707:標準單元庫
708:匯流排
710:I/O介面
712:網路介面
714:網路
742:用戶介面
800:IC製造系統
820:設計室
822:IC設計佈局圖
830:遮罩室
832:資料準備
844:遮罩製造
845:遮罩
850:IC製造商
852:晶圓製造
853:半導體晶圓
860:IC裝置
X、Y、Z:方向
C1、C2、C3:接觸結構
CR1、CR2、CR3:接觸區域
CB1、CB2A、CB2B:單元位元
SD1、SD2、SD3、SD4、SD5、SD6、SD7:源極-汲極結構
G1、G2、G3、G4、G5、G6:閘極區域
GR0、GP0、GR1:閘極結構
OXP0、OXP:介電層
AA:主動區
Ic、IBL、IBL1、IBL2、IBL3、IBL4:電流
BL、WLP0、WLR1、WLP1、WLR2:導電路徑
WLRR0、WLRR1:導電區域
BLV、WLP0V、WLR1V、WLP1V、WLR2V:電壓
BLR:位元線區域
MNR0、MNP0、MNR1、MNR2、MNP1、MNR3:電晶體
WLRM0、WLRM1:導電元件
V1、V2、V3、V4、V5、V6:通孔結構
VR1、VR2、VR3、VR4、VR5、VR6:通孔區域
EF:電場
D0、D1:二極體
Rb0、Rb1:電阻
Rox:電阻器
A-A':平面
AR:主動區
當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的各態樣。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸。
第1A圖至第1F圖是根據一些實施例的反熔絲裝置的示意圖。
第2A圖至第2D圖是根據一些實施例的反熔絲裝置的示意圖。
第3圖是根據一些實施例的操作電路的方法的流程圖。
第4圖是根據一些實施例的製造反熔絲裝置的方法的流程圖。
第5圖是根據一些實施例的產生IC佈局圖的方法的流程 圖。
第6A圖和第6B圖描繪了根據一些實施例的反熔絲單元佈局圖。
第7圖是根據一些實施例的電子設計自動化(EDA)系統的方塊圖。
第8圖是根據一些實施例的IC製造系統以及與該IC製造系統相關聯的IC製造流程的方塊圖。
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件、值、操作、材料、佈置等的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並且旨在為限制性的。可設想到其他部件、值、操作、材料、佈置等。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包 括使用或操作中的裝置/元件的不同取向。設各可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
在各種實施例中，反熔絲單元包括反熔絲裝置和兩個選擇電晶體，該兩個選擇電晶體用以共同地將反熔絲裝置耦合到位元線。在編程操作中，與單個電晶體將反熔絲裝置耦合到位元線的方法相比，兩個電晶體的組合賦能更均勻的施加電場。在讀取操作中，與單個電晶體將反熔絲裝置耦合到位元線的方法相比，所得到的並聯電流路徑賦能降低的路徑電阻、降低的裝置電阻變化影響以及增加的電流，從而在偵測編程狀態時提高精確度。
第1A圖至第1F圖是根據一些實施例的積體電路(integrated circuit；IC)裝置100的示意圖。在一些實施例中，IC裝置100藉由執行方法400及/或方法500的一些或全部操作而形成及/或基於IC佈局圖600A或600B來配置，下述參考第4圖至第6B圖進行論述。在一些實施例中，IC裝置100包括在由IC製造商/製造者(「fab」)850製造的IC裝置860中，下述參考第8圖論述。
第1A圖、第1D圖和第1E圖描繪了IC裝置100沿著包括X方向及Z方向的平面A-A'的橫截面視圖，並且第1B圖描繪了IC裝置100的平面圖、X方向、Y方向、以及沿X方向與平面A-A'的交點。第1C圖是處於如第1A圖及第1D圖所示的未編程狀態下的IC裝置100的電路圖，並且第1F圖是處於如第1E圖所示的編程狀態下的IC裝置100的電路 圖。
第1A圖至第1F圖中的每一者描繪了在IC裝置100的操作期間響應於施加電壓而產生的電流IBL1和IBL2。第1D圖進一步描繪了在未編程狀態下的IC裝置100操作期間響應於施加電壓而產生的電場EF。
第1A圖至第1F圖中對IC裝置100的描繪是為清楚起見而簡化的。第1A圖、第1B圖、第1D圖及第1E圖描繪了IC裝置100的視圖，其中包括及排除各種特徵以簡化下面的論述。在各種實施例中，IC裝置100包括一個或多個金屬互連件、觸點、通孔、閘極結構或其他電晶體元件、阱、隔離結構或其他相似者，IC裝置100更包括如第1A圖、第1B圖、第1D圖和第1E圖中所示的元件。
如第1A圖至第1F圖所示，IC裝置100包括電晶體MNR0、反熔絲裝置MNP0以及形成在基板100B中的電晶體MNR1。基板100B是適用於形成一個或多個IC裝置100的半導體晶圓(例如，下述參考第8圖論述的半導體晶圓853)的一部分。在各種實施例中，基板100B包含n型矽或p型矽。
基板100B包括主動區AA，其中IC裝置100的下部位於主動區AA中。主動區AA是基板100B具有n型或p型摻雜的連續區段，其中連續區段包括各種半導體結構，包括多個源極-汲極(source-drain；S/D)結構SD1-SD4。在一些實施例中，主動區AA位於基板100B內的阱(未圖示)內，亦即n阱或p阱內。
在一些實施例中，主動區AA藉由一個或多個隔離結構(未圖示)(例如一個或多個淺溝槽隔離(STI)結構)與基板100B中的其他元件電隔離。
S/D結構SD1-SD4是配置以具有與主動區AA的其他部分的摻雜類型相反的半導體結構。在第1A圖至第1F圖中描繪的實施例中，主動區AA具有p型摻雜並且S/D結構SD1-SD4具有n型摻雜，如第1E圖和第1F圖中所示的二極體D1及D2。
在一些實施例中，S/D結構被用以具有比主動區AA的其他部分更低的電阻率。在一些實施例中，S/D結構SD1-SD4包括一個或多個部分，其中一個或多個部分具有的摻雜濃度大於在其他情況下在整個主動區AA中存在的一種或多種摻雜濃度。在各種實施例中，S/D結構SD1-SD4包括半導體材料(例如，矽、矽鍺(SiGe)和/或碳化矽(SiC))的磊晶區域。
電晶體MNR0至少包括S/D結構SD1的一部分、S/D結構SD2的一部分，以及在S/D結構SD1與SD2之間的主動區AA的一部分；反熔絲裝置MNP0包括S/D結構SD2的一部分、S/D結構SD3的一部分，以及在S/D結構SD2與SD3之間的主動區AA的一部分；並且電晶體MNR1包括S/D結構SD3的一部分、至少S/D結構SD4的一部分，以及在S/D結構SD3與SD4之間的主動區AA的一部分。因此，反熔絲裝置MNP0與電晶體MNR0共享S/D結構SD2，並與電晶體MNR1共享S/D結構SD3。在各種實施例中，電晶體 MNR0與至少一個其他IC裝置(未圖示)共享S/D結構SD1，且/或電晶體MNR1與至少一個其他IC裝置(未圖示)共享S/D結構SD4。
電晶體MNR0包括閘極結構GR0，其中閘極結構GR0覆蓋介電層(未標記)以及S/D結構SD1和SD2中的每一者沿Z方向的部分。因此，主動區AA的在閘極結構GR0正下方以及在S/D結構SD1與SD2之間的部分係被配置為電晶體MNR0的溝道(未圖示)。在各種實施例中，閘極結構GR0在正和/或負Y方向上延伸並且包括在電晶體MNR0和除了電晶體MNR0之外的一個或多個電晶體(未圖示)中。
電晶體MNR1包括閘極結構GR1，其中閘極結構GR1覆蓋介電層(未標記)以及S/D結構SD3和SD4中的每一者沿Z方向的部分。因此，主動區AA的在閘極結構GR1正下方以及S/D結構SD3與SD4之間的部分係被配置為電晶體MNR1的溝道(未圖示)。在各種實施例中，閘極結構GR1在正和/或負Y方向上延伸並且包括在電晶體MNR1和除了電晶體MNR1之外的一個或多個電晶體(未圖示)中。
反熔絲裝置MNP0包括閘極結構GP0，其中閘極結構GP0覆蓋介電層OXP以及S/D結構SD2和SD3中的每一者沿Z方向的部分。因此，S/D結構SD2和SD3係被配置為控制主動區AA的在閘極結構GP0和介電層OXP正下方以及在S/D結構SD2與SD3之間的部分的電壓位準。在各種實施例中，閘極結構GP在正和/或負Y方向上延伸並且包括在反熔絲裝置MNP0和除了反熔絲裝置MNP0之外的一 個或多個電晶體(未圖示)中。
閘極結構GR0、GR1和GP0中的每一者是容積，其中容積包含一種或多種導電材料(多晶矽、一種或多種金屬)和/或實質上被一種或多種絕緣材料(例如，二氧化矽和/或一種或多種其他合適的材料)包圍的一種或多種其他合適的材料，從而被用以控制提供給IC裝置100下面的介電層(例如，介電層OXP)的電壓。
介電層OXP包含由一種或多種介電材料組成的層，其中層用以使得在操作中，介電層上的足夠大的電場可持續地改變該等介電材料中的至少一種介電材料，從而將介電層的電阻由施加電場之前的位準顯著地降低。在一些實施例中，可持續地改變介電材料亦被稱為分解(break down)介電材料，或者被稱為對反熔絲裝置MNP0和/或IC裝置100進行編程(program)。
在各種實施例中，介電層OXP包含二氧化矽和/或高介電常數介電材料(high-k dielectric material；例如，介電常數值k高於3.8或7.0的介電材料)中的一者或多者。在一些實施例中，高介電常數介電材料包括氧化鋁、二氧化鉿(hafnium oxide)、氧化鑭(lanthanum oxide)，或另一合適的材料。
IC裝置100包括通孔結構V2，其中通孔結構V2覆蓋並電連接到閘極結構GP0。通孔結構(例如，通孔結構V2)是一個或多個導電元件，其中一個或多個導電元件被用以將下層結構(例如，閘極結構GP0)電連接到上覆導電路徑 (例如，導電路徑WLP0，第1B圖中未圖示)。通孔結構V2在第1B圖中圖示，並且包括在第1A圖、第1C圖至第1F圖中所示的導電路徑WLP0的示意圖中。
導電路徑(例如，導電路徑WLP0)是一個或多個導電元件，其中一個或多個導電元件被用以在第一電路元件和第二電路元件之間提供低電阻電連接。在各種實施例中，導電元件(亦稱為導體)是IC結構，其中等IC結構包含一種或多種導電材料，例如銅、鎢、鋁、金、鈦、多晶矽或適於形成低電阻路徑的其他材料。在一些實施例中，導電元件是用於形成IC裝置100的製造製程的金屬零層的區段。
導電路徑WLP0在一些實施例中亦稱為導電電壓線或偏壓電壓線，被用作通孔結構V2與第一電壓源(未圖示)之間的低電阻電連接的至少一部分，其中第一電壓源在IC裝置100的外部並且被用以提供電壓WLP0V(在一些實施例中亦稱為訊號)。因此，反熔絲裝置MNP0的閘極結構GP0經由通孔結構V2電連接到導電路徑WLP0，並且反熔絲裝置MNP0由此用以在操作中從第一電壓源接收電壓WLP0V。
IC裝置100包括通孔結構V1，其中通孔結構V1覆蓋並電連接到閘極結構GR0；通孔結構V3，其中通孔結構V3覆蓋並電連接到閘極結構GR1；以及導電元件WLRM0，其中導電元件WLRM0覆蓋並電連接到通孔結構V1和V3中的每一者。導電元件WLRM0是導電路徑WLR1的一部分。通孔結構V1和V3以及導電元件WLRM0繪示於 第1B圖中，並且包括在第1A圖、第1C圖至第1F圖中所示的導電路徑WLR1的示意圖中。
在第1B圖所示的實施例中，通孔結構V1和V3被用以經由單個導電元件WLRM0將其各自的閘極結構GR0和GR1電連接到導電路徑WLR1，從而將閘極結構GR0和GR1彼此耦合。在一些實施例中，通孔結構V1和V3被用以將其各自的閘極結構GR0和GR1電連接到導電路徑WLR1，從而經由補充或代替導電元件WLRM0的一個或多個導電元件將閘極結構GR0和GR1彼此耦合。
導電路徑WLR1在一些實施例中亦稱為選擇訊號線，被用以將閘極結構GR0和GR1電連接到第二電壓源(未圖示)，其中第二電壓源在IC裝置100的外部並且被用以提供電壓WLR1V。電晶體MNR0和電晶體MNR1各自的閘極結構GR0和GR1由此經由各自的通孔結構V1和V3電連接到導電路徑WLR1，並且電晶體MNR0和MNR1中的每一者由此被用以在操作中從第二電壓源接收電壓WLR1V。
IC裝置100包括接觸結構C1，其中接觸結構C1覆蓋並電連接到S/D結構SD1。接觸結構(例如，接觸結構C1)是一個或多個導電元件，其中一個或多個導電元件被用以將主動區(例如，主動區AA)中的基板結構(例如，S/D結構SD1)電連接到上覆導電路徑(例如，導電路徑BL)。
導電路徑BL在一些實施例中亦稱為位元線，在第1A圖和第1C圖至第1F圖中示意性地表示，並且被用以將接觸結構C1電連接到第三電壓源(未圖示)，其中第三電壓 源在IC裝置100的外部並且被用以提供電壓BLV。電晶體MNR0的S/D結構SD1由此與導電路徑BL電連接，並且IC裝置100由此被用以在操作中從第三電壓源接收電壓BLV。
IC裝置100包括接觸結構C2，其中接觸結構C2覆蓋並電連接到S/D結構SD4，並且電連接到上覆導電路徑BL。電晶體MNR1的S/D結構SD4由此與導電路徑BL電連接，並且IC裝置100由此被用以在操作中從第三電壓源接收電壓BLV。
在一些實施例中，接觸結構C1和C2電連接到導電路徑BL的相同導電元件，並且S/D結構SD1和SD4由此被用以經由各自的接觸結構C1和C2從導電路徑BL接收電壓BLV。在一些實施例中，接觸結構C1和C2電連接到導電路徑BL的單獨導電元件，並且S/D結構SD1和SD4以其他方式被用以經由各自的接觸結構C1和C2從導電路徑BL接收電壓BLV。
在操作中，電晶體MNR0和電晶體MNR1由此被用以響應於在各自的閘極結構GR0和GR1處接收電壓WLR1V，以及被用以在各自的S/D結構SD1和SD4處接收電壓BLV，而電晶體MNR0和電晶體MNR1同時接通或斷開。在第1A圖至第1F圖中描繪的實施例中，電晶體MNR0和電晶體MNR1中的每一者是n型電晶體，並且響應於高於電壓BLV值的電壓WLR1V值，其中電壓WLR1V值的量等於或大於電晶體MNR0或電晶體MNR1中所對應的的閾值電壓，而電晶體MNR0和電晶體MNR1被接通。
在一些實施例中，電晶體MNR0和電晶體MNR1中的每一者是p型電晶體，並且響應於低於電壓BLV值的電壓WLR1V值，其中電壓WLR1V值的量等於或大於電晶體MNR0或電晶體MNR1中所對應的閾值電壓，而電晶體MNR0和電晶體MNR1被接通。在各種實施例中，電晶體MNR0和電晶體MNR1的閾值電壓是相同的電壓值或具有彼此不同的值。
藉由上面論述的IC裝置100的配置，反熔絲裝置MNP0和電晶體MNR0串聯耦合在導電路徑WLP0與BL之間，並且反熔絲裝置MNP0和電晶體MNR1串聯耦合在導電路徑WLP0與BL之間。電晶體MNR0在S/D結構SD2處耦合到反熔絲裝置MNP0的第一端子，並且電晶體MNR1在S/D結構SD3處耦合到反熔絲裝置MNP0的第二端子。電晶體MNR0和MNR1由此並聯配置，電晶體MNR0和電晶體MNR1中的每一者耦合在反熔絲裝置MNP0與導電路徑BL之間。
在操作中，電晶體MNR0被接通使相應的溝道變得導電，從而允許電壓BLV從S/D結構SD1傳輸到S/D結構SD2，並允許電流IBL1經由溝道的低電阻路徑從S/D結構SD2流到S/D結構SD1。電晶體MNR1被接通使相應的溝道變得導電，從而允許電壓BLV從S/D結構SD4傳輸到S/D結構SD3，並允許電流IBL2經由溝道的低電阻路徑從S/D結構SD3流到S/D結構SD4。
在操作中，當電晶體MNR0和電晶體MNR1被 接通時，在閘極結構GP0處的電壓WLP0V使電流Ic流過介電層OXP。基於電壓WLP0V和電壓BLV值之間的差的大小和極性來決定電流Ic的大小和極性。在第1A圖至第1F圖中描繪的實施例中，電流Ic的正值表示電壓WLP0V具有的值大於電壓BLV的值。
電流IBL1是電流Ic的第一分量，並且電流IBL1在負X方向上從反熔絲裝置MNP0流到S/D結構SD1。電流IBL2是電流Ic的第二分量，並且電流IBL2在正X方向上從反熔絲裝置MNP0流到S/D結構SD4。電流IBL1和IBL2的總和等於電流Ic以及等於導電路徑BL中的電流IBL。
電流IBL1和IBL2的相對大小係基於閘極結構GP0與導電路徑BL之間的相應電流路徑的電阻值。基於上面論述的配置，IC裝置100包括並聯電流路徑，其中電流IBL1和IBL2流過並聯電流路徑，並且電流IBL係基於穿過前述兩個電流路徑的總電流。在操作中，IC裝置100由此被用以使得電晶體MNR0和電晶體MNR1同時將反熔絲裝置MNP0耦合到導電路徑BL。
與單個電晶體經由單個電流路徑將反熔絲裝置耦合到位元線的方法相比，IC裝置100賦能讀取操作期間增加的電流，從而提高偵測反熔絲裝置(例如，反熔絲裝置MNP0)的編程狀態的能力。在反熔絲裝置被弱編程(亦即，相對於強編程的反熔絲裝置的電阻值具有大電阻值)的情況下，改進的能力最為明顯。
第1D圖描繪了操作，在第1D圖之操作中電壓WLP0V和電壓BLV施加到未編程狀態下的IC裝置100，如第1C圖中示意性地所示。在未編程狀態下，反熔絲裝置MNP0的介電層OXP相對於編程狀態具有較大的電阻值，使得電流Ic以及對應於電流IBL1和IBL2而後的電壓下降(voltage drop)小到足以在操作中被忽略。
據此，如第1D圖所示，在S/D結構SD1處接收的電壓BLV被認為經由接通之電晶體MNR0在S/D結構SD2處接收，並且在S/D結構SD4處接收的電壓BLV被認為經由操作中的接通之電晶體MNR1在S/D結構SD3處被接收。響應於閘極結構GP0處的電壓VLP0V值與S/D結構SD2、SD3處的電壓BLV值之間的差異，在反熔絲裝置MNP0中產生總電場，其中總電場的一部分在主動區AA中並且在第1D圖中表示為電場EF。
在第1D圖所示的實施例中，因為電晶體MNR0和電晶體MNR1相對於反熔絲裝置MNP0沿X方向對稱地配置，在操作中，S/D結構SD2、SD3處的電壓BLV使得電場EF在S/D結構SD2、SD3之間具有對稱的輪廓。
如第1D圖所示，電場EF的對稱輪廓包括在S/D結構SD2和S/D結構SD3中的每一者處的第一場強度，以及在S/D結構SD2和S/D結構SD3之間並且在閘極結構GP0正下方的主動區AA的部分的中心處的第二場強度，其中第二場強度低於該第一場強度。
在一些實施例中，電晶體MNR0和電晶體 MNR1不是相對於反熔絲裝置MNP0沿X方向對稱配置的，並且在操作中，S/D結構SD2和S/D結構SD3處的電壓BLV使得電場EF在S/D結構SD2、SD3之間具有非對稱的輪廓，其中非對稱的輪廓在其他情況下在S/D結構SD2和S/D結構SD3處變化一個或兩個場強度，以及具有在S/D結構SD2和S/D結構SD3之間的點處的較低場強。
在使用單個電晶體向未編程的反熔絲裝置施加電壓的方法中，所得電場具有非對稱的輪廓，在非對稱輪廓的電場中與電晶體相鄰的場強度隨著與電晶體的距離增大而繼續減小。與此類單電晶體方法相比，IC裝置100被如上所述配置以在操作中在介電層OXP上施加更均勻的電場。
在編程操作期間，發生介電擊穿(dielectric breakdown)的位置是介電材料和整個介電層中的電場的強度的函數。與單電晶體方法相比，藉由改善電場的均勻性，IC裝置100增加了可能發生介電擊穿的位置的數量。在IC裝置100是反熔絲陣列的一部分的應用中，與單電晶體方法相比，潛在介電擊穿位置的增多降低了被編程裝置的平均電阻值並且減少了被弱編程為實質上高於平均值的電阻值的裝置的數量。
第1E圖描繪了操作，在第1E圖之操作中電壓WLP0V和電壓BLV施加到編程狀態下的IC裝置100，如第1F圖中示意性地所示。在編程狀態下，反熔絲裝置MNP0的介電層OXP相對於未編程狀態具有小的電阻值，並且在介電層OXP內的任意位置處表示為電阻器Rox。電阻Rb0表示 電阻器Rox與S/D結構SD2之間的基板電阻值，電阻Rb1表示電阻器Rox與S/D結構SD3之間的基板電阻值，二極體D0表示主動區AA與S/D結構SD2之間的結點，並且二極體D1表示主動區AA與S/D結構SD3之間的結點。
在電阻器Rox與電晶體MNR0之間串聯耦合的電阻器Rb0和二極體D0由此被用作第一電流路徑，其中電流IBL1在操作中在第一電流路徑中流動。在電阻器Rox與電晶體MNR1之間串聯耦合的電阻器Rb1和二極體D1被用作第二電流路徑，其中電流IBL2在操作中在第二電流路徑中流動。第一電流路徑和第二電流路徑並聯佈置，使得在操作中，總電流IBL是電阻Rb0和電阻Rb1並聯組合的函數，以及是相對於跨二極體D0和二極體D1的電壓降的電壓WLP0V和電壓BLV之間差值的函數。
在電阻器Rox對應於沿X方向的介電層OXP的中心中的介電擊穿的情況下，電阻Rb0和電阻Rb1具有相同的電阻值，其中電阻值等於S/D結構SD2和S/D結構SD3之間的主動區AA的總電阻值的約一半。在此情況下，電阻Rb0和電阻Rb1的並聯組合具有等於總電阻值的約四分之一的等效電阻值。在一些實施例中，介電層OXP沿X方向的中心對應於S/D結構SD2與S/D結構SD3之間的中點。
在電阻器Rox對應於除了沿X方向的中心以外的位置處的介電層OXP的介電擊穿的情況下，電阻Rb0和Rb1電阻其中的一者具有的電阻值等於總電阻值的一半，並且電阻Rb0和電阻Rb1的並聯組合具有的等效電阻值小於 總電阻值的四分之一。
因此，在編程狀態下，IC裝置100的並聯電流路徑配置的最大等效基板電阻值為S/D結構SD2和S/D結構SD3之間的主動區AA的總電阻值的約四分之一。
在使用單個電晶體向編程的反熔絲裝置施加電壓的方法中，所得到的單個電流路徑具有的電阻值可以從小於總基板電阻值的四分之一變化到接近整個總基板電阻值，其中取決於介電擊穿的位置。與此類單電晶體方法相比，IC裝置100被配置為如上所述以在IC裝置100是反熔絲陣列的一部分的應用中實現更低的平均基板電阻值，從而實現更均勻的基板電阻值分佈。在讀取操作中，與單電晶體方法相比，相對較低和較不可變的基板電阻值導致讀取電流相對較高且較不可變，從而更容易被區分。
第2圖至第2C圖是根據一些實施例的IC裝置200的圖。在一些實施例中，IC裝置200藉由執行方法400和/或方法500的一些或全部操作而形成和/或基於IC佈局圖600A或600B來配置，下面參考第4圖至第6B圖進行論述。在一些實施例中，IC裝置200包括在由IC製造商/製造者(「fab」)850製造的IC裝置860中，下面參考第8圖論述。
第2A圖描繪了IC裝置200沿著包括上面關於第1A圖至第1F圖論述的X方向和Z方向的平面A-A'的剖視圖；第2B圖描繪了IC裝置200-1的平面圖、IC裝置200的實施例以及X方向和Y方向；第2C圖描繪了IC裝置200-2的平面圖、IC裝置200的實施例以及X方向和Y方向；並且第2D 圖是IC裝置200的示意圖。
第2A圖至第2D圖中對IC裝置200的描繪是為清楚起見而簡化的。第2A圖至第2C圖描繪了IC裝置200的視圖，其中包括和排除各種特徵以便於下面的論述。在各種實施例中，除了第2A圖至第2C圖中所示的元件之外，IC裝置200亦包括一個或多個金屬互連件、觸點、通孔、閘極結構或其他電晶體元件、阱、隔離結構或其他相似者。
IC裝置200包括反熔絲裝置MNP0和電晶體MNR0、MNR1，電晶體MNR0、MNR1包括：S/D結構SD1-SD4和部分的主動區AA、接觸結構C1和接觸結構C2、通孔結構V1-V3、導電元件WLRM0以及導電路徑WLR1和導電路徑WLP0，各自在上面參考第1A圖至第1F圖論述。IC裝置200亦包括反熔絲裝置MNP1和電晶體MNR2、MNR3，電晶體MNR2、MNR3包括S/D結構SD4-SD7和部分的主動區AA、接觸結構C3、通孔結構V4-V6、導電元件WLRM1以及導電路徑WLR2和導電路徑WLP1。
反熔絲裝置MNP1、電晶體MNR2和電晶體MNR3、S/D結構SD4-SD7、接觸結構C3、通孔結構V4-V6、導電元件WLRM1以及導電路徑WLR2和導電路徑WLP1分別具有與反熔絲熔絲裝置MNP0、電晶體MNR0和電晶體MNR1、S/D結構SD1-SD4、接觸結構C1和接觸結構C2、通孔結構V1-V3、導電元件WLRM0以及導電路徑WLR1和導電路徑WLP0的配置相對應的配置，如上文關於 第1A圖至第1F圖所論述的；因此省略了其詳細描述。
第2A圖至第2D圖描繪了電流IBL1和IBL2，並且第2A圖和第2D圖描繪了電流IBL，各自在上面關於第1A圖至第1F圖論述。第2A圖至第2D圖亦描繪了下面論述的電流IBL3和IBL4。
如第2A圖至第2D圖所描繪的，電晶體MNR1和電晶體MNR2中的每一者包括S/D結構SD4的一部分，由此電晶體MNR1和電晶體MNR2共享S/D結構SD4。類似地，反熔絲裝置MNP1與電晶體MNR2共享S/D結構SD5，並與電晶體MNR3共享S/D結構SD6。在一些實施例中，電晶體MNR3與至少一個其他IC裝置(未圖示)共享S/D結構SD7。
通孔結構V5覆蓋反熔絲裝置MNP1的閘極結構(未標記)，並將反熔絲裝置MNP1的閘極結構電連接到導電路徑WLP1。通孔結構V5在第2B圖和第2C圖中圖示，並且包括在第2A圖和第2D圖中所示的導電路徑WLP1的示意圖中。
在一些實施例中，導電路徑WLP1在一些實施例中亦稱為導電電壓線或偏壓電壓線，被用作通孔結構V5與第四電壓源(未圖示)之間的低電阻電連接的至少一部分，其中第四電壓源在IC裝置200的外部並且被用以提供電壓WLP1V(在一些實施例中亦稱為訊號)。因此，反熔絲裝置MNP1的閘極結構經由通孔結構V5電連接到導電路徑WLP1，並且反熔絲裝置MNP1由此用以在操作中從第四電 壓源接收電壓WLP1V。
通孔結構V4覆蓋電晶體MNR2的閘極結構(未標記)，並將電晶體MNR2的閘極結構電連接到導電元件WLRM1；並且通孔結構V6覆蓋電晶體MNR3的閘極結構(未標記)，並將電晶體MNR3的閘極結構電連接到導電元件WLRM1。導電元件WLRM1是導電路徑WLR2的一部分。通孔結構V4和通孔結構V6以及導電元件WLRM1在第2B圖和第2C圖中圖示，並且包括在第2A圖和第2D圖中所示的導電路徑WLR2的示意圖中。
在第2B圖和第2C圖中描繪的實施例中，通孔結構V4和通孔結構V6被用以經由單個導電元件WLRM1將電晶體MNR2、MNR3的閘極結構電連接到導電路徑WLR2，從而將電晶體MNR2、MNR3的閘極結構彼此耦合。在一些實施例中，通孔結構V4和通孔結構V6被用以將電晶體MNR2、MNR3各自的閘極結構電連接到導電路徑WLR2，從而經由補充或代替導電元件WLRM1的一個或多個導電元件將電晶體MNR2和電晶體MNR3的閘極結構彼此耦合。
導電路徑WLR2在一些實施例中亦稱為選擇訊號線，被用以將電晶體MNR2、MNR3的閘極結構電連接到第五電壓源(未圖示)，其中第五電壓源在IC裝置200的外部並且被用以提供電壓WLR2V。電晶體MNR2、MNR3的閘極結構由此經由各自的通孔結構V4、V6電連接到導電路徑WLR2，並且電晶體MNR2和電晶體MNR3中的每一者被用以在操作中從第五電壓源接收電壓WLR2V。
接觸結構C3覆蓋在S/D結構SD7上，並且接觸結構C3被用以將S/D結構SD7電連接到導電路徑BL。電晶體MNR3的S/D結構SD7由此被用以在操作中從第三電壓源接收電壓BLV。
在一些實施例中，接觸結構C1、C2和C3電連接到導電路徑BL的相同導電元件，並且S/D結構SD1、SD4和SD7由此被用以經由各自的接觸結構C1、C2和C3從導電路徑BL接收電壓BLV。在各種實施例中，接觸結構C1、C2和C3中的一者或多者電連接到導電路徑BL的單獨導電元件，並且S/D結構SD1、SD4和SD7被以其他方式用以經由各自的接觸結構C1、C2和C3從導電路徑BL接收電壓BLV。
第2B圖描繪了IC裝置200-1，IC裝置200-1為IC裝置200的一個實施例，其中通孔結構V1、V3、V4和V6以及導電元件WLRM0和WLRM1位於在正Y方向上遠離主動區AA的位置處，並且通孔結構V2和V5位於在負Y方向上遠離主動區AA的位置處。在一些實施例中，通孔結構V1、V3、V4和V6以及導電元件WLRM0和WLRM1位於在負Y方向上遠離主動區AA的位置處，並且通孔結構V2和V5位於在正Y方向上遠離主動區AA的位置處。
在第2B圖所示的實施例中，通孔結構V1、V3、V4和V6以及導電元件WLRM0和WLRM1在X方向上彼此對準，並且通孔結構V2和V5在X方向上彼此對準。在各種實施例中，通孔結構V1、V3、V4和/或V6和/或導電元件WLRM0和/或WLRM1中的一者或多者不與通孔結構V1、 V3、V4和/或V6和/或導電元件WLRM0和/或WLRM1中的另外一者或多者在X方向上對準，和/或通孔結構V2和V5不與彼此在X方向上對準。
第2C圖描繪了IC裝置200-2，IC裝置200-2為IC裝置200的一個實施例，其中通孔結構V1、V3和V5以及導電元件WLRM0位於在正Y方向上遠離主動區AA的位置處，並且通孔結構V2、V4、V6和導電元件WLRM1位於在負Y方向上遠離主動區AA的位置處。在一些實施例中，通孔結構V1、V3和V5以及導電元件WLRM0位於在負Y方向上遠離主動區AA的位置處，並且通孔結構V2、V4和V6以及導電元件WLRM1位於在正Y方向上遠離主動區AA的位置處。
在第2C圖所示的實施例中，通孔結構V1、V3和V5以及導電元件WLRM0在X方向上彼此對準，並且通孔結構V2、V4和V6以及導電元件WLRM1在X方向上彼此對準。在各種實施例中，通孔結構V1、V3和/或V5和/或導電元件WLRM0中的一者或多者不與通孔結構V1、V3和/或V5和/或導電元件WLRM0中的另外一者或多者在X方向上對準，和/或通孔結構V2、V4和/或V6和/或導電元件WLRM1中的一者或多者不與通孔結構V2、V4和/或V6和/或導電元件WLRM1中的另外一者或多者在X方向上對準。
在操作中，電晶體MNR2和電晶體MNR3被配置為如上面所論述地響應於在其各自的閘極結構處接收到的電壓WLR2V，以及響應於在其各自的S/D結構SD4和 SD7處接收到的電壓BLV，電晶體MNR2和電晶體MNR3以在上面關於電晶體MNR0和電晶體MNR1論述的方式而被同時接通或斷開。當電晶體MNR2和電晶體MNR3被接通時，反熔絲裝置MNP1的閘極結構處的電壓WLP1V使反熔絲裝置MNP1以上面關於反熔絲裝置MNP0論述的方式偏壓，並使電流IBL3和IBL4如第2A圖至第2D圖說明流動且係以上面關於各自的電流IBL1和IBL2論述的方式流動。
據此，在操作中，電流IBL3在負X方向上從反熔絲裝置MNP1流到S/D結構SD4，電流IBL4在正X方向上從反熔絲裝置MNP1流到S/D結構SD7，並且電流IBL3和IBL4的總和等於導電路徑BL中的電流IBL。
IC裝置200用以使得反熔絲裝置MNP0或反熔絲裝置MNP1中僅有一個一次被偏壓，電流IBL由此可選地包括電流對IBL1和IBL2或電流對IBL3和IBL4。在各種實施例中，IC裝置200亦包括除了反熔絲裝置MNP0和反熔絲裝置MNP1之外的一個或多個反熔絲裝置(未圖示)，並且被用以使得除了電流IBL1和IBL2的對以及電流IBL3和IBL4的對以外，電流IBL替代地包括另外一對電流(未圖示)。
在第2A圖至第2D圖中描繪的實施例中，IC裝置200包括單個主動區AA，導電路徑WLP0電連接到單個反熔絲裝置MNP0，導電路徑WLP1電連接到單個反熔絲裝置MNP1，導電路徑WLR1電連接到單個一對電晶體MNR0和MNR1，並且導電路徑WLR2電連接到單一個一對電晶體 MNR2和MNR3。在各種實施例中，IC裝置200包括一個或多個額外主動區(未圖示)，其中額外主動區包括一對或多對額外的反熔絲裝置(未圖示)，使得導電路徑WLP0中的一者或多者電連接到包括反熔絲裝置MNP0在內的複數個反熔絲裝置，導電路徑WLP1電連接到包括反熔絲裝置MNP1在內的複數個反熔絲裝置，導電路徑WLR1電連接到包括電晶體MNR0和電晶體MNR1的對在內的複數對電晶體，或者導電路徑WLR2電連接到包括電晶體MNR2和電晶體MNR3的對在內的複數對電晶體。
藉由上面論述的配置，IC裝置200包括複數個反熔絲裝置，例如反熔絲裝置MNP0、MNP1，每個反熔絲裝置對應於一對電晶體，例如電晶體MNR0、MNR1以及電晶體MNR2、MNR3，反熔絲裝置如上面關於IC裝置100和第1A圖至第1F圖所論述的配置。由此，IC裝置200被用以能夠實現以上關於IC裝置100所論述的益處。
第3圖是根據一些實施例的操作電路的方法300的流程圖。方法300可與包括反熔絲裝置的電路(例如，上面參考第1A圖至第1F圖論述的IC裝置100或上面參考第2A圖至第2D圖論述的IC裝置200)一起使用。
在一些實施例中，使用方法300操作電路之步驟包括在反熔絲裝置上執行編程或讀取操作。在一些實施例中，使用方法300操作電路之步驟包括分解介電層，介電層例如上面關於IC裝置100和第1A圖至第1F圖論述的介電層OXP。
第3圖中僅出於說明目的而描繪了方法300的操作的順序；方法300的操作能夠以不同於第3圖中所示的順序執行。在一些實施例中，除了第3圖中描繪的操作之外的操作亦在第3圖所示的操作之前、之間、期間和/或之後執行。在一些實施例中，方法300的操作是操作記憶體陣列的方法的操作的子集。
在操作310，在反熔絲裝置的閘極處接收電壓。接收電壓之步驟包括接收具有一電壓值的電壓，其中電壓被用以在反熔絲裝置上執行編程或讀取操作。
在一些實施例中，反熔絲裝置是複數個反熔絲裝置其中的一個反熔絲裝置，並且接收電壓之步驟包括從複數個反熔絲裝置中選擇其中一個反熔絲裝置。在一些實施例中，接收電壓之步驟包括在複數個反熔絲裝置的子集(例如，列)的閘極處接收電壓。
在各種實施例中，接收電壓之步驟包括在反熔絲裝置MNP0的閘極結構GP0處接收電壓WLP0V，如上面參考第1A圖至第2D圖所論述的，或者在反熔絲裝置MNP1的閘極結構處接收電壓，如上面參考第2A圖至第2D圖所論述的。
在一些實施例中，接收電壓之步驟包括經由通孔結構接收電壓。在一些實施例中，經由通孔結構接收電壓之步驟包括經由通孔結構V2或通孔結構V5接收電壓，如上面參考第1A圖至第2D圖所論述的。
在操作320，同時使用第一電晶體和第二電晶 體將反熔絲裝置耦合到位元線。將反熔絲裝置耦合到位元線之步驟包括同時接通第一電晶體和第二電晶體，從而在反熔絲裝置和位元線之間提供並聯電流路徑。
在一些實施例中，將反熔絲裝置耦合到位元線之步驟包括使用電晶體MNR0和電晶體MNR1將反熔絲裝置MNP0耦合到導電路徑BL，如上面參考第1A圖至第2D圖所論述的；或者使用電晶體MNR2和電晶體MNR3將反熔絲裝置MNP1耦合到導電路徑BL，如上面參考第2A圖至第2D圖所論述的。
在一些實施例中，同時使用第一電晶體和第二電晶體之步驟包括在第一電晶體的閘極和第二電晶體的閘極處接收相同的訊號。在一些實施例中，接收相同的訊號之步驟包括第一電晶體經由第一通孔接收訊號，並且第二電晶體經由第二通孔接收訊號。在一些實施例中，經由第一通孔接收訊號之步驟包括從導電元件(例如，金屬區段)接收訊號，並且經由第二通孔接收訊號之步驟包括從相同的導電元件接收訊號。在各種實施例中，從導電元件接收訊號之步驟包括從導電元件WLRM0或導電元件WLRM1接收訊號，如上面參考第1B圖、第2B圖和第2C圖所論述的。
在一些實施例中，第一電晶體和第二電晶體是複數個電晶體對中的一個電晶體對，並且接收相同的訊號之步驟包括從複數個電晶體對中選擇第一電晶體和第二電晶體。在一些實施例中，接收相同訊號之步驟包括接收與對應於複數個電晶體對的複數個反熔絲裝置的子集(例如，行 (row)或字元(word))對應的複數個訊號中的一個訊號。在一些實施例中，接收相同的訊號之步驟包括接收電壓WLR1V或電壓WLR2V其中一者，如上面參考第2A圖至第2D圖所論述的。
在一些實施例中，將反熔絲裝置耦合到位元線之步驟包括反熔絲裝置從位元線接收電壓。在一些實施例中，從位元線接收電壓之步驟包括將電壓從第一電晶體的第一S/D結構傳輸到由第一電晶體和反熔絲裝置共享的S/D結構；以及將電壓從第二電晶體的第一S/D結構傳輸到由第二電晶體和反熔絲裝置共享的S/D結構。在一些實施例中，從位元線接收電壓之步驟包括從導電路徑BL接收電壓BLV，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，將反熔絲裝置耦合到位元線之步驟包括使反熔絲裝置從未編程狀態變為編程狀態。在一些實施例中，將反熔絲裝置耦合到位元線之步驟包括將電場施加到反熔絲裝置的介電層，其中電場具有基於第一電晶體和第二電晶體的對稱性。在一些實施例中，將反熔絲裝置耦合到位元線之步驟包括藉由分解介電層來編程反熔絲裝置，其中介電層在該閘極與部分的基板之間，其中基板在該第一電晶體與該第二電晶體之間。在一些實施例中，將反熔絲裝置耦合到位元線之步驟包括將電場施加到介電層OXP，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，將反熔絲裝置耦合到位元線之步驟包括在位元線中產生電流，其中電流包括在第一方向 上流過第一電晶體的第一分量以及在與第一方向相反的第二方向上流過第二電晶體的第二分量。在一些實施例中，第一分量流過第一接觸結構，第二分量流過第二接觸結構，並且反熔絲裝置以及第一電晶體和第二電晶體位於第一接觸結構和第二接觸結構之間。在一些實施例中，第一分量和第二分量流過接觸結構C1和接觸結構C2；或者流過接觸結構C2和接觸結構C3，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，在位元線中產生電流之步驟包括在反熔絲裝置的介電層中的介電擊穿位置處產生電流。在一些實施例中，在位元線中產生電流之步驟包括基於介電擊穿的位置產生穿過並聯基板電流路徑的電流。並聯基板電流路徑具有基於介電擊穿位置的等效基板電阻值，並且產生電流係基於對應於第一電晶體和第二電晶體之間的中點處的介電擊穿位置的最大等效基板電阻值。在一些實施例中，在位元線中產生電流之步驟包括基於電阻Rb0和Rb1產生電流，如上面參考第1E圖和第1F圖所論述的。
在一些實施例中，反熔絲裝置是複數個反熔絲裝置(例如反熔絲陣列)中的一個反熔絲裝置，並且在位元線中產生電流之步驟包括產生電流作為複數個反熔絲裝置的讀取操作的一部分。
在操作330處，在一些實施例中，在第二反熔絲裝置的閘極處接收第二電壓，並且同時使用第三電晶體和第四電晶體將第二反熔絲裝置耦合到第二位元線。反熔絲裝置和第二反熔絲裝置被包括在複數個反熔絲裝置中，並且接 收第二電壓之步驟包括從複數個反熔絲裝置中選擇第二反熔絲裝置。在各種實施例中，選擇第二反熔絲裝置之步驟包括與選擇反熔絲裝置獨立地選擇第二反熔絲裝置；或者同時選擇反熔絲裝置和第二反熔絲裝置。
在各種實施例中，在第二反熔絲裝置的閘極處接收第二電壓之步驟包括在在與反熔絲裝置相同的主動區中的第二反熔絲裝置處接收第二電壓；或在與反熔絲裝置的主動區的不同的主動區中的第二反熔絲裝置處接收第二電壓。
在各種實施例中，將第二反熔絲裝置耦合到第二位元線之步驟包括將反熔絲裝置和第二反熔絲裝置耦合到相同的位元線或不同的位元線。
在一些實施例中，接收第二電壓之步驟包括在反熔絲裝置MNP1的閘極處接收電壓WLP1V，並且使用第三電晶體和第四電晶體之步驟包括使用電晶體MNR2和MNR3，如上面參考第2A圖至第2D圖所論述的。
在一些實施例中，將第二反熔絲裝置耦合到第二位元線之步驟包括在第二位元線中產生第二電流，第二電流包括在第二方向上流過第三電晶體的第一分量和在第一方向上流過第四個電晶體的第二分量。在一些實施例中，第二電流的第一分量流過在反熔絲裝置的第三電晶體和第二電晶體之間共享的接觸結構。
在一些實施例中，第二電流的第一分量流過在反熔絲裝置MNP0的電晶體MNR1和電晶體MNR2之間共 享的接觸結構C2，如上面參考第2A圖至第2D圖所論述的。
藉由執行方法300的一些或所有操作，對電路執行操作(例如，編程或讀取操作，其中反熔絲裝置接收電壓並同時使用第一和第二電晶體耦合到位元線的，從而實現上面關於IC裝置100論述的益處。
第4圖是根據一些實施例的製造反熔絲裝置的方法400的流程圖。方法400可操作以形成IC裝置100或200中的任何IC裝置，如上面參考第1A圖至第2D圖所論述的。
第4圖中描繪了方法400的操作順序，僅用於說明；方法400的操作能夠同時執行和/或以與第4圖中所示的順序不同的順序執行。在一些實施例中，除了第4圖中描繪的操作之外的操作亦在第4圖所示的操作之前、之間、期間和/或之後執行。
在一些實施例中，方法400的一個或多個操作是形成記憶體陣列的方法的操作的子集。在一些實施例中，方法400的一個或多個操作是IC製造流程(例如，下面關於製造系統800和第8圖論述的IC製造流程)的操作的子集。
在操作410處，在基板(例如，上面參考第1A圖至第1F圖論述的基板100B)上形成反熔絲裝置。形成反熔絲裝置之步驟包括形成第一閘極結構、主動區中的第一S/D結構、以及主動區中的第二S/D結構，第一閘極結構部分地覆蓋第一S/D結構和第二S/D結構中的每一者。
形成第一S/D結構和第二S/D結構之步驟包括根據形成S/D結構SD2、SD3以及主動區AA執行一個或多 個製造操作，如上面參考第1A圖至第2D圖所論述的。形成第一閘極結構之步驟包括根據形成閘極結構GP0執行一個或多個製造操作，並且形成反熔絲裝置之步驟由此包括根據形成反熔絲裝置MNP0執行一個或多個製造操作，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，形成反熔絲裝置之步驟包括在第一閘極結構和用以承載第一電壓的導電路徑之間構建電連接。構建電連接之步驟包括根據構建通孔結構V2，以及根據在一些實施例中導電路徑WLP0中的一些或全部來執行一個或多個製造操作，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，形成反熔絲裝置之步驟包括形成一個反熔絲裝置作為形成複數個反熔絲裝置(例如，反熔絲裝置陣列)的一部分。
在操作420處，形成包括第一S/D結構的第一電晶體和包括第二S/D結構的第二電晶體。形成第一電晶體和第二電晶體之步驟包括在第一方向上遠離反熔絲裝置的位置處形成第一電晶體，以及在與第一方向相反的第二方向上遠離反熔絲裝置的位置處形成第二電晶體，由此反熔絲裝置形成在第一電晶體和第二電晶體之間。
形成第一電晶體之步驟包括在主動區中形成第二閘極結構和第三S/D結構，第二閘極結構部分地覆蓋第一S/D結構和第三S/D結構中的每一者。形成第二電晶體之步驟包括在主動區中形成第三閘極結構和第四S/D結構，第三 閘極結構部分地覆蓋第二S/D結構和第四S/D結構中的每一者。
形成第三S/D結構和第四S/D結構之步驟包括根據形成S/D結構SD1、SD4執行一個或多個製造操作，如上面參考第1A圖至第2D圖所論述的。形成第二閘極結構和第三閘極結構之步驟包括根據形成各自閘極結構GR0、GR1執行一個或多個製造操作，並且形成第一電晶體和第二電晶體之步驟由此包括根據形成相應電晶體MNR0和MNR1執行一個或多個製造操作，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，形成第一電晶體和第二電晶體之步驟包括形成一個電晶體對作為形成相應的複數個反熔絲裝置(例如，反熔絲裝置陣列)的複數個電晶體對的一部分。
在操作430處，構造第一電晶體和第二電晶體的閘極之間的電連接。構造電連接之步驟包括在第二閘極結構和第三閘極結構中的每一者與用以承載第二電壓的導電路徑之間構造電連接。構造電連接之步驟包括根據形成通孔結構V1、V3執行一個或多個製造操作，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，構造電連接之步驟包括在製造金屬零層的過程中構造導電區段。在一些實施例中，構造電連接之步驟包括根據形成導電元件WLRM0執行一個或多個製造操作，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，構造電連接之步驟包括構造一個電晶體對的閘極之間的電連接，作為在相應的複數個反熔絲裝置(例如，反熔絲裝置陣列)的複數個電晶體對的閘極之間構造電連接的一部分。
在操作440處，構造第一電晶體的第三S/D結構與第二電晶體的第四S/D結構之間的電連接。構造電連接之步驟包括在第三S/D結構和第四S/D結構中的每一者與用以承載第三電壓的導電路徑之間構造電連接。構造電連接之步驟包括根據形成接觸結構C1、C2執行一個或多個製造操作，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，構造電連接之步驟包括在製造金屬零層的過程中構造導電區段。在一些實施例中，構造電連接之步驟包括根據形成導電路徑BL執行一個或多個製造操作，如上面參考第1A圖至第2D圖所論述的。
在一些實施例中，構造電連接之步驟包括構造一個電晶體對的S/D結構之間的電連接，作為在相應的複數個反熔絲裝置(例如，反熔絲裝置陣列)的複數個電晶體對的S/D結構之間構建電連接的一部分。
方法400的操作可用於形成IC裝置，其中IC裝置包括位於一對電連接的電晶體之間的至少一個反熔絲裝置，從而被用以具有上面關於IC裝置100、200論述的特性以及優點。
第5圖是根據一些實施例的產生IC佈局圖的方法500的流程圖。在一些實施例中，產生IC佈局圖之步驟包 括產生IC裝置(例如上面參考第1A圖至第2D圖論述的IC裝置100或IC裝置200)的IC佈局圖(例如下面論述的IC佈局圖600A或IC佈局圖600B)，其中IC裝置是基於該產生的IC佈局圖製造的。IC裝置的非限制性示例包括記憶體電路、邏輯元件、處理元件、訊號處理電路等。
在一些實施例中，方法500中的一些或全部之步驟由電腦的處理器執行。在一些實施例中，方法500中的一些或全部之步驟由EDA系統700的處理器702執行，如下面參考第7圖論述的。
方法500的一些或所有操作能夠作為在設計室(例如下面參考第8圖論述的設計室820)中執行的設計過程的一部分來執行。
在一些實施例中，方法500的操作以第5圖中描繪的順序執行。在一些實施例中，方法500的操作同時和/或以不同於第5圖中所示的順序的順序執行。在一些實施例中，在執行方法500的一個或多個操作之前、之間、期間和/或之後執行一個或多個操作。
第6A圖和第6B圖是在一些實施例中藉由執行方法500的一個或多個操作而產生的各自IC佈局圖600A和IC佈局圖600B的非限制性示例的描繪。除了IC佈局圖600A或IC佈局圖600B之外，第6A圖和第6B圖中的每一者包括X方向和Y方向，如上面參考第1B圖、第2B圖和第2C圖所論述的。
為清楚起見，簡化了IC佈局圖600A和IC佈局 圖600B。在各種實施例中，IC佈局圖600A和IC佈局圖600B中的一個或多個包括除了第6A圖和第6B圖中所示的特徵之外的特徵，例如一個或多個電晶體元件、電源軌、隔離結構、阱、導電元件等。
IC佈局圖600A和IC佈局圖600B中的每一者對應於反熔絲單元，並且包括第一單元位元CB1，其中第一單元位元CB1包括與如上面參考第1A圖至第2D圖所論述的反熔絲裝置MNP0和電晶體MNR0、MNR1相對應的佈局部件；以及下面論述的位元線區域BLR。在一些實施例中，IC佈局圖600A或IC佈局圖600B中的一者或兩者不包括位元線區域BLR。
在第6A圖和第6B圖中描繪的實施例中，IC佈局圖600A包括第二單元位元CB2A，並且IC佈局圖600B包括第二單元位元CB2B。第二單元位元CB2A和第二單元位元CB2B中的每一者包括與如上面參考第2A圖至第2D圖所論述的反熔絲裝置MNP1和電晶體MNR2、MNR3相對應的佈局部件。第二單元位元CB2A、CB2B在佈局部件的佈置方面不同，如下所述。在各種實施例中，IC佈局圖600A或IC佈局圖600B中的一者或兩者不包括對應的第二單元位元CB2A或第二單元位元CB2B，和/或除了第一單元位元CB1和(若存在)第二單元位元CB2A或第二單元位元CB2B之外亦包括一個或多個額外的單元位元(未圖示)。
第一單元位元CB1包括與主動區AR交叉的閘極區域G1-G3、覆蓋各自閘極區域G1-G3的通孔區域 VR1-VR3、覆蓋通孔區域VR1和通孔區域VR3並與閘極區域G1-G3交叉的導電區域WLRR0以及覆蓋主動區AR和下層位元線區BLR的接觸區域CR1、CR2。在第6A圖和第6B圖所描繪的實施例中，通孔區域VR1、VR3以及導電區域WLRR0位於在正Y方向上遠離主動區AR的位置處，並且通孔區域VR2位於在負Y方向上遠離主動區AR的位置處。在一些實施例中，通孔區域VR1、VR3以及導電區域WLRR0位於在負Y方向上遠離主動區AR的位置處，並且通孔區域VR2位於在正Y方向上遠離主動區AR的位置處。
第二單元位元CB2A和第二單元位元CB2B中的每一者包括與主動區AR交叉的閘極區域G4-G6、覆蓋各自閘極區域G4-G6的通孔區域VR4-VR6、覆蓋通孔區域VR4和通孔區域VR6並與閘極區域G4-G6交叉的的導電區域WLRR1以及覆蓋主動區AR和下層位元線區BLR的接觸區CR2、CR3。第二單元位元CB2A包括通孔區域VR4、V6以及導電區域WLRR1，其中通孔區域VR4、V6以及導電區域WLRR1與的一單元位元CB1的通孔區域VR1、VR3以及導電區域WLRR0在X方向上對準；以及包括通孔區域VR5，其中通孔區域VR5與第一單元位CB1的通孔區域VR2在X方向上對準。第二單元位元CB2B包括通孔區域VR5，其中通孔區域VR5與第一單元位CB1的通孔區域VR1和VR3以及導電區域WLRR0在X方向上對準；以及包括通孔區域VR4、V6以及導電區域WLRR1，其中通孔區域VR4、V6以及導電區域WLRR1與第一單元位CB1的通孔區 域VR2在X方向上對準。
藉由在第6A圖和第6B圖中描繪並且在上面論述的配置，主動區AR和接觸區域CR2被包括在單元位元CB1、CB2A和CB2B中的每一者中。在一些實施例中，位元線區域BLR被包括在單元位元CB1、CB2A和CB2B中的每一者中。
主動區(例如主動區AR)是被包括在製造製程中作為定義(或稱為限定(define))主動區的部分IC佈局圖中的區域，主動區(亦稱為氧化物擴散(oxide diffusion；OD)或氧化物定義(oxide definition；OD))在具有一個或多個IC裝置特徵(例如源/汲極區)的半導體基板中形成。在各種實施例中，主動區是平面電晶體或鰭式場效應電晶體(FinFET)的n型或p型主動區。在一些實施例中，主動區AR被包括製造製程中作為定義以上關於第1A圖至第2D圖論述的定義主動區AA的部分。
閘極區域(例如，閘極區域G1-G6)是被包括在製造製程中作為定義閘極結構的部分IC佈局圖的區域，其中IC佈局圖的閘極結構包含導電材料或介電材料中的至少一者。在各種實施例中，對應於閘極區域的一個或多個閘極結構包含至少一個覆蓋至少一個介電材料的導電材料。在一些實施例中，閘極區域G1-G3分別被包括在製造製程中作為定義以上關於第1A圖至第2D圖論述的閘極結構GR0、GP0和GR1的一部分，並且閘極區域G4-G6分別被包括在製造製程中作為定義如上面參考第2A圖至第2D圖所論述 的電晶體MNR2、反熔絲裝置MNP1和電晶體MNR3的閘極結構的部分。
導電區域(例如，導電區域WLRR0或WLRR1或位元線區域BLR)是被包括在製造製程中作為定義IC裝置中的一個或多個導電層的一個或多個區段的部分區域。在各種實施例中，一個或多個導電區域(例如，導電區域WLRR0或WLRR1或位元線區域BLR中的一個或多個)對應於IC裝置中的相同或不同導電層的一個或多個區段。在各種實施例中，導電區域對應於IC裝置中的金屬零層(metal-zero)、金屬一層(metal-one)或更高的金屬層中的一者或多者。在一些實施例中，導電區域WLRR0或WLRR1或位元線區域BLR分別被包括在製造製程中作為定義如上面參考第1A圖至第2D圖所論述的導電元件WLRM0和WLRM1和導電路徑BL的部分。
通孔區域(例如，通孔區域VR1-VR6)是被包括在製造製程中作為定義IC裝置中的一個或多個導電層的一個或多個區段部分區域，且此區域被用以形成在與導電區域(例如，導電區域WLRR0或WLRR1)對應的一個或多個導電元件與對應於閘極區域(例如，各自的閘極區域G1-G6)的閘極結構之間的電連接。在各種實施例中，基於通孔區域形成的一個或多個導電層區段包括在IC裝置的上覆金屬層(例如，金屬零層)中的對應閘極結構和對應導電元件之間的通孔。在一些實施例中，通孔區域VR1-VR6分別被包括在製造製程中作為定義如上面參考第1A圖至第2D圖所論述 的通孔結構V1-V6的部分。
接觸區域(例如，接觸區域CR1-CR3)是被包括在製造製程中作為定義IC裝置中的一個或多個導電層的一個或多個區段的部分區域，且此區域用以在基於導電區域(例如，位元線區域BLR)的一個或多個導電元件與基於主動區(例如，主動區AR)的主動區之間形成電連接。在各種實施例中，基於接觸區域形成的一個或多個導電層區段包括在基於主動區的主動區與基於IC裝置的上覆金屬層(例如，金屬零層)中的導電區域的一個或多個導電元件之間的接觸。在一些實施例中，接觸區域CR1-CR3分別被包括在製造製程中作為定義如上面關於第1A圖至第2D圖論述的接觸結構C1-C3的部分。
在操作510，在一些實施例中，主動區與第一閘極區域、第二閘極區域和第三閘極區域相交，從而定義反熔絲結構在第一電晶體和第二電晶體的位置之間的位置。第一閘極區域對應於包括主動區的相鄰部分的第一電晶體；第三閘極區域對應於包括主動區的相鄰部分的第二電晶體；並且第二閘極區域對應於包括主動區的在第一閘極區域和第二閘極區域之間以及第二閘極區域和第三閘極區域之間的相鄰部分的反熔絲結構。
第一閘極區域、第二閘極區域和第三閘極區域具有對應於製造製程的閘極間距的空間，使得第二閘極區域與第一閘極區域和第三閘極區域中的每一者偏移對應於閘極間距的距離。
使主動區與第一閘極區域、第二閘極區域和第三閘極區域相交之步驟包括沿著與主動區延伸的方向垂直的方向將第一閘極區域、第二閘極區域和第三閘極區域中的每一者延伸到主動區外部的區域。在各種實施例中，使主動區與第一閘極區域、第二閘極區域和第三閘極區域相交之步驟包括將第一閘極區域、第二閘極區域或第三閘極區中的一者或多者延伸至與主動區以及一個或多個主動區相交。
在一些實施例中，使主動區與第一閘極區域、第二閘極區域和第三閘極區域相交之步驟是使主動區與複數個閘極區相交的一部分，其中複數個閘極區除了第一閘極區域、第二閘極區域和第三閘極區域之外亦包括一個或多個閘極區域。在一些實施例中，一個或多個額外閘極區域包括一個或多個虛擬閘極區域。
定義反熔絲結構在主動區中的位置之步驟包括定義可用於製造製程的矩形區域或其他區域，以定位能夠藉由足夠強的電場可持續地改變的一個或多個介電層。
定義主動區中的第一電晶體和第二電晶體的位置之步驟包括定義可用於製造製程的矩形區域或其他區域，以定位能夠控制對應於主動區的主動區中的溝道的一個或多個介電層。定義第一電晶體和第二電晶體中的每一者的位置之步驟包括第一電晶體和第二電晶體中的每一者與反熔絲結構相鄰。
在第6A圖和第6B圖中描繪的非限制性示例中，使主動區與第一閘極區域、第二閘極區域和第三閘極區 域相交之步驟包括使主動區AR與各自的閘極區G1-G3交叉。在一些實施例中，使主動區與第一閘極區域、第二閘極區域和第三閘極區相交之步驟包括使主動區AR與各自的閘極區G4-G6交叉。
在操作520處，主動區覆蓋有第一接觸區域和第二接觸區域，第一閘極區域、第二閘極區域和第三閘極區域位於第一接觸區域和第二接觸區域之間。用第一接觸區域覆蓋主動區之步驟定義了包括在第一電晶體中的主動區的部分與第一接觸區域之間的電連接的位置，並且用第二接觸區域覆蓋主動區之步驟定義了包括在第二電晶體中的主動區的部分與第二接觸區之間的電連接的位置。
在一些實施例中，用第一接觸區域和第二接觸區域覆蓋主動區之步驟是用複數個接觸區域覆蓋主動區之步驟的一部分，其中複數個接觸區域除了該第一接觸區域和第二接觸區域之外亦包括一個或多個接觸區域，並且用一個或多個額外的接觸區域覆蓋主動區之步驟定義了包括在一個或多個額外電晶體中的主動區的部分與一個或多個額外接觸區域之間的一個或多個電連接的一個或多個額外位置。
在第6A圖和第6B圖中描繪的非限制性示例中，用第一接觸區域和第二接觸區域覆蓋主動區之步驟包括用各自的接觸區域CR1和接觸區域CR2覆蓋主動區AR。在一些實施例中，用第一接觸區域和第二接觸區域覆蓋主動區之步驟包括用接觸區域C3覆蓋主動區AR。
在操作530處，在一些實施例中，用第一導電 區域覆蓋主動區以及第一接觸區域和第二接觸區域。用第一導電區域覆蓋主動區以及第一接觸區和第二接觸區之步驟包括使每一個閘極區域G1-G3與第一導電區域相交。
用第一導電區域覆蓋第一接觸區域之步驟定義了第一接觸區域和第一導電區域之間的電連接的位置，並且用第一導電區域覆蓋第二接觸區域之步驟定義了第二接觸區域與第一導電區域之間的電連接的位置。
在一些實施例中，第一接觸區域和第二接觸區域被包括在複數個接觸區域中，其中複數個接觸區域除了第一接觸區域和第二接觸區域之外亦包括一個或多個接觸區域，並且覆蓋主動區以及第一接觸區域和第二接觸區域之步驟包括覆蓋第一接觸區域和第二接觸區域以及除了第一和第二接觸區域以外的一個或多個接觸區域。覆蓋一個或多個額外的接觸區域之步驟定義了在一個或多個額外接觸區域與第一導電區域之間的電連接的一個或多個位置。
在第6A圖和第6B圖中描繪的非限制性示例中，用第一導電區域覆蓋主動區和第一接觸區域和第二接觸區域之步驟包括用位元線區域BLR覆蓋主動區AR和接觸區域CR1、CR2。在一些實施例中，用第一導電區域覆蓋主動區以及第一接觸區域和第二接觸區域之步驟包括用位元線區域BLR覆蓋接觸區域CR3。
在操作540處，在一些實施例中，用第一通孔區域覆蓋第一閘極區域；用第二通孔區域覆蓋第二閘極區域；用第三通孔區域覆蓋第三閘極區域；以及用第二導電區 域覆蓋第一通孔區域和第三通孔區域。在一些實施例中，用第三導電區域覆蓋第二通孔區域。
用第一通孔區域覆蓋第一閘極區域之步驟定義了第一閘極區域和第一通孔區域之間的電連接的位置，用第二通孔區域覆蓋第二閘極區域之步驟定義了第二閘極區域與第二通孔區域之間的電連接的位置，並且用第三通孔區域覆蓋第三閘極區域之步驟定義了第三閘極區域與第三通孔區域之間的電連接的位置。
在一些實施例中，用各自的第一通孔區域、第二通孔區域和第三通孔區域覆蓋第一閘極區域、第二閘極區域和第三閘極區域之步驟包括用各自的第四通孔區域、第五通孔區域和第六通孔區域覆蓋第四閘極區域、第五閘極區域和第六閘極區域，從而定義第四閘極區域、第五閘極區域和第六閘極區域與各自的第四通孔區域、第五通孔區域和第六通孔區域之間的電連接的位置。
用第二導電區域覆蓋第一通孔區域和第三通孔區域之步驟定義了第一通孔區域和第二通孔區域與第二導電區域之間的電連接的位置。在一些實施例中，用第三導電區域覆蓋第二通孔區域之步驟定義了第二通孔區域與第三導電區域之間的電連接。
在一些實施例中，用第二導電區覆蓋第一通孔區域和第三通孔區域之步驟包括用第四導電區域覆蓋第四通孔區域和第六通孔區域，從而定義第四通孔區域和第六通孔區域與第四導電區域之間的電連接的位置。在一些實施例 中，用第三導電區域覆蓋第二通孔區域之步驟包括用第五導電區域覆蓋第五通孔區域，從而在第五通孔區域與第五導電區域之間定義電連接。
在第6A圖和第6B圖中描繪的非限制性示例中，用第一通孔區域、第二通孔區域和第三通孔區域覆蓋第一閘極區域、第二閘極區域和第三閘極區域之步驟包括用各自的通孔區域VR1-VR3覆蓋閘極區域G1-G3，並且用第二導電區域覆蓋第一通孔區域和第三通孔區域之步驟包括用導電區域WLRR0覆蓋覆通孔區域VR1、VR3。在一些實施例中，用第三導電區域覆蓋第二通孔區域之步驟包括用第三導電區域(未圖示)覆蓋通孔區域VR2。
在第6A圖和第6B圖中描繪的非限制性示例中，在一些實施例中，用第四通孔區域、第五通孔區域和第六通孔區域覆蓋第四閘極區域、第五閘極區域和第六閘極區域之步驟包括用各自的通孔區域VR4-VR6覆蓋閘極區域G4-G6，並且用第四導電區域覆蓋第四通孔區域和第六通孔區域之步驟包括用導電區域WLRR1覆蓋通孔區域VR4、VR6。在一些實施例中，用第五導電區域覆蓋第五通孔區域之步驟包括用第五導電區域(未圖示)覆蓋通孔區域VR5。
在操作550，在一些實施例中，將IC佈局圖儲存在儲存裝置中。在各種實施例中，將IC佈局圖儲存在儲存裝置中之步驟包括將IC佈局圖儲存在非揮發性電腦可讀記憶體或單元庫(例如，資料庫)中，和/或包括將IC佈局圖 儲存在網路上。在一些實施例中，將IC佈局圖儲存在儲存設備中之步驟包括將IC佈局圖儲存在EDA系統700的網路714上，下面參考第7圖所論述的。
在操作560，在一些實施例中，將IC佈局圖放置在反熔絲陣列的IC佈局圖中。在一些實施例中，將IC佈局圖放置在反熔絲陣列的IC佈局圖中之步驟包括圍繞一個或多個軸旋轉IC佈局圖，或在一個或多個方向上相對於一個或多個額外IC佈局圖將IC佈局圖移位。
在操作570，在一些實施例中，基於IC佈局圖在半導體IC的層中製造一個或多個半導體遮罩中的至少一者或至少一個部件。下面參考第8圖論述在半導體IC的層中製造一個或多個半導體遮罩或至少一個部件。
在操作580，在一些實施例中，基於IC佈局圖執行一個或多個製造操作。在一些實施例中，執行一個或多個製造操作包括基於IC佈局圖執行一個或多個微影曝光。基於IC佈局圖執行一個或多個製造操作(例如，一個或多個微影曝光)在下面參考第8圖進行論述。
藉由執行方法500的部分或全部操作，產生IC佈局圖，例如IC佈局圖600A或IC佈局圖600B，其中反熔絲單元包括位於一對電連接的電晶體之間的反熔絲裝置，並且因此被用以具有上面關於IC裝置100、200論述的特性以及優點。此外，與反熔絲單元包括位於單個選擇電晶體和虛擬閘極區域之間的反熔絲裝置的方法相比，藉由執行方法500的一些或所有操作而產生的IC佈局圖，例如IC佈局圖 600A或IC佈局圖600B，能夠在不增加反熔絲單元的大小的情況下實現所提及的益處。
第7圖是根據一些實施例的電子設計自動化(electronic design automation；EDA)系統700的方塊圖。
在一些實施例中，EDA系統700包括APR系統。根據一些實施例，本文描述的設計佈局圖表示根據一個或多個實施例的佈線佈置的方法是可實現的，例如使用EDA系統700。
在一些實施例中，EDA系統700是通用計算裝置，包括處理器702和非暫時性電腦可讀儲存媒體704。電腦可讀儲存媒體704尤其用電腦程式代碼706(亦即，一組可執行指令)編碼(亦即，儲存)。處理器702執行指令706(至少部分地)表示EDA工具，其中EDA工具實施例如以上關於第5圖描述的方法500(下文中，所述的過程和/或方法)的一部分或全部。
處理器702經由匯流排708電耦合到電腦可讀儲存媒體704。處理器702亦經由匯流排708電耦合到I/O介面710。網路介面712亦經由匯流排708電連接到處理器702。網路介面712連接到網路714，使得處理器702和電腦可讀儲存媒體704能夠經由網路714連接到外部元件。處理器702被用以執行在電腦可讀儲存媒體704中編碼的電腦程式代碼706，以便使系統700可用於執行所述過程和/或方法的一部分或全部。在一個或多個實施例中，處理器702是中央處理單元(CPU)、多處理器、分佈式處理系統、特殊應用 積體電路(ASIC)，及/或合適的處理單元。
在一個或多個實施例中，電腦可讀取儲存媒體704是電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒體704包括半導體或固態記憶體、磁帶、可移式電腦磁盤、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁盤，及/或光盤。在使用光盤的一個或多個實施例中，電腦可讀取儲存媒體704包括光碟-唯讀記憶體(CD-ROM)、光碟-讀/寫(CD-R/W)和/或數位視訊光碟(DVD)。
在一個或多個實施例中，電腦可讀取儲存媒體704儲存電腦程式代碼706，其中電腦程式代碼706被配置為用以使系統700(其中此種執行表示(至少部分地)EDA工具)可用於執行所提及的過程及/或方法的一部分或全部。在一個或多個實施例中，電腦可讀取儲存媒體704亦儲存有助於執行所提及的過程及/或方法的一部分或全部的資訊。在一個或多個實施例中，電腦可讀儲存媒體704儲存標準單元庫707，包括如本文所揭示的反熔絲單元IC佈局圖，例如上面參考第6A圖和第6B圖論述的IC佈局圖600A和/或IC佈局圖600B。
EDA系統700包括I/O介面710。I/O介面710耦合到外部電路。在一個或多個實施例中，I/O介面710包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸摸屏和/或光標方向鍵，以用於將資訊和命令傳送到處理器702。
EDA系統700亦包括耦合到處理器702的網路 介面712。網路介面712允許系統700與網路714溝通，一個或多個其他電腦系統連接到網路714。網路介面712包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或包含有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一個或多個實施例中，在兩個或更多系統700中實施所提及的過程和/或方法的一部分或全部。
系統700被配置為用以經由I/O介面710接收資訊。經由I/O介面710接收的資訊包括指令、資料、設計規則、標準單元庫和/或其他參數中的一者或多者，以供處理器702處理。資訊經由匯流排708傳送到處理器702。EDA系統700被用以經由I/O介面710接收與用戶介面(UI)742有關的資訊。該資訊作為用戶介面(UI)742儲存在電腦可讀媒體704中。
在一些實施例中，過程和/或方法的一部分或全部被實施為用於由處理器執行的獨立軟體應用程序。在一些實施例中，過程和/或方法的一部分或全部被實施為作為額外軟體應用程序的一部分的軟體應用程序。在一些實施例中，過程和/或方法的一部分或全部被實施為軟體應用程序的插件。在一些實施例中，所提到的過程和/或方法中的至少一個被實施為作為EDA工具的一部分的軟體應用程序。在一些實施例中，過程和/或方法的一部分或全部被實施為由EDA系統700使用的軟體應用程序。在一些實施例中，使用諸如可從CADENCE DESIGN SYSTEMS,Inc.獲得的VIRTUOSO®的工具或另一合適的佈局產生工具產生包括 標準單元的佈局圖。
在一些實施例中，過程被實施為儲存在非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體的實例包括但不限於外部/可移式和/或內部/內置儲存器或記憶體單元，例如以下項中的一種或多種：光盤(諸如DVD)、磁盤(諸如硬盤)、半導體記憶體(諸如ROM、RAM、記憶卡)等。
第8圖是根據一些實施例的IC製造系統800以及與該IC製造系統800相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統800在半導體積體電路的層中製造(A)一個或多個半導體遮罩或(B)至少一個部件中的至少一個。
在第8圖中，IC製造系統800包括在設計、開發和製造週期中彼此交互的實體，例如設計室820、遮罩室830和IC製造商(「fab」)850，或者與製造IC裝置860有關的服務。系統800中的實體藉由通訊網路連接。在一些實施例中，通訊網路是單個網路。在一些實施例中，通訊網路是各種不同的網路，諸如內聯網和互聯網。通訊網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體交互，並向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計室820、遮罩室830和IC製造商850中的兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室820、遮罩室830和IC製造商850中的兩者或更多者共存於公共設施中並使用公共資源。
設計室(或設計團隊)820產生IC設計佈局圖822。IC設計佈局圖822包括各種幾何圖案，例如上面參考第6A圖和第6B圖論述的IC佈局圖600A或IC佈局圖600B，各種幾何圖案被設計用於IC裝置860(例如，如上面參考第1A圖至第2D圖所論述的IC裝置100或IC裝置200)。幾何圖案對應於構成要製造的IC裝置860的各種部件的金屬、氧化物或半導體層的圖案。各個層組合以形成各種IC特徵。例如，IC設計佈局圖822的一部分包括待形成在半導體基板(例如矽晶圓)上的各種IC特徵，例如主動區、閘極電極、源極和汲極、層間互連的金屬線或通孔，以及用於接合墊的開口；以及設置在半導體基板上的各種材料層。設計室820實施適當的設計程序以形成IC設計佈局圖822。設計程序包括邏輯設計、實體設計或佈局佈線中的一個或多個。IC設計佈局圖822呈現在具有幾何圖案資訊的一個或多個資料文件中。例如，IC設計佈局圖822可以以GDSII文件格式或DFII文件格式表示。
遮罩室830包括遮罩資料準備832和遮罩製造844。遮罩室830使用IC設計佈局圖822來製造一個或多個遮罩845，其中一個或多個遮罩845用於根據IC設計佈局圖822來製造IC裝置860的各個層。遮罩室830執行遮罩資料準備832，其中IC設計佈局圖822被轉換為代表性資料文件(「RDF」)。遮罩資料準備832將RDF提供給遮罩製造844。遮罩製造844包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的圖像，諸如遮罩(遮罩版(reticle))845或半導體晶圓 853。設計佈局圖822由遮罩資料準備832操縱，以符合遮罩寫入器的特定特性和/或IC製造商850的要求。在第8圖中，遮罩資料準備832和遮罩製造844被示為單獨的元件。在一些實施例中，遮罩資料準備832和遮罩製造844可以統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備832包括光學鄰近校正(optical proximity correction；OPC)，光學鄰近校正使用微影增強技術來補償圖像誤差，諸如可能由繞射、干涉、其他製程效應等引起的圖像誤差。OPC調整IC設計佈局圖822。在一些實施例中，遮罩資料準備832包括更進一步分辨率增強技術(resolution enchancement technique；RET)，例如軸外照射、子分辨率輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，亦使用逆光微影技術(inverse lithography technology；ILT)，其中逆光微影技術(ILT)將OPC視為逆成像問題。
在一些實施例中，遮罩資料準備832包括遮罩規則檢查器(MRC)，該遮罩規則檢查器(MRC)檢查已經歷OPC中的使用一組遮罩創建規則的處理的IC設計佈局圖822，其中一組遮罩創建規則包含某些幾何和/或連接限制，以確保足夠的餘裕來考慮到半導體製造製程的可變性等。在一些實施例中，MRC修改IC設計佈局圖822，以補償遮罩製造期間的限制844，其中可以撤消由OPC執行的修改的部分，以便滿足遮罩創建規則。
在一些實施例中，遮罩資料準備832包括光微 影製程檢查(LPC)，其中光微影製程檢查(LPC)模擬將由IC製造商850實施以製造IC裝置860的處理。LPC基於IC設計佈局圖822來模擬此處理，以創建模擬製造的裝置，例如IC裝置860。LPC模擬中的處理參數可以包括與IC製造週期的各種處理相關聯的參數、與用於製造IC的工具相關聯的參數以及/或製造製程的其他態樣。LPC考慮各種因素，諸如空間圖像對比度、焦深(「DOF」)、遮罩誤差增強因子(「MEEF」)、其他合適的因素等等或其組合。在一些實施例中，在藉由LPC創建了模擬製造的裝置之後，若模擬的裝置在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步細化IC設計佈局圖822。
應該理解，為了清楚起見，已經簡化了遮罩資料準備832的上述描述。在一些實施例中，遮罩資料準備832包括諸如邏輯操作(LOP)等額外特徵，以根據製造規則修改IC設計佈局圖822。另外，在遮罩資料準備832期間應用於IC設計佈局圖822的過程可以以各種不同的順序執行。
在遮罩資料準備832之後並且在遮罩製造844期間，基於修改的IC設計佈局圖822製造遮罩845或一組遮罩845。在一些實施例中，遮罩製造844包括基於IC設計佈局圖822執行一個或多個微影曝光。在一些實施例中，基於修改的IC設計佈局圖822，使用電子束(e-beam)或多個電子束的機制在遮罩(光遮罩或遮罩版)845上形成圖案。遮罩845可以以各種技術形成。在一些實施例中，使用二元技術形成遮罩845。在一些實施例中，遮罩圖案包括不透明區域 和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層(例如，光致抗蝕劑)的輻射束(例如紫外(UV)光束)被不透明區域阻擋並透射過透明區域。在一個示例中，遮罩845的二元遮罩版本包括透明基板(例如，熔融石英)和塗覆在二元遮罩的不透明區域中的不透明材料(例如，鉻)。在另一示例中，使用相移技術形成遮罩845。在遮罩845的相移遮罩(PSM)版本中，在相移遮罩上形成的圖案中的各種特徵被用以具有適當的相位差，以增強分辨率和成像質量。在各種示例中，相移遮罩可以是衰減的PSM或交替的PSM。將由遮罩製造844產生的遮罩用於各種製程中。例如，此類遮罩用於離子注入製程中以在半導體晶圓853中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區域，和/或用於其他合適的製程中。
IC製造商850包括晶圓製造852。IC製造商850是IC製造業務，該IC製造業務包括用於製造各種不同IC產品的一個或多個製造設施。在一些實施例中，IC製造商850是半導體鑄造廠。例如，可能存在用於複數個IC產品的前端製造(前端(FEOL)製造)的製造設施，而第二製造設施可以提供用於互連和封裝IC產品的後端製造(後端(BEOL)製造)，並且和第三製造設施可以為代工業務提供其他服務。
IC製造商850使用由遮罩室830製造的遮罩845來製造IC裝置860。因此，IC製造商850至少間接地使用IC設計佈局圖822來製造IC裝置860。在一些實施例中，半導體晶圓853由IC製造商850使用遮罩845製造以形成IC 裝置860。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖822執行一個或多個微影曝光。半導體晶圓853包括矽基板或上面形成有材料層的其他適當基板。半導體晶圓853亦包括各種摻雜區域、介電特徵、多級互連等中的一種或多種(在隨後的製造步驟中形成)。
關於積體電路(IC)製造系統(例如，第8圖的系統800)的細節，以及與其相關的IC製造流程見於例如2016年2月9日授權的美國專利第9,256,709號、2015年10月1日公佈的美國授權前公開第20150278429號、2014年2月6日公佈的美國授權前公開第20140040838號，以及2007年8月21日授權的美國專利第7,260,442號，這些專利的全部內容據此以引用方式併入。
在一些實施例中，IC裝置包括：反熔絲裝置，包括在第一閘極結構和主動區之間的介電層；第一電晶體，包括覆蓋主動區的第二閘極結構；以及第二電晶體，包括覆蓋主動區的第三閘極結構，其中第一閘極結構位於第二閘極結構與第三閘極結構之間。在一些實施例中，主動區包括第一至第四S/D結構，第二閘極結構覆蓋第一S/D結構和第二S/D結構，第一閘極結構覆蓋第二S/D結構和第三S/D結構，第三閘極結構覆蓋第三S/D結構和第四S/D結構。在一些實施例中，IC裝置包括：第一接觸結構，該第一接觸結構被用以將主動區電連接到導體；以及第二接觸結構，該第二接觸結構被用以將主動區電連接到導體，其中該第一閘極結構、該第二閘極結構和該第三閘極結構在該第一接觸結構 和該第二接觸結構之間。在一些實施例中，IC裝置包括：第一通孔結構，該第一通孔結構用以將第二閘極結構電連接到導體，以及第二通孔結構，該第二通孔結構用以將第三閘極結構電連接到該導體。在一些實施例中，該IC裝置被用以經由並聯的該第一和第二電晶體將來自該第一閘極結構的電流傳導到位元線。在一些實施例中，反熔絲裝置是第一反熔絲裝置，介電層是第一介電層，並且IC裝置亦包括第二反熔絲裝置，該第二反熔絲裝置包括第二介電層，該第二介電層在第四閘極結構和主動區之間；第三電晶體，該第三電晶體包括覆蓋主動區的第五閘極結構；以及第四電晶體，該第四電晶體包括覆蓋主動區的第六閘極結構，其中第四閘極結構位於第五閘極結構和第六閘極結構之間。在一些實施例中，主動區包括第一至第七S/D結構，第二閘極結構覆蓋第一S/D結構和第二S/D結構，第一閘極結構覆蓋第二S/D結構和第三S/D結構，第三閘極結構覆蓋第三S/D結構和第四S/D結構，第五閘極結構覆蓋第四S/D結構和第五S/D結構，第四閘極結構覆蓋第五S/D結構和第六S/D結構，並且第六閘極結構覆蓋第六S/D結構和第七S/D結構。在一些實施例中，IC裝置亦包括第一接觸結構，該第一接觸結構用以將該主動區電連接到導體；第二接觸結構，該第二接觸結構用以將主動區電連接到該導體；以及第三接觸結構，該第三接觸結構用以將主動區電連接到該導體，其中第一閘極結構、第二閘極結構和第三閘極結構位於第一接觸結構和第二接觸結構之間，並且第四閘極結構、第五閘極結構和第六閘 極結構在第二接觸結構和第三接觸結構之間。
在一些實施例中，積體電路裝置的電路包括導線、位元線、反熔絲裝置、第一電晶體和第二電晶體，其中反熔絲裝置和第一電晶體串聯耦合在導線和位元線之間，並且反熔絲裝置和第二電晶體串聯耦合在導線和位元線之間。在一些實施例中，第一電晶體耦合到反熔絲裝置的第一端子，並且第二電晶體耦合到反熔絲裝置的第二端子。在一些實施例中，第一電晶體和第二電晶體中的每一個耦合在反熔絲裝置和位元線之間。在一些實施例中，第一電晶體的閘極耦合到第二電晶體的閘極。在一些實施例中，反熔絲裝置、第一電晶體和第二電晶體中的每一個包括NMOS電晶體。在一些實施例中，導線、位元線、反熔絲裝置、第一電晶體和第二電晶體包括在反熔絲單元陣列的反熔絲單元中。在一些實施例中，導線為第一導線，反熔絲裝置為第一反熔絲裝置，且該積體電路裝置的電路亦包括第二導線、第二反熔絲裝置、第三電晶體和第四導線電晶體，其中第二反熔絲裝置和第三電晶體串聯耦合在第二導線和位元線之間，並且第二反熔絲裝置和第四電晶體串聯耦合在第二導線和鑽頭之間線。
在一些實施例中，操作積體電路裝置的電路的方法包括在反熔絲裝置的閘極接收電壓，以及同時使用第一電晶體和第二電晶體將反熔絲裝置耦合到位元線。在一些實施例中，將反熔絲裝置耦合到位元線包括將電場施加到反熔絲裝置的介電層，該電場具有基於第一電晶體和第二電晶體 的對稱性。在一些實施例中，將反熔絲裝置耦合到位元線包括藉由分解介電層來編程反熔絲裝置，該介電層在該閘極與基板的一部分之間，該基板的該部分在該第一電晶體與該第二電晶體之間。在一些實施例中，將反熔絲裝置耦合到位元線包括在位元線中產生電流，該電流包括在第一方向上流過第一電晶體的第一分量和在與第一方向相反的第二方向上流過第二電晶體的第二分量。在一些實施例中，同時使用第一電晶體和第二電晶體包括在第一電晶體的閘極和第二電晶體的閘極處接收相同的訊號。
先前概述了若干實施例的特徵，使得本領域技藝人士可以更好地理解本揭露的各態樣。本領域技藝人士應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現與本文介紹的實施例相同的優點。本領域技藝人士亦應當認識到，此類等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。
100:IC裝置
100B:基板
X、Z:方向
C1、C2:接觸結構
SD1、SD2、SD3、SD4:源極-汲極結構
GR0、GP0、GR1:閘極結構
OXP0:介電層
AA:主動區
IBL、IBL1、IBL2、Ic:電流
BL、WLP0、WLR1:導電路徑
BLV、WLP0V、WLR1V:電壓
MNR0、MNP0、MNR1:電晶體

Claims (10)

  1. 一種積體電路裝置，包括：一反熔絲裝置，包括在一第一閘極結構與一主動區之間的一介電層；一第一電晶體，包括覆蓋該主動區的一第二閘極結構；以及一第二電晶體，包括覆蓋該主動區的一第三閘極結構；其中該第一閘極結構在該第二閘極結構與該第三閘極結構之間。
  2. 如請求項1所述之積體電路裝置，其中該主動區包括一第一源極-汲極結構、一第二源極-汲極結構、一第三源極-汲極結構以及一第四源極-汲極結構；該第二閘極結構覆蓋該第一源極-汲極結構及該第二源極-汲極結構；該第一閘極結構覆蓋該第二源極-汲極結構及該第三源極-汲極結構；以及該第三閘極結構覆蓋該第三源極-汲極結構及該第四源極-汲極結構。
  3. 如請求項1所述之積體電路裝置，更包括： 一第一接觸結構，用以將該主動區電連接到一導體；以及一第二接觸結構，用以將該主動區電連接到該導體；其中該第一閘極結構、該第二閘極結構及該第三閘極結構在該第一接觸結構與該第二接觸結構之間。
  4. 如請求項1所述之積體電路裝置，更包括：一第一通孔結構，用以將該第二閘極結構電連接到一導體；以及一第二通孔結構，用以將該第三閘極結構電連接到該導體。
  5. 一種積體電路裝置的電路，包括：一導線；一位元線；一反熔絲裝置；一第一電晶體；以及一第二電晶體，其中該反熔絲裝置及該第一電晶體串聯耦合於該導線與該位元線之間；以及該反熔絲裝置及該第二電晶體串聯耦合於該導線與該位元線之間。
  6. 如請求項5所述之積體電路裝置的電路，其中該第一電晶體耦合到該反熔絲裝置的一第一端子，並且該第二電晶體耦合到該反熔絲裝置的一第二端子。
  7. 如請求項5所述之電路，其中該導線為一第一導線，該反熔絲裝置為一第一反熔絲裝置，以及該電路更包括：一第二導線；一第二反熔絲裝置；一第三電晶體；以及一第四電晶體，其中該第二反熔絲裝置及該第三電晶體串聯耦合於該第二導線與該位元線之間；以及該第二反熔絲裝置及該第四電晶體串聯耦合於該第二導線與該位元線之間。
  8. 一種操作積體電路裝置的電路的方法，該方法包括：在一反熔絲裝置的閘極處接收一第一電壓，該反熔絲裝置覆蓋一第一選擇電晶體與一第二選擇電晶體之間的一基板；在一位元線處接收一第二電壓；以及 透過同時接通該第一選擇電晶體及該第二選擇電晶體將該反熔絲裝置耦合到該位元線，該反熔絲裝置藉以接收該第二電壓。
  9. 如請求項8所述之操作積體電路裝置的電路的方法，其中將該反熔絲裝置耦合到該位元線之步驟包括：將一電場施加到該反熔絲裝置的一介電層，該電場具有基於該第一電晶體及該第二電晶體的對稱性，藉由分解一介電層來編程該反熔絲裝置，該介電層在該反熔絲裝置的閘極與該第一電晶體與該第二電晶體之間之基板之一部分之間，且在該位元線中產生一電流，該電流包括：一第一分量，在一第一方向上流過該第一電晶體；以及一第二分量，在與該第一方向相反的一第二方向上流過該第二電晶體。
  10. 如請求項8所述之方法，其中同時使用該第一電晶體及該第二電晶體之步驟包括在該第一電晶體的閘極與該第二電晶體的閘極處接收相同的訊號。
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