CN110875321B - 集成电路器件、电路和操作电路的方法 - Google Patents

Abstract

IC器件包括：反熔丝器件，包括位于第一栅极结构和有源区之间的介电层；第一晶体管，包括位于有源区上面的第二栅极结构；以及第二晶体管，包括位于有源区上面的第三栅极结构。第一栅极结构位于第二栅极结构和第三栅极结构之间。本发明的实施例还涉及电路和操作电路的方法。

Description

集成电路器件、电路和操作电路的方法

技术领域

本发明的实施例涉及集成电路器件、电路和操作电路的方法。

背景技术

集成电路(IC)有时包括一次性可编程(“OTP”)存储器元件，以提供非易失性存储器(“NVM”)，在非易失性存储器中，当IC断电时数据不会丢失。NVM的一种类型包括通过使用连接到其它电路元件的介电材料层(氧化物等)集成到IC中的反熔丝位。为了编程反熔丝位，在介电材料层两端施加编程电场以可持续地改变(例如，击穿)介电材料，从而降低介电材料层的电阻。通常，为了确定反熔丝位的状态，在介电材料层两端施加读取电压并且读取合成电流。

发明内容

本发明的实施例涉及一种集成电路(IC)器件，包括：反熔丝器件，包括位于第一栅极结构和有源区之间的介电层；第一晶体管，包括位于所述有源区上面的第二栅极结构；以及第二晶体管，包括位于所述有源区上面的第三栅极结构，其中，所述第一栅极结构位于所述第二栅极结构和所述第三栅极结构之间。

本发明的另一实施例涉及一种电路，包括：导线；位线；反熔丝器件；第一晶体管；以及第二晶体管，其中所述反熔丝器件和所述第一晶体管串联耦合在所述导线和所述位线之间，以及所述反熔丝器件和所述第二晶体管串联耦合在所述导线和所述位线之间。

本发明的另一实施例涉及一种操作电路的方法，所述方法包括：在反熔丝器件的栅极处接收电压；以及同时使用第一晶体管和第二晶体管将所述反熔丝器件耦合到位线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1F是根据一些实施例的反熔丝器件的图。

图2A至图2D是根据一些实施例的反熔丝器件的图。

图3是根据一些实施例的操作电路的方法的流程图。

图4是根据一些实施例的制造反熔丝器件的方法的流程图。

图5是根据一些实施例的生成IC布局图的方法的流程图。

图6A和6B示出了根据一些实施例的反熔丝单元布局图。

图7是根据一些实施例的电子设计自动化(EDA)系统的框图。

图8是根据一些实施例的IC制造系统及其相关的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参照标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

在各个实施例中，反熔丝单元包括反熔丝器件和两个选择晶体管，该两个选择晶体管被配置为将反熔丝器件共同耦合到位线。在编程操作中，与单个晶体管将反熔丝器件耦合到位线的方法相比，两个晶体管的组合使得能够实现更均匀的电场施加。在读取操作中，与单个晶体管将反熔丝器件耦合到位线的方法相比，所得的并联电流路径能够实现更低的路径电阻、减小器件电阻变化的影响以及增加的电流，从而在检测编程状态时提高精度。

图1A至图1F是根据一些实施例的IC器件100的图。在一些实施例中，IC器件100通过执行方法400和/或方法500的操作的一些或全部来形成和/或基于IC布局图600A或600B来配置，下面参照图4至图6B讨论。在一些实施例中，IC器件100包括在由IC制造商/制造厂(“fab”)850制造的IC器件860中，下面参照图8进行讨论。

图1A、图1D和图1E示出了IC器件100沿包括X和Z方向的平面A-A’的截面图，而图1B示出了IC器件100沿X方向和Y方向，以及沿X方向与平面A-A’的交点的平面图。图1C是处于如图1A和图1D所示的未编程状态的IC器件100的示意图，以及图1F是处于如图1E所示的编程状态的IC器件100的示意图。

图1A至图1F中的每个示出了在IC器件100的操作期间响应于施加的电压而生成的电流IBL1和IBL2。图1D还示出了在处于未编程状态的IC器件100的操作期间响应于施加的电压而生成的电场EF。

为清楚起见，简化了图1A至图1F的IC器件100的示出。图1A、图1B、图1D和图1E示出了IC器件100的视图，其中包括和排除了各个部件，以便于下面的讨论。在各个实施例中，除了图1A、图1B、图1D和图1E中所示的元件之外，IC器件100还包括一个或多个金属互连件、接触件、通孔、栅极结构或其它晶体管元件、阱、隔离结构等。

如图1A至图1F所示，IC器件100包括形成在衬底100B中的晶体管MNR0、反熔丝器件MNP0和晶体管MNR1。衬底100B是半导体晶圆的一部分，例如下面参照图8讨论的半导体晶圆853，适合于形成一个或多个IC器件。在各个实施例中，衬底100B包括n型硅或p型硅。

衬底100B包括有源区AA，IC器件100的下部位于有源区AA中。有源区AA是衬底100B的具有n型或p型掺杂的连续部分，其包括各个半导体结构，包括源极-漏极(S/D)结构SD1-SD4。在一些实施例中，有源区AA位于衬底100B内的阱(未示出)内，即n阱或p阱内。

在一些实施例中，有源区AA通过一个或多个隔离结构(未示出)与衬底100B中的其它元件电隔离，一个或多个隔离结构例如，一个或多个浅沟槽隔离(STI)结构。

S/D结构SD1-SD4是被配置为具有与有源区AA的其它部分的掺杂类型相反的掺杂类型的半导体结构。在图1A至图1F所示的实施例中，有源区AA具有p型掺杂，并且S/D结构SD1-SD4具有n型掺杂，表示为图1E和图1F的二极管D1和D2。

在一些实施例中，S/D结构被配置为具有比有源区AA的其它部分更低的电阻率。在一些实施例中，S/D结构SD1-SD4包括一个或多个部分，其具有大于存在于整个有源区AA中的一个或多个掺杂浓度的掺杂浓度。在各个实施例中，S/D结构SD1-SD4包括半导体材料的外延区域，例如硅、硅锗(SiGe)和/或碳化硅(SiC)。

晶体管MNR0包括S/D结构SD1的至少部分、S/D结构SD2的部分以及S/D结构SD1和SD2之间的有源区AA的部分；反熔丝器件MNP0包括S/D结构SD2的部分、S/D结构SD3的部分以及S/D结构SD2和SD3之间的有源区AA的部分；并且晶体管MNR1包括S/D结构SD3的部分、S/D结构SD4的至少部分以及S/D结构SD3和SD4之间的有源区AA的部分。因此，反熔丝器件MNP0与晶体管MNR0共享S/D结构SD2，并与晶体管MNR1共享S/D结构SD3。在各个实施例中，晶体管MNR0与至少一个其它IC器件(未示出)共享S/D结构SD1和/或晶体管MNR1与至少一个其它IC器件(未示出)共享S/D结构SD4。

晶体管MNR0包括沿Z方向位于介电层(未标记)以及的每个S/D结构SD1和SD2的部分上面的栅极结构GR0。因此，栅极结构GR0正下方以及S/D结构SD1和SD2之间的有源区AA的部分被配置为晶体管MNR0的沟道(未示出)。在各个实施例中，除了晶体管MNR0之外，栅极结构GR0在正和/或负Y方向上延伸并且包括在一个或多个晶体管(未示出)中。

晶体管MNR1包括位于介电层(未标记)上面的栅极结构GR1和沿Z方向的每个S/D结构SD3和SD4的部分。因此，栅极结构GR1正下方以及S/D结构SD3和SD4之间的有源区AA的部分被配置为晶体管MNR1的沟道(未示出)。在各个实施例中，除了晶体管MNR1之外，栅极结构GR1在正和/或负Y方向上延伸并且包括在一个或多个晶体管(未示出)中。

反熔丝器件MNP0包括位于介电层OXP上面的栅极结构GP0和沿Z方向的每个S/D结构SD2和SD3的部分。由此，S/D结构SD2和SD3被配置为控制有源区AA的栅极结构GP0和介电层OXP正下方以及S/D结构SD2和SD3之间的部分的电压电平。在各个实施例中，除了反熔丝器件MNP0之外，栅极结构GP0沿正和/或负Y方向延伸并且包括在一个或多个反熔丝器件(未示出)中。

栅极结构GR0、GR1和GP0中的每个是包括基本由一种或多种绝缘材料(例如，二氧化硅和/或一种或多种其它合适的材料)围绕的一种或多种导电材料(例如多晶硅、一种或多种金属和/或一种或多种其它合适的材料)的卷，并且由此被配置为控制提供给IC器件100的下面的介电层(例如，介电层OXP)的电压。

介电层OXP包括一种或多种介电材料层，其被配置为使得在操作中，横跨介电层的足够大的电场可持续地改变至少一种介电材料，从而从施加电场之前的水平显着减小介电层的电阻。在一些实施例中，可持续地改变介电材料也被称为击穿介电材料或者编程反熔丝器件MNP0和/或IC器件100。

在各个实施例中，介电层OXP包括二氧化硅和/或高k介电材料(例如k值高于3.8或7.0的介电材料)中的一种或多种。在一些实施例中，高k介电材料包括氧化铝、氧化铪、氧化镧或其它合适的材料。

IC器件100包括位于栅极结构GP0上面并电连接到栅极结构GP0的通孔结构V2。通孔结构(例如，通孔结构V2)是一个或多个导电元件，其被配置为将下面的结构，例如栅极结构GP0，电连接到上面的导电路径，例如导电路径WLP0(图1B中未示出)。通孔结构V2在图1B中示出，并且包括在如图1A、图1C至图1F所示的导电路径WLP0的示意性地表示中。

导电路径，例如导电路径WLP0，是一个或多个导电元件，其被配置为在第一和第二电路元件之间提供低电阻电连接。在各个实施例中，导电元件(也称为导体)是包括一种或多种导电材料的IC结构，一种或多种导电材料例如铜、钨、铝、金、钛、多晶硅或适于形成低电阻路径的其它材料。在一些实施例中，导电元件是用于形成IC器件100的制造工艺的金属零层的段。

导电路径WLP0(在一些实施例中也称为导电或偏置电压线)被配置为通孔结构V2与IC器件100外部的第一电压源(未示出)之间的低电阻电连接的至少一部分，并且被配置为提供电压WLP0V，在一些实施例中也称为信号。因此，反熔丝器件MNP0的栅极结构GP0通过通孔结构V2电连接到导电路径WLP0，并且反熔丝器件MNP0由此配置为在操作中从第一电压源接收电压WLP0V。

IC器件100包括位于GR0上面并电连接到栅极结构GR0的通孔结构V1、位于栅极结构GR1上面并电连接到栅极结构GR1的通孔结构V3以及位于通孔结构V1和V3上面并电连接到通孔结构V1和V3中的每个的导电元件WLRM0。导电元件WLRM0是导电路径WLR1的一部分。通孔结构V1和V3以及导电元件WLRM0在图1B中示出，并且包括在如图1A、图1C和图1F中所示的导电路径WLR1的示意性地表示中。

在图1B中示出的实施例中，通孔结构V1和V3被配置为通过单个导电元件WLRM0将各个栅极结构GR0和GR1电连接到导电路径WLR1，并且由此将栅极结构GR0和GR1彼此耦合。在一些实施例中，通孔结构V1和V3被配置为将相应的栅极结构GR0和GR1电连接到导电路径WLR1，并且由此通过除了导电元件WLRM0之外或代替导电元件WLRM0的一个或多个导电元件将栅极结构GR0和GR1彼此耦合。

导电路径WLR1(在一些实施例中也称为选择信号线)被配置为将栅极结构GR0和GR1电连接到IC器件100外部的第二电压源(未示出)并且被配置为提供电压WLR1V。由此，相应晶体管MNR0和MNR1的栅极结构GR0和GR1通过相应的通孔结构V1和V3电连接到导电路径WLR1，并且由此晶体管MNR0和MNR1中的每个被配置为在操作中从第二电压源接收电压WLR1V。

IC器件100包括位于S/D结构SD1上面并电连接到S/D结构SD1的接触结构C1。接触结构(例如，接触结构C1)是一个或多个导电元件，其被配置为将有源区(例如，有源区AA)中的衬底结构(例如，S/D结构SD1)电连接到上面的导电路径(例如，导电路径BL)。

导电路径BL(在一些实施例中也称为位线)在图1A和图1C至图1F中示意性地表示，并且被配置为将接触结构C1电连接到IC器件100外部的第三电压源(未示出)并且被配置为提供电压BLV。由此，晶体管MNR0的S/D结构SD1电连接到导电路径BL，并且由此IC器件100被配置为在操作中从第三电压源接收电压BLV。

IC器件100包括位于S/D结构SD4上面并电连接到S/D结构SD4的接触结构C2，并且电连接到上面的导电路径BL。晶体管MNR1的S/D结构SD4由此电连接到导电路径BL，并且IC器件100由此被配置为在操作中从第三电压源接收电压BLV。

在一些实施例中，接触结构C1和C2电连接到导电路径BL的相同导电元件，并且S/D结构SD1和SD4由此被配置为通过相应的接触结构C1和C2从导电路径BL接收电压BLV。在一些实施例中，接触结构C1和C2电连接到导电路径BL的单独导电元件，并且S/D结构SD1和SD4另外被配置为通过相应的接触结构C1和C2从导电路径BL接收电压BLV。

在操作中，晶体管MNR0和MNR1由此被配置为响应于在相应栅极结构GR0和GR1处接收的电压WLR1V以及在相应S/D结构SD1和SD4处接收的电压BLV而同时接通或断开。在图1A至图1F中示出的实施例中，晶体管MNR0和MNR1中的每个是n型晶体管，并且响应于电压WLR1V的值高于电压BLV的值的量等于或大于晶体管MNR0或MNR1的相应的一个的阈值电压而接通。

在一些实施例中，晶体管MNR0和MNR1中的每个是p型晶体管并且响应于电压WLR1V的值低于电压BLV的值的量等于或大于晶体管MNR0或MNR1的相应的一个的阈值电压而接通。在各个实施例中，晶体管MNR0和MNR1的阈值电压是相同的电压值或具有彼此不同的值。

通过上面讨论的IC器件100的配置，反熔丝器件MNP0和晶体管MNR0串联耦合在导电路径WLP0和BL之间，并且反熔丝器件MNP0和晶体管MNR1串联耦合在导电路径WLP0和导电路径BL之间。晶体管MNR0在S/D结构SD2处耦合到反熔丝器件MNP0的第一端子，并且晶体管MNR1在S/D结构SD3处耦合到反熔丝器件MNP0的第二端子。由此晶体管MNR0和MNR1并联配置，晶体管MNR0和MNR1中的每个耦合在反熔丝器件MNP0和导电路径BL之间。

在操作中，晶体管MNR0接通使相应的沟道变成导电的，从而允许电压BLV从S/D结构SD1传输到S/D结构SD2并且允许电流IBL1从S/D结构SD2通过沟道的低电阻路径流至S/D结构SD1。晶体管MNR1接通使相应的沟道变成导电的，从而允许电压BLV从S/D结构SD4传输到S/D结构SD3，并且允许电流IBL2从S/D结构SD3通过沟道的低电阻路径流至S/D结构SD4。

在操作中，当晶体管MNR0和MNR1接通时，栅极结构GP0处的电压WLP0V使电流Ic流过介电层OXP。基于电压WLP0V和BLV的值之间的差的大小和极性来确定电流Ic的大小和极性。在图1A至图1F示出的实施例中，电流Ic的正值表示电压WLP0V值大于电压BLV值。

电流IBL1是电流Ic的第一分量，并且在负X方向上从反熔丝器件MNP0流到S/D结构SD1。电流IBL2是电流Ic的第二分量，并且在正X方向上从反熔丝器件MNP0流到S/D结构SD4。电流IBL1和IBL2的总和等于电流Ic和导电路径BL中的电流IBL。

电流IBL1和IBL2的相对大小基于栅极结构GP0和导电路径BL之间的相应电流路径的电阻值。基于上面讨论的配置，IC器件100包括并联电流路径，电流IBL1和IBL2流过该电流路径，并且电流IBL基于通过两个电流路径的总电流。在操作中，IC器件100由此被配置为使得晶体管MNR0和MNR1同时将反熔丝器件MNP0耦合到传导路径BL。

与单个晶体管通过单个电流路径将反熔丝器件耦合到位线的方法相比，IC器件100在读取操作期间启用增加的电流，从而提高检测反熔丝器件(例如，反熔丝器件MNP0)编程状态的能力。在反熔丝器件被弱编程，即相对于强编程反熔丝器件的电阻值具有大的电阻值的情况下，改进的能力最为明显。

图1D示出了其中电压WLP0V和BLV以未编程状态施加到IC器件100的操作，如图1C中示意性地表示。在未编程状态下，反熔丝器件MNP0的介电层OXP相对于编程状态具有较大电阻值，从而使得电流Ic以及因此对应于电流IBL1和IBL2的电压降小到在操作中足以被忽略。

因此，如图1D所示，在操作中，在S/D结构SD1处接收的电压BLV被认为经由接通晶体管MNR0在S/D结构SD2处接收，并且在S/D结构SD4处接收的电压BLV被认为经由接通晶体管MNR1在S/D结构SD3处被接收。响应于栅极结构GP0处的电压VLP0V和S/D结构SD2和SD3处的电压BLV的值之间的差异，在反熔丝器件MNP0中产生总电场，其部分处于有源区AA和在图1D中表示为电场EF。

在图1D中示出的实施例中，因为晶体管MNR0和MNR1相对于反熔丝器件MNP0沿X方向对称配置，所以在操作中，S/D结构SD2和SD3处的电压BLV使得电场EF在S/D结构SD2和SD3之间具有对称的轮廓。

如图1D所示，电场EF的对称轮廓包括在S/D结构SD2和SD3中的每个处的第一场强，以及在S/D结构SD2和SD3之间的部分有源区AA的中心以及栅极结构GP0正下方处的第二场强，第二场强低于第一场强。

在一些实施例中，晶体管MNR0和MNR1相对于反熔丝器件MNP0沿X方向不对称地配置，并且在操作中，S/D结构SD2和SD3处的电压BLV使得电场EF在S/D结构SD2和SD3之间具有非对称轮廓(其在S/D结构SD2和SD3处的一个或两个场强之间变化)并且在S/D结构SD2和SD3之间的点处具有较低的场强。

在使用单个晶体管向未编程的反熔丝器件施加电压的方法中，所产生的电场具有非对称的轮廓，所得到的电场具有非对称轮廓，其中与晶体管相邻的场强随着与晶体管的距离的增加而持续减小。与这种单晶体管方法相比，如上所述配置IC器件100以在操作中横跨介电层OXP施加更均匀的电场。

在编程操作期间，发生介电击穿的位置是介电材料和整个介电层中的电场的强度的函数。通过改善电场的均匀性，与单晶体管方法相比，IC器件100增加了可能发生介电击穿的位置的数量。在IC器件100是反熔丝阵列的一部分的应用中，与单晶体管方法相比，潜在击穿位置的增加降低了编程器件的平均电阻值，并且将多个弱编程器件减少到基本高于平均值的电阻值。

图1E示出了其中电压WLP0V和BLV以编程状态施加到IC器件100的操作，如图1F中示意性地表示。在编程状态下，反熔丝器件MNP0的介电层OXP相对于未编程状态具有小的电阻值，并且在介电层OXP内的任意位置处表示为电阻器Rox。电阻器Rb0表示电阻器Rox和S/D结构SD2之间的衬底电阻值，电阻器Rb1表示电阻器Rox和S/D结构SD3之间的衬底电阻值，二极管D0表示有源区AA和S/D结构SD2之间的结，并且二极管D1表示有源区AA和S/D结构SD3之间的结。

因此，串联耦合在电阻器Rox和晶体管MNR0之间的电阻器Rb0和二极管D0被配置为电流IBL1在操作中流过的第一电流路径。因此，串联耦合在电阻器Rox和晶体管MNR1之间的电阻器Rb1和二极管D1被配置为电流IBL2在操作中流过的第二电流路径。第一和第二电流路径并联布置为使得在操作中，除了电压WLP0V和BLV之间的差相对于二极管D0和D1两端的电压降之外，总电流IBL是电阻器Rb0和Rb1的并联组合的函数。

在电阻器Rox对应于沿X方向的介电层OXP的中心的击穿的情况下，电阻器Rb0和Rb1具有相等的电阻值，该电阻值约等于S/D结构SD2和SD3之间的有源区AA的总电阻值的一半。在这种情况下，电阻器Rb0和Rb1的并联组合具有等于约总电阻值的四分之一的等效电阻值。在一些实施例中，介电层OXP沿X方向的中心对应于S/D结构SD2和SD3之间的中点。

在电阻器Rox对应于沿X方向的中心以外的位置处的介电层OXP的击穿的情况下，电阻器Rb0或Rb1中的一个具有等于小于总电阻值的一半的值，并且电阻器Rb0和Rb1的并联组合的等效电阻值小于总电阻值的四分之一。

因此，在编程状态下，IC器件100的并联电流路径配置的最大等效衬底电阻约为S/D结构SD2和SD3之间的有源区AA的总电阻值的四分之一。

在使用单个晶体管向编程的反熔丝器件施加电压的方法中，所得到的单个电流路径具有的电阻值可以从小于总衬底电阻的四分之一变化到接近整个衬底电阻的值，这取决于介电击穿的位置。与这种单晶体管方法相比，如上所述配置IC器件100以实现较低的平均衬底电阻值，从而在IC器件100是反熔丝阵列的一部分的应用中实现更均匀的衬底电阻值分布。在读取操作中，与单晶体管方法相比，相对较低和较不可变的衬底电阻值使得读取电流相对较高且变化较小，从而更容易区分。

图2A至图2C是根据一些实施例的IC器件200的图。在一些实施例中，IC器件200通过执行方法400和/或方法500的一些或全部操作来形成，和/或基于IC布局图600A或600B来配置，下面参照图4至图6B讨论。在一些实施例中，IC器件200包括在由IC制造商/制造厂(“fab”)850制造的IC器件860中，下面参照图8讨论。

图2A示出了IC器件200沿着平面A-A’的截面图，平面A-A’包括上面参照图1A至图1F讨论的X和Z方向，图2B示出了IC器件200-1、IC器件200的实施例以及X和Y方向的平面图，图2C示出了IC器件200-2、IC器件200的实施例以及X和Y方向的平面图，并且图2D是IC器件200的示意性表示。

为清楚起见，简化了图2A至图2D的IC器件200的示出。图2A至图2C示出了IC器件200的视图，其中包括和排除了各个部件以便于下面的讨论。在各个实施例中，除了图2A至图2C中所示的元件之外，IC器件200还包括一个或多个金属互连件、接触件、通孔、栅极结构或其它晶体管元件、阱、隔离结构等。

IC器件200包括反熔丝器件MNP0及晶体管MNR0和MNR1，其包括S/D结构SD1-SD4和部分有源区AA、接触结构C1和C2、通孔结构V1-V3、导电元件WLRM0和导电路径WLR1和WLP0，每个都在上面参照图1A至图1F讨论。IC器件200还包括反熔丝器件MNP1和晶体管MNR2和MNR3，其包括S/D结构SD4-SD7和部分有源区AA、接触结构C3、通孔结构V4-V6、导电元件WLRM1和导电通路WLR2和WLP1。

反熔丝器件MNP1、晶体管MNR2和MNR3、S/D结构SD4-SD7、接触结构C3、通孔结构V4-V6、导电元件WLRM1以及导电路径WLR2和WLP1分别具有对应于反熔丝器件MNP0、晶体管MNR0和MNR1、S/D结构SD1-SD4、接触结构C1和C2、通孔结构V1-V3、导电元件WLRM0和导电路径WLR1和WLP0的配置，如上面参照图1A至图1F的讨论的；因此，省略了它们的详细描述。

图2A至图2D示出了电流IBL1和IBL2，并且图2A至图2D示出了电流IBL，每个都在上面参照图1A至图1F讨论。图2A至图2D还示出了下面讨论的电流IBL3和IBL4。

如图2A至图2D所示，晶体管MNR1和MNR2中的每个均包括部分S/D结构SD4，从而晶体管MNR1和MNR2共享S/D结构SD4。类似地，反熔丝器件MNP1与晶体管MNR2共享S/D结构SD5，并且与晶体管MNR3共享S/D结构SD6。在一些实施例中，晶体管MNR3与至少一个其它IC器件(未示出)共享S/D结构SD7。

通孔结构V5位于反熔丝器件MNP1的栅极结构(未标记)上面并且将其电连接到导电路径WLP1。通孔结构V5如图2B和图2C所示，并且包括在图2A和图2D所示的导电路径WLP1的示意性地表示中。

导电路径WLP1(在一些实施例中也称为导电或偏置电压线)被配置为位于通孔结构V5与IC器件200外部的第四电压源(未示出)之间的低电阻电连接的至少一部分并且被配置为提供电压WLP1V，在一些实施例中也称为信号。因此，反熔丝器件MNP1的栅极结构通过通孔结构V5电连接到导电路径WLP1，并且反熔丝器件MNP1由此被配置为在操作中从第四电压源接收电压WLP1V。

通孔结构V4位于晶体管MNR2的栅极结构(未标记)上面并且将其电连接到导电元件WLRM1，并且通孔结构V6位于晶体管MNR3的栅极结构(未标记)上面并且将其电连接到导电元件WLRM1。导电元件WLRM1是导电路径WLR2的一部分。通孔结构V4和V6以及导电元件WLRM1在图2B和图2C中示出，并且包括在图2A和图2D所示的导电路径WLP2的示意性地表示中。

在图2B和图2C示出的实施例中，通孔结构V4和V6被配置为通过单个导电元件WLRM1将晶体管MNR2和MNR3的栅极结构电连接到导电路径WLR2，并且因此将晶体管MNR2和MNR3的栅极结构彼此耦合。在一些实施例中，通孔结构V4和V6被配置为将晶体管MNR2和MNR3的相应栅极结构电连接到导电路径WLR2，并且因此通过除了导电元件WLRM1之外或者代替导电元件WLRM1的一个或多个导电元件将晶体管MNR2和MNR3的栅极结构彼此耦合。

导电路径WLR2(在一些实施例中也称为选择信号线)被配置为将晶体管MNR2和MNR3的栅极结构电连接到IC器件200外部的第五电压源(未示出)并且被配置为提供电压WLR2V。由此，晶体管MNR2和MNR3的栅极结构通过相应的通孔结构V4和V6电连接到导电路径WLR2，并且晶体管MNR2和MNR3中的每个被配置为在操作中从第五电压源接收电压WLR2V。

接触结构C3位于在S/D结构SD7上面，并且被配置为将S/D结构SD7电连接到导电路径BL。晶体管MNR3的S/D结构SD7由此被配置为在操作中从第三电压源接收电压BLV。

在一些实施例中，接触结构C1、C2和C3电连接到导电路径BL的相同导电元件，并且S/D结构SD1、SD4和SD7由此被配置为通过相应的接触结构C1、C2和C7从导电路径BL接收电压BLV。在各个实施例中，接触结构C1、C2和C3中的一个或多个电连接到导电路径BL的单独导电元件，并且S/D结构SD1、SD4和SD7另外被配置为通过相应的接触结构C1、C2和C3从导电路径BL接收电压BLV。

图2B示出了IC器件200-1，在IC器件200的实施例中，通孔结构V1、V3、V4和V6以及导电元件WLRM0和WLRM1在正Y方向上定位在远离有源区AA的位置处，并且通孔结构V2和V5在负Y方向上定位在远离有源区AA的位置处。在一些实施例中，通孔结构V1、V3、V4和V6以及导电元件WLRM0和WLRM1在负Y方向上定位在远离有源区AA的位置处，并且通孔结构V2和V5在正Y方向上定位在远离有源区AA的位置处。

在图2B示出的实施例中，通孔结构V1、V3、V4和V6以及导电元件WLRM0和WLRM1在X方向上彼此对准，并且通孔结构V2和V5在X方向上彼此对准。在各个实施例中，通孔结构V1、V3、V4和/或V6和/或导电元件WLRM0和/或WLRM1中的一个或多个未与通孔结构V1、V3、V4和/或V6和/或导电元件WLRM0和/或WLRM1中的另一个或多个在X方向上对准，和/或通孔结构V2和V5在X方向上彼此不对准。

图2C示出了IC器件200-2，在IC器件200的实施例中，通孔结构V1、V3和V5以及导电元件WLRM0在正Y方向上定位在远离有源区AA的位置处，并且通孔结构V2、V4、V6和导电元件WLRM1在负Y方向上定位在远离有源区AA的位置处。在一些实施例中，通孔结构V1、V3和V5以及导电元件WLRM0在负Y方向上定位在远离有源区AA的位置处，并且通孔结构V2、V4和V6以及导电元件WLRM1在正Y方向上定位在远离有源区AA的位置处。

在图2C示出的实施例中，通孔结构V1、V3和V5以及导电元件WLRM0在X方向上彼此对准，并且通孔结构V2、V4和V6以及导电元件WLRM1在X方向上彼此对准。在各个实施例中，通孔结构V1、V3和/或V5和/或导电元件WLRM0中的一个或多个未与通孔结构V1、V3和/或V5和/或导电元件WLRM0中的另一个或多个在X方向对准，和/或通孔结构V2、V4和/或V6和/或导电元件WLRM1中的一个或多个未与通孔结构V2、V4和/或V6和/或导电元件WLRM1中的另一个或多个在X方向对准。

在操作中，如上所述，晶体管MNR2和MNR3被配置为响应于在它们相应的栅极结构处接收的电压WLR2V以及在相应的S/D结构SD4和SD7处接收的电压BLV而同时接通或断开，以上面参照晶体管MNR0和MNR1讨论的方式。当晶体管MNR2和MNR3接通时，在反熔丝器件MNP1的栅极结构处的电压WLP1V使反熔丝器件MNP1以上面讨论参照反熔丝器件MNP0讨论的方式偏置，并产生如图2A至图2D所示并且以上面参照相应电流IBL1和IBL2讨论的方式流动的电流IBL3和IBL4。

因此，在操作中，电流IBL3在负X方向上从反熔丝器件MNP1流到S/D结构SD4，电流IBL4在正X方向上从反熔丝器件MNP1流到S/D结构SD7，并且电流IBL3和IBL4的总和等于导电路径BL中的电流IBL。

IC器件200被配置为使得反熔丝器件MNP0或MNP1中的仅一个被偏置一次，电流IBL由此可选地包括电流对IBL1和IBL2或者电流对IBL3和IBL4。在各个实施例中，除了反熔丝器件MNP0和MNP1之外，IC器件200还包括一个或多个反熔丝器件(未示出)，并且被配置为使得电流IBL可选地包括多于一对的电流(未示出)，除了电流对IBL1和IBL2以及电流对IBL3和IBL4之外。

在图2A至图2D示出的实施例中，IC器件200包括单个有源区AA，导电路径WLP0电连接到单个反熔丝器件MNP0，导电路径WLP1电连接到单个反熔丝器件MNP1，导电路径WLR1电连接到一对晶体管MNR0和MNR1，并且导电路径WLR2电连接到一对晶体管MNR2和MNR3。在各个实施例中，IC器件200包括一个或多个额外的有源区(未示出)，其包括一对或多对额外的反熔丝器件(未示出)，从而使得导电路径WLP0中的一个或多个电连接到包括反熔丝器件MNP0的多个反熔丝器件，导电路径WLP1电连接到包括反熔丝器件MNP1的多个反熔丝器件，导电路径WLR1电连接到包括晶体管对MNR0和MNR1的多对晶体管，或导电路径WLR2电连接到包括晶体管对MNR2和MNR3的多对晶体管。

通过上面讨论的配置，IC器件200包括多个反熔丝器件，例如反熔丝器件MNP0和MNP1，每个反熔丝器件对应于晶体管对，例如晶体管MNR0和MNR1与晶体管MNR2和MNR3，如上面参照IC器件100和图1A至图1F所讨论的那样配置。由此，IC器件200被配置为能够实现上面参照IC器件100所讨论的益处。

图3是根据一些实施例的操作电路的方法300的流程图。方法300可与包括反熔丝器件的电路一起使用，电路例如上面参照图1A至图1F讨论的IC器件100或上面参照图2A至图2D讨论的IC器件200。

在一些实施例中，使用方法300操作电路包括对反熔丝器件实施编程或读取操作。在一些实施例中，使用方法300操作电路包括击穿介电层，例如，上面参照IC器件100和图1A至图1F所讨论的介电层OXP。

图3中示出的方法300的操作的序列仅用于说明；方法300的操作能够以不同于图3中所示的顺序执行。在一些实施例中，除了图3中示出的操作之外，还可以在图3所示的操作之前、之间、期间和/或之后实施。在一些实施例中，方法300的操作是操作存储器阵列的方法的操作的子集。

在操作310中，在反熔丝器件的栅极处接收电压。接收电压包括接收具有电压值的电压，该电压值被配置为对反熔丝器件实施编程或读取操作。

在一些实施例中，反熔丝器件是多个反熔丝器件中的一个反熔丝器件，并且接收电压包括从多个反熔丝器件中选择反熔丝器件。在一些实施例中，接收电压包括在多个反熔丝器件的子集(例如，列)的栅极处接收电压。

在各个实施例中，接收电压包括在反熔丝器件MNP0的栅极结构GP0处接收电压WLP0V，如上面参照图1A至图2D所讨论的，或在反熔丝器件MNP1的栅极结构处接收电压WLP0V，如上面参照图2A至图2D所讨论的。

在一些实施例中，接收电压包括通过通孔结构接收电压。在一些实施例中，通过通孔结构接收电压包括通过通孔结构V2或V5接收电压，如上面参照图1A至图2D所讨论的。

在操作320中，同时使用第一晶体管和第二晶体管将反熔丝器件耦合到位线。将反熔丝器件耦合到位线包括同时接通第一和第二晶体管，从而在反熔丝器件和位线之间提供并联电流路径。

在一些实施例中，将反熔丝器件耦合到位线包括使用晶体管MNR0和MNR1将反熔丝器件MNP0耦合到导电路径BL，如上面参照图1A至图2D所讨论的，或者使用晶体管MNR2和MNR3将反熔丝器件MNP1耦合到导电路径BL，如上面参照图2A至图2D所讨论的。

在一些实施例中，同时使用第一晶体管和第二晶体管包括在第一晶体管的栅极和第二晶体管的栅极处接收相同的信号。在一些实施例中，接收相同信号包括第一晶体管通过第一通孔接收信号，并且第二晶体管通过第二通孔接收信号。在一些实施例中，通过第一通孔接收信号包括从导电元件(例如，金属段)接收信号，并且通过第二通孔接收信号包括从相同的导电元件接收信号。在各个实施例中，从导电元件接收信号包括从导电元件WLRM0或WLRM1接收信号，如上面参照图1B、图2B和图2C所讨论的。

在一些实施例中，第一和第二晶体管是多个晶体管对中的一个晶体管对，并且接收相同信号包括从多个晶体管对中选择第一和第二晶体管。在一些实施例中，接收相同信号包括接收与对应于多个晶体管对的多个反熔丝器件的子集(例如，行或字)对应的多个信号中的一个信号。在一些实施例中，接收相同信号包括接收电压WLR1V或WLR2V中的一个，如上面参照图1A至图2D所讨论的。

在一些实施例中，将反熔丝器件耦合到位线包括反熔丝器件从位线接收电压。在一些实施例中，从位线接收电压包括将电压从第一晶体管的第一S/D结构传输到由第一晶体管和反熔丝器件共享的S/D结构，并且将电压从第二晶体管的第一S/D结构传输到由第二晶体管和反熔丝器件共享的S/D结构。在一些实施例中，从位线接收电压包括从导电路径BL接收电压BLV，如上面参照图1A至图2D所讨论的。

在一些实施例中，将反熔丝器件耦合到位线包括使反熔丝器件从未编程状态变为编程状态。在一些实施例中，将反熔丝器件耦合到位线包括将电场施加到反熔丝器件的介电层，该电场具有基于第一晶体管和第二晶体管的对称性。在一些实施例中，将反熔丝器件耦合到位线包括通过击穿栅极与位于第一晶体管和第二晶体管之间的衬底的部分之间的介电层来编程反熔丝器件。在一些实施例中，将反熔丝器件耦合到位线包括将电场施加到介电层OXP，如上面参照图1A至图2D所讨论的。

在一些实施例中，将反熔丝器件耦合到位线包括在位线中生成电流，该电流包括沿第一方向流过第一晶体管的第一分量和沿与第一方向相反的第二方向流过第二晶体管的第二分量。在一些实施例中，第一分量流过第一接触结构，第二分量流过第二接触结构，并且反熔丝器件以及第一和第二晶体管定位在第一和第二接触结构之间。在一些实施例中，第一和第二分量流过接触结构C1和C2或者通过接触结构C2和C3，如上面参照图1A至图2D所讨论的。

在一些实施例中，在位线中生成电流包括在反熔丝器件的介电层中的击穿位置处生成电流。在一些实施例中，在位线中生成电流包括基于介电击穿的位置生成通过平行衬底电流路径的电流。平行衬底电流路径具有基于介电击穿位置的等效衬底电阻值，并且生成电流基于对应于第一和第二晶体管之间的中点处的介电击穿位置的最大等效衬底电阻值。在一些实施例中，在位线中生成电流包括基于电阻器Rb0和Rb1生成电流，如上面参照图1E和图1F所讨论的。

在一些实施例中，反熔丝器件是多个反熔丝器件(例如，反熔丝阵列)中的一个反熔丝器件，并且在位线中生成电流包括生成作为对多个反熔丝器件进行读取操作的一部分的电流。

在操作330中，在一些实施例中，在第二反熔丝器件的栅极处接收第二电压，并且同时使用第三晶体管和第四晶体管将第二反熔丝器件耦合到第二位线。反熔丝器件和第二反熔丝器件包括在多个反熔丝器件中，并且接收第二电压包括从多个反熔丝器件中选择第二反熔丝器件。在各个实施例中，选择第二反熔丝器件包括与选择反熔丝器件分开地选择第二反熔丝器件或同时选择反熔丝器件和第二反熔丝器件。

在各个实施例中，在第二反熔丝器件的栅极处接收第二电压包括在与反熔丝器件相同的有源区中或与反熔丝器件的有源区不同的有源区中的第二反熔丝器件处接收第二电压。

在各个实施例中，将第二反熔丝器件耦合到第二位线包括将反熔丝和第二反熔丝器件耦合到相同的位线或不同的位线。

在一些实施例中，接收第二电压包括在反熔丝器件MNP1的栅极处接收电压WLP1，并且使用第三和第四晶体管包括使用晶体管MNR2和MNR3，如上面参照图2A至图2D所讨论的。

在一些实施例中，将第二反熔丝器件耦合到第二位线包括在第二位线中生成第二电流，第二电流包括沿第二方向流过第三晶体管的第一分量和沿第一方向流过第四晶体管的第二分量。在一些实施例中，第二电流的第一分量流过在反熔丝器件的第三晶体管和第二晶体管之间共享的接触结构。

在一些实施例中，第二电流的第一分量流过在反熔丝器件MNP0的晶体管MNR2和晶体管MNR1之间共享的接触结构C2，如上面参照图2A至图2D所讨论的。

通过执行方法300的一些或全部操作，对其中反熔丝器件接收电压并且同时使用第一和第二晶体管耦合到位线的电路执行操作，例如编程或读取操作，从而实现上面参照IC器件100讨论的益处。

图4是根据一些实施例的制造反熔丝器件的方法400的流程图。方法400可操作以形成IC器件100或200中的任何IC器件，如上面参照图1A至图2D所讨论的。

图4中示出的方法400的操作的序列仅用于说明；方法400的操作能够同时执行和/或以与图4中所示的顺序不同的顺序执行。在一些实施例中，在图4中示出的操作之前、之间、期间和/或之后实施除了图4中示出的操作之外的操作。

在一些实施例中，方法400的一个或多个操作是形成存储器阵列的方法的操作的子集。在一些实施例中，方法400的一个或多个操作是IC制造流程的操作的子集，例如，下面参照制造系统800和图8讨论的IC制造流程。

在操作410中，在衬底(例如，上面参照图1A至图2D讨论的衬底100B)上形成反熔丝器件。形成反熔丝器件包括形成第一栅极结构、位于有源区中的第一S/D结构以及位于有源区中的第二S/D结构、第一栅极结构部分地位于第一和第二S/D结构中的每个上面。

形成第一和第二S/D结构包括根据形成S/D结构SD2和SD3以及有源区AA来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。形成第一栅极结构包括根据形成栅极结构GP0来实施一个或多个制造操作，并且由此形成反熔丝器件包括根据形成反熔丝器件MNP0来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。

在一些实施例中，形成反熔丝器件包括在第一栅极结构和配置为承载第一电压的导电路径之间构建电连接。构建电连接包括根据构建通孔结构V2，并且在一些实施例中，根据导电路径WLP0中的一些或全部来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。

在一些实施例中，形成反熔丝器件包括形成作为形成多个反熔丝器件(例如反熔丝器件阵列)的一部分的一个反熔丝器件。

在操作420中，形成包括第一S/D结构的第一晶体管和包括第二S/D结构的第二晶体管。形成第一和第二晶体管包括在第一方向上远离反熔丝器件的位置处形成第一晶体管，以及在与第一方向相反的第二方向上远离反熔丝器件的位置处形成第二晶体管，由此，反熔丝器件形成在第一和第二晶体管之间。

形成第一晶体管包括在有源区中形成第二栅极结构和第三S/D结构，第二栅极结构部分地位于第一和第三S/D结构中的每个上面。形成第二晶体管包括在有源区中形成第三栅极结构和第四S/D结构，第三栅极结构部分地位于第二和第四S/D结构中的每个上面。

形成第三和第四S/D结构包括根据形成S/D结构SD1和SD4来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。形成第二和第三栅极结构包括根据形成相应的栅极结构GR0和GR1来实施一个或多个制造操作，并且由此形成第一和第二晶体管包括根据形成相应的晶体管MNR0和MNR1来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。

在一些实施例中，形成第一和第二晶体管包括形成一个晶体管对作为形成相应的多个反熔丝器件(例如反熔丝器件阵列)的多个晶体管对的一部分。

在操作430中，在第一和第二晶体管的栅极之间构建电连接。构建电连接包括在第二和第三栅极结构中的每个之间构建电连接和构建成承载第二电压的导电路径。构建电连接包括根据形成通孔结构V1和V3来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。

在一些实施例中，构建电连接包括在制造工艺的金属零层中构建导电段。在一些实施例中，构建电连接包括根据形成导电元件WLRM0来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。

在一些实施例中，构建电连接包括构建一个晶体管对的栅极之间的电连接，作为在相应的多个反熔丝器件(例如，反熔丝器件阵列)的多个晶体管对的栅极之间构建电连接的一部分。

在操作440中，在第一晶体管的第三S/D结构与第二晶体管的第四S/D结构之间构建电连接。构建电连接包括在第三和第四S/D结构中的每个与配置为承载第三电压的导电路径之间构建电连接。构建电连接包括根据形成接触结构C1和C2来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。

在一些实施例中，构建电连接包括在制造工艺的金属零层中构建导电段。在一些实施例中，构建电连接包括根据形成导电路径BL来实施一个或多个制造操作，如上面参照图1A至图2D所讨论的。

在一些实施例中，构建电连接包括在一个晶体管对的S/D结构之间构建电连接，作为在相应的多个反熔丝器件(例如，反熔丝器件阵列)的多个晶体管对的S/D结构之间构建电连接的一部分。

方法400的操作可用于形成IC器件，该IC器件包括定位在一对电连接的晶体管之间的至少一个反熔丝器件，并且由此被配置为具有上面参照IC器件100和200讨论的特性以及因此的益处。

图5是根据一些实施例的生成IC布局图的方法500的流程图。在一些实施例中，生成IC布局图包括生成IC器件(例如，上面参照图1A至图2D讨论的IC器件100或200)的IC布局图(例如，下面讨论的IC布局图600A或600B)，该IC器件基于生成的IC布局图制造。IC器件的非限制性实例包括存储器电路、逻辑器件、处理器件、信号处理电路等。

在一些实施例中，方法500中的一些或全部由计算机的处理器执行。在一些实施例中，方法500中的一些或全部由EDA系统700的处理器702执行，下面参照图7讨论的。

方法500的一些或全部操作能够作为在设计室中实施的设计过程的一部分来实施，设计室例如，下面参照图8讨论的设计室820。

在一些实施例中，方法500的操作以图5中示出的顺序实施。在一些实施例中，方法500的操作同时和/或以不同于图5中示出的顺序的顺序来实施。在一些实施例中，在实施方法500的一个或多个操作之前、之间、期间和/或之后实施一个或多个操作。

在一些实施例中，图6A和图6B是通过执行方法500的一个或多个操作而生成的相应IC布局图600A和600B的非限制性实例的图示。除了IC布局图600A或600B之外，图6A和图6B的每个图均包括X和Y方向，如上面参照图1B、图2B和图2C所讨论的。

出于清楚的目的，简化了IC布局图600A和600B。在各个实施例中，IC布局图600A和600B中的一个或多个包括除了图6A和图6B中所示的部件之外的部件，例如，一个或多个晶体管元件、电源轨、隔离结构、阱、导电元件等。

IC布局图600A和600B中的每个对应于反熔丝单元，并且包括第一单元位CB1，其包括与反熔丝器件MNP0和晶体管MNR0和MNR1对应的布局组件(如上面参照图1A至图2D所讨论的)，以及下面讨论的位线区域BLR。在一些实施例中，IC布局图600A或600B中的一个或两个不包括位线区域BLR。

在图6A和图6B示出的实施例中，IC布局图600A包括第二单元位CB2A，并且IC布局图600B包括第二单元位CB2B。单元位CB2A和CB2B中的每个包括与反熔丝器件MNP1和晶体管MNR2和MNR3对应的布局组件，如上面参照图1A至图2D所讨论的。单元位CB2A和CB2B在布局组件的布置方面不同，如下所述。在各个实施例中，IC布局图600A或600B中的一个或两个不包括相应的单元位CB2A或CB2B，和/或除了单元位CB1以及单元位CB2A或CB2B(如果存在的话)之外还包括一个或多个附加单元位(未示出)。

单元位CB1包括与有源区域AR相交的栅极区域G1-G3、位于相应栅极区域G1-G3上面的区域VR1-VR3、位于通孔区域VR1和VR3上面并且与栅极区域G1-G3相交的导电区域WLRR0，以及位于有源区域AR上面并且位于位线区域BLR下面的接触区域CR1和CR2。在图6A和图6B示出的实施例中，通孔区域VR1和VR3以及导电区域WLRR0在正Y方向上定位在远离有源区域AR的位置处，并且通孔区域VR2在负Y方向上定位在远离有源区域AR的位置处。在一些实施例中，通孔区域VR1和VR3以及导电区域WLRR0在负Y方向上定位在远离有源区域AR的位置处，并且通孔区域VR2在正Y方向上定位在远离有源区域AR的位置处。

单元位CB2A和CB2B中的每个包括与有源区域AR相交的栅极区域G4-G6、位于栅极区域G4-G6上面的通孔区域VR4-VR6、位于通孔区域VR4和VR6上面并且与栅极区域G4-G6相交的导电区域WLRR1，以及位于有源区域AR并且位于位线区域BLR下面的接触区域CR2和CR3。单元位CB2A包括通孔区域VR4和VR6以及在X方向上与单元位CB1的通孔区域VR1和VR3以及导电区域WLRR0对准的导电区域WLRR1，以及在X方向上与单元位CB1的通孔区域VR2对准的通孔区域VR5。单元位CB2B包括在X方向上与单元位CB1的通孔区域VR1和VR3以及导电区域WLRR0对准的通孔区域VR5，以及在X方向上与单元位CB1的通孔区域VR2对准的通孔区域VR4和VR6以及导电区域WLRR1。

通过图6A和图6B中示出并且在上面讨论的配置，有源区域AR和接触区域CR2包括在每个单元位CB1、CB2A和CB2B中。在一些实施例中，位线区域BLR包括在每个单元位CB1、CB2A和CB2B中。

有源区域(例如，有源区域AR)是包括在制造工艺中的IC布局图中的区域，作为在半导体中限定有源区(也称为氧化物扩散或限定(OD))的一部分，半导体衬底中形成一个或多个IC器件部件，例如源极/漏极区域。在各个实施例中，有源区是平面晶体管或鳍式场效应晶体管(FinFET)的n型或p型有源区。在一些实施例中，有源区域AR包括在制造工艺中，作为上面参照图1A至图2D讨论的限定有源区AA的一部分。

栅极区域(例如，栅极区域G1-G6)是包括在制造工艺中的IC布局图中的区域，作为在IC器件中限定栅极结构的一部分，IC器件包括导电材料或介电材料中的至少一种。在各个实施例中，对应于栅极区域的一个或多个栅极结构包括位于至少一种介电材料上面的至少一种导电材料。在一些实施例中，栅极区域G1-G3包括在制造工艺中，作为限定上面参照图1A至图2D讨论的相应栅极结构GR0、GP0和GR1的一部分，并且栅极区域G4-G6包括在制造工艺中，作为分别限定晶体管MNR2、反熔丝器件MNP1和晶体管MNR3的栅极结构的一部分，如上面参照图2A至图2D所讨论的。

导电区域(例如，导电区域WLRR0或WLRR1或位线区域BLR)是包括在制造工艺中的IC布局图中的区域，作为限定IC器件中的一个或多个导电层的一个或多个区段的一部分。在各个实施例中，一个或多个导电区域(例如，导电区域WLRR0或WLRR1或位线区域BLR中的一个或多个)对应于IC器件中的相同或不同导电层的一个或多个区段。在各个实施例中，导电区域对应于IC器件中的金属零，金属一或更高金属层中的一个或多个。在一些实施例中，导电区域WLRR0或WLRR1或位线区域BLR包括在制造工艺中，作为分别限定导电元件WLRM0和WLRM1和导电路径BL的一部分，如上面参照图1A至图2D所讨论的。

通孔区域(例如，通孔区域VR1-VR6)是包括在制造工艺中的IC布局图中的区域，作为限定IC器件中的一个或多个导电层的一个或多个区段的一部分，该导电层被配置为形成对应于导电区域(例如，导电区域WLRR0或WLRR1)的一个或多个导电元件与对应于栅极区域(例如，相应的栅极区域G1-G6)的栅极结构之间的电连接。在各个实施例中，基于通孔区域形成的一个或多个导电层区段包括位于IC器件的上面的金属层(例如，金属零层)中的相应栅极结构和相应导电元件之间的通孔。在一些实施例中，通孔区域VR1-VR6包括在制造工艺中，作为限定上面参照图1A至图2D所讨论的相应通孔结构V1-V6的一部分。

接触区域(例如，接触区域CR1-CR3)是包括在制造工艺中的IC布局图中的区域，作为限定IC器件中的一个或多个导电层的一个或多个区段的一部分，该导电层被配置为形成基于导电区域(例如，位线区域BLR)的一个或多个导电元件与基于有源区域(例如，有源区域AR)的有源区的之间的电连接。在各个实施例中，基于接触区域形成的一个或多个导电层区段包括IC器件的上面的金属层(例如，金属零层)中的基于有源区域的有源区与基于导电区域的一个或多个导电元件之间的接触。在一些实施例中，接触区域CR1-CR3被包括在制造工艺中，作为限定上面参照图1A至图2D所讨论的相应接触结构C1-C3的一部分。

在操作510中，在一些实施例中，有源区域与第一、第二和第三栅极区域相交，从而限定第一和第二晶体管之间的反熔丝结构的位置。第一栅极区域对应于包括有源区域的相邻部分的第一晶体管，第三栅极区域对应于包括有源区域的相邻部分的第二晶体管，并且第二栅极区域对应于包括介于第一和第二栅极区之间以及第二和第三栅极区之间的有源区域的相邻部分的反熔丝结构。

第一、第二和第三栅极区域具有对应于制造工艺的栅极间距的间隔，从而使得第二栅极区域与第一和第三栅极区域中的每个偏移对应于栅极间距的距离。

使有源区域与第一、第二和第三栅极区域相交包括沿与有源区域延伸的方向垂直的方向将第一、第二和第三栅极区域中的每个延伸到有源区域外部的区。在各个实施例中，使有源区域与第一、第二和第三栅极区域相交包括延伸第一、第二或第三栅极区域中的一个或多个以与有源区域以外的一个或多个有源区域相交。

在一些实施例中，使有源区域与第一、第二和第三栅极区域相交是使有源区域与多个栅极区域相交的一部分，多个栅极区域包括第一、第二和第三栅极区域以外的一个或多个栅极区域。在一些实施例中，一个或多个附加栅极区域包括一个或多个伪栅极区域。

限定反熔丝结构在有源区中的位置包括限定在制造工艺中可用的矩形或其它区域，用于定位能够通过足够强的电场可持续地改变的一个或多个介电层。

限定有源区域中的第一和第二晶体管的位置包括限定在制造工艺中可用的矩形或其它区域，用于定位能够控制对应于有源区域的有源区中的沟道的一个或多个介电层。限定第一和第二晶体管中的每个的位置包括使第一和第二晶体管中的每个与反熔丝结构相邻。

在图6A和图6B示出的非限制性实例中，有源区域与第一、第二和第三栅极区域相交包括使有源区域AR与相应的栅极区域G1-G3相交。在一些实施例中，使有源区域与第一、第二和第三栅极区域相交包括使有源区域AR与相应的栅极区G4-G6相交。

在操作520中，使第一和第二接触区域、位于第一和第二接触区域之间的第一、第二和第三栅极区域位于有源区域上面。使第一接触区域位于有源区域上面限定了包括在晶体管中的有源区域的部分和第一接触区域之间的电连接的位置，并且使第二接触区域位于有源区域上面限定了包括在第二晶体管中的有源区域的部分和第二接触区域之间的电连接的位置。

在一些实施例中，使第一和第二接触区域位于有源区域上面是使多个接触区域位于有源区域上面的一部分，该多个接触区域包括除了第一和第二接触区域之外的一个或多个接触区域，并且使一个或多个附加接触区域位于有源区域上面限定了包括在一个或多个附加晶体管中的有源区域的部分和一个或多个附加接触区域之间的一个或多个电连接的一个或多个附加位置。

在图6A和图6B示出的非限制性实例中，使第一和第二接触区域位于有源区域上面包括使相应的接触区域CR1和CR2位于有源区域上面。在一些实施例中，使第一和第二接触区域位于有源区域上面包括使接触区域CR3位于有源区域AR上面。

在操作530中，在一些实施例中，使第一导电区域位于有源区域以及第一和第二接触区域上面。使第一导电区域位于有源区域以及第一和第二接触区域上面包括使栅极结构G1-G3的每个与第一导电区域相交。

使第一导电区域位于第一接触区域上面限定了第一接触区域和第一导电区域之间的电连接的位置，并且使第二导电区域位于第二接触区域上面限定了第二接触区域和第一导电区域之间的电连接的位置。

在一些实施例中，第一和第二接触区域包括在多个接触区域中，该多个接触区域包括除了第一和第二接触区域之外的一个或多个接触区域，并且覆盖有源区以及第一和第二接触区包括除了第一和第二接触区之外，还覆盖一个或多个接触区。覆盖一个或多个另外的接触区限定了一个或多个附加接触区与第一导电区域之间的电连接的一个或多个位置。

在图6A和图6B示出的非限制性实例中，使第一导电区域位于有源区域以及第一和第二接触区域上面包括使位线区域BLR位于有源区域AR以及接触区域CR1和CR2上面。在一些实施例中，使第一导电区域位于有源以及第一和第二接触区域上面包括使位线区域BLR位于接触区域CR3上面。

在操作540中，在一些实施例中，第一通孔区域位于第一栅极区域上面，第二通孔区域位于第二栅极区域上面，第三通孔区域位于第三栅极区域上面，并且第二导电区域位于第一和第三通孔区域上面。在一些实施例中，第三导电区域位于第二通孔区域上面。

第一通孔区域位于第一栅极区域上面限定了第一栅极区域和第一通孔区域之间的电连接的位置，第二通孔区域位于第二栅极区域上面限定了第二栅极区域与第二通孔区域之间的电连接的位置，以及第三通孔区域位于第三栅极区域上面限定了第三栅极区域与第三通孔区域之间的电连接的位置。

在一些实施例中，相应的第一、第二和第三通孔区域位于第一、第二和第三栅极区域上面包括相应的第四、第五和第六通孔区域位于第四、第五和第六栅极区域上面，从而限定第四、第五和第六栅极区域与相应的第四、第五和第六通孔区域之间的电连接的位置。

第二导电区域位于第一和第三通孔区域上面限定了第一和第二通孔区域与第二导电区域之间的电连接的位置。在一些实施例中，第三导电区域位于第二通孔区域上面限定了第二通孔区域和第三导电区域之间的电连接。

在一些实施例中，第二导电区域位于第一和第三通孔区域上面包括第四导电区域位于第四和第六通孔区域上面，从而限定第四和第六通孔区域与第四导电区域之间的电连接的位置。在一些实施例中，第三导电区域位于第二通孔区域上面包括第五导电区域位于第五通孔区域上面，从而限定第五通孔区域和第五导电区域之间的电连接。

在图6A和图6B示出的非限制性实例中，第一、第二和第三通孔区域位于第一、第二和第三栅极区域上面包括相应通孔区域VR1-VR3位于栅极区域G1-G3上面，并且第二导电区域位于第一和第三通孔区域上面包括导电区域WLRR0位于通孔区域VR1和VR3上面。在一些实施例中，第三导电区域位于第二通孔区域上面包括第三导电区域(未示出)位于通孔区域VR2上面。

在图6A和图6B示出的非限制性实例中，在一些实施例中，第四、第五和第六通孔区域位于第四、第五和第六栅极区域上面包括相应通孔区域VR4-VR6位于栅极区域G4-G6上面，并且第四导电区域位于第四和第六通孔区域上面包括导电区域WLRR1位于通孔区域VR4和VR6上面。在一些实施例中，第五导电区域位于第五通孔区域上面包括第五导电区域(未示出)位于通孔区域VR5上面。

在操作550中，在一些实施例中，IC布局图存储在存储器件中。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读的存储器或单元库(例如，数据库)中，和/或包括将IC布局图存储在网络上。在一些实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在EDA系统700的网络714上，下面参照图7进行讨论。

在操作560中，在一些实施例中，将IC布局图放置在反熔丝阵列的IC布局图中。在一些实施例中，将IC布局图放置在反熔丝阵列的IC布局图中包括围绕一个或多个轴旋转IC布局图或在一个或多个方向上相对于一个或多个附加IC布局图移位IC布局图。

在操作570中，在一些实施例中，基于IC布局图制造一个或多个半导体掩模或半导体IC的层中的至少一个组件中的至少一个。下面参照图8讨论制造一个或多个半导体掩模或半导体IC的层中的至少一个组件。

在操作580中，在一些实施例中，基于IC布局图实施一个或多个制造操作。在一些实施例中，实施一个或多个制造操作包括基于IC布局图实施一个或多个光刻曝光。下面参照图8讨论基于IC布局图实施一个或多个制造操作，例如一个或多个光刻曝光。

通过执行方法500的一些或全部操作，生成IC布局图，例如IC布局图600A或600B，其中反熔丝单元包括定位在一对电连接的晶体管之间的反熔丝器件，并且由此IC布局图被配置为具有上面参照IC器件100和200讨论的特性以及因此的益处。此外，与反熔丝单元包括定位在单个选择晶体管和伪栅极区域之间的反熔丝器件的方法相比，通过执行方法500的一些或全部操作而生成的IC布局图(例如，IC布局图600A或600B)能够在不增加反熔丝单元的尺寸的情况下实现所提及的益处。

图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。

在一些实施例中，EDA系统700包括APR系统。例如，根据一些实施例，使用EDA系统700可实现根据一个或多个实施例的表示布线布置的本文描述的设计布局图的方法。

在一些实施例中，EDA系统700是通用计算设备，其包括硬件处理器702和非暂时性计算机可读存储介质704。存储介质704等编码有，即存储计算机程序代码706，即，一组可执行指令。处理器702执行指令706表示(至少部分地)EDA工具，该EDA工具实现例如上面参照图5描述的方法500(下文中，所提及的工艺和/或方法)的部分或全部。

处理器702经由总线708电耦合到计算机可读存储介质704。处理器702还通过总线708电耦合到I/O接口710。网络接口712还经由总线708电连接到处理器702。网络接口712连接到网络714，使得处理器702和计算机可读存储介质704能够经由网络714连接到外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使系统700可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质704是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，存储介质704存储计算机程序代码706，其被配置为使系统700(其中这种执行表示(至少部分地)EDA工具)可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质704还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质704存储包括如本文所公开的反熔丝单元IC布局图(例如，上面参照图6A和图6B讨论的IC布局图600A和/或600B)的标准单元库707。

EDA系统700包括I/O接口710。I/O接口710耦合到外部电路。在一个或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器702。

EDA系统700还包括耦合到处理器702的网络接口712。网络接口712允许系统700与网络714通信，其中，一个或多个其它计算机系统连接到网络714。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统700中实现所提及的工艺和/或方法的部分或全部。

系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或用于通过处理器702处理的其它参数中的一个或多个。通过总线708将信息传送到处理器702。EDA系统700被配置为通过I/O接口710接收与UI有关的信息。该信息作为用户界面(UI)742存储在计算机可读介质704中。

在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统700使用的软件应用程序。在一些实施例中，使用诸如可用的(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成包括标准单元的布局图。

在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。

图8是根据一些实施例的集成电路(IC)制造系统800及其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统800制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。

在图8中，IC制造系统800包括在设计、开发和制造周期中彼此交互的实体，诸如设计室820、掩模室830和IC制造厂/制造商(“fab”)850和/或与制造IC器件860有关的服务。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)820生成IC设计布局822。IC设计布局822包括为IC器件860(例如，上面参照图1A至图2D讨论的)设计的各种几何图案(例如，上面参照图6A和图6B讨论的IC布局图600A和600B)。几何图案对应于构成要制造的IC器件860的各种组件的金属、氧化物或半导体层的图案。各个层结合形成各种IC部件。例如，IC设计布局822的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室820实现适当的设计程序以形成IC设计布局822。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局822呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局822。

掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模，以用于根据IC设计布局822制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中IC设计布局图822被转换为代表性数据文件(“RDF”)。掩模数据准备832向掩模制造844提供RDF。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。掩模数据准备832操纵设计布局图822以符合掩模写入器的特定特性和/或IC制造850的要求。在图8中，掩模数据准备832和掩模制造844被示为单独的元件。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。

在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图822，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，其模拟将由IC制造厂850实施的处理以制造IC器件860。LPC基于IC设计布局图822模拟该处理以创建诸如IC器件860的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图822。

应当理解，为了简明，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图822。此外，可以以各种不同的顺序执行在数据准备832期间应用于IC设计布局图822的工艺。

在掩模数据准备832之后并且在掩模制造844期间，基于修改的IC设计布局图822制造掩模845或掩模组845。在一些实施例中，掩模制造844基于IC设计布局图822来实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图822在掩模(光掩模或中间掩模)845上形成图案。可以采用各种技术来形成掩模845。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模845包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造844所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆853中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆853中形成各种蚀刻区域，和/或用于其它合适的工艺中。

IC制造厂850包括晶圆制造852。IC制造厂850是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂850是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。

IC制造厂850使用由掩模室830制造的掩模(或多个掩模)845来制造IC器件860。因此，IC制造厂850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，使用掩模(或多个掩模)845由IC制造厂850制造半导体晶圆853以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822实施一个或多个光刻曝光。半导体晶圆853包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆852还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。

例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图8的系统800)及其相关的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。

在一些实施例中，IC器件包括：反熔丝器件，包括位于第一栅极结构和有源区之间的介电层；第一晶体管，包括位于有源区上面的第二栅极结构；以及第二晶体管，包括位于有源区上面的第三栅极结构，其中，第一栅极结构位于第二栅极结构和第三栅极结构之间。在一些实施例中，有源区包括第一至第四S/D结构，第二栅极结构位于第一S/D结构和第二S/D结构上面，第一栅极结构位于第二S/D结构和第三S/D结构上面，并且第三栅极结构位于第三S/D结构和第四S/D结构上面。在一些实施例中，IC器件包括：第一接触结构，被配置为将有源区电连接到导体；以及第二接触结构，被配置为将有源区电连接到导体，其中，第一栅极结构、第二栅极结构、第三栅极结构位于第一接触结构和第二接触结构之间。在一些实施例中，IC器件包括：第一通孔结构，被配置为将第二栅极结构电连接到导体；以及第二通孔结构，被配置为将第三栅极结构电连接到导体。在一些实施例中，IC器件被配置为通过第一晶体管和第二晶体管并联地将电流从第一栅极结构传导到位线。在一些实施例中，反熔丝器件是第一反熔丝器件，介电层是第一介电层，并且IC器件还包括第二反熔丝器件，第二反熔丝器件包括位于第四栅极结构和有源区之间的第二介电层；第三晶体管，包括位于有源区上面的第五栅极结构；以及第四晶体管，包括位于有源区上面的第六栅极结构，其中，第四栅极结构位于第五栅极结构和第六栅极结构之间。在一些实施例中，有源区包括第一至第七S/D结构，第二栅极结构位于第一S/D结构和第二S/D结构上面，第一栅极结构位于第二S/D结构和第三S/D结构上面，并且第三栅极结构位于第三S/D结构和第四S/D结构上面，第五栅极结构位于第四S/D结构和第五S/D结构上面，第四栅极结构位于第五S/D结构和第六S/D结构上面，并且第六栅极结构位于第六S/D结构和第七S/D结构上面。在一些实施例中，IC器件还包括：第一接触结构，被配置为将有源区电连接到导体；第二接触结构，被配置为将有源区电连接到导体；以及第三接触结构，被配置为将有源区电连接导体，其中，第一栅极结构、第二栅极结构和第三栅极结构位于第一接触结构和第二接触结构之间，并且第四栅极结构、第五栅极结构和第六栅极结构位于第二接触结构和第三接触结构之间。

在一些实施例中，电路包括导线、位线、反熔丝器件、第一晶体管和第二晶体管，其中，反熔丝器件和第一晶体管串联耦合在导线和位线之间，并且反熔丝器件和第二晶体管串联耦合在导线和位线之间。在一些实施例中，第一晶体管耦合到反熔丝器件的第一端子，第二晶体管耦合到反熔丝器件的第二端子。在一些实施例中，第一晶体管和第二晶体管中的每个均耦合在反熔丝器件和位线之间。在一些实施例中，第一晶体管的栅极耦合到第二晶体管的栅极。在一些实施例中，反熔丝器件、第一晶体管和第二晶体管中的每个均包括NMOS晶体管。在一些实施例中，导线、位线、反熔丝器件、第一晶体管和第二晶体管包括在反熔丝单元阵列的反熔丝单元中。在一些实施例中，导线为第一导线，反熔丝器件为第一反熔丝器件，并且该电路还包括第二导线、第二反熔丝器件、第三晶体管和第四晶体管，其中，第二反熔丝器件和第三晶体管串联耦合在第二导线和位线之间，并且第二反熔丝器件和第四晶体管串联耦合在第二导线和位线之间。

在一些实施例中，操作电路的方法包括在反熔丝器件的栅极处接收电压，以及同时使用第一晶体管和第二晶体管将反熔丝器件耦合到位线。在一些实施例中，将反熔丝器件耦合到位线包括将电场施加到反熔丝器件的介电层，该电场具有基于第一晶体管和第二晶体管的对称性。在一些实施例中，将反熔丝器件耦合到位线包括通过击穿栅极和位于第一晶体管与第二晶体管之间的衬底的部分之间的介电层来编程反熔丝器件。在一些实施例中，将反熔丝器件耦合到位线包括在位线中生成电流，该电流包括在第一方向上流过第一晶体管的第一分量和在与第一方向相反的第二方向上流过第二晶体管的第二分量。在一些实施例中，同时使用第一晶体管和第二晶体管包括在第一晶体管的栅极和第二晶体管的栅极处接收相同的信号。

上面概述了若干实施例的部件，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构建并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路器件，包括：

有源区，包括第一源极-漏极结构、第二源极-漏极结构、第三源极-漏极结构和第四源极-漏极结构；

第一反熔丝单元，包括：

反熔丝晶体管器件，包括位于第一栅极结构和所述有源区之间的介电层；

第一选择晶体管，包括位于所述有源区上面的第二栅极结构；和

第二选择晶体管，包括位于所述有源区上面的第三栅极结构，

其中，所述第一栅极结构位于所述第二栅极结构和所述第三栅极结构之间，

所述第二栅极结构位于所述第一源极-漏极结构和所述第二源极-漏极结构上面，

所述第一栅极结构位于所述第二源极-漏极结构和所述第三源极-漏极结构上面，以及

所述第三栅极结构位于所述第三源极-漏极结构和所述第四源极-漏极结构上面。

2.根据权利要求1所述的集成电路器件，其中，

所述第一源极-漏极结构至所述第四源极-漏极结构包括具有大于所述有源区的一个或多个掺杂浓度的掺杂浓度的一个或多个部分。

3.根据权利要求1所述的集成电路器件，还包括

第一接触结构，被配置为将所述有源区电连接到导体；以及

第二接触结构，被配置为将所述有源区电连接到所述导体，

其中，所述第一栅极结构、所述第二栅极结构、所述第三栅极结构位于所述第一接触结构和所述第二接触结构之间。

4.根据权利要求1所述的集成电路器件，还包括：

第一通孔结构，被配置为将所述第二栅极结构电连接到导体；以及

第二通孔结构，被配置为将所述第三栅极结构电连接到所述导体。

5.根据权利要求1所述的集成电路器件，其中，所述集成电路器件被配置为通过所述第一选择晶体管和所述第二选择晶体管并联地将电流从所述第一栅极结构传导到位线。

6.根据权利要求1所述的集成电路器件，其中

所述反熔丝晶体管器件是第一反熔丝晶体管器件，

所述介电层是第一介电层，以及

所述集成电路器件还包括第二反熔丝单元，包括：

第二反熔丝晶体管器件，包括位于第四栅极结构和所述有源区之间的第二介电层；

第三选择晶体管，包括位于所述有源区上面的第五栅极结构；和

第四选择晶体管，包括位于所述有源区上面的第六栅极结构，

其中，所述第四栅极结构位于所述第五栅极结构和所述第六栅极结构之间。

7.根据权利要求6所述的集成电路器件，其中

所述有源区包括还包括第五源极-漏极结构、第六源极-漏极结构和第七源极-漏极结构，

所述第五栅极结构位于所述第四源极-漏极结构和第五源极-漏极结构上面，

所述第四栅极结构位于所述第五源极-漏极结构和所述第六源极-漏极结构上面，以及

所述第六栅极结构位于所述第六源极-漏极结构和所述第七源极-漏极结构上面。

8.根据权利要求6所述的集成电路器件，还包括：

第一接触结构，被配置为将所述有源区电连接到导体；

第二接触结构，被配置为将所述有源区电连接到所述导体；以及

第三接触结构，被配置为将所述有源区电连接所述导体，其中

所述第一栅极结构、所述第二栅极结构和所述第三栅极结构位于所述第一接触结构和所述第二接触结构之间，和

所述第四栅极结构、所述第五栅极结构和所述第六栅极结构位于所述第二接触结构和所述第三接触结构之间。

9.一种集成电路，包括：

导线；

位线；

反熔丝晶体管器件；

第一选择晶体管；以及

第二选择晶体管，

其中

所述反熔丝晶体管器件和所述第一选择晶体管串联耦合在所述导线和所述位线之间，以及

所述反熔丝晶体管器件和所述第二选择晶体管串联耦合在所述导线和所述位线之间，

其中，所述导线、所述位线、所述反熔丝晶体管器件、所述第一选择晶体管和所述第二选择晶体管包括在反熔丝单元阵列的反熔丝单元中。

10.根据权利要求9所述的电路，其中，所述第一选择晶体管耦合到所述反熔丝晶体管器件的第一端子，并且所述第二选择晶体管耦合到所述反熔丝晶体管器件的第二端子。

11.根据权利要求9所述的电路，其中，所述第一选择晶体管和所述第二选择晶体管中的每个均耦合在所述反熔丝晶体管器件和所述位线之间。

12.根据权利要求9所述的电路，其中，所述第一选择晶体管的栅极耦合到所述第二选择晶体管的栅极。

13.根据权利要求9所述的电路，其中，所述反熔丝晶体管器件、所述第一选择晶体管和所述第二选择晶体管中的每个均包括NMOS晶体管。

14.根据权利要求9所述的电路，其中，所述导线包括一种或多种导电材料。

15.根据权利要求9所述的电路，其中

所述导线为第一导线，

所述反熔丝晶体管器件为第一反熔丝晶体管器件，以及

所述电路还包括：

第二导线；

第二反熔丝晶体管器件；

第三选择晶体管；和

第四选择晶体管，其中

所述第二反熔丝晶体管器件和所述第三选择晶体管串联耦合在所述第二导线和所述位线之间，以及

所述第二反熔丝晶体管器件和所述第四选择晶体管串联耦合在所述第二导线和所述位线之间。

16.一种操作电路的方法，所述方法包括：

在位于第一选择晶体管和第二选择晶体管之间的衬底上方的反熔丝晶体管器件的栅极处接收第一电压；

在位线处接收第二电压；以及

通过同时导通所述第一选择晶体管和所述第二选择晶体管将所述反熔丝晶体管器件耦合到所述位线，从而所述反熔丝晶体管器件接收所述第二电压。

17.根据权利要求16所述的方法，其中，将所述反熔丝晶体管器件耦合到所述位线包括将电场施加到所述反熔丝晶体管器件的介电层，所述电场具有基于所述第一选择晶体管和所述第二选择晶体管的对称性。

18.根据权利要求16所述的方法，其中，将所述反熔丝晶体管器件耦合到所述位线包括通过击穿所述栅极和位于所述第一选择晶体管与所述第二选择晶体管之间的衬底的部分之间的介电层来编程所述反熔丝晶体管器件。

19.根据权利要求16所述的方法，其中，将所述反熔丝晶体管器件耦合到所述位线包括在所述位线中生成电流，所述电流包括：

第一分量，在第一方向上流过所述第一选择晶体管；以及

第二分量，在与所述第一方向相反的第二方向上流过所述第二选择晶体管。

20.根据权利要求16所述的方法，其中，通过同时导通所述第一选择晶体管和所述第二选择晶体管包括在所述第一选择晶体管的栅极和所述第二选择晶体管的栅极处接收相同的信号。