CN114709207A - 利用第一和第二设计规则而设计和制造的电路 - Google Patents

利用第一和第二设计规则而设计和制造的电路 Download PDF

Info

Publication number
CN114709207A
CN114709207A CN202210162204.XA CN202210162204A CN114709207A CN 114709207 A CN114709207 A CN 114709207A CN 202210162204 A CN202210162204 A CN 202210162204A CN 114709207 A CN114709207 A CN 114709207A
Authority
CN
China
Prior art keywords
finfet
source
cells
analog
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210162204.XA
Other languages
English (en)
Inventor
陈重辉
张子敬
陈威志
陈万得
余宗欣
谢正祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114709207A publication Critical patent/CN114709207A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/06—Structured ASICs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2117/00—Details relating to the type or aim of the circuit design
    • G06F2117/12—Sizing, e.g. of transistors or gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11883—Levels of metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Architecture (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开总体涉及利用第一和第二设计规则而设计和制造的电路。一种集成电路(IC)包括：多个finfet单元，该多个finfet单元是利用数字电路设计规则设计的以提供具有降低的单元高度的较小finfet单元，以及包括多个finfet单元中的第一finfet单元并且包括至少一个切割金属层的模拟电路单元结构。具有降低的单元高度的较小finfet单元在一个方向上提供第一较短金属轨道，并且至少一个切割金属层在另一方向上提供第二较短金属轨道，以提高集成电路中的最大电迁移电流。

Description

利用第一和第二设计规则而设计和制造的电路
技术领域
本公开总体涉及利用第一和第二设计规则而设计和制造的电路。
背景技术
电子电路持续被设计和制造为在越来越高的运行速度下运行。诸如串行器/解串器(serdes)电路之类的电路目前在28千兆比特每秒(Gbps)至448Gbps的频率范围内运行。用于以这些速度运行的关键器件参数包括跨导(GM)、单位增益频率(UGF)和电迁移(EM)考虑因素。过去，这些电路是使用模拟电路设计规则设计的，包括模拟鳍形成方式或边界。为了实现更高的运行速度，通过使用更大的接触多晶间距(contact poly pitch，CPP)、更宽的扩散区[源极/漏极接触件]上金属(metal over diffusion[source/drain contacts]，MD)、更大的过孔、更宽的金属线和更大的空间来增加所有这三个关键器件参数。改变这些结构可以降低电阻和电容两者，并改善GM、UGF和最大EM电流。
发明内容
根据本公开的第一实施例，提供了一种集成电路，包括：多个finfet单元，该多个finfet单元是利用数字电路设计规则设计的以提供具有降低的单元高度的较小finfet单元；模拟电路单元结构，包括所述多个finfet单元中的第一finfet单元并且包括至少一个切割金属层；数字电路单元结构，包括所述多个finfet单元中的第二finfet单元，其中，所述模拟电路单元结构直接邻接所述数字电路单元结构，并且其中，所述具有降低的单元高度的较小finfet单元包括在一个方向上的第一较短金属轨道，并且所述至少一个切割金属层包括在另一方向上的第二较短金属轨道，以提高所述集成电路中的最大电迁移电流。
根据本公开的第二实施例，提供了一种半导体结构，包括：多个finfet单元；多个源极/漏极导体，设置在所述多个finfet单元上并电耦合到所述多个finfet单元，所述多个源极/漏极导体包括较宽源极/漏极导体和较窄源极/漏极导体；多个栅极导体，设置在所述多个finfet单元上并电耦合到所述多个finfet单元，并且与所述多个源极/漏极导体交错；多个栅极接触件，电耦合在所述多个finfet单元中的finfet栅极与所述多个栅极导体之间；以及多个源极/漏极接触件，电耦合在所述多个finfet单元中的finfet源极/漏极区域与所述多个源极/漏极导体之间，其中，所述多个源极/漏极接触件包括第一源极/漏极接触件和第二源极/漏极接触件，每个所述第一源极/漏极接触件具有第一宽度并电耦合到所述较宽源极/漏极导体中的至少一个，并且每个所述第二源极/漏极接触件具有第二宽度并电耦合到所述较窄源极/漏极导体中的至少一个，其中，所述第一宽度大于所述第二宽度。
根据本公开的第三实施例，提供了一种制造半导体器件的方法，包括：提供基于数字鳍边界的多个finfet单元，其中，所述多个finfet单元中的每一个包括具有非均匀鳍间距的鳍；以及在所述多个finfet单元中的至少一个中提供中段制程(MEOL)层，其中，提供所述MEOL层包括：提供具有第一宽度的第一源极/漏极接触件；以及提供具有第二宽度的第二源极/漏极接触件，其中，所述第二宽度比所述第一宽度更宽。
附图说明
在结合附图阅读时，可以从下面的具体实施方式来最佳地理解本公开的各方面。应注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。此外，附图作为本发明的实施例的示例是说明性的，而不是限制性的。
图1是示意性地示出根据一些实施例的集成电路(IC)的一部分中的第一层金属(M0)和下方的示例的俯视图，该集成电路(IC)包括使用数字电路(逻辑)设计规则和数字鳍边界设计的串行/解串(serdes)电路的一部分。
图2是示意性地示出根据一些实施例的IC的后段制程(back end of line，BEOL)层直到第三层金属(M2)的示例的俯视图，该IC包括使用数字电路设计规则和数字鳍边界设计的串行/解串电路。
图3是示意性地示出根据一些实施例的使用具有模拟鳍边界的模拟电路设计规则和具有数字鳍边界的数字电路设计规则来设计和制造的串行/解串电路的示例的框图。
图4是示出根据一些实施例的被配置为设计和制造本公开的单元和电路的计算机系统的示例的框图。
图5是根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
图6是示意性地示出根据一些实施例的利用数字电路设计规则和数字鳍边界而不是模拟电路设计规则和模拟鳍边界来设计的鳍式场效应晶体管(finfet)单元的图示。
图7是示意性地示出根据一些实施例的包括finfet单元的模拟单元器件类型的图示，这些finfet单元是利用数字鳍边界设计的，并被布置为以重复模式具有两行PMOSfinfet晶体管，随后是两行NMOS finfet晶体管。
图8是示意性地示出根据一些实施例的包括利用数字鳍边界来设计的finfet单元的另一模拟单元器件类型的图示。
图9是示意性地示出根据一些实施例的包括finfet单元的模拟单元器件类型的图示，这些finfet单元是利用数字鳍边界设计的并被布置成列，并且具有同一种类的finfet。
图10A是示意性地示出根据一些实施例的IC中的finfet单元的图示，该IC具有使用数字电路设计规则和数字鳍边界设计的模拟单元并且包括中段制程(middle end ofline，MEOL)层。
图10B是示意性地示出根据一些实施例的图10A的finfet单元的沿图10A中的线B-B的部分的截面图。
图11是示意性地示出根据一些实施例的IC中的多个finfet单元的图示，该IC具有使用数字电路设计规则和数字鳍边界设计的模拟单元并且包括MEOL层。
图12是示意性地示出根据一些实施例的使用数字电路设计规则和数字鳍边界设计的模拟单元中的M0线或轨道的表格。
图13是示出根据一些实施例的可以在使用数字电路设计规则和数字鳍边界设计的模拟和数字单元中实现的阈值电压(Vt)电平相对于可以在使用模拟电路设计规则和模拟鳍边界设计的模拟单元中实现的Vt电平的表格。
图14是示意性地示出根据一些实施例的IC的图示，该IC包括使用数字电路设计规则和数字鳍边界设计的数字单元、以及位于数字单元旁边的使用数字电路设计规则和数字鳍边界设计的模拟单元。
图15是示意性地示出根据一些实施例的IC中的M0和下方的示例的俯视图，该IC包括使用数字电路设计规则和数字鳍边界设计的模拟单元。
图16是示意性地示出根据一些实施例的图15所示的IC的BEOL层直到M2的示例的俯视图。
图17是示出根据一些实施例的图15和图16的IC的温度分布的图示。
图18是示出根据一些实施例的制造IC的方法的框图，该IC包括使用数字电路设计规则和数字鳍边界设计的模拟单元。
具体实施方式
下面的公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
过去，仅使用模拟电路设计规则和模拟鳍边界来设计和制造一些半导体结构，包括一些集成电路。这些集成电路可以包括一个或多个模拟电路、一个或多个数字电路、模拟和数字电路的混合、和/或一个或多个串行/解串电路。然而，随着制造工艺的缩小，使用模拟鳍边界的性能改进受到器件尺寸的限制。
为了应对增加的运行速度和更小的器件尺寸的挑战，本公开的半导体结构包括使用具有第一鳍边界的第一组设计规则和具有第二鳍边界的第二组设计规则的组合来设计和制造的电路，例如模拟电路、数字电路、模拟和数字电路的混合、和/或串行/解串电路。其中，第一组设计规则不同于第二组设计规则，并且第一鳍边界不同于第二鳍边界。
在实施例中，第一组设计规则是具有模拟鳍边界的模拟电路设计规则，并且第二组设计规则是具有数字鳍边界的数字电路设计规则(逻辑设计规则)，例如标准单元逻辑设计规则。使用数字电路设计规则设计和制造的电路的性能随着工艺几何尺寸的缩小或减小而提高。在一些实施例中，作为本公开主题的半导体结构包括使用具有模拟鳍边界的模拟电路设计规则和具有数字鳍边界的数字电路设计规则的组合来设计和制造的模拟电路、数字电路、混合模拟和数字电路、和/或串行/解串电路。
在一些实施例中，模拟电路设计规则包括下列项中的一项或多项：将finfet的鳍在模拟鳍边界的鳍网格线上对齐、在一个尺寸范围内提供一个漏极/源极接触件之上的过孔(via over drain/source contact，VD)、将M0与鳍对齐并具有一个标准的M0宽度、提供有限数量的阈值电压、不切割金属层、以及具有不能直接邻接数字电路单元的模拟电路单元。相比之下，在一些实施例中，数字电路设计规则包括下列项中的一项或多项：不将模拟鳍边界的鳍网格线上的finfet的鳍对齐、提供多个不同的漏极/源极接触件之上的过孔(包括VD、和电阻小于VD的更大的漏极/源极接触件之上的过孔(VD2))、提供多个宽度的M0并且不将M0与鳍对齐、提供额外的阈值电压(包括低泄漏的超低阈值电压(ULVTLL)、和极低阈值电压(ELVT))、切割金属线并具有较短的单元高度(这提供较短的金属轨道长度)、以及提供能够直接邻接数字电路单元的模拟电路单元。
在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括布局设计中的每个过孔之间的间隔要求。在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括过孔布局图案之间的间距间隔要求。在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括布局设计的鳍布局图案之间的间距间隔要求。在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括过孔布局图案和切割特征布局图案之间的间隔要求。在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括有源区域布局图案和切割特征布局图案之间的间隔要求。在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括有源区域布局图案之间的间隔要求。在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括一个或多个MD设计规则。在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括一个或多个栅极[栅极接触件]之上的过孔(via over gate[gate contact]，VG)设计规则。在一些实施例中，第一组设计规则和第二组设计规则中的每一组包括一个或多个金属零(M0)轨道设计规则。
贯穿本公开，先前使用模拟电路设计规则和模拟鳍边界设计和制造的finfet单元和电路是使用数字电路设计规则和数字鳍边界来设计和制造的。这些finfet单元和电路在本文中被称为使用数字电路设计规则和数字鳍边界设计的模拟单元。在实施例中，这些模拟单元可用于模拟电路、数字电路、模拟和数字电路的混合、以及串行/解串电路。
在实施例中，数字鳍边界被应用于电路(例如，模拟电路、混合模拟和数字电路、和/或串行/解串电路)中的finfet单元，使得这些finfet单元的鳍不位于与模拟电路设计规则和模拟鳍边界相关联的鳍网格结构的网格线上。相反，鳍位于鳍网格结构的网格线之间或与这些网格线交错。利用位于鳍网格结构的网格线之间的鳍，finfet单元的高度可以降低并且器件的尺寸可以减小。
此外，这些finfet单元中的鳍的数字鳍边界与逻辑finfet单元中的鳍的数字鳍边界相同，使得这些电路可以直接与逻辑finfet单元相邻放置，而在电路和数字逻辑finfet单元之间不包括阻进(keep-out)区或区域。这节省了空间并减小了器件的尺寸。此外，数字鳍边界在finfet单元中间的鳍之间留出空间，该空间可用于布线。在一些实施例中，使用鳍之间的空间进行布线提高了空间使用并减小了器件的尺寸。
在一些实施例中，利用数字鳍边界而不是模拟鳍边界设计的电路类型包括成行布置的NMOS finfet和成行布置的PMOS finfet。在一些实施例中，NMOS finfet和PMOSfinfet在这些电路中的至少一个电路中的布置与NMOS finfet和PMOS finfet在利用数字鳍边界设计的至少一个逻辑电路中的布置相同。在一些实施例中，NMOS finfet和PMOSfinfet在这些电路中的至少一个电路中的布置与NMOS finfet和PMOS finfet在利用数字鳍边界设计的至少一个逻辑电路中的布置不同。
使用数字电路设计规则和数字鳍边界设计和制造的模拟单元和电路可以包括MEOL层，这些MEOL层未包括在使用模拟电路设计规则和模拟鳍边界设计的电路中。例如，使用数字电路设计规则设计和制造的单元可以包括到MD的更大的漏极/源极接触件之上的过孔VD2以提高性能，因为VD2的电阻比到MD的更小的漏极/源极接触件之上的过孔VD的电阻小了至少50％。
此外，使用数字电路设计规则设计的finfet单元中的M0线的布置可以与使用模拟电路设计规则设计的finfet单元中的M0线的布置不同。例如，使用数字电路设计规则设计的finfet单元中的M0线或轨道的数量是可选的，可以从1到5条线或更多不等。
此外，使用数字电路设计规则设计的电路可以包括较短MD以使得最大EM电流更高、较短M0线以使得最大EM电流更高、以及较短第二层金属(M1)线以使得最大EM电流更高。
设计和制造包括利用数字鳍边界而不是模拟鳍边界设计的单元和电路的集成电路的优点包括电路具有更高GM、更高UGF和更高EM。GM较高，因为使用数字电路设计规则的MEOL和后段制程(BEOL)中的电阻较低。此外，UGF＝GM/C，因此GM越高并且MEOL电容C越小，则UGF越高。此外，金属线越短则最大EM电流越高，其中数字电路设计规则允许M0被切割，并且较短单元高度产生较短M1线。
图1是示意性地示出根据一些实施例的IC 20的一部分中的M0线和下方的示例的俯视图，该IC 20包括使用数字电路设计规则设计的串行/解串电路的一部分。IC 20包括在图1中从左到右定位的多个finfet 22。每个finfet 22包括在S处指示的电耦合到一个或多个MD 25的鳍源极区域24、在D处指示的电耦合到一个或多个MD 27的鳍漏极区域26、以及位于相应的源极和漏极区域24和26之间的栅极28。在该示例中，每个finfet 22可以使MD 25和27切割以提供切割MD区域(CMD)29。
在实施例中，在每个finfet 22中，源极S的MD 25通过一个或多个VD2 32以及通过一个或多个VD 34连接到M0 30。此外，在每个finfet 22中，漏极D的MD 27通过一个或多个VD 36连接到M0 30。每个栅极28通过栅极接触件之上的过孔(VG)37连接到M0 30。
图2是示意性地示出根据一些实施例的IC 20中的BEOL层直到M2 40的示例的俯视图。IC 20包括布置在IC 20上的水平线或轨道中的M2 40以及布置在IC 20上的竖直线或轨道中的M1 42。
如图1和图2所示，M0 30设置在IC 20上的水平线或轨道中，使得M1 42的竖直线与M0 30的水平线正交并且与M2 40的水平线正交。M1 42的轨道通过第一过孔44(VIA0)连接到M0 30的各个轨道，并且M1 42的轨道通过第二过孔46(VIA1)进一步连接到M2 40的轨道。因此，BEOL层直到M2 40被电耦合到IC 20的源极/漏极区域24和26，并且在实施例中，被电耦合到IC 20的栅极28。
IC 20的finfet 22通过M0 30、M1 42和M2 40的不同金属层彼此连接，以执行IC20的功能。在当前示例实施例中，IC 20包括使用数字电路设计规则和数字鳍边界设计(而不是使用模拟电路设计规则和模拟鳍边界设计)的串行/解串电路的一部分。在其他示例实施例中，IC 20可以包括其他电路，例如，使用数字电路设计规则和数字鳍边界设计的模拟电路、数字电路、和/或混合模拟和数字电路。
图3是示意性地示出根据一些实施例的使用具有模拟鳍边界的模拟电路设计规则和具有数字鳍边界的数字电路设计规则两者来设计和制造的串行/解串电路50的示例的框图。串行/解串电路50包括多个电路元件或块52a-52i。在实施例中，电路块52a-52i中的至少一个是仅使用模拟电路设计规则和模拟鳍边界来设计和制造的，电路块52a-52i中的至少一个是仅使用数字电路设计规则和数字鳍边界来设计和制造的，并且电路块52a-52i中的至少一个是使用模拟电路设计规则和模拟鳍边界以及数字电路设计规则和数字鳍边界两者来设计和制造的。
可以使用模拟电路设计规则和模拟鳍边界来提供长沟道finfet。长沟道finfet具有更高的有源区域密度，其中有源区域对应于源极和/或漏极扩散部分。此外，长沟道finfet具有更低的噪声水平，并且长沟道finfet可以具有更厚的氧化层，因此长沟道finfet可以承受更高的电压并非常适合IO器件。在一些实施例中，有源区域布局图案被称为氧化物扩散(OD)区域布局图案，其中OD区域布局图案可用于制造一个或多个晶体管的源极区域和/或漏极区域。
可以使用数字电路设计规则和数字鳍边界来提供更高的GM、更高的UGF和更高的最大EM电流。数字鳍边界提供具有较低互连电阻的MEOL层和BEOL层，这产生更高的GM。此外，数字鳍边界提供更小的单元尺寸，使得电容C值更低，其中更高的GM和更低的电容C有助于更高的UGF。此外，由于更小的单元尺寸，数字鳍边界提供较短金属轨道，例如较短M0轨道和较短M1轨道，这增加了最大EM电流。
在实施例中，电路块52a和52b是仅使用模拟电路设计规则和模拟鳍边界来设计和制造的。电路块52a和52b分别包括长沟道锁相环(LC-PLL)和公共偏置生成器。在LC-VCO中使用以模拟鳍边界制造的长沟道finfet以使噪声最小化，以及在电流镜中使用长沟道finfet以减少在IC中使用的面积。
在实施例中，电路块52c-52g是根据数字电路设计规则和数字鳍边界来设计和制造的。电路块52c-52g分别包括四进制时钟生成器(QCG)和时钟分配元件、高速多路复用器(MUX)、发送(TX)驱动器、高速限幅器、以及接收器(RX)前端(FE)均衡器。在这些电路上使用数字鳍边界以获得串行/解串电路50的高带宽。
在实施例中，电路块52h和52i是使用模拟鳍边界和数字鳍边界两者来设计和制造的。电路块52h和52i分别包括串行器电路和解串器电路。在这些电路中，从面积的角度来看，模拟鳍边界具有比数字鳍边界更好的有源面积密度，使得如果这些电路仅使用数字鳍边界来设计，它们将遭受面积损失。
布局过程可以由计算机系统实现，例如EDA系统。图4是示出根据本公开的EDA系统56的各个方面的框图。本文公开的布局方法的一些或所有操作能够作为在设计室(例如，以下关于图5讨论的设计室80)中执行的设计程序的一部分来执行。
在一些实施例中，图4所示的EDA系统56包括自动布局和布线(APR)系统。在一些实施例中，EDA系统56是包括处理器58和非暂态计算机可读存储介质60的通用计算设备。计算机可读存储介质60可以编码有(例如，存储)计算机程序代码，例如，一组可执行指令62。处理器58对指令62的执行(至少部分地)代表实现系统56的部分或全部功能的EDA工具，例如，使用本文描述的模拟和数字电路设计规则和过程来提供布局。此外，包括制造工具64以布局和物理实施布局的设计和制造。
处理器58通过总线66电耦合到计算机可读存储介质60。处理器58还通过总线66电耦合到I/O接口68。网络接口70也通过总线66电连接到处理器58。网络接口70连接到网络72，使得处理器58和计算机可读存储介质60能够通过网络72连接到外部元件。处理器58被配置为执行编码在计算机可读存储介质60中的计算机程序代码或指令62，以使系统56可用于执行系统56的部分或全部功能(例如，使用本文描述的模拟和数字电路设计规则和过程来提供布局)以及系统56的其他功能。在实施例中，处理器58是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在实施例中，计算机可读存储介质60是电子、磁、光、电磁、红外和/或半导体系统或装置或设备。例如，计算机可读存储介质60可以包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的实施例中，计算机可读存储介质60可以包括光盘只读存储器(CD-ROM)、光盘读/写存储器(CD-R/W)、和/或数字视频盘(DVD)。
在一些实施例中，计算机可读存储介质60存储计算机程序代码或指令62，其被配置为使系统56可用于执行系统56的部分或全部功能(例如，使用本文描述的模拟和数字电路设计规则和过程来提供布局)以及系统56的其他功能。在一些实施例中，计算机可读存储介质60还存储有助于执行系统56的部分或全部功能的信息。在一些实施例中，计算机可读存储介质60存储包括标准逻辑单元的标准单元库74。
EDA系统56包括耦合到外部电路的I/O接口68。在实施例中，I/O接口68包括用于向处理器58传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。
网络接口70耦合到处理器58，并允许系统56与网络72通信，一个或多个其他计算机系统连接到网络72。网络接口70可以包括：无线网络接口，例如，蓝牙、WIFI、WIMAX、GPRS、WCDMA；或有线网络接口，例如，ETHERNET、USB或IEEE-1364。在实施例中，系统56的部分或全部功能可以在两个或更多个系统56中执行。
系统56被配置为通过I/O接口68来接收信息。通过I/O接口68接收的信息包括下列项中的一项或多项：指令、数据、设计规则、标准单元库、和/或用于处理器58的处理的其他参数。信息通过总线66传送到处理器58。此外，EDA系统56被配置为通过I/O接口68来接收与用户界面(UI)相关的信息。该信息可以作为UI 76被存储在计算机可读介质60中。
在一些实施例中，系统56的部分或全部功能通过独立软件应用以供处理器执行来实现。在一些实施例中，系统56的部分或全部功能在作为附加软件应用的一部分的软件应用中实现。在一些实施例中，系统56的部分或全部功能被实现为软件应用的插件。在一些实施例中，系统56的至少一个功能被实现为作为EDA工具的一部分的软件应用。在一些实施例中，系统56的部分或全部功能被实现为由EDA系统56使用的软件应用。在一些实施例中，包括标准单元的布局图是使用诸如可从铿腾设计系统公司(CADENCE DESIGN SYSTEMS，Inc.)获得的VIRTUOSO、或其他合适的布局生成工具之类的工具来生成的。
在一些实施例中，布局和其他过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，一个或多个光盘(例如DVD)、磁盘(例如硬盘)、半导体存储器(例如ROM和RAM)和存储卡等。
如上所述，EDA系统56的实施例包括用于实施系统56的制造过程的制造工具64。例如，可以对设计进行综合，其中通过将设计与从标准单元库74中选择的标准单元相匹配，设计所期望的行为和/或功能被转换为功能等效逻辑门级电路描述。该综合产生功能等效逻辑门级电路描述，例如门级网表。基于门级网表，可以生成用于通过制造工具64来制造IC的光刻掩模。
结合图5公开了器件制造的其他方面，图5是根据一些实施例的IC制造系统78以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统78制造下列项中的至少一项：一个或多个半导体掩模；或者半导体IC的层中的至少一个组件。
在图5中，IC制造系统78包括在与制造IC(例如本文所述的IC)有关的设计、开发、以及制造周期和/或服务中彼此交互的实体，例如，设计室80、掩模室82和IC制造商/制造者(“fab”)84。系统78中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室80、掩模室82和IC制造商/制造者84中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室80、掩模室82和IC制造商/制造者84中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)80生成IC设计布局图86。IC设计布局图86包括为IC器件(例如，用模拟电路设计规则和模拟鳍边界和/或数字电路设计规则和数字鳍边界设计的器件)设计的各种几何图案或IC布局图。几何图案对应于组成要制造的半导体结构的各种组件的金属、氧化物、或半导体层的图案。各个层进行组合以形成各种IC特征。例如，IC设计布局图86的一部分包括将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层中的各种IC特征，例如有源区域、栅极电极、源极、漏极、金属线、局部过孔和用于接合焊盘的开口。设计室80实施设计过程以形成IC设计布局图86。设计过程包括模拟电路设计、数字逻辑电路设计、物理布局设计以及布局和布线例程中的一个或多个。IC设计布局图86呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图86可以以GDSII文件格式或DFII文件格式来表达。
掩模室82包括数据准备88和掩模制造90。掩模室82使用IC设计布局图86来制造一个或多个掩模92，其被用来制造IC或半导体结构的各个层。掩模室82执行掩模数据准备88，其中，IC设计布局图86被转换成代表性数据文件(RDF)。掩模数据准备88将RDF提供给掩模制造90。掩模制造90包括掩模写入器，其将RDF转换为衬底(例如，掩模(中间掩模(reticle))92或半导体晶圆94)上的图像。掩模数据准备88处理设计布局图86以符合掩模写入器的特定特性和/或IC制造商/制造者84的要求。在图5中，掩模数据准备88和掩模制造90被示为单独的要素。在一些实施例中，掩模数据准备88和掩模制造90被统称为掩模数据准备。
在一些实施例中，掩模数据准备88包括光学接近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺影响等引起的图像误差。OPC调整IC设计布局图86。在一些实施例中，掩模数据准备88包括进一步的分辨率增强技术(RET)，例如，离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等、或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备88包括掩模规则检查器(MRC)，其利用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图86，该组掩模创建规则合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图86以补偿掩模制造90期间的限制，这可以撤消由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备88包括光刻工艺检查(LPC)，其模拟将由IC制造商/制造者84实施的工艺。LPC基于IC设计布局图86来模拟该工艺以创建模拟制造器件。LPC模拟中的工艺参数可以包括与IC制造周期的各个工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑各种因素，例如，航空图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等、或其组合。在一些实施例中，在通过LPC创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图86。
为了清楚起见，掩模数据准备88的以上描述已被简化。在一些实施例中，数据准备88包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图86。此外，可以以各种不同的顺序来执行在数据准备88期间应用于IC设计布局图86的处理。
在掩模数据准备88之后并且在掩模制造90期间，基于经修改的IC设计布局图86来制造掩模92或一组掩模92。在一些实施例中，掩模制造90包括基于IC设计布局图86来执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局图86使用电子束(e-beam)或多个电子束的机制来在掩模(光掩模或中间掩模)92上形成图案。可以以各种技术形成掩模92。在一些实施例中，掩模92是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如，紫外线(UV)束)被不透明区域阻挡并透射穿过透明区域。在一个示例中，掩模92的二元掩模版本包括透明衬底(例如，熔融石英)以及涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，掩模92是使用相移技术形成的。在掩模92的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各个特征被配置为具有适当的相差以增强分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造90生成的(一个或多个)掩模被用于各个工艺中。例如，这样的(一个或多个)掩模被用于离子注入工艺以在半导体晶圆94中形成各种掺杂区域、被用于蚀刻工艺以在半导体晶圆94中形成各种蚀刻区域、和/或用于其他合适的工艺。
IC制造商/制造者84包括晶圆制造96。IC制造商/制造者84是IC制造企业，其包括一个或多个用于制造各种不同的IC产品的制造设施。在一些实施例中，IC制造商/制造者84是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(例如，FEOL制造)的制造设施，而第二制造设施可以提供用于IC产品的互连和封装的后段制造(例如，BEOL制造)，以及第三制造设施可以为代工厂企业提供其他服务。
IC制造商/制造者84使用由掩模室82制造的(一个或多个)掩模92来制造本公开的半导体结构或IC 98。因此，IC制造商/制造者84至少间接地使用IC设计布局图86来制造本公开的半导体结构或IC 98。在一些实施例中，由IC制造商/制造者84使用(一个或多个)掩模92来制造半导体晶圆94以形成本公开的半导体结构或IC 98。在一些实施例中，IC制造包括至少间接地基于IC设计布局图86来执行一次或多次光刻曝光。半导体晶圆94包括硅衬底、或在其上形成有材料层的其他合适的衬底。半导体晶圆94还包括(在随后的制造步骤中形成的)各种掺杂区域、电介质特征、多级互连等中的一个或多个。
图6是示意性地示出根据一些实施例的利用数字电路设计规则和数字鳍边界而不是模拟电路设计规则和模拟鳍边界设计的finfet单元100的图示。finfet单元100包括位于单元边界106之内的四个鳍102a-102d以及栅极104。四个鳍102a-102d中的每一个包括位于栅极104的一侧(例如左侧)的源极区域108，以及位于栅极104的另一侧(例如右侧)的漏极区域110。在其他实施例中，源极区域108可以位于栅极104的右侧，而漏极区域110可以位于栅极104的左侧。此外，在其他实施例中，finfet单元100可以包括少于四个鳍102a-102d或多于四个鳍102a-102d。
在使用模拟电路设计规则和模拟鳍边界设计的IC中，finfet单元的鳍间隔相等的距离，即鳍间距。鳍位于与模拟电路设计规则和模拟鳍边界相关联的等鳍网格114的等距网格线112上。finfet单元的每个鳍与等鳍网格114的网格线112之一对齐。例如，对于四个鳍，四个相邻的网格线112中的每一个上有一个鳍。
使用数字电路设计规则和数字鳍边界设计的finfet单元100的鳍102a-102d不与等鳍网格114的网格线112对齐并且不位于网格线112上。相反，鳍102a-102d位于等鳍网格114的网格线112之间或者与网格线112交错。此外，finfet单元100具有与使用数字鳍边界设计的数字逻辑单元相同的鳍形成方式或边界。finfet单元100具有位于finfet单元100的顶部116的两个鳍102a和102b，以及位于finfet单元100的底部118的两个鳍102c和102d。在顶部116和底部118之间是不具有任何鳍的中部120，其允许将金属线布线穿过finfet单元100或布线至finfet单元100的栅极104。
在实施例中，通过使鳍102a-102d位于网格线112之间并且finfet单元100具有无任何鳍的中部120，可以提高finfet单元100中和穿过finfet单元100的空间使用效率，使得器件尺寸可以做得更小。此外，在实施例中，通过使鳍102a-102d位于网格线112之间，可以相对于使用模拟电路设计规则和模拟鳍边界设计的finfet单元来减小或降低finfet单元100的高度H，使得器件尺寸可以做得更小。
图7-图9是示意性地示出根据一些实施例的不同的模拟单元器件类型200、202和204的图示。模拟单元器件类型200、202和204分别包括使用数字电路设计规则和数字鳍边界设计的finfet单元206、208和210。在实施例中，模拟单元器件类型可以至少用于模拟电路、模拟和数字电路的混合、和/或串行/解串电路。在实施例中，finfet单元206、208和210类似于图6所示的finfet单元100。
图7是示意性地示出根据一些实施例的包括finfet单元206的模拟单元器件类型200的图示，这些finfet单元206是使用数字电路设计规则和数字鳍边界设计的并被布置成列，以在重复模式中具有两行PMOS finfet 212，随后是两行NMOS finfet 214，然后是两行PMOS finfet 212，然后是两行NMOS finfet 214，以此类推。在实施例中，模拟单元器件类型200包括布置在延伸的行(未示出)中的finfet单元206。
每个finfet单元206包括一行PMOS finfet 216和一行NMOS finfet218。该行PMOSfinfet 216包括两个鳍220，并且该行NMOS finfet 218包括两个鳍222。在实施例中，每个finfet单元206包括多对finfet 224，其中每对finfet 224包括一个PMOS finfet 216和一个NMOS finfet 218。在实施例中，每对finfet 224共享相同的栅极226。
模拟单元器件类型200的finfet单元206被布置为使得一个finfet单元206中的该行PMOS finfet 216与相邻finfet单元206中的该行PMOS finfet 216相邻，并且一个finfet单元206中的该行NMOS finfet 218与相邻finfet单元206中的该行NMOS finfet218相邻。这使得在重复模式中两行PMOS finfet 212彼此相邻，随后是两行NMOS finfet214彼此相邻。在实施例中，NMOS finfet和PMOS finfet的这种布置与逻辑电路器件(例如，标准单元器件)中的NMOS finfet和PMOS finfet的布置相同。
图8是示意性地示出根据一些实施例的包括使用数字电路设计规则和数字鳍边界设计的finfet单元208的模拟单元器件类型202的图示。模拟单元器件类型202被设计为在重复模式中具有四行PMOS finfet 228，然后是四行NMOS finfet 230，然后是四行PMOSfinfet 228，然后是四行NMOS finfet 230，以此类推。模拟单元器件类型202中的finfet单元208被布置成列。当然，在实施例中，模拟单元器件类型202可以包括布置在延伸的行(未示出)中的finfet单元208。
finfet单元208为两种。一种是包括两行PMOS finfet 232的PMOS finfet单元208a，另一种是包括两行NMOS finfet 234的NMOS finfet单元208b。每行PMOS finfet 232包括两个鳍236，并且每行NMOS finfet 234包括两个鳍238。
finfet单元208被布置在模拟电路器件类型202中以在重复模式中具有两个PMOSfinfet单元208a，然后是两个NMOS finfet单元208b，以此类推。在实施例中，模拟单元器件类型202包括双高度finfet组240，其中每个双高度finfet组240包括来自两行PMOS finfet232和来自两行NMOS finfet 234的finfet。在实施例中，每个双高度晶体管组240共享相同的栅极242。在实施例中，模拟单元器件类型202中的NMOS finfet 234和PMOS finfet 232的布置与逻辑电路器件(例如标准单元器件)中的NMOS finfet和PMOS finfet的布置不同。
图9是示意性地示出根据一些实施例的包括finfet单元210的模拟单元器件类型204的图示，这些finfet单元210是使用数字电路设计规则和数字鳍边界设计的并被布置成列，并且具有同一种类的finfet。在实施例中，模拟单元器件类型204具有被布置成列并且该列的所有行都是PMOS finfet的finfet单元210。在实施例中，模拟单元器件类型204具有被布置成列并且该列的所有行都是NMOS finfet的finfet单元210。在一些实施例中，模拟单元器件类型204包括所有行均为PMOS finfet的一列finfet单元210以及所有行均为NMOSfinfet的相邻的一列finfet单元210。在实施例中，finfet单元210的这种布置与逻辑电路器件(例如标准单元器件)中的NMOS finfet和PMOS finfet的布置不同。
图10A是示意性示出根据一些实施例的IC 20中的finfet单元300的图示，IC 20具有使用数字电路设计规则和数字鳍边界设计的模拟单元并且包括MEOL层。在实施例中，这些模拟单元可以用于模拟电路、数字电路、模拟和数字电路的混合、以及此前完全使用模拟电路设计规则和模拟鳍边界设计的串行/解串电路。在实施例中，finfet单元300类似于图6所示的finfet单元100。
finfet单元300包括位于单元边界306之内的四个鳍302a-302d以及栅极304。四个鳍302a-302d中的每一个包括位于栅极304的一侧(例如左侧)的相应源极区域308a-308d，以及位于栅极304的另一侧(例如右侧)的相应漏极区域310a-310d。在其他实施例中，源极区域308a-308d可以位于栅极304的右侧，而漏极区域310a-310d可以位于栅极304的左侧。此外，在其他实施例中，finfet单元300可以包括少于四个鳍302a-302d或多于四个鳍302a-302d。
使用数字电路设计规则和数字鳍边界设计的finfet单元300的鳍302a-302d不与网格线312对齐并且不位于网格线312上。相反，鳍302a-302d位于网格线312之间。此外，finfet单元300具有与利用数字鳍边界设计的逻辑单元相同的鳍边界或形成方式。finfet单元300具有位于finfet单元300的顶部316的两个鳍302a和302b，以及位于finfet单元300的底部318的两个鳍302c和302d。在顶部316和底部318之间是不具有任何鳍的中部320，其允许将金属线布线穿过finfet单元300或布线至finfet单元300的栅极304。
如图10A所示，MEOL层包括MD 322a-322d、M0线324a-324g、VG 326、VD 328a-328d、以及VD2 330a和330b。finfet单元300的栅极304通过VG 326电耦合到M0 324d。源极区域308a和308b电耦合到MD 322a，并且源极区域308c和308d电耦合到MD 322b。此外，漏极区域310a和310b电耦合到MD 322c，并且漏极区域310c和310d电耦合到MD 322d。
M0线324a和324g是较宽金属线，其每单位长度的电阻小于M0线324b-324f的较窄金属线。在实施例中，较宽金属线M0 324a和324g的宽度的范围为10纳米(nm)到50nm，而较窄金属线M0 324b-324f的宽度的范围为6nm到20nm。
在finfet单元300的源极侧，MD 322a通过VD 328a电耦合到M0 324c并且通过VD2330a电耦合到M0 324a，MD 322a将源极区域308a和308b电耦合到M0 324a和M0 324c。MD322b通过VD 328b电耦合到M0 324e并且通过VD2 330b电耦合到M0 324g，MD 322b将源极区域308c和308d电耦合到M0 324e和M0 324g。
VD2 330a和330b中的每一个在尺寸上大于VD 328a-328d中的每一个。在一些实施例中，VD2的范围为8nm×8nm到24nm×24nm，并且VD的范围为6nm×6nm到20nm×20nm。VD2与较宽金属线324a和324g接触，而VD与较窄金属线324b、324c、324e和324f接触。在实施例中，仅当使用数字电路设计规则和数字鳍边界来设计单元时才允许使用VD2 330a和330b。因此，使用数字电路设计规则而设计和制造的模拟电路可以包括VD2以接触MD来提高性能，因为VD2的电阻比VD的电阻低了至少50％。
在finfet单元300的漏极侧，MD 322c通过VD 328c电耦合到M0 324b以将漏极区域310a和310b电耦合到M0 324b，并且MD 322d通过VD 328d电耦合到M0 324f以将漏极区域310c和310d电耦合到M0 324f。
图10B是示意性地示出根据一些实施例的图10A的finfet单元的沿图10A中的线B-B的部分的截面图。图10B的横截面示出了从衬底332延伸的鳍302a和302b。鳍302a和302b的源极区域308a和308b分别电耦合到MD 322a。
VD2 330a将MD 322a电连接到较宽金属线324a，并且VD 328a将MD 322a电连接到较窄金属线324c。VD2 330a的尺寸比VD 328a更大。在一些实施例中，VD2是正方形，并且在一些实施例中，VD是正方形。此外，在一些实施例中，VD2的宽度Wd2的范围为8nm到24nm，并且在一些实施例中，VD的宽度Wd的范围为6nm到20nm。
图11是示意性地示出根据一些实施例的IC 20中的finfet单元348的图示，IC 20具有使用数字电路设计规则和数字鳍边界设计的模拟单元并且包括至少一些MEOL层。在实施例中，这些模拟单元可以用于模拟电路、数字电路、模拟和数字电路的混合、以及此前完全使用模拟电路设计规则和模拟鳍边界设计的串行/解串电路。
在图11中，至少部分地示出了四个finfet单元348。然而，为了清楚起见，下面将仅详细描述finfet单元350。当然，在实施例中，其他finfet单元348中的每一个都类似于finfet单元350。此外，在实施例中，finfet单元348中的每一个都类似于图10A所示的finfet单元300。
Finfet单元350包括四个鳍352(352a处的两个鳍和352b处的两个鳍和)以及栅极354。此外，352a处的每一个鳍包括位于栅极354一侧的358a处的相应源极区域以及位于栅极354另一侧的360a处的相应漏极区域，并且352b处的每一个鳍包括位于栅极354一侧的358b处的相应源极区域以及位于栅极354另一侧的360b处的相应漏极区域。在其他实施例中，源极和漏极区域358和360可以切换到栅极354的另一侧。
如图11所示，MEOL层包括MD 362a-362d、切割MD区域(CMD)364a-364c、VG 366、VD368a-368d、以及VD2 370a和370b。finfet单元350的栅极354电耦合到VG 366。358a处的源极区域电耦合到MD 362a，并且358b处的源极区域电耦合到MD 362b。360a处的漏极区域电耦合到MD 362c，并且360b处的漏极区域电耦合到MD 362d。
在finfet单元350的源极侧，MD 362a电耦合到VD 368a和VD2 370a，并且MD 362b电耦合到VD 368b和VD2 370b。VD2 370a和370b中的每一个在尺寸上大于VD 368a-368d中的每一个。在一些实施例中，VD2的范围为8nm×8nm到24nm×24nm，并且VD的范围为6nm×6nm到20nm×20nm。在一些实施例中，仅在使用数字电路设计规则时才允许使用VD2 370a和370b。因此，使用数字电路设计规则而设计和制造的模拟电路可以包括VD2以与MD接触来提高性能，因为VD2的电阻比VD的电阻低了至少50％。
在finfet单元350的漏极侧，MD 362c电耦合到VD 368c，并且MD362d电耦合到VD368d。
在finfet单元350中，MD 362a和362b被CMD 364b分开，并且MD 362c和362d被CMD364b分开。此外，MD 362c和362d中的每一个分别被CMD 364a和364c进一步缩短，这进一步缩短了MD 362c和362d。使MD 362a-362d更短，减小了从MD 362a-362d到栅极354的多晶硅的电容C。
因此，使用数字电路设计规则来设计模拟电路增加了GM，其中VD2通过减小MEOL中的电阻增加了GM，并减小了从MD到栅极354的多晶硅的电容C。这还增加了UGF，其中UGF＝GM/C。此外，使用数字电路设计规则来设计模拟单元为超低电压阈值(ULVT)电路提供了工艺定位点。
图12是示意性示出根据一些实施例的使用数字电路设计规则和数字鳍边界设计的模拟单元402、404、406、408和410中的M0线或轨道的表格400。在一些实施例中，模拟单元402、404、406、408和410中的每一个都类似于图6所示的finfet单元100。
模拟单元402、404、406、408和410中的每一个包括位于单元边界416之内的四个鳍412a-412d以及栅极414。四个鳍412a-412d中的每一个包括位于栅极414一侧的源极区域418和位于栅极414另一侧的漏极区域420。模拟电路单元402、404、406、408和410的鳍412a-412d不与等鳍网格的网格线422对齐并且不位于网格线422上。相反，鳍412a-412d位于网格线422之间。此外，模拟电路单元402、404、406、408和410中的每一个具有与逻辑单元相同的鳍形成方式或边界，两个鳍412a和412b位于顶部426以及两个鳍412c和412d位于底部428。在顶部426和底部428之间是不具有任何鳍的中部430，这允许金属线的布线。
在使用模拟电路设计规则和模拟鳍边界设计的模拟单元中，M0轨道与鳍对齐并且基本上与等鳍网格的网格线422对齐。这与使用数字电路设计规则和数字鳍边界设计的模拟单元(例如，模拟电路单元402、404、406、408和410)中的M0线或轨道的布置不同。在这些模拟电路单元402、404、406、408和410中，M0轨道的数量是可选的。例如，在模拟单元402、404、406、408和410中的每一个中，M0轨道的数量可以在1至5的范围内或甚至更多的M0轨道。
表400包括模拟单元402、404、406、408和410的布局，分别包括一个M0轨道432、两个M0轨道434a和434b、三个M0轨道436a-436c、四个M0轨道438a-438d、以及5个M0轨道440a-440e。这些M0轨道计数不包括位于模拟电路单元402、404、406、408和410中的每一个的顶部和底部的宽M0轨道442和444。
如图12所示，模拟单元402包括一个M0轨道432，位于鳍412b和412c之间并且在网格线422之一上。模拟单元404包括两个M0轨道434a和434b，一个M0轨道434a位于鳍412a和412b附近并且在网格线422上，以及另一个M0轨道434b位于鳍412c和412d附近并且在网格线422上。模拟单元406包括三个M0轨道436a-436c，其中一个M0轨道436b位于鳍412b和412c之间并且在网格线422上或附近，另一个M0轨道436a位于鳍412a和412b附近并且在网格线422上，以及另一个M0轨道436c位于鳍412c和412d附近并且在网格线422上。模拟单元408包括四个M0轨道438a-438d，其中一个M0轨道438a-438d位于鳍412a-412d中的每一个附近并且在网格线422上或附近。模拟单元410包括五个M0轨道440a-440e，其中一个M0轨道440a-440d位于鳍412a-412d中的每一个附近，以及一个M0轨道440e位于鳍412b和412c之间。在其他实施例中，模拟单元402、404、406、408和410可以具有多于五个M0线或轨道。
图13是示出根据一些实施例的可以在使用数字电路设计规则和数字鳍边界设计的模拟和数字单元中实现的阈值电压(Vt)电平相对于可以在使用模拟电路设计规则和模拟鳍边界设计的模拟单元中实现的Vt电平的表500。Vt电平包括：502处的标准Vt(SVT)，具有最低泄漏水平；504处的具有低泄漏的低Vt(LVTLL)；506的低Vt(LVT)；508处的具有低泄漏的超低Vt(ULVTLL)；510处的超低Vt(ULVT)；以及512处的极低VT(ELVT)。502处的SVT具有最高的Vt，然后是以递减Vt顺序的504处的LVTLL、506处的LVT、508处的ULVTLL、510处的ULVT、以及512处的ELVT(Vt最低)。
如表500所示，514处利用数字鳍边界设计的模拟单元和516处利用数字鳍边界设计的数字电路可以设计和制造为具有502处的SVT、504处的LVTLL、506处的LVT、508处的ULVTLL、510处的ULVT和512处的ELVT中的任何阈值电压。这与518处利用模拟鳍边界设计的模拟单元不同，其中508处的ULVTLL和512处的ELVT不能使用模拟电路设计规则和模拟鳍边界来构建。
图14是示意性地示出根据一些实施例的IC 600的图示，该IC 600包括使用数字电路设计规则和数字鳍边界设计的数字电路单元604、以及位于数字电路单元604旁边的使用数字电路设计规则和数字鳍边界设计的模拟单元602。在模拟电路单元602和数字电路单元604是使用相同的数字电路设计规则和相同的数字鳍边界设计的情况下，单元602和604具有相同的单元边界606和四个鳍608的鳍形成方式。因此，模拟单元602可以在610处直接邻接数字单元604，而无需在不同的单元602和604之间提供额外的阻进空间。
图15是示意性地示出根据一些实施例的IC 700中的M0线和下方的示例的俯视图，该IC 700包括使用数字电路设计规则和数字鳍边界设计的模拟单元。在IC 700中，至少一些金属线可被做得更短，这增加了通过金属的最大允许EM电流。在实施例中，IC 700类似于图1和图2的IC 20。
IC 700包括在图15中从左到右定位的多个finfet 702。每个finfet 702包括鳍源极区域704(电耦合到在S处指示的一个或多个MD)、鳍漏极区域706(电耦合到在D处指示的一个或多个MD)、以及栅极708(位于相应的源极和漏极区域704和706之间)。在实施例中，每个finfet 702可以具有在CMD区域709中切割的MD。
在实施例中，在每个finfet 702中，源极S的MD通过一个或多个VD2 712并通过一个或多个VD 714连接到M0 710。此外，在每个finfet702中，漏极D的MD通过一个或多个VD716连接到M0 710。每个栅极708通过VG 717连接到M0 710。
如图15所示，IC 700包括切割M0区域720，其中M0 710被切割以制作较短的M0 710的线。使用数字电路设计规则和数字鳍边界(而不是模拟电路设计规则和模拟鳍边界)允许使用该切割M0区域720。M0 710的线越短，最大EM电流越高。此外，切割M0线710可以直接位于VD和/或过孔VIA0旁边(如图16所示)。在一些实施例中，切割M0线的长度的范围为0.5CPP到8CPP，并且在一些实施例中，M0间距的范围为5nm到40nm。
图16是示意性地示出根据一些实施例的IC 700的BEOL层直到M2740的示例的俯视图。IC 700包括布置在水平线或轨道中的M2 740以及布置在竖直线或轨道中的M1 742。
如图15和图16所示，M0 710设置在IC 700上的水平线或轨道中，使得M1 742的竖直线与M0 710的水平线正交并且与M2 740的水平线正交。M1 742的轨道通过过孔744(VIA0)连接到M0 710的各个轨道，并且M1 742的轨道通过过孔746(VIA1)连接到M2 740的轨道。因此，BEOL层直到M2 740电耦合到源极/漏极区域704和706，并且在实施例中，电耦合到栅极708。
如本文所述，使用数字电路设计规则和数字鳍边界设计的finfet单元比使用模拟电路设计规则和模拟鳍边界设计的finfet单元更短，其中使用数字鳍边界设计的finfet单元可以小于7CPP。因此，单元高度越短，M1 742的长度越短并且EM最大电流越高。此外，在实施例中，M1间距的范围为28nm到60nm。
图17是示出根据一些实施例的IC 700的温度分布750的图示。如图所示，温度分布750从顶部到底部以及从一侧到另一侧在IC上均匀分布。因此，通过了温度分布中的EM分析。
图18是示出根据一些实施例的制造半导体结构(例如IC)的方法的框图，该半导体结构(例如IC)包括使用数字电路设计规则和数字鳍边界设计的模拟单元。
在800处，该方法包括提供具有基于模拟电路设计规则和模拟鳍边界的网格线的鳍网格结构。该方法在802处继续，在鳍网格结构(即基于模拟电路设计规则和模拟鳍边界的鳍网格结构)上形成基于数字电路设计规则和数字鳍边界的多个finfet单元。其中，多个finfet单元中的每一个包括位于鳍网格结构的网格线之间而不是位于网格线上的鳍。
在一些实施例中，该方法包括在多个finfet单元中的至少一个中切割M0线以提供较短M0线，这增加了最大EM电流。此外，在一些实施例中，使用数字鳍边界(而不是模拟鳍边界)设计的finfet单元的单元高度更短，使得至少一些金属线更短，这增加了最大EM电流。
在一些实施例中，该方法包括在至少一个模拟电路结构中的多个finfet单元中的至少一个中形成MEOL层，其中形成MEOL层包括：形成具有第一电阻的第一源极/漏极接触件VD，以及形成具有第二电阻的第二源极/漏极接触件VD2，该第二电阻小于或等于第一电阻的0.5倍。
此外，在一些实施例中，该方法包括：形成包括多个finfet单元中的至少一些的模拟单元结构，形成包括多个finfet单元中的至少一些的数字单元结构，以及将模拟单元结构邻接数字单元结构。
因此，所公开的实施例提供了包括使用数字电路设计规则和数字鳍边界设计和制造的模拟单元的半导体结构，例如IC。集成电路包括finfet，并且设计包括基于数字电路设计规则和数字鳍边界、有益的MEOL层、可选的M0轨道、各种阈值电压Vt、以及诸如模拟单元与数字逻辑单元直接邻接之类的特征的鳍形成方式。
所公开的实施例包括鳍不位于与模拟电路设计规则和模拟鳍边界相关联的鳍网格的网格线上的finfet单元。相反，鳍位于鳍网格的网格线之间。在这些实施例中，finfet单元高度降低，使得器件尺寸可以做得更小。此外，这些模拟单元中的鳍的鳍形成方式在finfet单元中间的鳍之间留下空间，该空间可用于布线金属。在这些实施例中，可以提高finfet单元内部和周围的空间使用并且可以使器件尺寸更小。
模拟电路器件类型中的NMOS和PMOS finfet的布置是灵活的。在一些实施例中，模拟电路器件中的NMOS和PMOS finfet的布置可以与逻辑电路器件中NMOS和PMOS finfet的布置相同。在其他实施例中，模拟电路器件中的NMOS和PMOS finfet的布置可以与逻辑电路器件中的NMOS和PMOS finfet的布置不同。
使用数字电路设计规则和数字鳍边界设计的MEOL层的有益属性包括MD上的更大接触区域VD2以提高性能，因为VD2的电阻比MD上的较小接触区域VD低了至少50％。
此外，使用数字电路设计规则和数字鳍边界设计的模拟单元中的M0线的布置和数量是可选的，并且该数量在任何地方从1至5条M0线或更多变化。此外，所公开的使用数字电路设计规则和数字鳍边界设计的模拟单元可以包括较短MD以使得最大EM电流更高、较短M0线以使得最大EM电流更高、以及较短M1线以使得最大EM电流更高。
设计和制造包括使用数字电路设计规则和数字鳍边界设计和制造的模拟单元的半导体结构(例如集成电路)的优点包括finfet单元具有更高GM、更高UGF和更高EM。由于MEOL和BEOL层的电阻更低，因此GM更高。此外，在UGF＝GM/C以及GM更高并且MEOL电容C更小的情况下，UGF更高。此外，金属线长度更短则最大EM电流更高，其中数字电路设计规则允许M0被切割，并且M1线更短则单元高度更短。
根据一些公开的实施例，一种集成电路包括：多个finfet单元，该多个finfet单元是利用数字电路设计规则而设计的以提供具有降低的单元高度的较小finfet单元，以及包括多个finfet单元中的第一finfet单元并且包括至少一个切割金属层的模拟电路单元结构。数字电路单元结构包括多个finfet单元中的第二finfet单元，并且模拟电路单元结构直接邻接数字电路单元结构。具有降低的单元高度的较小finfet单元在一个方向上提供第一较短金属轨道，并且至少一个切割金属层在另一方向上提供第二较短金属轨道，以提高集成电路中的最大电迁移电流。
根据进一步的实施例，一种半导体结构包括多个finfet单元。多个源极/漏极导体设置在多个finfet单元上并电耦合到该多个finfet单元，多个源极/漏极导体包括较宽源极/漏极导体和较窄源极/漏极导体。多个栅极导体设置在多个finfet单元上并电耦合到该多个finfet单元，并且与多个源极/漏极导体交错。多个栅极接触件电耦合在多个finfet单元中的finfet栅极与多个栅极导体之间。多个源极/漏极接触件电耦合在多个finfet单元中的finfet源极/漏极区域与多个源极/漏极导体之间。多个源极/漏极接触件包括第一源极/漏极接触件和第二源极/漏极接触件，每个第一源极/漏极接触件具有第一宽度并电耦合到较宽源极/漏极导体中的至少一个，并且每个第二源极/漏极接触件具有第二宽度并电耦合到较窄源极/漏极导体中的至少一个，其中第一宽度大于第二宽度。
根据更进一步的实施例，一种方法包括：提供鳍网格结构，该鳍网格结构具有间距均匀的网格线并且基于模拟鳍边界；在鳍网格结构上提供基于数字鳍边界的多个finfet单元，多个finfet单元中的每一个包括与鳍网格结构的网格线交错的鳍；以及在多个finfet单元中的至少一个中提供中段制程(MEOL)层，其中提供MEOL层包括：提供具有第一宽度的第一源极/漏极接触件；以及提供具有第二宽度的第二源极/漏极接触件，其中第二宽度比第一宽度更宽。
示例1是一种集成电路，包括：多个finfet单元，该多个finfet单元是利用数字电路设计规则设计的以提供具有降低的单元高度的较小finfet单元；模拟电路单元结构，包括所述多个finfet单元中的第一finfet单元并且包括至少一个切割金属层；数字电路单元结构，包括所述多个finfet单元中的第二finfet单元，其中，所述模拟电路单元结构直接邻接所述数字电路单元结构，并且其中，所述具有降低的单元高度的较小finfet单元包括在一个方向上的第一较短金属轨道，并且所述至少一个切割金属层包括在另一方向上的第二较短金属轨道，以提高所述集成电路中的最大电迁移电流。
示例2是示例1所述的集成电路，其中，所述多个finfet单元被布置为按照用于所述模拟电路单元结构的第一模式和用于所述数字电路单元结构的第二模式来形成多行NMOS finfet和多行PMOS finfet，其中，所述第一模式与所述第二模式相同。
示例3是示例1所述的集成电路，其中，所述多个finfet单元被布置为按照用于所述模拟电路单元结构的第一模式和用于所述数字电路单元结构的第二模式来形成多行NMOS finfet和多行PMOS finfet，其中，所述第一模式与所述第二模式不同。
示例4是示例1所述的集成电路，其中，在所述模拟电路单元结构中，所述多个finfet单元彼此连接并使用中段制程(MEOL)层连接至金属层，其中，所述MEOL层是利用所述数字电路设计规则设计的。
示例5是示例4所述的集成电路，其中，所述MEOL层包括多个源极/漏极接触件，其中，所述多个源极/漏极接触件包括具有第一电阻的第一源极/漏极接触件和具有第二电阻的第二源极/漏极接触件，其中，所述第二电阻小于或等于所述第一源极/漏极接触件的第一电阻的0.5倍。
示例6是示例1所述的集成电路，其中，所述多个finfet单元中的每一个被配置为包括1至5个或更多个第一金属层轨道。
示例7是示例1所述的集成电路，其中，所述模拟电路单元结构包括基于所述数字电路设计规则的阈值电压。
示例8是示例1所述的集成电路，还包括：对应于所述模拟电路设计规则的鳍网格结构，其中，所述多个finfet单元的鳍位于所述鳍网格结构的网格线之间。
示例9是示例1所述的集成电路，其中，所述第二较短金属轨道是第一金属层轨道，并且所述第一较短金属轨道是第二金属层轨道。
示例10是示例1所述的集成电路，包括：串行器/解串器(serdes)电路，该电路包括利用所述数字电路设计规则设计的所述多个finfet单元。
示例11是一种半导体结构，包括：多个finfet单元；多个源极/漏极导体，设置在所述多个finfet单元上并电耦合到所述多个finfet单元，所述多个源极/漏极导体包括较宽源极/漏极导体和较窄源极/漏极导体；多个栅极导体，设置在所述多个finfet单元上并电耦合到所述多个finfet单元，并且与所述多个源极/漏极导体交错；多个栅极接触件，电耦合在所述多个finfet单元中的finfet栅极与所述多个栅极导体之间；以及多个源极/漏极接触件，电耦合在所述多个finfet单元中的finfet源极/漏极区域与所述多个源极/漏极导体之间，其中，所述多个源极/漏极接触件包括第一源极/漏极接触件和第二源极/漏极接触件，每个所述第一源极/漏极接触件具有第一宽度并电耦合到所述较宽源极/漏极导体中的至少一个，并且每个所述第二源极/漏极接触件具有第二宽度并电耦合到所述较窄源极/漏极导体中的至少一个，其中，所述第一宽度大于所述第二宽度。
示例12是示例11所述的半导体结构，其中，每个所述第一源极/漏极接触件的第一电阻小于或等于每个所述第二源极/漏极接触件的第二电阻的0.5倍。
示例13是示例11所述的半导体结构，其中，所述多个finfet单元被布置为按照模拟电路单元结构中的第一模式和数字电路单元结构中的第二模式来形成多行NMOS finfet和多行PMOS finfet，其中，所述第一模式与所述第二模式相同。
示例14是示例11所述的半导体结构，其中，所述多个finfet单元被布置为按照模拟电路单元结构中的第一模式和数字电路单元结构中的第二模式来形成多行NMOS finfet和多行PMOS finfet，其中，所述第一模式与所述第二模式不同。
示例15是示例11所述的半导体结构，包括：模拟电路单元结构，该模拟电路单元结构包括所述多个finfet单元中的第一finfet单元；以及数字电路单元结构，该数字电路单元结构包括所述多个finfet单元中的第二finfet单元，其中，所述模拟电路单元结构直接邻接所述数字电路单元结构。
示例16是一种制造半导体器件的方法，包括：提供基于数字鳍边界的多个finfet单元，其中，所述多个finfet单元中的每一个包括具有非均匀鳍间距的鳍；以及在所述多个finfet单元中的至少一个中提供中段制程(MEOL)层，其中，提供所述MEOL层包括：提供具有第一宽度的第一源极/漏极接触件；以及提供具有第二宽度的第二源极/漏极接触件，其中，所述第二宽度比所述第一宽度更宽。
示例17是示例16所述的方法，包括：在至少一个模拟电路结构中的所述多个finfet单元中的至少一个中切割第一金属层线，以提供较短第一层金属线。
示例18是示例16所述的方法，包括：基于具有降低的单元高度的所述多个finfet单元中的至少一个，在所述多个finfet单元中的至少一个中提供较短金属线。
示例19是示例16所述的方法，其中，所述多个finfet单元中的每一个被提供有5个或更多个第一金属层轨道。
示例20是示例16所述的方法，包括：提供包括所述多个finfet单元中的第一finfet单元的模拟单元；提供包括所述多个finfet单元中的第二finfet单元的数字单元；以及将所述模拟单元直接邻接所述数字单元。
本公开概述了各种实施例以使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

Claims (10)

1.一种集成电路，包括：
多个finfet单元，该多个finfet单元是利用数字电路设计规则设计的以提供具有降低的单元高度的较小finfet单元；
模拟电路单元结构，包括所述多个finfet单元中的第一finfet单元并且包括至少一个切割金属层；
数字电路单元结构，包括所述多个finfet单元中的第二finfet单元，
其中，所述模拟电路单元结构直接邻接所述数字电路单元结构，并且
其中，所述具有降低的单元高度的较小finfet单元包括在一个方向上的第一较短金属轨道，并且所述至少一个切割金属层包括在另一方向上的第二较短金属轨道，以提高所述集成电路中的最大电迁移电流。
2.根据权利要求1所述的集成电路，其中，所述多个finfet单元被布置为按照用于所述模拟电路单元结构的第一模式和用于所述数字电路单元结构的第二模式来形成多行NMOSfinfet和多行PMOS finfet，其中，所述第一模式与所述第二模式相同。
3.根据权利要求1所述的集成电路，其中，所述多个finfet单元被布置为按照用于所述模拟电路单元结构的第一模式和用于所述数字电路单元结构的第二模式来形成多行NMOSfinfet和多行PMOS finfet，其中，所述第一模式与所述第二模式不同。
4.根据权利要求1所述的集成电路，其中，在所述模拟电路单元结构中，所述多个finfet单元彼此连接并使用中段制程(MEOL)层连接至金属层，其中，所述MEOL层是利用所述数字电路设计规则设计的。
5.根据权利要求4所述的集成电路，其中，所述MEOL层包括多个源极/漏极接触件，其中，所述多个源极/漏极接触件包括具有第一电阻的第一源极/漏极接触件和具有第二电阻的第二源极/漏极接触件，其中，所述第二电阻小于或等于所述第一源极/漏极接触件的第一电阻的0.5倍。
6.根据权利要求1所述的集成电路，其中，所述多个finfet单元中的每一个被配置为包括1至5个或更多个第一金属层轨道。
7.根据权利要求1所述的集成电路，其中，所述模拟电路单元结构包括基于所述数字电路设计规则的阈值电压。
8.根据权利要求1所述的集成电路，还包括：对应于所述模拟电路设计规则的鳍网格结构，其中，所述多个finfet单元的鳍位于所述鳍网格结构的网格线之间。
9.一种半导体结构，包括：
多个finfet单元；
多个源极/漏极导体，设置在所述多个finfet单元上并电耦合到所述多个finfet单元，所述多个源极/漏极导体包括较宽源极/漏极导体和较窄源极/漏极导体；
多个栅极导体，设置在所述多个finfet单元上并电耦合到所述多个finfet单元，并且与所述多个源极/漏极导体交错；
多个栅极接触件，电耦合在所述多个finfet单元中的finfet栅极与所述多个栅极导体之间；以及
多个源极/漏极接触件，电耦合在所述多个finfet单元中的finfet源极/漏极区域与所述多个源极/漏极导体之间，其中，所述多个源极/漏极接触件包括第一源极/漏极接触件和第二源极/漏极接触件，每个所述第一源极/漏极接触件具有第一宽度并电耦合到所述较宽源极/漏极导体中的至少一个，并且每个所述第二源极/漏极接触件具有第二宽度并电耦合到所述较窄源极/漏极导体中的至少一个，其中，所述第一宽度大于所述第二宽度。
10.一种制造半导体器件的方法，包括：
提供基于数字鳍边界的多个finfet单元，其中，所述多个finfet单元中的每一个包括具有非均匀鳍间距的鳍；以及
在所述多个finfet单元中的至少一个中提供中段制程(MEOL)层，其中，提供所述MEOL层包括：
提供具有第一宽度的第一源极/漏极接触件；以及
提供具有第二宽度的第二源极/漏极接触件，其中，所述第二宽度比所述第一宽度更宽。
CN202210162204.XA 2021-02-26 2022-02-22 利用第一和第二设计规则而设计和制造的电路 Pending CN114709207A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202163154294P 2021-02-26 2021-02-26
US63/154,294 2021-02-26
US202163163982P 2021-03-22 2021-03-22
US63/163,982 2021-03-22
US17/542,014 US20220278099A1 (en) 2021-02-26 2021-12-03 Circuits designed and manufactured with first and second design rules
US17/542,014 2021-12-03

Publications (1)

Publication Number Publication Date
CN114709207A true CN114709207A (zh) 2022-07-05

Family

ID=82166869

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210162204.XA Pending CN114709207A (zh) 2021-02-26 2022-02-22 利用第一和第二设计规则而设计和制造的电路

Country Status (3)

Country Link
US (1) US20220278099A1 (zh)
CN (1) CN114709207A (zh)
TW (1) TWI817366B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12001772B2 (en) * 2021-09-24 2024-06-04 International Business Machines Corporation Ultra-short-height standard cell architecture
US20240211673A1 (en) * 2022-12-21 2024-06-27 Mediatek Inc. Method for designing integrated circuit layout by using analog/mixed-signal standard cells that do not violate layout rules of digital standard cells and associated computer system

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9563733B2 (en) * 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US10808333B2 (en) * 2018-01-08 2020-10-20 Totic Technology Inc. Method and apparatus for performing layout designs using stem cells

Also Published As

Publication number Publication date
TW202234654A (zh) 2022-09-01
TWI817366B (zh) 2023-10-01
US20220278099A1 (en) 2022-09-01

Similar Documents

Publication Publication Date Title
CN111834362B (zh) 集成电路和制造集成电路的方法
US20230090614A1 (en) Footprint for multi-bit flip flop
US11664311B2 (en) Method and structure to reduce cell width in semiconductor device
US20230111939A1 (en) Method of forming semiconductor device
US11984441B2 (en) Integrated circuit with backside power rail and backside interconnect
TWI817366B (zh) 積體電路、半導體結構及其形成方法
US12009356B2 (en) Integrated circuit and method of forming the same
US20240105726A1 (en) Tie off device
US20220367440A1 (en) Multi-bit structure
US20230268339A1 (en) Semiconductor cell and active area arrangement
TWI807647B (zh) 使用第一鰭邊界及第二鰭邊界設計並製造之半導體結構及其製造方法
US20230009894A1 (en) Integrated circuit and method of forming the same
TWI847793B (zh) 積體電路驅動器、積體電路及製造積體電路裝置的方法
US11935830B2 (en) Integrated circuit with frontside and backside conductive layers and exposed backside substrate
US11923034B2 (en) Header circuit placement in memory device
US11942470B2 (en) Semiconductor device and method for manufacturing the same
US20230385504A1 (en) Integrated circuit and method of forming the same
KR20230115861A (ko) 동일한 기능을 갖는 좁은 폭 셀 및 더 넓은 폭 셀을 갖는 집적 회로를 구현하는 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination