KR20230115861A - 동일한 기능을 갖는 좁은 폭 셀 및 더 넓은 폭 셀을 갖는 집적 회로를 구현하는 방법 - Google Patents
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Abstract
집적 회로는 제1 폭을 갖는 제1 회로 셀 및 적어도 1 CPP만큼 제1 폭보다 넓은 제2 폭을 갖는 제2 회로 셀을 포함한다. 제1 회로 셀의 등가 회로는 제2 회로 셀의 등가 회로와 동일하다.
Description
본 출원은 2022년 2월 16일에 출원된 미국 가출원 제 63/310,645 호, 및 2022년 1월 27일에 출원된 미국 가출원 제 63/303,847 호를 우선권으로 주장하며, 이 가출원들 각각은 그 전체가 참조로서 포함된다.
집적 회로(integrated circuit; IC)들을 소형화하는데 있어서의 최근 트렌트는 더 적은 전력을 소모하지만 더 높은 속도로 더 많은 기능을 제공하는 더 작은 디바이스들을 초래해 왔다. 소형화 프로세스는 신뢰성 도전과제들 뿐만 아니라 더 엄격한 설계 및 제조 사양들을 또한 초래해 왔다. 다양한 전자 설계 자동화(electronic design automation; EDA) 툴들이 표준 셀 레이아웃 설계 및 제조 사양들이 충족되는 것을 보장하면서 집적 회로들에 대한 표준 셀 레이아웃 설계들을 생성하고, 최적화하며 검증한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명확성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1의 A 내지 도 1c는 일부 실시예들에 따른, 집적 회로의 레이아웃 다이어그램들이다.
도 1d는 일부 실시예들에 따른, 도 1의 B에 의해 특정된 절단면들(A-A', B-B', 및 C-C')에서의 집적 회로(100)의 단면도들이다.
도 2 내지 도 6은 일부 실시예들에 따른, 더 넓은 회로 셀(wider circuit cell)을 갖는 집적 회로의 레이아웃 다이어그램들이다.
도 7의 A 내지 도 7c는 일부 실시예들에 따른, 2개의 사전 라우트 전도 라인(pre-route conducting line)들과 오버랩된 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램들이다.
도 8의 A 및 도 8의 B는 일부 실시예들에 따른, 사전 라우트 전도 라인들과 오버랩된 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램들이다.
도 9는 일부 실시예들에 따른, 레이아웃 설계를 합법화(legalize)하는 프로세스의 흐름도이다.
도 10은 일부 실시예들에 따른, 레이아웃 다이어그램을 생성하는 방법의 흐름도이다.
도 11은 일부 실시예들에 따른, 집적 회로를 제조하는 방법(1100)의 흐름도이다.
도 12는 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템의 블록 다이어그램이다.
도 13은 일부 실시예들에 따른, 집적 회로(IC) 제조 시스템, 및 이와 연관된 IC 제조 흐름의 블록 다이어그램이다.
도 1의 A 내지 도 1c는 일부 실시예들에 따른, 집적 회로의 레이아웃 다이어그램들이다.
도 1d는 일부 실시예들에 따른, 도 1의 B에 의해 특정된 절단면들(A-A', B-B', 및 C-C')에서의 집적 회로(100)의 단면도들이다.
도 2 내지 도 6은 일부 실시예들에 따른, 더 넓은 회로 셀(wider circuit cell)을 갖는 집적 회로의 레이아웃 다이어그램들이다.
도 7의 A 내지 도 7c는 일부 실시예들에 따른, 2개의 사전 라우트 전도 라인(pre-route conducting line)들과 오버랩된 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램들이다.
도 8의 A 및 도 8의 B는 일부 실시예들에 따른, 사전 라우트 전도 라인들과 오버랩된 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램들이다.
도 9는 일부 실시예들에 따른, 레이아웃 설계를 합법화(legalize)하는 프로세스의 흐름도이다.
도 10은 일부 실시예들에 따른, 레이아웃 다이어그램을 생성하는 방법의 흐름도이다.
도 11은 일부 실시예들에 따른, 집적 회로를 제조하는 방법(1100)의 흐름도이다.
도 12는 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템의 블록 다이어그램이다.
도 13은 일부 실시예들에 따른, 집적 회로(IC) 제조 시스템, 및 이와 연관된 IC 제조 흐름의 블록 다이어그램이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들, 값들, 동작들, 재료들, 배열들 등의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 재료들, 배열들 등이 고려된다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
도 1의 A 내지 도 1c는 일부 실시예들에 따른, 집적 회로(100)의 레이아웃 다이어그램들이다. 도 1의 A 내의 레이아웃 다이어그램은 회로 셀들(100A 및 100B)을 포함하는 한편, 도 1의 B 및 도 1c 내의 다이어그램들 각각은 회로 셀들(100W 및 100B)을 포함한다. 도 1의 A 내의 회로 셀(100A)과 연관된 설계 규칙 위반은, 도 1의 A 내의 회로 셀(100A)이 도 1의 B 또는 도 1c 내의 더 넓은 회로 셀로 교체될 때 해소(remedy)된다. 더 넓은 회로 셀(100W)은 회로 셀(100A)의 기능과 동일한 기능을 갖는 한편, 더 넓은 회로 셀(100W)은 적어도 1 CPP(Contacted Poly Pitch)만큼 회로 셀(100A)의 폭보다 큰 폭을 갖는다.
도 1의 A에서, 회로 셀들(100A 및 100B)은 X방향으로 연장된 동일한 행에 위치된다. 명확하게 도시되지 않은, 회로 셀들(100A 및 100B) 간의 다른 회로 셀들은 회로 셀들(100A 및 100B) 간의 심벌 "…"로 그래픽적으로 나타내어진다. 도 1의 B 또는 도 1c의 레이아웃 다이어그램에서, 회로 셀들(100W 및 100B)은, 더 넓은 회로 셀(100W)이 도 1의 A 내의 회로 셀(100A)을 대체하면서, X방향으로 연장된 동일한 행에 또한 위치된다. 도 1의 A 내지 도 1c 내의 레이아웃 다이어그램들은 예시들로서 제공된다. 다른 구현예들에서, 회로 셀들(100A 및 100B)이 동일한 행에 위치되지 않고, 대응하여 회로 셀들(100W 및 100B)이 동일한 행에 위치되지 않는다.
도 1의 A에서, 회로 셀들(100A 및 100B) 각각은 2개의 수평 경계부들(hB1 및 hB2) 간에 Y방향으로 경계가 지정되고, 2개의 수직 경계부들(vB1 및 vB2) 간에 X방향으로 경계가 지정된다. 회로 셀들(100A 및 100B) 각각은 전력 레일들(VDD 및 VSS)로부터 공급 전압들을 수신한다. 회로 셀들(100A 및 100B) 각각은 X방향으로 연장된 다수의 수평 전도 라인들 및 X방향으로 연장된 다수의 연결 핀들을 포함한다. 회로 셀(100A) 내의 연결 핀(ZN)은 수평 라우팅 트랙(h1)에 위치되고, 회로 셀(100A) 내의 연결 핀들(A1 및 A2)은 수평 라우팅 트랙(h3)에 위치된다. 회로 셀(100A) 내의 수평 전도 라인들(122, 124, 및 125)은 수평 라우팅 트랙(h2, h4, 및 h5)에 대응하여 위치된다. 일부 예시적인 실시예들에서, 회로 셀들(100A 및 100B) 각각은 2개의 입력들 및 1개의 출력을 갖는 로직 게이트로서 구현되고, 연결 핀(ZN)이 로직 게이트의 1개의 출력을 대응하여 제공하면서 연결 핀들(A1 및 A2)이 로직 게이트의 2개의 입력들을 대응하여 제공한다.
도 1의 A에서, 수직 전도 라인들이 수직 라우팅 트랙들과 정렬되어 위치된다. 회로 셀(100A)과 오버랩되거나 회로 셀(100A) 부근에 있는 수직 라우팅 트랙들은 수직 라우팅 트랙들(T1A, T2A, T3A, T4A, T5A, T6A, 및 T7A)을 포함한다. 회로 셀(100B)과 오버랩되거나 회로 셀(100B) 부근에 있는 수직 라우팅 트랙들은 수직 라우팅 트랙들(T1B, T2B, T3B, T4B, T5B, T6B, 및 T7B)을 포함한다. 수직 라우팅 트랙들(T1A 내지 T7A 및 T1B 내지 T7B) 내의 수직 전도 라인들은, X방향으로 연장된 수평 전도 라인들(예를 들어, 122, 124, 및 125) 및 연결 핀들(예를 들어, ZN, A1, 및 A2)과 접촉하는 금속층과는 상이한 금속층 내에 있다. 예를 들어, 일부 실시예들에서, 수평 전도 라인들(예를 들어, 122, 124, 및 125) 및 연결 핀들(예를 들어, ZN, A1, 및 A2)은 프론트 엔드 오브 라인(front-end-of-line; FEOL) 프로세스에서 제조된 최상 절연층 위의 제1 금속층(M0) 내에 있는 한편, 수직 라우팅 트랙들(T1A 내지 T7A 및 T1B 내지 T7B) 내의 수직 전도 라인들은 제1 금속층(M0) 위의 제2 금속층(M1) 내에 있다.
도 1의 A에서, 회로 셀들(100A 및 100B)이 레이아웃 다이어그램에 위치되기 전에, 수직 전도 라인들(110A 및 110B)이 자동 배치 및 라우트(Automatic Place and Route; APR) 프로그램에 의해 사전 라우트 전도 라인들로서 수직 라우팅 트랙들(T4A 및 T1B)에 대응하여 위치된다. 일 예시에서, 수직 전도 라인들(110A 및 110B) 각각은 전력 그리드를 위한 전도 라인이다. 회로 셀(100B)이 수직 전도 라인(110B) 옆에 위치될 때, 회로 셀(100B)의 연결 핀(ZN)이 수직 라우팅 트랙(T3B) 내의 수직 전도 라인으로부터 액세스되는 한편, 회로 셀(100B)의 연결 핀들(A1 및 A2)이 수직 라우팅 트랙들(T2B 및 T4B) 내의 수직 전도 라인들로부터 대응하여 액세스된다. 회로 셀(100A)이 수직 전도 라인(110A)과 오버랩되어 위치될 때, 회로 셀(100A)의 연결 핀들(A1 및 A2)이 수직 라우팅 트랙들(T3A 및 T5A) 내의 수직 전도 라인들로부터 대응하여 액세스된다. 회로 셀(100A)의 연결 핀(ZN)은 그러나, 도 1의 A에 도시된 수직 라우팅 트랙들 내의 수직 전도 라인 중 임의의 수직 전도 라인으로부터 액세스될 수 없다. 결론적으로, 도 1의 A에 도시된 사전 라우트 전도 라인[예를 들어, 수직 전도 라인(110A)]과의 오버랩을 갖는 위치에 회로 셀(100A)을 위치시키는 것은 연결 핀들에 관련된 설계 규칙 위반을 초래한다.
설계 규칙 위반은, 도 1의 A 내의 회로 셀(100A)이 도 1의 B 또는 도 1c 내의 더 넓은 회로 셀(100W)로 교체될 때 해소된다. 더 넓은 회로 셀(100W)은 회로 셀(100A)과 동일한 기능을 갖지만, X방향을 따라 회로 셀(100A)보다 넓은 폭을 갖는다. 도 1의 B에서, 더 넓은 회로 셀(100W)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T3A 및 T6A) 내의 수직 전도 라인들로부터 대응하여 액세스되는 한편, 더 넓은 회로 셀(100W)의 연결 핀(ZN)은 수직 라우팅 트랙(T5A) 내의 수직 전도 라인으로부터 액세스된다. 도 1c에서, 더 넓은 회로 셀(100W)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T2A 및 T5A) 내의 수직 전도 라인들로부터 대응하여 액세스되는 한편, 더 넓은 회로 셀(100W)의 연결 핀(ZN)은 수직 라우팅 트랙(T3A) 내의 수직 전도 라인으로부터 액세스된다.
설계 규칙 위반들을 해소하는 프로세스 동안, 도 1의 A 내의 회로 셀(100A)이 도 1의 B 또는 도 1c 내의 더 넓은 회로 셀(100W)로 교체될 때, 회로 셀(100A)이 설계 규칙 위반들을 해소하기 위해 다른 위치로 이동되는 대안적인 구현과 비교하여, 셀 교체로 인한 회로 셀(100A) 부근에서의 인접한 셀들의 케스케이드형 변위(cascaded displacement)가 감소된다. 예를 들어, 수직 전도 라인들(110A)과의 오버랩을 회피하기 위해 회로 셀(100A)을 이동시키는 대안적인 구현에서, 회로 셀(100A)은 양의 X방향을 향해 또는 음의 X방향을 향해 2 CPP의 거리만큼 최소로 이동된다. 대조적으로, 도 1의 A 내의 회로 셀(100A)이 도 1의 B 내의 더 넓은 회로 셀(100W)로 교체될 때, 더 넓은 회로 셀(100W)의 폭이 증가되므로, 회로 셀의 경계부(vB2)만이 1 CPP의 거리만큼 양의 X방향을 향해 시프트된다. 유사하게, 도 1의 A 내의 회로 셀(100A)이 도 1c 내의 더 넓은 회로 셀(100W)로 교체될 때, 더 넓은 회로 셀(100W)의 폭이 증가되므로, 회로 셀의 경계부(vB1)만이 1 CPP의 거리만큼 음의 X방향을 향해 시프트된다.
도 1의 B 또는 도 1c의 레이아웃 다이어그램에서, 셀 교체로 인한 인접한 셀들의 케스케이드형 변위가 1 CPP로 감소된다. 도 1의 A 내지 도 1c에 도시된 예시들에서, 회로 셀(100A)을 다른 위치로 이동시키는 대안적인 구현이, 인접한 셀들의 케스케이드형 변위가 2 CPP들만큼 시프트되는 것을 초래할 것이다. 다른 예시들에서, 관심있는 회로 셀이 핀 액세스에 관련된 설계 규칙 위반에 직면했을 때 점점 커지고 넓어지며, 관심있는 회로 셀을 다른 위치로 이동시키는 것이, 인접한 셀들의 케스케이드형 변위가 2 CPP들보다 커지는 것을 초래할 것인 한편, 관심있는 회로 셀을 동일한 기능의 그리고 더 넓은 폭을 갖는 회로 셀로 교체하는 것은 인접한 셀들의 케스케이드형 변위에 대해 1 CPP 시프트만을 여전히 초래할 수 있다. 인접한 셀들의 케스케이드형 변위의 감소는 종종, 더 낮은 혼잡도(congestion), 감소된 시간 딜레이, 및 더 낮은 전력 소모로 이끌 수 있는 더 짧은 라우팅 와이어들에 대응한다. 추가적으로, 관심있는 회로 셀을 동일한 기능의 그리고 더 넓은 폭을 갖는 회로 셀로 교체하는 것은 또한, 설계 규칙 위반들을 유발하는 사전 라우트 전도 라인[예를 들어, 수직 전도 라인들(110A)] 부근에서의 레이아웃 면적들의 더 나은 활용을 초래할 수 있고, 결론적으로 다른 회로 셀들에 이용가능한 더 많은 평면 공간(floorplan space)으로 이끌 수 있다.
도 1의 A에서, 회로 셀(100A) 및 회로 셀(100B)은 동일한 셀 레이아웃 설계를 갖는다. 도 1의 B 및 도 1c에서, 더 넓은 회로 셀(100W) 및 회로 셀(100B)은 상이한 셀 레이아웃 설계들을 갖지만 동일한 회로 사양을 갖는다. 일부 실시예들에서, 회로 셀(100A) 및 회로 셀(100B)은 동일한 회로 기능을 갖고 회로 서술 파일에서 동일한 SPICE 사양을 갖는다. 도 1의 B 또는 도 1c에서, 도 1의 A 내의 회로 셀(100A)이 더 넓은 회로 셀(100W)로 교체되고, 회로 셀(100W)의 회로 기능은 회로 셀(100B)의 회로 기능과 동일하다. 더 넓은 회로 셀(100W)의 셀 레이아웃은 그러나, 회로 셀(100B)의 셀 레이아웃 또는 회로 셀(100A)의 셀 레이아웃과 동일하지 않다. 예를 들어, 도 1의 A 내의 회로 셀(100A)[또는 회로 셀(100B)]의 셀 폭은 3 CPP인 반면, 도 1의 B 내의 또는 도 1c 내의 더 넓은 회로 셀(100W)의 셀 폭은 4 CPP이다.
일부 실시예들에서, 회로 셀(100W) 및 회로 셀(100B)은 레지스터 전달 레벨(register-transfer level; RTL)에서 동일한 등가 회로를 갖는다. 일부 실시예들에서, 회로 셀(100W) 및 회로 셀(100B)은 VHDL 또는 Verilog와 같은 하드웨어 서술 언어에 의해 특정될 때 동일한 등가 회로를 갖는다. 일부 실시예들에서, 회로 셀(100W) 및 회로 셀(100B)은 동일한 로직 게이트의 상이한 레이아웃 설계들이다. 일부 실시예들에서, 회로 셀(100W) 및 회로 셀(100B)은, 회로 셀(100W) 및 회로 셀(100B)의 레이아웃 설계들로부터 추출된 사후 레이아웃 SPICE 시뮬레이션 네트리스트(post-layout SPICE simulation netlist)들이 상이할지라도, 동일한 스키매틱 파일(schematic file) 또는 동일한 사전 레이아웃 SPICE 네트리스트 파일에 의해 서술될 때 동일한 아날로그 회로의 상이한 레이아웃 설계들이다. 상이한 사후 레이아웃 SPICE 시뮬레이션 네트리스트들은, 회로 셀(100W) 및 회로 셀(100B)의 타이밍 다이어그램들 간의 작은(minor) 타이밍 변화들을 어카운팅한다.
도 1의 A에서, 게이트 정렬 라인들(vG1 및 vG2)은, 회로 셀(100A) 내의 PMOS 트랜지스터들 및 NMOS 트랜지스터들에 대해 Y방향으로 연장된 게이트 컨덕터들(도면에 미도시)의 위치들을 식별한다. 게이트 정렬 라인들(vG1 및 vG2) 간의 거리는, 게이트 정렬 라인들(vG1 및 vG2)에 대응하여 위치된 2개의 게이트 컨덕터들 간의 피치 거리인 1 CPP(Contacted Poly Pitch)이다. 경계부(vB1)와 게이트 정렬 라인(vG1) 사이의 거리는 1 CPP이고, 경계부(vB2)와 게이트 정렬 라인(vG2) 사이의 거리도 1 CPP이다. 따라서, 회로 셀(100A)의 셀 폭은 3 CPP이다.
일부 실시예들에서, 제조된 집적 회로 내의 회로 셀(100A)의 수직 경계부(vB1) 및 수직 경계부(vB2) 각각은, 수직 경계부(vB1) 및 수직 경계부(vB2)에 위치된 대응하는 더미 게이트 컨덕터들에 의해 식별된다. 일부 실시예들에서, 제조된 집적 회로 내의 회로 셀(100A)의 수직 경계부(vB1) 및 수직 경계부(vB2) 각각은, 회로 셀(100A) 내의 소스/드레인 영역들을 이웃하는 회로 셀들 내의 소스/드레인 영역들로부터 격리하는 대응하는 격리 영역들에 의해 식별된다. 일부 실시예들에서, 제조된 집적 회로 내의 회로 셀(100A)의 수평 경계부(hB1) 및 수평 경계부(hB2) 각각은, 전력 레일들(VDD 및 VSS)의 위치 및 기하구조(geometry)에 기초하여 식별된다. 예를 들어, 일부 실시예들에서, 수평 경계부(hB1)는 전력 레일(VDD) 내의 (X방향으로 연장된) 중앙 라인과 정렬되고, 수평 경계부(hB2)는 전력 레일(VSS) 내의 (X방향으로 연장된) 중앙 라인과 정렬된다.
일부 실시예들에서, 도 1의 B 또는 도 1c 내의 더 넓은 회로 셀(100W)은 도 1의 A 내의 회로 셀(100A)에 기초하여 변형된다. 일부 실시예들에서, 더 넓은 회로 셀(100W)은 게이트 정렬 라인들(vG1 및 vG2) 간에 삽입된 새로운 게이트 정렬 라인(vGa)을 포함하고, 게이트 정렬 라인들(vG1 및 vG2) 간의 거리는 2 CPP가 된다. 회로 셀(100A) 내의 게이트 정렬 라인(vG1)과 정렬된 게이트 컨덕터들은, 더 넓은 회로 셀(100W) 내의 게이트 정렬 라인(vG1)과 정렬된 대응하는 게이트 컨덕터들로서 유지된다. 회로 셀(100A) 내의 게이트 정렬 라인(vG2)과 정렬된 게이트 컨덕터들은, 더 넓은 회로 셀(100W) 내의 게이트 정렬 라인(vG2)과 정렬된 대응하는 게이트 컨덕터들로서 유지된다. 일부 실시예들에서, 새로운 게이트 정렬 라인(vGa)과 정렬되는 더미 게이트 컨덕터들이 더 넓은 회로 셀(100W)에 추가된다. 일부 실시예들에서, 새로운 게이트 정렬 라인(vGa)과 정렬되는 더미 게이트 컨덕터들이 더 넓은 회로 셀(100W)에 추가되지 않고, 새로운 게이트 정렬 라인(vGa)과 정렬되는 실제 게이트 컨덕터들이 더 넓은 회로 셀(100W)에 추가되지 않는다.
일부 실시예들에서, 회로 셀(100A)이 더 넓은 회로 셀(100W)이 되도록 변형될 때 PMOS 트랜지스터들 및 NMOS 트랜지스터들이 더 넓은 회로 셀(100W)에 추가되지 않고, 더 넓은 회로 셀(100W)의 등가 회로가 회로 셀(100A)의 등가 회로와 동일하다. 일부 실시예들에서, 로직 게이트들로 나타내어진 더 넓은 회로 셀(100W)의 등가 회로가 로직 게이트들로 나타내어진 회로 셀(100A)의 등가 회로와 여전히 동일하지만, 회로 셀(100A)이 더 넓은 회로 셀(100W)이 되도록 변형될 때 PMOS 트랜지스터 및 NMOS 트랜지스터가 더 넓은 회로 셀(100W)에 추가되고, 더 넓은 회로 셀(100W)에서 새로 추가된 PMOS 트랜지스터 및/또는 NMOS 트랜지스터에 의해 더 넓은 회로 셀(100W) 내의 하나 이상의 로직 게이트의 구동 강도(driving strength)가 증대된다. 일부 실시예에서, 새로 추가된 PMOS 트랜지스터 및 새로 추가된 NMOS 트랜지스터가 게이트 정렬 라인들(vG1 및 vG2) 간에 위치되고, 새로 추가된 PMOS 트랜지스터 및 새로 추가된 NMOS 트랜지스터에 대한 게이트 컨덕터들이 새로운 게이트 정렬 라인(vGa)과 정렬된다.
도 1d는 일부 실시예들에 따른, 도 1의 B에 의해 특정된 절단면들(A-A', B-B', 및 C-C')에서의 집적 회로(100)의 단면도들이다. 도 1d에 도시된 절단면(A-A')의 단면도에서, 활성 영역 구조체(80p)가 기판(20) 상에 있다. 회로 셀(100B) 내의 활성 영역 구조체(80p) 내의 (소스 영역, 채널 영역, 또는 드레인 영역과 같은) 활성 영역들은, 회로 셀(100B)의 수직 경계부들(vB1 및 vB2)에서 대응하여 경계 격리 영역들(ivB1p 및 ivB2p)에 의해 인접한 셀들 내의 활성 영역들로부터 격리된다. 더 넓은 회로 셀(100W) 내의 활성 영역 구조체(80p) 내의 (소스 영역, 채널 영역, 또는 드레인 영역과 같은) 활성 영역들은, 더 넓은 회로 셀(100W)의 수직 경계부들(vB1 및 vB2)에서 대응하여 경계 격리 영역들(ivB1p 및 ivB2p)에 의해 인접한 셀들 내의 활성 영역들로부터 격리된다.
도 1d에서, 회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의 게이트 컨덕터들(gT1 및 gT2) 각각은, 대응하는 PMOS 트랜지스터의 채널 영역에서 활성 영역 구조체(80p)를 가로지른다(intersect). 회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의 단자 컨덕터(terminal-conductor)들(132p, 135, 및 138p) 각각은, 적어도 하나의 PMOS 트랜지스터의 대응하는 소스/드레인 영역에서 활성 영역 구조체(80p)를 가로지른다. 더 넓은 회로 셀(100W)에서, 더미 게이트 컨덕터(gTa)가 활성 영역 구조체(80p)를 가로지르지만, 더미 게이트 컨덕터(gTa)는 그럼에도 불구하고 더 넓은 회로 셀(100W) 내의 기능성 트랜지스터의 게이트 단자로서 구현되지 않는다. 회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의 연결 핀(ZN)은 게이트 컨덕터들(예를 들어, gT1 및 gT2) 및 단자 컨덕터들(예를 들어, 132p, 135, 및 138p)을 커버하는 층간 유전체(interlayer dielectric) 위에 있는 금속층 내에 있다. 연결 핀(ZN)은 비아 커넥터(via-connector)(VD)를 통해 단자 컨덕터(135)에 전도성으로(conductively) 연결된다.
도 1d에 도시된 절단면(B-B')의 단면도에서, 회로 셀(100B) 내의 그리고 더 넓은 회로 셀(100W) 내의 게이트 컨덕터들(gT1 및 gT2) 및 단자 컨덕터(135)가 모두 기판(20) 상에 있다. 더 넓은 회로 셀(100W) 내의 더미 게이트 컨덕터들(gTa)도 기판(20) 상에 있다.
회로 셀(100B) 내의 그리고 더 넓은 회로 셀(100W) 내의 연결 핀들(A1 및 A2)은 모두, 게이트 컨덕터들(예를 들어, gT1 및 gT2) 및 단자 컨덕터(135)를 커버하는 층간 유전체 위에 있는 금속층 내에 있다. 더 넓은 회로 셀(100W) 내의 수평 전도 라인(125)도 게이트 컨덕터들(예를 들어, gT1 및 gT2) 및 단자 컨덕터(135)를 커버하는 층간 유전체 위에 있는 금속층 내에 있다. 연결 핀(A1)은 비아 커넥터(VG)를 통해 게이트 컨덕터(gT1)에 전도성으로 연결된다. 연결 핀(A2)은 비아 커넥터(VG)를 통해 게이트 컨덕터(gT2)에 전도성으로 연결된다.
도 1d에 도시된 절단면(C-C')의 단면도에서, 활성 영역 구조체(80n)가 기판(20) 상에 있다. 회로 셀(100B) 내의 활성 영역 구조체(80n) 내의 (소스 영역, 채널 영역, 또는 드레인 영역과 같은) 활성 영역들은, 회로 셀(100B)의 수직 경계부들(vB1 및 vB2)에서 대응하여 경계 격리 영역들(ivB1n 및 ivB2n)에 의해 인접한 셀들 내의 활성 영역들로부터 격리된다. 더 넓은 회로 셀(100W) 내의 활성 영역 구조체(80n) 내의 (소스 영역, 채널 영역, 또는 드레인 영역과 같은) 활성 영역들은, 더 넓은 회로 셀(100W)의 수직 경계부들(vB1 및 vB2)에서 대응하여 경계 격리 영역들(ivB1n 및 ivB2n)에 의해 인접한 셀들 내의 활성 영역들로부터 격리된다.
도 1d에서, 회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의 게이트 컨덕터들(gT1 및 gT2) 각각은, 대응하는 NMOS 트랜지스터의 채널 영역에서 활성 영역 구조체(80n)를 가로지른다. 회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의 단자 컨덕터들(132p, 135, 및 138p) 각각은, 적어도 하나의 NMOS 트랜지스터의 대응하는 소스/드레인 영역에서 활성 영역 구조체(80n)를 가로지른다. 더 넓은 회로 셀(100W)에서, 더미 게이트 컨덕터(gTa)가 활성 영역 구조체(80n)를 가로지르지만, 더미 게이트 컨덕터(gTa)는 그럼에도 불구하고 더 넓은 회로 셀(100W) 내의 기능성 트랜지스터의 게이트 단자로서 구현되지 않는다. 회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의 수평 전도 라인(125)은 게이트 컨덕터들(예를 들어, gT1 및 gT2) 및 단자 컨덕터들(예를 들어, 132n, 135, 및 138n)을 커버하는 층간 유전체 위에 있는 금속층 내에 있다.
도 1d에서, 연결 핀(ZN), 연결 핀들(A1 및 A2), 및 수평 전도 라인(125)은 모두 층간 유전체(IDL1)의 층에 의해 커버된다. 수직 전도 라인들(110A 및 110B)은 층간 유전체(IDL1)의 층 위에 있는 금속층 내에 있다. 일부 실시예들에서, 수직 전도 라인들(110A 및 110B) 각각은 전력 그리드 전도 라인이다. 수직 전도 라인들(110A 및 110B)은 (도 1의 B에 도시된) 수직 라우팅 트랙들(T1B 및 T4A)과 대응하여 정렬된다. 더 넓은 회로 셀(100W)을 가로지르는 수직 전도 라인들(172A, 175A, 178A) 및 회로 셀(100B)을 가로지르는 수직 전도 라인들(172B, 175B, 및 178B)도 층간 유전체(IDL1)의 층 위에 있는 금속층 내에 있다. 수직 전도 라인들(172A, 175A, 178A)은 (도 1의 B에 도시된) 수직 라우팅 트랙들(T3A, T5A, 및 T6A)과 대응하여 정렬되는 한편, 수직 전도 라인들(172A, 175A, 178A)은 (도 1의 B에 도시된) 수직 라우팅 트랙들(T2B, T3B, 및 T4B)과 대응하여 정렬된다.
도 1d에 도시된 절단면(A-A')의 단면도에서, 수직 전도 라인(175A)은 비아 커넥터(195A)를 통해 더 넓은 회로 셀(100W)의 연결 핀(ZN)에 전도성으로 연결되는 한편, 수직 전도 라인(175B)은 비아 커넥터(195B)를 통해 회로 셀(100B)의 연결 핀(ZN)에 전도성으로 연결된다. 도 1d에 도시된 절단면(B-B')의 단면도에서, 수직 전도 라인(172A)은 비아 커넥터(192A)를 통해 더 넓은 회로 셀(100W)의 연결 핀(A1)에 전도성으로 연결되고, 수직 전도 라인(178A)은 비아 커넥터(198A)를 통해 더 넓은 회로 셀(100W)의 연결 핀(A2)에 전도성으로 연결된다. 수직 전도 라인(172B)은 비아 커넥터(192B)를 통해 회로 셀(100B)의 연결 핀(A1)에 전도성으로 연결되고, 수직 전도 라인(178B)은 비아 커넥터(198B)를 통해 회로 셀(100B)의 연결 핀(A2)에 전도성으로 연결된다.
도 1의 B 또는 도 1c 내의 더 넓은 회로 셀(100W)에 추가하여, 더 넓은 회로 셀의 다른 구현들이 도 2 내지 도 6에 도시된다. 도 1의 A 내의 회로 셀(100A)이 도 2 내지 도 6 내의 더 넓은 회로 셀들 중 임의의 하나로 교체될 때, 핀 액세스에 관련된 이전에 식별된 설계 규칙 위반이 해소된다.
도 2는 일부 실시예들에 따른, 더 넓은 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램이다. 도 2 내의 더 넓은 회로 셀(200W)의 레이아웃 설계는 [Y방향으로 연장된 반전 축(reflection axis)에 대한] 도 1의 B 내의 더 넓은 회로 셀(100W)의 반전이며, 이는 X방향을 따른 연결 핀들(A1 및 A2)의 위치들의 교환을 초래한다. 도 1의 B의 더 넓은 회로 셀(100W) 및 도 2의 더 넓은 회로 셀(200W) 둘 다에서, 게이트 정렬 라인들(vG1 및 vG2) 간에 새로운 게이트 정렬 라인(vGa)이 삽입된다.
도 1의 B의 더 넓은 회로 셀(100W)에서, 연결 핀(A1)은 경계부(vB1)에 인접해 있고, 연결 핀(A2)은 경계부(vB2)에 인접해 있다. 추가적으로, 더 넓은 회로 셀(100W)에서, 게이트 정렬 라인(vG1)은 경계부(vB1)에 인접해 있고, 게이트 정렬 라인(vG2)은 경계부(vB2)에 인접해 있다. 대조적으로, 도 2의 더 넓은 회로 셀(200W)에서, 연결 핀(A2)은 경계부(vB1)에 인접해 있고, 연결 핀(A1)은 경계부(vB2)에 인접해 있다. 또한, 더 넓은 회로 셀(200W)에서, 게이트 정렬 라인(vG2)은 경계부(vB1)에 인접해 있고, 게이트 정렬 라인(vG1)은 경계부(vB2)에 인접해 있다. 게이트 정렬 라인들(vG1 및 VG2)의 위치 교환 때문에, 도 1의 B에서 경계부(vB1)에 인접해 있는 게이트 정렬 라인(vG1)과 정렬된 게이트 컨덕터들을 갖는 PMOS/NMOS 트랜지스터들이 도 2에서 새로운 위치들로 이동되고, 게이트 정렬 라인(vG1)과 정렬된 게이트 컨덕터들을 갖는 PMOS/NMOS 트랜지스터들은 도 2에서 경계부(vB2)에 인접해진다. 유사하게, 도 1의 B에서 경계부(vB2)에 인접해 있는 게이트 정렬 라인(vG2)과 정렬된 게이트 컨덕터들을 갖는 PMOS/NMOS 트랜지스터들이 도 2에서 새로운 위치들로 이동되고, 게이트 정렬 라인(vG2)과 정렬된 게이트 컨덕터들을 갖는 PMOS/NMOS 트랜지스터들은 도 2에서 경계부(vB1)에 인접해진다. 더 넓은 회로 셀(200W)은 도 1의 A 내의 회로 셀(100A) 또는 도 2 내의 회로 셀(100B)과 동일한 기능을 갖는다.
도 2에서, 더 넓은 회로 셀(200W)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T5A 및 T2A) 내의 수직 전도 라인들로부터 대응하여 액세스되는 한편, 더 넓은 회로 셀(200W)의 연결 핀(ZN)은 수직 라우팅 트랙(T3A) 내의 수직 전도 라인으로부터 액세스된다.
도 3 및 도 4는 일부 실시예들에 따른, 더 넓은 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램들이다. 도 3 내의 더 넓은 회로 셀(300W)은 도 1의 B 내의 더 넓은 회로 셀(100W)의 변형이고, 도 4 내의 더 넓은 회로 셀(400W)은 도 1c 내의 더 넓은 회로 셀(100W)의 변형이다. 변형은 더 넓은 회로 셀(100W)의 연결 핀(ZN)을 짧게 하는 것을 포함한다. 일부 실시예들에서, 회로 셀 내의 연결 핀들을 짧게 하는 것은 시간 딜레이들을 감소시키고 회로 셀의 속도 성능을 향상시킨다.
도 3에서, 더 넓은 회로 셀(300W)의 짧아진 연결 핀(ZN)이 수평 라우팅 트랙(h1) 내의 수평 전도 라인(321)과 정렬되고, 수평 전도 라인(321)이 수직 경계부(vB1)와 짧아진 연결 핀(ZN) 사이의 공간을 점유한다. 더 넓은 회로 셀(300W)의 짧아진 연결 핀(ZN)은 수직 라우팅 트랙(T5A) 내의 수직 전도 라인으로부터 액세스되는 한편, 더 넓은 회로 셀(100W)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T3A 및 T6A) 내의 수직 전도 라인들로부터 대응하여 액세스된다.
도 4에서, 더 넓은 회로 셀(400W)의 짧아진 연결 핀(ZN)이 수평 라우팅 트랙(h1) 내의 수평 전도 라인(421)과 정렬되고, 수평 전도 라인(421)이 짧아진 연결 핀(ZN)과 수직 경계부(vB1) 사이의 공간을 점유한다. 도 4에서, 더 넓은 회로 셀(400W)의 짧아진 연결 핀(ZN)은 수직 라우팅 트랙(T3A) 내의 수직 전도 라인으로부터 액세스되는 한편, 더 넓은 회로 셀(100W)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T2A 및 T5A) 내의 수직 전도 라인들로부터 대응하여 액세스된다.
도 5 및 도 6은 일부 실시예들에 따른, 더 넓은 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램들이다. 도 5 내의 더 넓은 회로 셀(500W)은 도 1의 B 내의 더 넓은 회로 셀(100W)의 변형이고, 도 6 내의 더 넓은 회로 셀(600W)은 도 1c 내의 더 넓은 회로 셀(600W)의 변형이다. 도 5 내의 더 넓은 회로 셀(500W)은, 도 1의 B 내의 더 넓은 회로 셀(100W)의 변형으로서, 더 넓은 회로 셀(100W)의 연결 핀(ZN)을 짧게 한 것을 포함한다. 도 6 내의 더 넓은 회로 셀(600W)은, 도 1c 내의 더 넓은 회로 셀(100W)의 변형으로서, 더 넓은 회로 셀(100W)의 연결 핀(ZN)을 짧게 한 것 및 더 넓은 회로 셀(100W)의 연결 핀(A2)을 세장형으로 한 것(elongating)을 포함한다.
도 5에서, 더 넓은 회로 셀(500W)의 짧아진 연결 핀(ZN)은 수평 라우팅 트랙(h1) 내의 수평 전도 라인들(521L 및 521R)과 정렬된다. 수평 전도 라인(521L)은 수직 경계부(vB1)와 짧아진 연결 핀(ZN) 사이의 공간을 점유하고, 수평 전도 라인(521R)은 짧아진 연결 핀(ZN)과 수직 경계부(vB2) 사이의 공간을 점유한다. 더 넓은 회로 셀(500W)의 짧아진 연결 핀(ZN)은 수직 라우팅 트랙(T5A) 내의 수직 전도 라인으로부터 액세스되는 한편, 더 넓은 회로 셀(100W)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T3A 및 T6A) 내의 수직 전도 라인들로부터 대응하여 액세스된다.
도 6에서, 더 넓은 회로 셀(600W)의 짧아진 연결 핀(ZN)은 수평 라우팅 트랙(h1) 내의 수평 전도 라인들(621L 및 621R)과 정렬된다. 수평 전도 라인(621L)은 수직 경계부(vB1)와 짧아진 연결 핀(ZN) 사이의 공간을 점유하고, 수평 전도 라인(621R)은 짧아진 연결 핀(ZN)과 수직 경계부(vB2) 사이의 공간을 점유한다. 추가적으로, 도 6에서, 세장형 연결 핀(A2)은 연결 핀(A2)과 수직 경계부(vB2) 사이의 공간을 점유한다. 더 넓은 회로 셀(600W)의 짧아진 연결 핀(ZN)은 수직 라우팅 트랙(T3A) 내의 수직 전도 라인으로부터 액세스되는 한편, 더 넓은 회로 셀(100W)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T2A 및 T5A) 내의 수직 전도 라인들로부터 대응하여 액세스된다.
도 1의 A의 예시적인 레이아웃 다이어그램에서, 회로 셀(100A)은, 회로 셀(100A)이 1개의 사전 라우트 전도 라인[예를 들어, 수직 전도 라인(110A)]과 오버랩되게 하고 핀 액세스에 관련된 설계 규칙 위반을 초래하는 위치에 위치된다. 설계 규칙 위반은, 회로 셀(100A)이 동일한 기능을 갖는 더 넓은 회로 셀[예를 들어, 도 1의 B 및 도 1c 내의 더 넓은 회로 셀(100W)]로 교체됨에 따라 해소된다. 회로 셀(100A)의 교체로서의 더 넓은 회로 셀의 다른 예시들은 도 2 내의 더 넓은 회로 셀(200W), 도 3 내의 더 넓은 회로 셀(300W), 도 4 내의 더 넓은 회로 셀(400W), 도 5 내의 더 넓은 회로 셀(500W), 및 도 6 내의 더 넓은 회로 셀(600W)을 포함한다. 회로 셀(100A)이 도 1의 A에서 1개의 사전 라우트 전도 라인과 오버랩되지만, 일부 다른 구현들에서, 회로 셀(700A)이 도 7의 A의 레이아웃 다이어그램에 위치될 때 회로 셀(700A)은 2개의 사전 라우트 전도 라인들과 오버랩된다.
도 7의 A 내지 도 7c는 일부 실시예들에 따른, 2개의 사전 라우트 전도 라인들과 오버랩된 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램들이다. 도 7의 A 내의 회로 셀(700A)은 도 1의 A 내의 회로 셀(100A)과 유사한 셀 레이아웃 설계를 갖지만, 수평 라우팅 트랙(h1) 내의 수평 전도 라인들(721L 및 721R)과 정렬된 회로 셀(700A)의 짧아진 연결 핀(ZN)을 포함하는 변형을 갖는다. 도 1의 A 내의 회로 셀(100A)이 1개의 수직 전도 라인(110A)과 오버랩되지만, 도 7의 A 내의 회로 셀(700A)은 회로 셀(700A)이 2개의 수직 전도 라인들(110A 및 112A)과 오버랩되게 하는 위치에 위치된다. 수직 전도 라인들(110A 및 112A) 각각은, 회로 셀(700A)이 도시된 바와 같은 위치에 위치되기 전에 레이아웃 다이어그램에 위치된 사전 라우트 전도 라인이다. 일부 실시예들에서, 수직 전도 라인들(110A 및 112A) 각각은 전력 레일들(VDD 또는 VSS)에 전력 공급 전압을 제공하기 위한 전력 그리드 전도 라인이다. 도 7의 A에서, 수직 전도 라인들(110A 및 112A)은 수직 라우팅 트랙들(T4A 및 T5A)과 대응하여 정렬된다.
도 7의 A에서, 회로 셀(700A)이 수직 전도 라인들(110A 및 112A)과 오버랩되기 때문에, 회로 셀(700A) 내의 연결 핀(ZN) 및 연결 핀(A2) 중 어떤 것도 수직 라우팅 트랙들(예를 들어, T1A 내지 T7A)과 정렬된 수직 전도 라인들로부터 액세스가능하지 않고, 이는 설계 규칙 위반을 구성한다. 일부 실시예들에서, 도 7의 A에서의 설계 규칙 위반은, 도 7의 A 내의 회로 셀(700A)이 도 7의 B 내의 더 넓은 회로 셀(700WB)로 교체되거나 도 7c 내의 더 넓은 회로 셀(700WC)로 교체됨에 따라 해소된다.
도 7의 B 내의 더 넓은 회로 셀(700WB) 및 도 7c 내의 더 넓은 회로 셀(700WC) 각각은 도 7의 A 내의 회로 셀(700A)과 동일한 회로 사양을 갖는다. 더 넓은 회로 셀(700WB) 및 더 넓은 회로 셀(700WC) 각각은 그러나, 회로 셀(700A)의 셀 레이아웃 설계와는 상이한 셀 레이아웃 설계를 갖는다. 예를 들어, 도 7의 A 내의 회로 셀(700A)의 셀 폭은 3 CPP인 반면, 도 7의 B 내의 더 넓은 회로 셀(700WB)의 셀 폭은 5 CPP이고 도 7c 내의 더 넓은 회로 셀(700WC)의 셀 폭도 5 CPP이다.
도 7의 B 내의 더 넓은 회로 셀(700WB) 및 도 7c 내의 더 넓은 회로 셀(700WC) 각각은 도 7의 A 내의 회로 셀(700A)에 기초하여 변형된다. 일부 실시예들에서, 더 넓은 회로 셀들(700WB 및 700WC)은 게이트 정렬 라인들(vG1 및 vG2) 간에 삽입된 새로운 게이트 정렬 라인들(vGa 및 vGb)을 포함하고, 게이트 정렬 라인들(vG1 및 vG2) 간의 거리는 3 CPP가 된다. 회로 셀(700A) 내의 게이트 정렬 라인(vG1)과 정렬된 게이트 컨덕터들은, 더 넓은 회로 셀들(700WB 및 700WC) 내의 게이트 정렬 라인(vG1)과 정렬된 대응하는 게이트 컨덕터들로서 유지된다. 회로 셀(700A) 내의 게이트 정렬 라인(vG2)과 정렬된 게이트 컨덕터들은, 더 넓은 회로 셀들(700WB 및 700WC) 내의 게이트 정렬 라인(vG2)과 정렬된 대응하는 게이트 컨덕터들로서 유지된다.
일부 실시예들에서, 새로운 게이트 정렬 라인들(vGa 및 vGb)과 정렬되는 더미 게이트 컨덕터들이 더 넓은 회로 셀(700WB 또는 700WC)에 추가된다. 일부 실시예들에서, 새로운 게이트 정렬 라인들(vGa 및 vGb)과 정렬되는 더미 게이트 컨덕터들이 더 넓은 회로 셀(700WB 또는 700WC)에 추가되지 않고, 새로운 게이트 정렬 라인들(vGa 및 vGb)과 정렬되는 실제 게이트 컨덕터들이 더 넓은 회로 셀(700WB 또는 700WC)에 추가되지 않는다.
일부 실시예들에서, 회로 셀(700A)이 더 넓은 회로 셀이 되도록 변형될 때 PMOS 트랜지스터들 및 NMOS 트랜지스터들이 더 넓은 회로 셀(700WB 또는 700WC)에 추가되지 않고, 더 넓은 회로 셀(700WB 또는 700WC)의 등가 회로가 회로 셀(700A)의 등가 회로와 동일하다. 일부 실시예들에서, 로직 게이트들로 나타내어진 더 넓은 회로 셀(700WB 또는 700WC)의 등가 회로가 로직 게이트들로 나타내어진 회로 셀(700A)의 등가 회로와 여전히 동일하지만, 회로 셀(700A)이 더 넓은 회로 셀(700WB 또는 700WC)이 되도록 변형될 때 적어도 1개의 PMOS 트랜지스터 및 적어도 1개의 NMOS 트랜지스터가 더 넓은 회로 셀(700WB 또는 700WC)에 추가되고, 더 넓은 회로 셀(700WB 또는 700WC)에서 새로 추가된 PMOS 트랜지스터 및/또는 NMOS 트랜지스터에 의해 더 넓은 회로 셀(700WB 또는 700WC) 내의 하나 이상의 로직 게이트의 구동 강도가 증대된다. 새로 추가된 PMOS 트랜지스터 및 새로 추가된 NMOS 트랜지스터 각각에 대한 게이트 컨덕터가 새로운 게이트 정렬 라인들(vGa 및 vGb) 중 하나와 정렬된다.
도 7의 B 및 도 7c에서, 수평 전도 라인(723)이 연결 핀들(A1 및 A2) 간에 추가되고, 이는 연결 핀들(A1 및 A2)의 길이들 중 적어도 하나를 감소시킨다. 추가적으로, 수평 라우팅 트랙(h1) 내의 수평 전도 라인들(721L 및 721R)의 길이들이, 도 7의 A의 회로 셀(700A) 내의 수평 전도 라인들의 대응하는 길이들과 비교하여 변형된다. 도 7의 B에서, 더 넓은 회로 셀(700WB)의 연결 핀(ZN)은 수직 라우팅 트랙(T3A) 내의 수직 전도 라인으로부터 액세스되는 한편, 더 넓은 회로 셀(700WB)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T2A 및 T6A) 내의 수직 전도 라인들로부터 대응하여 액세스된다. 도 7c에서, 더 넓은 회로 셀(700WC)의 연결 핀(ZN)은 수직 라우팅 트랙(T6A) 내의 수직 전도 라인으로부터 액세스되는 한편, 더 넓은 회로 셀(700WB)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T3A 및 T7A) 내의 수직 전도 라인들로부터 대응하여 액세스된다.
도 1의 A 내지 도 1c, 도 2 내지 도 6, 및 도 7의 A 내지 도 7c의 예시적인 레이아웃 레이아웃 설계들에서, 2개의 인접한 수직 라우팅 트랙들 사이의 거리는 1 CPP이다. 2개의 인접한 수직 라우팅 트랙들 사이의 거리가 1 CPP와는 상이한 다른 레이아웃 설계들이 본 개시의 고려되는 범위 내에 있다. 예를 들어, 도 8의 A 및 도 8의 B의 레이아웃 설계들에서, 2개의 인접한 수직 라우팅 트랙들 사이의 거리는 CPP의 2/3이다. 도 8의 A 및 도 8의 B에서, 수직 전도 라인들의 피치 거리와 (게이트 정렬 라인들과 정렬된) 게이트 컨덕터들의 피치 거리 사이의 비율이 2:3이다.
도 8의 A 및 도 8의 B는 일부 실시예들에 따른, 사전 라우트 전도 라인들과 오버랩된 회로 셀을 갖는 집적 회로의 레이아웃 다이어그램들이다. 도 8의 A 내의 회로 셀(800A)은 도 7의 A 내의 회로 셀(700A)과 유사한 셀 레이아웃 설계를 갖지만, 도 8의 A 내의 2개의 인접한 수직 라우팅 트랙들 사이의 거리는 도 7의 A에서와는 상이하다. 도 7의 A 내의 회로 셀(700A)과 같이, 도 8의 A 내의 회로 셀(800A)은, 회로 셀(800A)이 수직 전도 라인들(110A 및 112A)과 오버랩되게 하는 위치에 위치된다. 도 8의 A에서의 설계 규칙 위반은, 도 8의 A 내의 회로 셀(800A)이 도 8의 B 내의 더 넓은 회로 셀(800W)로 교체됨에 따라 해소된다. 더 넓은 회로 셀(800W)은, 더 넓은 회로 셀(700WB 또는 700WC)이 도 7의 A의 회로 셀(700A)로부터 변형되는 것과 같이, 도 8의 A의 회로 셀(800A)로부터 변형된다. 도 8의 B 내의 더 넓은 회로 셀(800W)의 셀 폭도 5 CPP이다. 도 8c에서, 더 넓은 회로 셀(800WC)의 연결 핀(ZN)은 수직 라우팅 트랙(T6A) 내의 수직 전도 라인으로부터 액세스되는 한편, 더 넓은 회로 셀(800W)의 연결 핀들(A1 및 A2)은 수직 라우팅 트랙들(T3A 및 T7A) 내의 수직 전도 라인들로부터 대응하여 액세스된다.
도 9는 일부 실시예들에 따른, 레이아웃 설계를 합법화하는 프로세스(900)의 흐름도이다. 프로세스(900)에서의 동작(950)은, 회로 셀의 핀 액세스가 합법화될 필요가 있을 때면 언제든지 APR 프로그램에서 실행된다. 일부 실시예들에서, 동작(950)은 APR 프로그램에서 적어도 한번 실행된다. 일부 실시예들에서, 동작(950)은 APR 프로그램에서 다수 회 실행된다. 도 9에서의 예시적인 프로세스(900)에서, APR 프로그램은 APR 단계(910) 후 동작(950)을 시작하고, APR 프로그램이 동작(950)을 마친 후 다음 APR 단계(990)로 진행한다.
동작(950)에서, APR 프로그램에 배치 합법화 엔진이 호출될 때, 동작(952) 및 동작(954)이 실행된다. 동작(952)에서, 셀 인스턴스(cell instance)들이 합법화된다. 셀 인스턴스들을 합법화하는 동작 동안, 배치 합법화 엔진은, 수평으로 연장된 연결 핀이 임의의 수직 전도 라인으로부터 액세스되는 것을 방지하는, 임의의 회로 셀이 하나 이상의 사전 라우트 전도 라인과 오버랩되는지 여부를 체크한다. 핀 액세스에 관련된 설계 규칙 위반은, 설계 규칙 위반에 직면한 회로 셀(예를 들어, 도 1의 A 내의 100A)이 대응하는 더 넓은 회로 셀(예를 들어, 도 1의 B 내의 100W)로 교체될 때 해소된다.
셀 인스턴스들을 합법화하는 동작 동안, 때로는 몇몇 회로 셀들이 대응하는 더 넓은 폭 버전의 회로 셀들로 대체된다. 각각의 경우의 회로 셀들의 교체가 종종 다른 회로 셀들의 케스케이드형 변위를 초래한다. 변위된 회로 셀들은 때로는 더 넓은 폭 회로 셀들을 포함한다. 일부 경우들에서, 변위 후, 더 넓은 폭 회로 셀들 중 일부가 원래의 넓지 않은 버전의 회로 셀들로 다시 스와핑하기 위한 후보들이다.
동작(952) 후, 동작(954)이 실행되고, 일부 더 넓은 폭 버전의 회로 셀들을 원래의 넓지 않은 버전의 회로 셀들로 다시 스와핑하기 위해 타이밍 인식 면적 회복 단계(timing-aware area recovery step)가 트리거된다. 원래의 넓지 않은 버전의 회로 셀들이 케스케이드형 변위에 의해 유발된 새로운 위치로 이동되면, 원래의 넓지 않은 버전의 회로 셀들 중 일부에서의 연결 핀 액세스에 관련된 설계 규칙 위반들이 더 이상 존재하지 않기 때문에, 더 넓은 폭 회로 셀들 중 일부가 다시 스와핑된다. 동작(954) 후, 더 넓은 폭 변화의 회로 셀들의 사용이 감소되고, 이에 의해 평면에서의 레이아웃 면적들이 더 잘 활용된다.
도 10은 일부 실시예들에 따른, 레이아웃 다이어그램을 생성하는 방법(1000)의 흐름도이다. 도 10에 방법(1000)의 동작들이 도시된 순서는 예시만을 위한 것이며; 방법(1000)의 동작들은 도 10에 도시된 순서와는 상이한 순서로 실행될 수 있다. 추가적인 동작들이 도 10에 도시된 방법(1000) 이전에, 동안에, 그리고/또는 이후에 수행될 수 있다는 점, 및 일부 다른 프로세스들이 본원에서 간략히 설명될 수만 있다는 점이 이해되어야 한다.
방법(1000)의 동작(1010)에서, 사전 라우트 전도 라인이 제1 라우팅 트랙에 배치된다. 도 1의 A 내지 도 1c에 도시된 예시적인 실시예에서, 수직 전도 라인들(110A 및 110B)이 사전 라우트 전도 라인들로서 수직 라우팅 트랙들(T4A 및 T1B)에 대응하여 배치된다. 도 7의 A 내지 도 7c에 도시된 예시적인 실시예에서, 수직 전도 라인들(110A 및 112A)이 사전 라우트 전도 라인들로서 수직 라우팅 트랙들(T4A 및 T5A)에 대응하여 배치된다. 동작(1010) 후에, 프로세스는 동작(1020)으로 진행한다.
방법(100)의 동작(1020)에서, 제1 회로 셀이 사전 라우트 전도 라인과 오버랩되는 위치에 배치된다. 도 1의 A 내지 도 1c에 도시된 예시적인 실시예에서, 회로 셀(100A)은 수직 전도 라인(110A)과 오버랩되는 위치에 배치되고, 회로 셀(100B)은 수직 전도 라인(110B)과 오버랩되는 위치에 배치된다. 도 7의 A 내지 도 7c에 도시된 예시적인 실시예에서, 회로 셀(700A)은 수직 전도 라인들(110A 및 112A)과 오버랩되는 위치에 배치된다. 동작(1020) 후에, 프로세스는 동작(1030)으로 진행한다.
동작(1030)에서, APR 프로그램은, 사전 라우트 전도 라인이 제1 회로 셀의 연결 핀이 다른 라우팅 트랙으로부터 액세스되는 것을 방지하는지 여부를 결정한다. 회로 셀과 오버랩되는 면적이 연결 핀을 제2 라우팅 트랙 내의 수직 전도 라인과 직접적으로 연결하기 위해 비아 커넥터를 배치하는데 이용가능하면, 제1 회로 셀의 연결 핀이 제2 라우팅 트랙으로부터 액세스가능하다. 반대로, 면적이 연결 핀을 수직 라우팅 트랙과 정렬된 수직 전도 라인과 직접적으로 연결하기 위해 비아 커넥터를 배치하는데 이용가능하지 않으면, 제1 회로 셀의 연결 핀이 액세스가능하지 않다. 도 1의 A 내지 도 1c에 도시된 예시적인 실시예에서, 회로 셀(110A) 내의 연결 핀(ZN)은 수직 라우팅 트랙들 중 임의의 수직 라우팅 트랙 내의 수직 전도 라인으로부터 액세스가능하지 않는 반면, 회로 셀(110B) 내의 각각의 연결 핀(예를 들어, ZN, A1, 또는 A2)은 수직 라우팅 트랙들과 정렬된 수직 전도 라인 중 하나로부터 액세스가능하지 않다. 동작(1030)에서, 사전 라우트 전도 라인이 제1 회로 셀의 연결 핀이 다른 라우팅 트랙으로부터 액세스되는 것을 방지하지 못하면, 동작은 동작(1070)으로 진행한다. 방법(1000)의 동작(1070)에서, 제1 회로 셀의 연결 핀이 비아 커넥터를 통해 수직 전도 라인에 연결된다. 대안적으로, 사전 라우트 전도 라인이 제1 회로 셀의 연결 핀이 다른 라우팅 트랙으로부터 액세스되는 것을 방지하면, 동작은 동작(1040)으로 진행한다.
방법(1000)의 동작(1040)에서, 제1 회로 셀이 제1 폭을 갖는 제2 회로 셀로 교체된다. 도 1의 A 내지 도 1c에 도시된 예시적인 실시예에서, 도 1의 A 내의 회로 셀(100A)이 도 1의 B 및 도 1c 내의 더 넓은 회로 셀(100W)로 교체된다. 도 7의 A 내지 도 7c에 도시된 예시적인 실시예에서, 도 7의 A 내의 회로 셀(700A)이 도 7의 B 내의 더 넓은 회로 셀(700WB) 또는 도 7c 내의 더 넓은 회로 셀(700WC)로 교체된다. 동작(1040) 후에, 프로세스는 동작(1050)으로 진행한다.
방법(1000)의 동작(1050)에서, 수직 전도 라인이 제2 라우팅 트랙에 배치된다. 이어서, 방법(1000)의 동작(1060)에서, 수직 전도 라인이 비아 커넥터를 통해 제2 회로 셀의 대응하는 연결 핀에 연결된다. 도 1의 B에 도시된 예시적인 실시예에서, 수직 전도 라인이 라우팅 트랙(T5A)에 배치되고, 더 넓은 회로 셀(100W)의 연결 핀(ZN)이 연결 핀(ZN)과 라우팅 트랙(T5A) 내의 수직 전도 라인 사이의 교차부(intersection)에 비아 커넥터를 통해 라우팅 트랙(T5A) 내의 수직 전도 라인에 직접적으로 연결된다. 도 1c에 도시된 예시적인 실시예에서, 수직 전도 라인이 라우팅 트랙(T3A)에 배치되고, 더 넓은 회로 셀(100W)의 연결 핀(ZN)이 연결 핀(ZN)과 라우팅 트랙(T3A) 내의 수직 전도 라인 사이의 교차부에 비아 커넥터를 통해 라우팅 트랙(T3A) 내의 수직 전도 라인에 직접적으로 연결된다.
도 7의 B에 도시된 예시적인 실시예에서, 수직 전도 라인이 라우팅 트랙(T5A)에 배치되고, 더 넓은 회로 셀(700W)의 연결 핀(ZN)이 연결 핀(ZN)과 라우팅 트랙(T3A) 내의 수직 전도 라인 사이의 교차부에 비아 커넥터를 통해 라우팅 트랙(T3A) 내의 수직 전도 라인에 직접적으로 연결된다. 도 7c에 도시된 예시적인 실시예에서, 수직 전도 라인이 라우팅 트랙(T6A)에 배치되고, 더 넓은 회로 셀(700W)의 연결 핀(ZN)이 연결 핀(ZN)과 라우팅 트랙(T6A) 내의 수직 전도 라인 사이의 교차부에 비아 커넥터를 통해 라우팅 트랙(T6A) 내의 수직 전도 라인에 직접적으로 연결된다.
도 11은 일부 실시예들에 따른, 집적 회로를 제조하는 방법(1100)의 흐름도이다. 도 11에 방법(1100)의 동작들이 도시된 순서는 예시만을 위한 것이며; 방법(1100)의 동작들은 도 11에 도시된 순서와는 상이한 순서로 실행될 수 있다. 추가적인 동작들이 도 11에 도시된 방법(1100) 이전에, 동안에, 그리고/또는 이후에 수행될 수 있다는 점, 및 일부 다른 프로세스들이 본원에서 간략히 설명될 수만 있다는 점이 이해되어야 한다.
방법(1100)의 동작(1110)에서, X방향으로 연장되는 제1 유형 활성 영역 구조체(first-type active-region structure)들 및 제2 유형 활성 영역 구조체들이 기판 상에 제조된다. 도 1의 B 및 도 1d에 도시된 예시적인 실시예에서, 활성 영역 구조체(80p) 및 활성 영역 구조체(80n)가 기판(20) 상에 제조된다. 일부 실시예들에서, 활성 영역 구조체들(80p 및 80n)이 핀 구조체들로 형성될 때, 활성 영역 구조체들(80p 및 80n)로 형성된 트랜지스터들은 FinFET들이다. 일부 실시예들에서, 활성 영역 구조체들(80p 및 80n)이 나노 시트 구조체(nano-sheet structure)들로 형성될 때, 활성 영역 구조체들(80p 및 80n)로 형성된 트랜지스터들은 나노 시트 트랜지스터들이다. 일부 실시예들에서, 활성 영역 구조체들(80p 및 80n)이 나노 와이어 구조체(nano-wire structure)들로 형성될 때, 활성 영역 구조체들(80p 및 80n)로 형성된 트랜지스터들은 나노 와이어 트랜지스터들이다. 동작(1110) 후에, 프로세스는 동작(1120)으로 진행한다.
방법(1100)의 동작(1120)에서, Y방향으로 연장되는 게이트 컨덕터들 및 단자 컨덕터들이 제조된다. 하나 이상의 게이트 컨덕터가 제1 유형 활성 영역 구조체들 또는 제2 유형 활성 영역 구조체들 중 적어도 하나를 가로지른다. 하나 이상의 단자 컨덕터가 제1 유형 활성 영역 구조체들 또는 제2 유형 활성 영역 구조체들 중 적어도 하나를 가로지른다. 도 1의 B 및 도 1d에 도시된 예시적인 실시예에서, [회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의] 게이트 컨덕터들(gT1 및 gT2) 각각은, 대응하는 PMOS 트랜지스터의 채널 영역에서 활성 영역 구조체(80p)를 가로지르고, [회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의] 게이트 컨덕터들(gT1 및 gT2) 각각은, 대응하는 NMOS 트랜지스터의 채널 영역에서 활성 영역 구조체(80n)를 가로지른다. 도 1의 B 및 도 1d에 도시된 예시적인 실시예에서, [회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의] 단자 컨덕터들(132p, 135, 및 138p) 각각은, 적어도 하나의 PMOS 트랜지스터의 대응하는 소스/드레인 영역에서 활성 영역 구조체(80p)를 가로지르고, [회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의] 단자 컨덕터들(132n, 135, 및 138n) 각각은, 적어도 하나의 NMOS 트랜지스터의 대응하는 소스/드레인 영역에서 활성 영역 구조체(80n)를 가로지른다. 동작(1120) 후에, 프로세스는 동작(1130)으로 진행한다.
방법(1100)의 동작(1130)에서, X방향으로 연장되는 연결 핀들이 형성된다. 도 1의 B 및 도 1d에 도시된 예시적인 실시예에서, [회로 셀(100B) 내의 또는 더 넓은 회로 셀(100W) 내의] 연결 핀(ZN) 및 연결 핀들(A1 및 A2)은, 게이트 컨덕터들(예를 들어, gT1 및 gT2) 및 단자 컨덕터들(예를 들어, 132p, 132n, 135, 138p, 및 138n)을 커버하는 층간 유전체 위에 있는 제1 금속층(예를 들어, M0)에 형성된다. 다른 실시예들에서, 연결 핀들은, 게이트 컨덕터들 및 단자 컨덕터들을 커버하는 층간 유전체 위에 있는 제1 금속층(예를 들어, M0)과는상이한 금속층에 형성된다. 동작(1130) 후에, 프로세스는 동작(1140)으로 진행한다.
방법(1100)의 동작(1140)에서, 비아 커넥터들은 연결 핀들을 커버하는 층간 유전체들의 층에 제조된다. 도 1의 B 및 도 1d에 도시된 예시적인 실시예에서, 비아 커넥터들(192A, 195A, 198A, 192B, 195B, 및 198B)은 연결 핀(ZN) 및 연결 핀들(A1 및 A2)을 커버하는 층간 유전체(IDL1)의 층에 제조된다. 동작(1140) 후에, 프로세스는 동작(1150)으로 진행한다.
방법(1100)의 동작(1150)에서, Y방향으로 연장되는 전도 라인들은 연결 핀들을 커버하는 층간 유전체의 층 위에 있는 금속층에 형성된다. 도 1의 B 및 도 1d에 도시된 예시적인 실시예에서, 수직 전도 라인들(172A, 175A, 178A, 172B, 175B, 및 178B)은 층간 유전체(IDL1)의 층 위에 있는 금속층에 형성된다. 수직 전도 라인들(172A, 175A, 178A)은 더 넓은 회로 셀(100W) 내의 연결 핀들(A1, ZN, 및 A2)에 대응하여 연결된다. 수직 전도 라인들(172B, 175B, 178B)은 회로 셀(100B) 내의 연결 핀들(A1, ZN, 및 A2)에 대응하여 연결된다.
도 12는 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템(1200)의 블록 다이어그램이다.
일부 실시예들에서, EDA 시스템(1200)은 APR 시스템을 포함한다. 레이아웃 다이어그램들을 설계하는 본원에서 설명되는 방법들은 하나 이상의 실시예에 따른 와이어 라우팅 배열들을 나타내며, 예를 들어 일부 실시예들에 따라 EDA 시스템(1200)을 사용하여 구현가능하다.
일부 실시예들에서, EDA 시스템(1200)은 하드웨어 프로세서(1202) 및 비일시적 컴퓨터 판독가능 저장 매체(1204)를 포함하는 범용 컴퓨팅 디바이스이다. 다른 것들 중에서도 저장 매체(1204)는 컴퓨터 프로그램 코드(1206), 즉 실행가능 명령어들의 세트로 인코딩되는데, 즉 이를 저장한다. 하드웨어 프로세서(1202)에 의한 명령어들(1206)의 실행은 하나 이상의 실시예에 따라 본원에서 설명되는 방법들(이후부터, 언급된 프로세스들 및/또는 방법들) 중 일부 또는 모두를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(1202)는 버스(1208)를 통해 컴퓨터 판독가능 저장 매체(1204)에 전기적으로 커플링된다. 프로세서(1202)는 또한 버스(1208)에 의해 I/O 인터페이스(1210)에 전기적으로 커플링된다. 네트워크 인터페이스(1212)가 또한 버스(1208)를 통해 프로세서(1202)에 전기적으로 연결된다. 네트워크 인터페이스(1212)가 네트워크(1214)에 연결되어, 프로세서(1202) 및 컴퓨터 판독가능 저장 매체(1204)가 네트워크(1214)를 통해 외부 엘리먼트들에 연결될 수 있다. 프로세서(1202)는, 시스템(1200)을 언급된 프로세서들 및/또는 방법들 중 일부 또는 모드를 수행하기 위해 사용가능하게 하도록 컴퓨터 판독가능 저장 매체(1204)에 인코딩된 컴퓨터 프로그램 코드(1206)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1202)는 중앙 프로세싱 유닛(central processing unit; CPU), 다중 프로세서, 분산형 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1204)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(1204)는 반도체 또는 고체 상태 메모리(solid-state memory), 자기 테이프, 리무버블 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 강체 자기 디스크(rigid magnetic disk), 및/또는 광학 디스크를 포함한다. 광학 디스크들을 사용하는 하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1204)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
하나 이상의 실시예에서, 저장 매체(1204)는, [그러한 실행이 (적어도 부분적으로) EDA 툴을 나타내는] 시스템(1200)을 언급된 프로세서들 및/또는 방법들 중 일부 또는 모두를 수행하기 위해 사용가능하게 하도록 구성된 컴퓨터 프로그램 코드(1206)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1204)는 또한 언급된 프로세서들 및/또는 방법들 중 일부 또는 모두를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(1204)는 본원에서 개시되는 그러한 표준 셀들을 포함하는 표준 셀들의 라이브러리(1207)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1204)는 본원에서 개시되는 하나 이상의 레이아웃에 대응하는 하나 이상의 레이아웃 다이어그램(1209)을 저장한다.
EDA 시스템(1200)은 I/O 인터페이스(1210)를 포함한다. I/O 인터페이스(1210)는 외부 회로부에 커플링된다. 하나 이상의 실시예에서, I/O 인터페이스(1210)는 프로세서(1202)에 정보 및 명령들을 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키들을 포함한다.
EDA 시스템(1200)은 또한 프로세서(1202)에 커플링된 네트워크 인터페이스(1212)를 포함한다. 네트워크 인터페이스(1212)는, 컴퓨터 시스템(1200)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(1214)와 통신하는 것을 가능하게 한다. 네트워크 인터페이스(1212)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 모두가 2개 이상의 시스템들(1200)에서 구현된다.
시스템(1200)은 I/O 인터페이스(1210)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1210)를 통해 수신된 정보는 프로세서(1202)에 의한 프로세싱을 위한 명령어들, 데이터, 설계 규칙들, 표준 셀들의 라이브러리들, 및/또는 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(1208)를 통해 프로세서(1202)로 전달된다. EDA 시스템(1200)은 I/O 인터페이스(1210)를 통해 UI에 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(user interface; UI)(1242)로서 컴퓨터 판독가능 매체(1204)에 저장된다.
일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 모두가 프로세서에 의한 실행을 위해 독립형 소프트웨어 애플리케이션(standalone software application)으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 모두가 추가 소프트웨어 애플리케이션 중 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 모두가 소프트웨어 애플리케이션에의 플러그인(plug-in)으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 적어도 하나가 EDA 툴 중 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 모두가 EDA 시스템(1200)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 표준 셀들을 포함하는 레이아웃 다이어그램이 CADENCE DESIGN SYSTEMS, Inc.로부터 이용가능한 VIRTUOSO®과 같은 툴, 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예들에서, 프로세스들이 비일시적 컴퓨터 판독가능 기록 매체에 저장된 프로그램의 기능들로서 실현된다. 비일시적 컴퓨터 판독가능 기록 매체의 예시들은, 외부/리무버블 및/또는 내부/빌트인 저장소 또는 메모리 유닛, 예를 들어 DVD, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드와 같은 반도체 메모리 등 중 하나 이상을 포함하지만, 이에 제한되는 것은 아니다.
도 13은 일부 실시예들에 따른, 집적 회로(IC) 제조 시스템(1300), 및 이와 연관된 IC 제조 흐름의 블록 다이어그램이다. 일부 실시예들에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나가 제조 시스템(1300)을 사용하여 제조된다.
도 13에서, IC 제조 시스템(1300)은, IC 디바이스(1360)를 제조하는 것에 관련된 설계, 개발, 및 제조 사이클들 및/또는 서비스들에서 서로 상호작용하는, 설계 하우스(1320), 마스크 하우스(1330), 및 IC 제조기/제조자[manufacturer/fabricator; "팹(fab)"](1350)와 같은 엔티티(entity)들을 포함한다. 시스템(1300) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 다른 엔티티들 중 하나 이상과 상호작용하고 다른 엔티티들 중 하나 이상에 서비스들을 제공하며 다른 엔티티들 중 하나 이상으로부터 서비스들을 수신한다. 일부 실시예들에서, 설계 하우스(1320), 마스크 하우스(1330), 및 IC 팹(1350) 중 2개 이상이 단일 대기업(single larger company)에 의해 소유된다. 일부 실시예들에서, 설계 하우스(1320), 마스크 하우스(1330), 및 IC 팹(1350) 중 2개 이상이 공통 시설에 공존하고 공통 리소스들을 사용한다.
설계 하우스(또는 설계 팀)(1320)는 IC 설계 레이아웃 다이어그램(1322)을 생성한다. IC 설계 레이아웃 다이어그램(1322)은 IC 디바이스(1360)에 대해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은, 제조될 IC 디바이스(1360)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체층들의 패턴들에 대응한다. 다양한 층들이 다양한 IC 피처들을 형성하기 위해 조합된다. 예를 들어, IC 설계 레이아웃 다이어그램(1322) 중 일부는, 반도체 기판 및 반도체 기판 상에 배치된 다양한 재료층들에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 금속 라인들 또는 층간 상호연결부의 비아들, 및 패드들을 본딩하기 위한 개구부들과 같은 다양한 IC 피처들을 포함한다. 설계 하우스(1320)는 IC 설계 레이아웃 다이어그램(1322)을 형성하기 위한 적당한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계 또는 배치 및 라우트 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(1322)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일에 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(1322)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1330)는 데이터 준비(1332) 및 마스크 제조(1344)를 포함한다. 마스크 하우스(1330)는 IC 설계 레이아웃 다이어그램(1322)에 따라 IC 디바이스(1360)이 다양한 층들을 제조하기 위해 사용될 하나 이상의 마스크(1345)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1322)을 사용한다. 마스크 하우스(1330)는, IC 설계 레이아웃 다이어그램(1322)이 레프리젠터티브 데이터 파일(representative data file; "RDF")로 전달되는 마스크 데이터 준비(1332)를 수행한다. 마스크 데이터 준비(1332)는 RDF를 마스크 제조(1344)에 제공한다. 마스크 제조(1344)는 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(1345) 또는 반도체 웨이퍼(1353)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(1322)은, 마스크 라이터의 특정 특성들 및/또는 IC 팹(1350)의 요건들과 부합하도록 마스크 데이터 준비(1332)에 의해 조작(manipulate)된다. 도 13에서, 마스크 데이터 준비(1332) 및 마스크 제조(1344)가 분리된 엘리먼트들로서 예시된다. 일부 실시예들에서, 마스크 데이터 준비(1332) 및 마스크 제조(1344)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1332)는, 회절, 간섭, 다른 프로세스 효과들 등으로부터 발생할 수 있는 것과 같은 이미지 에러들을 보상하기 위해 리소그래피 증대 기술들을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1322)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(1332)는, 축외 조명(off-axis illumination), 서브 해상도 보조 피처(sub-resolution assist feature)들, 위상 시프팅 마스크들, 다른 적절한 기술들 등 또는 이들의 조합들과 같은 해상도 증대 기술(resolution enhancement techniques; RET)을 더 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제(inverse imaging problem)로 처리하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(1332)는, 반도체 제조 프로세스들에서의 변동성을 어카운팅하기 위해, 충분한 마진들을 보장하기 위해 특정 기하학적 및/또는 연결 제한들을 포함하는 마스크 생성 규칙들의 세트로 OPC에서 프로세스들을 거친 IC 설계 레이아웃 다이어그램(1322)을 체크하는 마스크 규칙 체커(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는, 마스크 제조(1344) 동안의 제한들을 보상하기 위해 IC 설계 레이아웃 다이어그램(1322)을 변형하고, 이는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행된 변형들의 부분을 취소(undo)할 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1332)는 IC 디바이스(1360)를 제조하기 위해 IC 팹(1350)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 체킹(lithography process checking; LPC)을 포함한다. LPC는 IC 디바이스(1360)와 같은 시뮬레이션되고 제조되는 디바이스를 생성하기 위해 IC 설계 레이아웃 다이어그램(1322)에 기초하여 이 프로세싱을 시뮬레이션한다. LPC 시뮬레이션에서의 프로세싱 파라미터들은 IC 제조 사이클의 다양한 프로세스들과 연관된 파라미터들, IC를 제조하기 위해 사용되는 툴들과 연관된 파라미터들, 및/또는 제조 프로세스의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 에러 증대 인자(mask error enhancement factor; "MEEF"), 다른 적절한 인자들 등 또는 이들의 조합들과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션되고 제조되는 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙들을 만족시키기에 형태에서 충분히 근접하지 않으면, OPC 및/또는 MRC가 IC 설계 레이아웃 다이어그램(1322)을 더 개선하기 위해 반복된다.
마스크 데이터 준비(1332)의 위의 설명이 명확성의 목적들을 위해 단순화되었다는 점이 이해되어야 한다. 일부 실시예들에서, 데이터 준비(1332)는 제조 규칙들에 따라 IC 설계 레이아웃 다이어그램(1322)을 변형하기 위한 로직 연산(logic operation; LOP)과 같은 추가 피처들을 포함한다. 추가적으로, 데이터 준비(1332) 동안 IC 설계 레이아웃 다이어그램(1322)에 적용되는 프로세스들이 다양한 상이한 순서들로 실행될 수 있다.
마스크 데이터 준비(1332) 후 그리고 마스크 제조(1344) 동안, 마스크(1345) 또는 마스크들(1345)의 그룹이 변형된 IC 설계 레이아웃 다이어그램(1322)에 기초하여 제조된다. 일부 실시예들에서, 마스크 제조(1344)는 IC 설계 레이아웃 다이어그램(1322)에 기초하여 하나 이상의 리소그래픽 노출(lithographic exposure)을 수행하는 것을 포함한다. 일부 실시예들에서, 변형된 IC 설계 레이아웃 다이어그램(1322)에 기초하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(electron-beam; e-beam) 또는 다중 e-beam의 메커니즘이 사용된다. 마스크(1345)는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크(1345)는 바이너리 기술(binary technology)을 사용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 재료층(image sensitive material layer)(예를 들어, 포토레지스트)을 노출시키기 위해 사용되는 자외선(ultraviolet; UV) 빔과 같은 방사선 빔이 불투명 영역에 의해 차단되고 투명 영역을 투과한다. 일 예시에서, 바이너리 마스크 버전의 마스크(1345)는 투명 기판[예를 들어, 용융 쿼츠(fused quartz)] 및 바이너리 마스크의 불투명 영역들에 코팅된 불투명 재료(예를 들어, 크로뮴)를 포함한다. 다른 예시에서, 마스크(1345)는 위상 시프트 기술을 사용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM) 버전의 마스크(1345)에서, 위상 시프트 마스크 상에 형성된 패턴 내의 다양한 피처들이 해상도 및 이미징 품질을 증대시키기 위해 적당한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교호 PSM일 수 있다. 마스크 제조(1344)에 의해 생성된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 그러한 마스크(들)는 반도체 웨이퍼(1353)에 다양한 도핑된 영역들을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(1353)에 다양한 에칭 영역들을 형성하기 위한 에칭 프로세스에서, 그리고/또는 다른 적절한 프로세스들에서 사용된다.
IC 팹(1350)은 상이한 IC 제품들의 제조를 위한 하나 이상의 제조 시설을 포함하는 IC 제조 비지니스이다. 일부 실시예들에서, IC 팹(1350)은 반도체 파운트리이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제조[프론트 엔드 오브 라인(front-end-of-line; FEOL) 제조]를 위한 제조 시설이 있을 수 있는 한편, 제2 제조 시설이 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제조[백 엔드 오브 라인(back-end-of-line; BEOL) 제조]를 제공할 수 있고, 제2 제조 시설이 파운드리 비지니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1350)은, IC 디바이스(1360)가 마스크(들), 예를 들어 마스크(1345)에 따라 제조되도록, 반도체 웨이퍼(1353)에 다양한 제조 동작들을 실행하도록 구성된 제조 툴들(1352)을 포함한다. 다양한 실시예들에서, 제조 툴들(1352)은, 웨이퍼 스테퍼(wafer stepper), 이온 주입기, 포토레지스트 코팅기, 프로세스 챔버, 예를 들어 CVD 챔버 또는 LPCVD 노(furnace), CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 클리닝 시스템, 또는 본원에서 논의된 하나 이상의 적절한 제조 프로세스를 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1350)은 IC 디바이스(1360)를 제조하기 위해 마스크 하우스(1330)에 의해 제조된 마스크(들)(1345)를 사용한다. 따라서, IC 팹(1350)은 IC 디바이스(1360)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1322)을 적어도 간접적으로 사용한다. 일부 실시예들에서, 반도체 웨이퍼(1353)는 IC 디바이스(1360)를 형성하기 위해 마스크(들)(1345)를 사용하여 IC 팹(1350)에 의해 제조된다. 일부 실시예들에서, IC 제조는 IC 설계 레이아웃 다이어그램(1322)에 적어도 간접적으로 기초하여 하나 이상의 리소그래픽 노출을 수행하는 것을 포함한다. 반도체 웨이퍼(1353)는 실리콘 기판 또는 재료층들이 위에 형성된 다른 적합한 기판을 포함한다. 반도체 웨이퍼(1353)는 (후속 제조 단계들에서 형성되는) 다양한 도핑된 영역들, 유전체 피처들, 다중레벨 상호연결부들 등 중 하나 이상을 더 포함한다.
본 개시의 양태는 집적 회로에 관한 것이다. 집적 회로는 제1 폭을 갖는 제1 회로 셀 및 적어도 1 CPP(Contacted Poly Pitch)만큼 제1 폭보다 넓은 제2 폭을 갖는 제2 회로 셀을 포함한다. 제1 회로 셀의 등가 회로는 제2 회로 셀의 등가 회로와 동일하다.
본 개시의 다른 양태는 또한 집적 회로에 관한 것이다. 집적 회로는 제1 폭을 갖는 제1 회로 셀, 및 적어도 1 CPP(Contacted Poly Pitch)만큼 제1 폭보다 넓은 제2 폭을 갖는 제2 회로 셀을 포함한다. 집적 회로는 또한, 제2 회로 셀 내의 제1 방향으로 연장된 제1 연결 핀, 제2 방향으로 연장되고 제2 회로 셀의 제1 연결 핀을 가로지르는 제1 전도 라인, 및 제2 방향으로 연장되고 제2 회로 셀을 가로지르는 전력 그리드 전도 라인을 포함한다. 제2 방향은 제1 방향에 수직이다. 전력 그리드 전도 라인은 제1 전도 라인에 인접해 있다. 제1 회로 셀 및 제2 회로 셀은 동일한 회로 기능을 갖는다.
본 개시의 다른 양태는 방법에 관한 것이다. 방법은 1 유형 활성 영역 구조체들 및 제2 유형 활성 영역 구조체들을 제조하는 단계를 포함한다. 제1 유형 활성 영역 구조체들 및 제2 유형 활성 영역 구조체들 각각은 제1 방향으로 연장된다. 방법은 또한, 제1 방향에 수직인 제2 방향으로 연장되는 게이트 컨덕터들 및 단자 컨덕터들을 제조하는 단계, 및 제1 방향으로 연장되는 연결 핀들을 형성하는 단계를 포함한다. 적어도 2개의 연결 핀들이 제1 폭을 갖는 제1 회로 셀 내에 있고 적어도 2개의 연결 핀들이 제2 폭을 갖는 제2 회로 셀 내에 있으며, 제1 회로 셀 및 제2 회로 셀은 동일한 회로 기능을 갖는다. 제2 폭은 적어도 1 CPP(Contacted Poly Pitch)만큼 제1 폭보다 넓다. 방법은, 연결 핀들을 커버하는 층간 유전체들의 하나 이상의 층에 비아 커넥터들을 제조하는 단계, 및 연결 핀들을 커버하는 층간 유전체들 위에 있는 금속층에 제2 방향으로 연장되는 전도 라인들을 형성하는 단계를 더 포함한다. 제1 전도 라인 및 제2 전도 라인 각각은 비아 커넥터들 중 하나를 통해 제2 회로 셀 내의 연결 핀들 중 하나에 연결된다.
개시된 실시예들 중 하나 이상이 위에 제시된 이점들 중 하나 이상을 이행한다는 점을 당업자가 쉽게 알 수 있을 것이다. 전술한 명세서를 읽은 후에, 당업자는 본원에서 광범위하게 개시되는 균등물들의 다양한 변경들, 교체들 및 다양한 다른 실시예들에 영향을 줄 수 있다. 따라서 본원에 부여된 보호가 첨부된 청구범위 및 그 등가물들에 포함된 정의에 의해서만 제한되는 것으로 의도된다.
실시예들
실시예 1. 집적 회로에 있어서,
제1 폭을 갖는 제1 회로 셀;
적어도 1 CPP(Contacted Poly Pitch)만큼 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 회로 셀을 포함하고,
상기 제1 회로 셀의 등가 회로는 상기 제2 회로 셀의 등가 회로와 동일한 것인, 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 제2 폭은 1 CPP만큼 상기 제1 폭보다 큰 것인, 집적 회로.
실시예 3. 실시예 1에 있어서, 상기 제2 폭은 2 CPP만큼 상기 제1 폭보다 큰 것인, 집적 회로.
실시예 4. 실시예 1에 있어서,
제2 방향으로 연장되고 상기 제2 회로 셀을 가로지르는(intersect) 전력 그리드 라인 - 상기 제2 회로 셀은 상기 제2 방향에 수직인 제1 방향으로 연장된 상기 제2 폭을 가짐 - 을 더 포함하는, 집적 회로.
실시예 5. 실시예 1에 있어서,
상기 제2 회로 셀 내의 제1 방향으로 연장된 제1 연결 핀;
상기 제2 회로 셀 내의 상기 제1 방향으로 연장된 제2 연결 핀;
제2 방향으로 연장되고 상기 제2 회로 셀의 제1 연결 핀을 가로지르는 제1 전도 라인 - 상기 제2 방향은 상기 제1 방향에 수직임 - ;
상기 제2 방향으로 연장되고 상기 제2 회로 셀의 제2 연결 핀을 가로지르는 제2 전도 라인; 및
상기 제2 방향으로 연장되고 상기 제2 회로 셀을 가로지르는 제3 전도 라인 - 상기 제3 전도 라인은 상기 제1 전도 라인과 상기 제2 전도 라인 사이에 있음 -
을 더 포함하는, 집적 회로.
실시예 6. 실시예 5에 있어서,
상기 제1 연결 핀 및 상기 제2 연결 핀 각각은 제1 금속층 내에 있는 것인, 집적 회로.
실시예 7. 실시예 5에 있어서,
상기 제3 전도 라인은 전력 그리드 라인인 것인, 집적 회로.
실시예 8. 실시예 5에 있어서,
상기 제1 전도 라인을 상기 제1 연결 핀과 직접적으로 연결하는 제1 비아 커넥터; 및
상기 제2 전도 라인을 상기 제2 연결 핀과 직접적으로 연결하는 제2 비아 커넥터
를 더 포함하는, 집적 회로.
실시예 9. 실시예 5에 있어서,
상기 제1 전도 라인 및 상기 제3 전도 라인은 1 CPP의 피치 거리만큼 분리되고,
상기 제2 전도 라인 및 상기 제3 전도 라인은 1 CPP의 피치 거리만큼 분리되는 것인, 집적 회로.
실시예 10. 실시예 5에 있어서,
상기 제1 전도 라인 및 상기 제3 전도 라인은 1 CPP의 2/3의 피치 거리만큼 분리되고,
상기 제2 전도 라인 및 상기 제3 전도 라인은 1 CPP의 2/3의 피치 거리만큼 분리되는 것인, 집적 회로.
실시예 11. 실시예 1에 있어서, 상기 제1 회로 셀의 등가 회로는 레지스터 전달 레벨(register-transfer level; RTL)에서 상기 제2 회로 셀의 등가 회로와 동일한 것인, 집적 회로.
실시예 12. 집적 회로에 있어서,
제1 폭을 갖는 제1 회로 셀;
적어도 1 CPP(Contacted Poly Pitch)만큼 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 회로 셀;
상기 제2 회로 셀 내의 제1 방향으로 연장된 제1 연결 핀;
제2 방향으로 연장되고 상기 제2 회로 셀의 제1 연결 핀을 가로지르는 제1 전도 라인 - 상기 제2 방향은 상기 제1 방향에 수직임 - ; 및
상기 제2 방향으로 연장되고 상기 제2 회로 셀을 가로지르는 전력 그리드 전도 라인 - 상기 전력 그리드 전도 라인은 상기 제1 전도 라인에 인접해 있음 -
을 포함하고,
상기 제1 회로 셀 및 상기 제2 회로 셀은 동일한 회로 기능을 갖는 것인, 집적 회로.
실시예 13. 실시예 11에 있어서, 상기 제1 회로 셀 및 상기 제2 회로 셀은 레지스터 전달 레벨(RTL)에서 동일한 등가 회로를 갖는 것인, 집적 회로.
실시예 14. 실시예 11에 있어서, 상기 제1 회로 셀 및 상기 제2 회로 셀은 하드웨어 서술 언어에 의해 특정될 때 동일한 등가 회로를 갖는 것인, 집적 회로.
실시예 15. 실시예 11에 있어서, 상기 제1 회로 셀 및 상기 제2 회로 셀은 동일한 로직 게이트의 상이한 레이아웃 설계들인 것인, 집적 회로.
실시예 16. 실시예 11에 있어서, 상기 제1 회로 셀 및 상기 제2 회로 셀은 사전 레이아웃 네트리스트 파일(pre-layout netlist file)에 의해 서술될 때 동일한 아날로그 회로의 상이한 레이아웃 설계들인 것인, 집적 회로.
실시예 17. 실시예 11에 있어서, 상기 제2 폭은 1 CCP 또는 2 CPP 중 어느 하나만큼 상기 제1 폭보다 큰 것인, 집적 회로.
실시예 18. 방법에 있어서,
제1 유형 활성 영역 구조체(first-type active-region structure)들 및 제2 유형 활성 영역 구조체들을 제조하는 단계 - 상기 제1 유형 활성 영역 구조체들 및 제2 유형 활성 영역 구조체들 각각은 제1 방향으로 연장됨 - ;
상기 제1 방향에 수직인 제2 방향으로 연장되는 게이트 컨덕터들 및 단자 컨덕터들을 제조하는 단계;
상기 제1 방향으로 연장되는 연결 핀들을 형성하는 단계 - 적어도 2개의 연결 핀들이 제1 폭을 갖는 제1 회로 셀 내에 있고 적어도 2개의 연결 핀들이 제2 폭을 갖는 제2 회로 셀 내에 있으며, 상기 제1 회로 셀 및 상기 제2 회로 셀은 동일한 회로 기능을 갖고, 상기 제2 폭은 적어도 1 CPP(Contacted Poly Pitch)만큼 상기 제1 폭보다 넓음 - ;
상기 연결 핀들을 커버하는 층간 유전체(interlayer dielectric)들의 하나 이상의 층에 비아 커넥터들을 제조하는 단계; 및
상기 연결 핀들을 커버하는 상기 층간 유전체들 위에 있는 금속층에 상기 제2 방향으로 연장되는 전도 라인들을 형성하는 단계 - 상기 비아 커넥터들 중 하나를 통해 상기 제2 회로 셀 내의 상기 연결 핀들 중 하나에 제1 전도 라인 및 제2 전도 라인 각각이 연결됨 -
를 포함하는, 방법.
실시예 19. 실시예 18에 있어서,
상기 제2 방향으로 연장되고 상기 제2 회로 셀을 가로지르는 전력 그리드 전도 라인을 형성하는 단계 - 상기 전력 그리드 전도 라인은 상기 제1 전도 라인과 상기 제2 전도 라인 사이에 있음 - 를 더 포함하는, 방법.
실시예 20. 실시예 18에 있어서, 상기 전도 라인들을 형성하는 단계는,
상기 게이트 컨덕터들 및 상기 단자 컨덕터들을 커버하는 층간 유전체의 제1 층 위에 있는 제1 금속층에 연결 핀들을 형성하는 단계를 포함하는 것인, 방법.
Claims (10)
- 집적 회로에 있어서,
제1 폭을 갖는 제1 회로 셀;
적어도 1 CPP(Contacted Poly Pitch)만큼 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 회로 셀을 포함하고,
상기 제1 회로 셀의 등가 회로는 상기 제2 회로 셀의 등가 회로와 동일한 것인, 집적 회로. - 제1항에 있어서,
제2 방향으로 연장되고 상기 제2 회로 셀을 가로지르는(intersect) 전력 그리드 라인 - 상기 제2 회로 셀은 상기 제2 방향에 수직인 제1 방향으로 연장된 상기 제2 폭을 가짐 - 을 더 포함하는, 집적 회로. - 제1항에 있어서,
상기 제2 회로 셀 내의 제1 방향으로 연장된 제1 연결 핀;
상기 제2 회로 셀 내의 상기 제1 방향으로 연장된 제2 연결 핀;
제2 방향으로 연장되고 상기 제2 회로 셀의 제1 연결 핀을 가로지르는 제1 전도 라인 - 상기 제2 방향은 상기 제1 방향에 수직임 - ;
상기 제2 방향으로 연장되고 상기 제2 회로 셀의 제2 연결 핀을 가로지르는 제2 전도 라인; 및
상기 제2 방향으로 연장되고 상기 제2 회로 셀을 가로지르는 제3 전도 라인 - 상기 제3 전도 라인은 상기 제1 전도 라인과 상기 제2 전도 라인 사이에 있음 -
을 더 포함하는, 집적 회로. - 제3항에 있어서,
상기 제1 연결 핀 및 상기 제2 연결 핀 각각은 제1 금속층 내에 있는 것인, 집적 회로. - 제3항에 있어서,
상기 제1 전도 라인을 상기 제1 연결 핀과 직접적으로 연결하는 제1 비아 커넥터; 및
상기 제2 전도 라인을 상기 제2 연결 핀과 직접적으로 연결하는 제2 비아 커넥터
를 더 포함하는, 집적 회로. - 제3항에 있어서,
상기 제1 전도 라인 및 상기 제3 전도 라인은 1 CPP의 피치 거리만큼 분리되고,
상기 제2 전도 라인 및 상기 제3 전도 라인은 1 CPP의 피치 거리만큼 분리되는 것인, 집적 회로. - 제3항에 있어서,
상기 제1 전도 라인 및 상기 제3 전도 라인은 1 CPP의 2/3의 피치 거리만큼 분리되고,
상기 제2 전도 라인 및 상기 제3 전도 라인은 1 CPP의 2/3의 피치 거리만큼 분리되는 것인, 집적 회로. - 제1항에 있어서, 상기 제1 회로 셀의 등가 회로는 레지스터 전달 레벨(register-transfer level; RTL)에서 상기 제2 회로 셀의 등가 회로와 동일한 것인, 집적 회로.
- 집적 회로에 있어서,
제1 폭을 갖는 제1 회로 셀;
적어도 1 CPP(Contacted Poly Pitch)만큼 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 회로 셀;
상기 제2 회로 셀 내의 제1 방향으로 연장된 제1 연결 핀;
제2 방향으로 연장되고 상기 제2 회로 셀의 제1 연결 핀을 가로지르는 제1 전도 라인 - 상기 제2 방향은 상기 제1 방향에 수직임 - ; 및
상기 제2 방향으로 연장되고 상기 제2 회로 셀을 가로지르는 전력 그리드 전도 라인 - 상기 전력 그리드 전도 라인은 상기 제1 전도 라인에 인접해 있음 -
을 포함하고,
상기 제1 회로 셀 및 상기 제2 회로 셀은 동일한 회로 기능을 갖는 것인, 집적 회로. - 방법에 있어서,
제1 유형 활성 영역 구조체(first-type active-region structure)들 및 제2 유형 활성 영역 구조체들을 제조하는 단계 - 상기 제1 유형 활성 영역 구조체들 및 제2 유형 활성 영역 구조체들 각각은 제1 방향으로 연장됨 - ;
상기 제1 방향에 수직인 제2 방향으로 연장되는 게이트 컨덕터들 및 단자 컨덕터들을 제조하는 단계;
상기 제1 방향으로 연장되는 연결 핀들을 형성하는 단계 - 적어도 2개의 연결 핀들이 제1 폭을 갖는 제1 회로 셀 내에 있고 적어도 2개의 연결 핀들이 제2 폭을 갖는 제2 회로 셀 내에 있으며, 상기 제1 회로 셀 및 상기 제2 회로 셀은 동일한 회로 기능을 갖고, 상기 제2 폭은 적어도 1 CPP(Contacted Poly Pitch)만큼 상기 제1 폭보다 넓음 - ;
상기 연결 핀들을 커버하는 층간 유전체(interlayer dielectric)들의 하나 이상의 층에 비아 커넥터들을 제조하는 단계; 및
상기 연결 핀들을 커버하는 상기 층간 유전체들 위에 있는 금속층에 상기 제2 방향으로 연장되는 전도 라인들을 형성하는 단계 - 상기 비아 커넥터들 중 하나를 통해 상기 제2 회로 셀 내의 상기 연결 핀들 중 하나에 제1 전도 라인 및 제2 전도 라인 각각이 연결됨 -
를 포함하는, 방법.
Applications Claiming Priority (6)
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| US17/841,661 US20230237235A1 (en) | 2022-01-27 | 2022-06-15 | Method of implementing an integrated circuit having a narrow-width cell and a wider-width cell with same functionality |
| US17/841,661 | 2022-06-15 |
Publications (1)
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