KR102442273B1 - 타이오프 디바이스 - Google Patents

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팅-웨이 치앙
후이-중 주앙
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Abstract

집적 회로 디바이스는 제1 파워 레일, 제1 방향으로 연장되는 제1 활성 구역 및 상기 제1 활성 구역과 접촉하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 게이트들을 포함한다. 제1 트랜지스터는 상기 제1 활성 구역 및 상기 게이트들 중 제1 게이트를 포함한다. 상기 제1 트랜지스터는 제1 임계 전압(VT)을 갖는다. 제2 트랜지스터는 제1 활성 구역 및 게이트들 중 제2 게이트를 포함한다. 제2 트랜지스터는 제1 VT와 다른 제2 VT를 갖는다. 타이오프 트랜지스터는 제1 트랜지스터와 제2 트랜지스터 사이에 위치되고, 제1 활성 구역 및 게이트들 중 제3 게이트를 포함하며, 제3 게이트는 제1 파워 레일에 연결된다.

Description

타이오프 디바이스{TIE OFF DEVICE}
[상호 참조]
본 출원은 2019년 6월 19일에 출원된 미국 가출원 제62/863,387호의 이익을 주장하며, 그 전체가 참조로서 포함된다.
핀 기반 금속 산화물 반도체 전계 효과 트랜지스터(FinFET)와 같은 수직 반도체 디바이스들은 반도체 기판의 표면 상의 3차원 구조물들이다. 핀들은 기판의 바디로부터 상부로 연장되고, 기판 상에 핀 재료를 퇴적하거나, 기판의 핀이 아닌(non-fin) 구역들을 에칭하거나, 또는 이들의 조합에 의해 형성될 수 있다. FET의 채널은 이러한 수직 핀에 형성되고, 핀 위에(예를 들어, 핀을 감싸는) 게이트가 제공된다. 핀 주위에 게이트를 감싸는 것은, 채널 영역과 게이트 사이의 접촉 면적을 증가시키고, 게이트가 양 측에서 채널을 제어하게 할 수 있다. 집적 회로 디바이스들이 작아짐에 따라, 디바이스들 사이의 간격 또는 "피치"는 인접한 디바이스들 사이에 전자기 간섭을 일으킬 수 있다.
FinFET들과 같은 인접 디바이스들은 전기적으로 격리될 수 있으며, 인접 트랜지스터는 격리 디바이스로서 사용될 수 있다. 이러한 격리 디바이스는 "타이오프(tie-off)" 디바이스로 지칭될 수 있으며, 타이오프 디바이스의 활성 구역은 오프 상태로 설정된다. 격리 디바이스의 게이트("타이오프 게이트")는, 격리 디바이스를 오프 상태로 두고 인접한 능동 디바이스에 대한 격리를 제공하도록 바이어스 될 수 있다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부들이 비율에 맞게 그려지지 않는다는 점을 유념한다. 실제로, 다양한 특징부들의 치수들은 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다. 또한, 도면들은 발명의 실시예들의 예시들로서 예시적인 것이며, 이에 제한하려는 것은 아니다.
도 1은 일부 실시예들에 따른 반도체 디바이스의 예시를 도시하는 블록도이다.
도 2는 일부 실시예들에 따른 도 1에 도시된 반도체 디바이스의 예시적인 금속층들을 도시하는 블록도이다.
도 3은 일부 실시예들에 따른 예시적인 FinFET 디바이스를 도시하는 블록도이다.
도 4는 일부 실시예들에 따른 예시적인 반도체 디바이스를 도시하는 블록도이다.
도 5는 일부 실시예들에 따른 다른 예시적인 반도체 디바이스를 도시하는 블록도이다.
도 6은 일부 실시예들에 따른 추가의 예시적인 반도체 디바이스를 도시하는 블록도이다.
도 7은 일부 실시예들에 따른 또 다른 예시적인 반도체 디바이스를 도시하는 블록도이다.
도 8은 일부 실시예들에 따른 추가의 예시적인 반도체 디바이스를 도시하는 블록도이다.
도 9는 일부 실시예들에 따른 다른 예시적인 반도체 디바이스를 도시하는 블록도이다.
도 10은 일부 실시예들에 따른 다른 예시적인 반도체 디바이스를 도시하는 블록도이다.
도 11은 일부 실시예들에 따른 방법의 예시를 나타내는 흐름도이다.
도 12는 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템의 예시의 양태들을 도시하는 블록도이다.
도 13은 일부 실시예들에 따른 IC 제조 시스템 및 제조 흐름의 예시의 양태들을 도시하는 블록도이다.
본 개시는 제공된 주제의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 구성요소들, 값들, 동작들, 재료들, 배열들 등의 특정 예시들이 아래에 기술된다. 이들은 물론 단지 예시들이며, 제한하는 것을 의도하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 위에서의 또는 제2 특징부 상에서의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 추가적인 특징부들이 제1 및 제2 특징부 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예시들에서 도면 부호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부들의 관계를 설명하기 위해 설명의 용이성을 위해서 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로), 본 명세서에서 사용되는 공간적으로 상대적인 설명자들은 이에 따라 유사하게 해석될 수 있다.
다중 임계 전압 IC 디바이스들은 때때로 다양한 회로들 및 디바이스들에서 지연 또는 파워를 최적화하기 위해 사용된다. 다중 임계 전압 IC 디바이스는, 각각 상이한 임계 전압(즉, 동작 전압)을 갖는 몇몇 상이한 디바이스들을 포함할 수 있다. 예를 들어, 다중 임계 전압 IC 디바이스는, 저 임계 전압(LVT) 디바이스, 표준 임계 전압(SVT) 디바이스 및 고 임계 전압(HVT) 디바이스 중 둘 이상을 포함할 수 있다.
다중 임계값 FinFET들과 같은 인접한 다중 임계값 IC 디바이스들을 포함하는 인접 디바이스들은, 하나 이상의 격리 디바이스들을 사용하여 전기적으로 격리될 수 있다. 이러한 격리 디바이스는 "타이오프" 디바이스로 지칭될 수 있다. 일부 예시들에서, 트랜지스터는 격리 디바이스로서 구성되며, 타이오프 디바이스의 활성 구역은 오프 상태로 설정된다. 격리 디바이스의 게이트("타이오프 게이트")는 격리 디바이스를 오프 상태로 두고 인접한 능동 디바이스에 대한 격리를 제공하도록 바이어스 될 수 있다. 예를 들어, 타이오프 디바이스는 디바이스들 사이의 임계 전압(VT) 경계에 위치될 수 있다.
일부 개시된 실시예들에 따르면, 타이오프 트랜지스터를 위한 폴리 게이트는 혼합된 VT 구조물의 VT 경계에 위치된다. 디바이스를 오프 상태로 유지하기 위해, 트랜지스터는 폴리 게이트를 파워 레일에 연결하는 도전성 비아에 의해 타이오프 될 수 있다. VT 경계에 폴리 게이트를 위치시키는 것과, 비아에 의해 폴리 게이트를 파워 레일에 직접 연결하는 것은, 디바이스 면적을 절약할 수 있다.
도 1은 일부 실시예들에 따른 예시적인 반도체 구조물(10)의 단면을 도시한 블록도이다. 구조물(10)은 도 1의 X 축 및 Z축 방향들로 도시되고, Y축 방향은 도 1에 도시된 단면의 평면에 직교한다. 구조물(10)은 베이스 층(12) 및 상호접속층(14)을 포함한다.
일반적으로, 베이스 층(12)은, 차례로, 폴리실리콘 영역들(본 명세서에서 "폴리"라고도 함), 확산 영역들, 반도체 웰들(예를 들어, N 웰들, P 웰들, 깊은 N 웰들, 깊은 P 웰들) 등을 포함하는 반도체 기판을 포함하고, 반도체 디바이스들(예를 들어, 트랜지스터들, 다이오드들 등)이 형성된다. 상호접속층(14)은 상호접속층(120) 내의 층들 내의 디바이스들을 상호접속하기 위해 그리고 외부 디바이스들 등과의 전기적 접속들을 형성하기 위해 사용되는 N 개의(예를 들어, 정수 개의) 도전성 층들(예를 들어, 금속층 M1 내지 MN)을 포함한다. 상호접속층(14)은 일반적으로 비아들, 층간 유전체 재료들, 패시베이션층들, 본딩 패드들, 패키징 리소스들 등을 포함한다. 상호접속층(14) 내의 각각의 금속(예를 들어, 도전성) 층(M)은 일반적으로 금속 1, 금속 2, 금속 3(M1, M2, M3 등) 층 등으로 지칭된다. 다양한 금속층들(M) 사이에는 금속층들(M)을 절연시키기 위해 사용되는 유전체 재료들(예를 들어, 고 K, 저 K 재료 등)(16)이 있다. 베이스 층(12) 및 상호접속층(14)은, 반도체 제조 프로세스에서 각각 "FEOL(front end of line)" 및 "BEOL(back end of line)"이기 때문에 종종 프론트엔드 구조물 및 백엔드 구조물이라고 각각 지칭된다.
도 2는 일부 실시예들에 따른 예시적인 상호접속 금속층 구조물(20)을 도시하는 블록도이다. 금속층 구조물(20)은 복수의 도전성 층들(M)(예를 들어, M1, M2, M3 등)을 포함한다. 도시된 실시예에서, 금속층 구조물(20)은 단지 2개의 층들(예를 들어, M2 및 M3)을 도시한다. 상이한 수의 층들, 예를 들어 1 내지 N 층을 갖는 금속층 구조물들은 개시된 실시예들의 범위 내에 있다.
도 2에 도시된 실시예에서, 각각의 금속층(M)은 복수의 금속 바(metal bar; MB)들, 예를 들어 층(M2) 내의 금속 바들(MB21, MB22 및 MB23) 및 층(M3) 내의 금속 바들(MB31, MB32, MB33)을 포함한다. 일부 실시예들에서, 금속 바들의 형상은 원통형 또는 일부 다른 형상이고, 임의의 단면 형상일 수 있다. 도시된 실시예에서, 층(M) 내의 각각의 금속 바(MB)는 실질적으로 서로 평행하다. 도시된 실시예에서, 각각의 금속층(M2 및 M3)은 3개의 금속 바(MB)들을 포함하지만, 금속층(M)마다 상이한 개수의 금속 바(MB)들을 갖는 구성들은 개시된 실시예들의 범위 내에 있다. 일부 실시예들에서, 금속 바(MB)들의 제1 세트(예를 들어, 금속층들(M1, M3, M5 등) 내의 금속 바(MB)들의 제1 세트는 제1 방향(예를 들어, X축 방향)으로 뻗는 반면, (예를 들어, 금속층 M2, M4, M6 등 내의) 금속 바(MB)들의 제2 세트는 제2 방향(예를 들어, Y축 방향)으로 뻗고, X축 방향은 Y축 방향에 수직하다. 모든 바(MB)들이 하나의 방향, 예를 들어 X축 방향, Y축 방향, 또는 임의의 다른 편리한 방향, 또는 비수직(non-perpendicular) 방향들을 포함하는 방향들의 조합으로 뻗는 상이한 구성들이, 개시된 실시예들의 범위 내에 있다. 도 2에 도시된 실시예에서, 각각의 금속 바(MB)는 폭(Wbar)을 갖는다. 일부 실시예들에서, 모든 폭(Wbar)들은 동일한 치수이지만, 도시된 실시예들은 그러한 구성으로 제한되지 않는다. 설계 선택들에 따라, 폭(Wbar)들은 상이한 치수들일 수 있다(예를 들어, 하나의 폭(Wbar)은 다른 폭보다 더 짧거나/더 클 수 있다). 인접한 2개의 금속 바(MB)들은, 거리, 예를 들어 거리 D만큼 이격되거나 분리된다. 일부 실시예들에서, 거리들(D)은, 2개의 금속 바(MB)들 사이의 간격의 최소 요건들을 만족시키도록 선택되어 그 2개의 바들 사이에 커패시턴스를 형성한다. 일부 실시예들에서, 금속층 구조물(20) 내의 모든 거리들(D)은 동일한 치수이지만, 개시된 실시예들은 이러한 구성으로 제한되지 않는다. 즉, 거리들(D)은 상이한 치수들일 수 있다(예를 들어, 하나의 거리(D)는 다른 것보다 더 짧거나/더 길 수 있다). 층(M) 내의 금속 바(MB)의 두께는 층(M)의 두께에 비례하며, 이는 프로세스 기술에 의존할 수 있고, 층(M)들의 상이한 그룹들은 상이한 두께들을 가질 수 있다. 예를 들어, 금속 층들(M)의 제1 그룹(예를 들어, Mx)은 제1 두께를 가질 수 있고, 금속층(M)의 제2 그룹(예를 들어, My)은 제2 두께를 가질 수 있으며, 금속층들의 제3 그룹(예를 들어, Mz)은 제3 두께 등을 가질 수 있으며, 제1 두께, 제2 두께 및 제3 두께는 상이하다. 도시된 실시예에서, 금속층 구조물(20)은 폭(W) 및 길이(L)를 갖는다.
도 3은 일부 실시예들에 따른 예시적인 반도체 구조물(30)의 단면을 도시한 블록도이다. 도시된 실시예는 반도체 구조물들을 포함하는 FEOL 층 및 상호접속 금속층 구조물들을 포함하는 BEOL 층을 포함한다.
도시된 실시예에서, FEOL 층은 FinFET 트랜지스터(32)를 포함한다. FinFET 트랜지스터(32)는 반도체 기판(34), 핀(36), 격리 영역(38), 폴리실리콘 구조물, 예를 들어 폴리(40), 핀에 연결된 도전성 컨택들(S 및 D), 폴리(40)에 연결된 도전성 G 컨택을 포함한다. 도시된 실시예에서, 전류에 대한 도전 경로는 핀(36)이다(핀은 또한 활성 구역 또는 영역으로 지칭될 수 있다). 폴리(40)는 핀 내에서 S(예를 들어, 소스) 컨택으로부터 D(예를 들어, 드레인) 컨택으로의 전류 흐름을 허용하는 게이트로서 기능한다. 일반적으로, 이러한 게이트 구조물은 전술한 폴리와 같은 하나 이상의 도전성 재료들을 포함하는 하나 이상의 도전성 세그먼트들을 포함한다. 다른 게이트 재료들은 하나 이상의 금속, 도핑된 폴리실리콘 및/또는 다른 도전성 재료들을 포함할 수 있다. 따라서, 도전성 세그먼트들은 아래에 놓인 유전체층에 제공되는 전압을 제어하도록 구성된다. 다양한 실시예들에서, 게이트 유전체층은, 예를 들어, 실리콘 이산화물 및/또는 하이 k 유전체 재료, 예를 들어 k 값이 3.8 또는 7.0보다 높은 k값을 갖는 유전체 재료 중 하나 이상을 포함한다. 일부 실시예들에서, 하이k 유전체 재료는 알루미늄 산화물, 하프늄 산화물, 란타늄 산화물, 또는 다른 적절한 재료를 포함한다. 예를 들어, S컨택과 D 컨택 사이의 전압 전위에 대해, 폴리(40)에 인가된 전압에 따라 핀 내에서 전류가 S로부터 D로 흐를 수 있다. 임계 전압(VT) 미만의 전압이 폴리(40)에 인가되면, 감지 가능한 전류가 핀 내에서 S 컨택으로부터 D 컨택으로 흐를 수 없고, 트랜지스터(32)는 "오프"이다. VT 이상의 전압이 폴리(40)에 인가되면, 감지 가능한 전류가 핀을 통해 S로부터 D로 흐르고, 트랜지스터(32)는 "온"된다. 일부 실시예들에서, S, D 및 G 컨택들은 FEOL 층 내에서 다수의 핀들과 폴리들 사이의 연결들을 형성하여, 하나 이상의 트랜지스터의 소스들, 드레인들 및 게이트들을 연결한다. 일부 실시예들에서, 트랜지스터(32)의 소스들, 드레인들 및 게이트들은 BEOL 층 내의 상호접속 금속층 구조물에 연결된다. 예를 들어, 트랜지스터(32)의 게이트는 BEOL 층 내의 상호접속 금속 구조물의 층들 중 하나의 층에 있는 하나 이상의 금속 바에 의해 다른 구조물들에 연결될 수 있고, 트랜지스터(32)의 S/D 컨택들은 BEOL 층 내의 하나 이상의 금속층 내에 있는 금속 바들 중 다른 것들을 사용하여 다른 구조물들에 유사하게 연결될 수 있다. 일부 실시예들에서, BEOL 층은 트랜지스터(32)를 주변 회로들에 연결하는 역할을 한다. 도시된 실시예에서, D 컨택 및 G 컨택은 비아들을 사용하여 BEOL 층 내의 금속 바들에 연결된다. 예를 들어, 비아1은 FEOL 층 위의 제1 금속층(M1) 내의 D 컨택과 금속 바 사이의 연결을 형성한다. 도시된 실시예에서, 별개의 비아1은 G 컨택을 M1 층 내의 도전성 랜딩 패드에 연결하고, 비아2는 도전성 랜딩 패드를 M2 층 내의 금속 바에 연결한다.
도 4는 개시된 양태들에 따른 집적 회로 디바이스(100)의 예시를 도시한다. 일반적으로, 디바이스(100)는 도 1 내지 도 3에 도시된 것과 같은 FinFET 구조물들을 포함할 수 있다. 도 4에 도시된 디바이스(100)는 VDD 또는 VSS 파워 레일과 같은 제1 파워 레일(112)을 포함한다. 도 4의 예시에서, 파워 레일(112)은 VDD 레일이다. 제1 활성 구역(110)은 X축 방향으로 연장된다. 일부 예시들에서, 활성 구역(110)은 도 3에 도시된 핀(36)과 같은 핀을 포함한다. 복수의 폴리 게이트들(120)은 활성 구역(110)과 접촉하고 Y축 방향으로 연장된다. 다시 말해, 폴리 게이트들(120)은 일반적으로 활성 구역(110)에 수직하게 연장된다. 도 4에 도시된 예시에서, 복수의 폴리 게이트들(120)은 120a 내지 120e로 표시된 5 개의 폴리 게이트들을 포함한다.
제1 트랜지스터(130)는 제1 활성 구역(110)과, 폴리 게이트들(120a) 중 제1 폴리 게이트에 의해 형성되고, 제2 트랜지스터(132)는 제1 활성 구역(110)과, 폴리 게이트들(120b) 중 제2 폴리 게이트에 의해 형성된다. 도시된 예시에서, 제1 트랜지스터(130)는 제1 VT를 갖고, 제2 트랜지스터(132)는 제1 VT와는 상이한 제2 VT를 갖는다. 따라서, 디바이스(100)는 2 개의 상이한 VT 레벨들을 정의하는 연속 활성 구역(110)을 포함한다. 예시된 실시예에서, 활성 구역(110)은 제1 VT 영역(140) 및 제2 VT 영역(142)을 포함한다. 예를 들어, 제1 및 제2 VT는 표준 VT(SVT), 저 VT(LVT), 초저 VT(uLVT), 고 VT(HVT) 등 중 임의의 것일 수 있다. 따라서, 예를 들어, 제1 트랜지스터(130)는 표준 VT(SVT)를 가질 수 있고 제2 트랜지스터(132)는 저 VT(LVT)를 가질 수 있다.
다수의 VT 디바이스들은 일부 IC 디바이스들에서 더 나은 파워 효율을 달성할 수 있다. 일부 예시들에서, 활성 구역(110)은 채널 및/또는 할로 주입 최적화를 사용하여 상이한 VT 특성들을 갖도록 제조된다. 예를 들어, HVT 디바이스는 이온 주입 및 열 어닐링을 포함하여 디바이스 채널/할로 포켓들을 고농도로 주입함으로써 달성될 수 있다.
타이오프 트랜지스터(134)는 제1 트랜지스터(130)와 제2 트랜지스터(134) 사이에 위치된다. 타이오프 트랜지스터(134)는 제1 활성 구역(110)과 폴리 게이트들(120c) 중 제3 폴리 게이트에 의해 형성된다. 타이오프 트랜지스터를 오프 상태로 유지하기 위해 타이오프 트랜지스터(134)의 제3 폴리 게이트(120c)는 파워 레일(112)에 연결된다. 타이오프 트랜지스터(134)는 제1 VT를 갖는 제1 트랜지스터(130)를 제2 VT를 갖는 제2 트랜지스터(132)로부터 전기적으로 격리시키도록 구성된다. 도 1에 도시된 예시에서, 제1 및 제2 트랜지스터(130, 132) 및 타이오프 트랜지스터(134)는 PMOS 트랜지스터들이다. PMOS 타이오프 트랜지스터(134)는 타이오프 트랜지스터(134)를 오프 상태로 유지하여 제1 트랜지스터(130)를 제2 트랜지스터(132)로부터 전기적으로 격리시키기 위해 도전성 비아(122)에 의해 VDD 파워 레일(112)에 연결된 폴리 게이트(120c)를 갖는다.
일부 예시들에서, 타이오프 트랜지스터(134)는 제1 및 제2 VT 영역(140, 142)의 경계에 위치될 수 있다. 이와 같이, 타이오프 트랜지스터(134)를 VDD 레일(112)에 연결하는 폴리 게이트(120c)는 VT 경계 바로 위에서 Y 축 방향을 따라 연장된다. 폴리 게이트(120c)를 사용하여 타이오프 트랜지스터를 파워 레일(112)에 연결하는 것은, 타이오프 디바이스를 위한 금속 라인을 사용하는 것에 비해 면적을 절약한다.
도 4의 예시에서, 폴리 게이트들(120d 및 120e)은 CPODE(continuous poly on oxide definition edge) 패턴들일 수 있다. 일부 구현들에서, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 IC 디바이스는 다양한 기술 노드들을 통해 스케일 다운되고, 디바이스 패킹 밀도 및 디바이스 성능은 디바이스 레이아웃 및 격리에 의해 도전된다. 이웃하는 디바이스들 사이의 누설을 피하기 위해, FinFET 내에서 핀(110)과 같은 활성 영역의 에지들 상에 폴리 세그먼트들이 형성될 수 있다. 이러한 폴리 세그먼트들은 때때로 POD(poly-on-OD-edge)라고도 지칭된다. PODE는 더 나은 디바이스 성능과 더 나은 폴리 프로파일 제어를 달성하는 데 도움이 된다.
일부 실시예들에서, PODE 구조물들은 디바이스(100)의 에지 상에 형성되고, 프로세싱 동안 핀(110)의 단부들을 보호하기 위해 사용된다. 즉, PODE 폴리실리콘 구조물들은 트랜지스터들에 대한 게이트들로서 전기적으로 연결되지 않고, 대신에 회로에서 기능을 갖지 않는 "더미" 구조물들이다. PODE 구조물들은 핀(110)의 단부들을 덮고 보호하여 프로세싱 동안 추가적인 신뢰성을 제공한다.
일반적으로, 핀(110)과 접촉하는 폴리 게이트들(120)의 개수는, 일 차원을 따라 IC 디바이스의 "피치", 종종 "접촉된 폴리 피치" 또는 CPP로 지칭된다고 간주될 수 있다. CPP는 IC 디바이스의 밀도를 적어도 부분적으로 결정하는 것일 수 있다. 타이오프 트랜지스터(134)의 폴리 게이트(120c)를 VT 영역 경계 바로 위에 위치시킴으로써, 폴리 게이트(120c)는, 제1 및 제2 VT 영역(140, 142) 각각에서의 별개의 타이오프 디바이스들에 대한 별개의 폴리 라인들을 요구하지 않고, 제1 및 제2 VT 영역(140, 142) 모두에 의해 "공유"된다. 이와 같이, 개시된 예시들에서 하나의 폴리 피치가 제거되어 5개의 CPP 디바이스가 될 수 있다.
도 5는 개시된 양태들에 따른 다른 예시적인 집적 회로 디바이스(101)를 도시한다. 도 5에 도시된 디바이스(101)는 도 4의 디바이스(100)와 유사하지만, 디바이스(101)는 도시된 예시에서 VSS 파워 레일인 제2 파워 레일(114)을 포함하고, 도 4의 디바이스(100)에서와 같이 PMOS 트랜지스터를 포함하는 대신에, 도 5는 NMOS 트랜지스터들을 개시한다. 위에서 개시한 디바이스(100)와 마찬가지로, 디바이스(101)는 X축 방향으로 연장되는 활성 구역 또는 핀(111)을 포함한다. 복수의 폴리 게이트들(120)은 활성 구역(111)과 접촉하고 Y축 방향으로 연장되어, 폴리 게이트들(120)이 활성 구역(111)에 일반적으로 수직하게 연장된다. 도 5에 도시된 복수의 폴리 게이트들(120)은 다시 120a 내지120e로 표시되어 있다. 다시 말해, 디바이스(101)는 또한 5 CPP 구조물이다.
활성 구역(111) 및 제1 폴리 게이트(120a)에 의해 제1 VT를 갖는 제1 NMOS 트랜지스터(131)가 형성되고, 활성 구역(111) 및 제2 폴리 게이트(120b)에 의해 제2 VT를 갖는 제2 NMOS 트랜지스터(133)가 형성된다. 따라서, 디바이스(101)는 제1 VT 영역(140) 및 제2 VT 영역(142)을 갖는 연속 활성 구역(111)을 포함한다. 상술한 바와 같이, 제1 및 제2 VT는 표준 VT(SVT), 저 VT(LVT), 초저 VT(uLVT), 고 VT(HVT) 등 중 임의의 것일 수 있다.
타이오프 트랜지스터(135)는 제1 NMOS 트랜지스터(131)와 제2 NMOS 트랜지스터(133) 사이에 위치된다. 타이오프 트랜지스터(135)는 활성 구역(111)과 제3 폴리 게이트(120c)에 의해 형성된다. 도 5에 도시된 예시에서, 타이오프 트랜지스터(135)는, 제1 NMOS 트랜지스터(131)를 제2 NMOS 트랜지스터(133)로부터 전기적으로 격리시키기 위해 타이오프 트랜지스터(135)를 오프 상태로 유지하도록, 도전성 비아(125)에 의해 VSS 파워 레일(114)에 연결된 폴리 게이트(120c)를 갖는 NMOS 트랜지스터이다. 타이오프 트랜지스터(135)는 제1 및 제2 VT 영역(140, 142)의 경계에 위치된다.
도 6은 VDD 및 VSS 파워 레일에 커플링된 폴리 게이트들을 갖는 타이오프 트랜지스터들을 갖는 PMOS 및 NMOS 트랜지스터 모두를 포함하는 집적 회로 디바이스(102)의 실시예를 도시한다. 이와 같이, 디바이스(102)는 PMOS 영역(150) 및 NMOS 영역(152)을 정의하는 제1 및 제2 핀(110, 111)을 포함한다. 디바이스(102)는, 도시된 예시에서 각각 VDD 및 VSS 파워 레일인 제1 및 제2 파워 레일(112, 114)을 포함한다. 활성 구역들 또는 핀들(110 및 111)은 X축 방향으로 연장된다. 복수의 폴리 게이트들(120)은 활성 구역(111)과 접촉하고 Y축 방향으로 연장되어, 폴리 게이트들(120)이 활성 구역들(110, 111)에 일반적으로 수직하게 연장된다. 디바이스(102)는 5 개의 폴리 게이트들(120a-120e)을 가지며, 이에 따라 또한 5 CPP 구조물이다.
PMOS 영역(150)은 제1 활성 구역(110) 및 제1 폴리 게이트(120a)에 의해 형성된 제1 PMOS 트랜지스터(130)와, 제1 활성 구역(110) 및 폴리 게이트(120b)에 의해 형성된 제2 PMOS 트랜지스터(132)를 포함한다. 제1 NMOS 트랜지스터(131)는 활성 구역(111) 및 제1 폴리 게이트(120a)에 의해 형성되고, 제2 NMOS 트랜지스터(133)는 활성 구역(111) 및 제2 폴리 게이트(120b)에 의해 형성된다. 디바이스(102)는 제1 VT 영역(140) 및 제2 VT 영역(142)을 갖는 연속 활성 구역들(110, 111)을 포함한다. 따라서, 제1 PMOS 트랜지스터(130) 및 제1 NMOS 트랜지스터(131)는 제1 VT를 갖는 반면, 제2 PMOS 트랜지스터(134) 및 제2 NMOS 트랜지스터(135)는 제2 VT를 갖는다. 전술한 바와 같이, 제1 및 제2 VT는 표준 VT(SVT), 저 VT(LVT), 초저 VT(uLVT), 고 VT(HVT) 등 중 임의의 것일 수 있다.
타이오프 트랜지스터들(134, 135)은 활성 구역들(110, 111) 및 제3 폴리 게이트(120c)에 의해 형성되고, 제1 및 제2 VT 영역(140, 142)의 경계에 위치된다. 이와 같이, PMOS 타이오프 트랜지스터(134)는 제1 및 제2 PMOS 트랜지스터(130, 132) 사이에 위치되고, NMOS 타이오프 트랜지스터(135)는 제1 및 제2 NMOS 트랜지스터(131, 133) 사이에 위치된다.
도 6에 도시된 예시에서, 타이오프 트랜지스터(134)는 PMOS 트랜지스터이고 타이오프 트랜지스터(135)는 NMOS 트랜지스터이다. 폴리 게이트(120c)는 도전성 비아(122)에 의해 VDD 파워 레일에 그리고 도전성 비아(125)에 의해 VSS 파워 레일(114)에 연결된다. 폴리 게이트(120)는, 폴리 게이트(120c)의 상위 부분이 PMOS 타이오프 트랜지스터(134)를 VDD 레일(122)에 연결하지만, PMOS 타이오프 트랜지스터(134)의 게이트를 VSS 단자에 연결하지는 않도록, 분리부(154)에서 패터닝되거나 절단된다. 폴리 게이트(120c)의 하위 부분은 NMOS 타이오프 트랜지스터(135)를 VSS 레일(114)에 연결하지만, NMOS 타이오프 트랜지스터(135)의 게이트를 VDD 단자에 연결하지는 않는다. 다시 말해, 폴리 게이트(120c)는 VDD 레일을 VSS 레일에 직접 연결 또는 단락시키지 않는다. 이러한 방식으로, 타이오프 트랜지스터들(134 및 135)은 모두는 제1 및 제2 PMOS 트랜지스터(130, 132)를 서로, 그리고 제1 및 제2 NMOS 트랜지스터(131, 133)를 서로로부터 전기적으로 격리하기 위해 오프 상태로 유지된다.
도 4 내지 도 6에 도시된 디바이스들(100-102)에서, 타이오프 트랜지스터(134, 135) 각각에 대한 폴리 게이트들(120c)은 도전성 비아들(122 또는 123)에 의해 파워 레일들(112 또는 114)에 연결된다. 보다 구체적으로, 도전성 비아들(122 및 123)은 폴리 게이트(120c)로부터 각각의 파워 레일들로 직접 연장된다. 도 7은 추가 실시예들에 따른 예시적인 집적 회로 디바이스(103)를 도시하고, 타이오프 트랜지스터의 폴리 게이트는 하나 이상의 금속 접속부들을 통해 파워 레일에 연결된다. 도 7에 도시된 디바이스(103)는 제1 (VDD) 파워 레일(112)을 포함하고 PMOS 트랜지스터들을 갖는다. 제1 활성 구역 또는 핀(110)은 X축 방향으로 연장되고, 폴리 게이트들(120)은 활성 구역(110)에 접촉하고 Y축 방향으로 연장된다. 도 7에 도시된 예시에서, 복수의 폴리 게이트들(120)은 다시 120a 내지 120e로 표시된 5 개의 폴리 게이트들을 포함한다.
제1 VT 영역(140) 내의 제1 PMOS 트랜지스터(130)는 제1 활성 구역(110) 및 제1 폴리 게이트(120a)에 의해 형성되고, 제2 VT 영역(142) 내의 제2 PMOS 트랜지스터(132)는 제1 활성 구역(110) 및 제2 폴리 게이트(120b)에 의해 형성된다. 따라서, 전술한 바와 같이 제1 트랜지스터(130)는 제1 VT를 가지며, 제2 트랜지스터(132)는 제1 VT와는 상이한 제2 VT를 갖는다.
PMOS 타이오프 트랜지스터(134)는 제1 PMOS 트랜지스터(130)와 제2 PMOS 트랜지스터(132) 사이에 위치된다. 타이오프 트랜지스터(134)는 제1 활성 구역(110)과 폴리 게이트(120c)에 의해 형성된다. 타이오프 트랜지스터(134)의 폴리 게이트(120c)는 파워 레일(112)에 연결되어 타이오프 트랜지스터를 오프 상태로 유지한다. 보다 구체적으로, 도 7에 도시된 예시에서, 도전성 비아(124)는 폴리 게이트(120c)를 M0 금속층과 같은 금속층들(160) 중 하나의 금속층 내의 금속 도체 또는 금속 바에 연결한다. 도시된 예시에서, M0 금속층(160)은 X축 방향으로 연장된다. 금속층(160)은 도전성 비아(125)에 의해, (활성 구역(110) 위의 금속 퇴적물과 같은) 금속 스트립(162)에 연결되고, 금속 스트립(162)은 다른 도전성 비아(126)에 의해 VDD 레일(112)에 연결된다. 도시된 예시에서, 금속 스트립(162)은 Y 축 방향으로 연장된다. 따라서, 폴리 게이트(120c)는 M0 금속층(160) 및 금속 스트립(162)에 의해 VDD 레일(112)에 연결되어 PMOS 트랜지스터들(130, 132)을 서로로부터 격리하기 위해 타이오프 트랜지스터(134)를 오프 상태로 유지한다.
도 8은 타이오프 트랜지스터의 폴리 게이트가 하나 이상의 금속 접속부를 통해 파워 레일에 연결되는 다른 예시를 도시한다. 도 8에 도시된 디바이스(104)는 제2 (VSS) 파워 레일(114)을 포함하고 NMOS 트랜지스터들을 갖는다. 활성 구역 또는 핀(111)은 X축 방향으로 연장되고, 폴리 게이트들(120)은 활성 구역(111)에 접촉하고 Y축 방향으로 연장된다. 도 8에 도시된 예시에서, 복수의 폴리 게이트들(120)은 다시 120a 내지 120e로 표시된 5 개의 폴리 게이트들을 포함한다.
제1 VT 영역(140) 내의 제1 NMOS 트랜지스터(131)는 제1 활성 구역(111) 및 제1 폴리 게이트(120a)에 의해 형성되고, 제2 VT 영역(142) 내의 제2 NMOS 트랜지스터(133)는 활성 구역(111) 및 제2 폴리 게이트(120b)에 의해 형성된다. 따라서, 전술한 바와 같이 제1 NMOS 트랜지스터(131)는 제1 VT를 가지며, 제2 NMOS 트랜지스터(133)는 제1 VT와는 상이한 제2 VT를 갖는다.
NMOS 타이오프 트랜지스터(135)는 제1 NMOS 트랜지스터(131)와 제2 NMOS 트랜지스터(133) 사이에 위치된다. 타이오프 트랜지스터(135)는 VSS 파워 레일(114)에 연결된 폴리 게이트(120c) 및 활성 구역(111)에 의해 형성되어 NMOS 타이오프 트랜지스터(135)를 오프 상태로 유지한다. 보다 구체적으로, 도 8에 도시된 예시에서, 도전성 비아(124)는 폴리 게이트(120c)를 M0 금속층(160)에 연결한다. 금속층(160)은 도전성 비아(125)에 의해 (활성 구역(110) 위의 금속 퇴적물과 같은) 금속 스트립(162)에 연결되고, 금속 스트립(162)은 도전성 비아(127)에 의해 VSS 레일(114)에 연결된다. 따라서, 폴리 게이트(120c)는 M0 금속층(160) 및 금속 스트립(162)에 의해 VSS 레일(114)에 연결되어 NMOS 트랜지스터들(131, 133)을 서로로부터 격리하기 위해 NMOS 타이오프 트렌지스터(135)를 오프 상태로 유지한다.
도 9 및 도 10은 적절한 파워 레일들에 타이오프 트랜지스터들의 "소프트" 연결을 사용하는 예시적인 디바이스들을 도시한다. 예를 들어, 도 9는 PMOS 영역(150) 및 NMOS 영역(152)을 정의하는 제1 및 제2 핀(110, 111)을 포함하는 디바이스(105)를 도시한다. 도시된 예시에서, 디바이스(195)는 각각 VDD 및 VSS 파워 레일인 제1 및 제2 파워 레일(112, 114)을 포함한다. 활성 구역들 또는 핀들(110 및 111)은 X축 방향으로 연장된다. 복수의 폴리 게이트들(120)이 활성 구역(111)과 접촉하고 Y 축 방향으로 연장되어, 폴리 게이트들(120)은 활성 구역들(110, 111)에 일반적으로 수직하게 연장된다. 디바이스(105)는 5개의 폴리 게이트들(120a-120e)을 갖고 이에 따라 또한 5 CPP 구조물이다.
PMOS 영역(150)은, 제1 활성 구역(110) 및 제1 폴리 게이트(120a)에 의해 형성된 제1 PMOS 트랜지스터(130), 및 제1 활성 구역(110) 및 폴리 게이트(120b)에 의해 형성된 제2 PMOS 트랜지스터(132)를 포함한다. 제1 NMOS 트랜지스터(131)는 활성 구역(111) 및 제1 폴리 게이트(120a)에 의해 형성되고, 제2 NMOS 트랜지스터(133)는 활성 구역(111) 및 제2 폴리 게이트(120b)에 의해 형성된다. 디바이스(105)는 제1 VT 영역(140) 및 제2 VT 영역(142)을 갖는 연속 활성 구역들(110, 111)을 포함한다. 따라서, 제1 PMOS 트랜지스터(130) 및 제1 NMOS 트랜지스터(131)는 제1 VT를 갖는 반면, 제2 PMOS 트랜지스터(134) 및 제2 NMOS 트랜지스터(135)는 제2 VT를 갖는다. 전술한 바와 같이, 제1 및 제2 VT는 표준 VT(SVT), 저 VT(LVT), 초저 VT(uLVT), 고 VT(HVT) 등 중 임의의 것일 수 있다.
도 9의 실시예에서, 도전성 비아(127)는 VSS 레일(114)을 제1 PMOS 트랜지스터(130)의 폴리 게이트(120a)에 연결한다. 따라서, 제1 PMOS 트랜지스터(130)는 항상 온(on)이다. 그러나, 금속 라인(162MD)은 도전성 비아(128)에 의해 VDD에 연결되고, 제2 PMOS 트랜지스터(132)의 폴리 게이트(120b)는 M0 금속층(160)을 통해 금속 라인(164)에 연결된다. 제2 폴리 게이트(132)는 절단(cut) 폴리(154)를 포함한다. 이와 같이, VDD 전압은 그 소스로부터 PMOS 트랜지스터(130)의 드레인 측으로 누설된다. "누설된" VDD 전압은 "소프트" VDD 연결로 지칭되며, 이는 PMOS 트랜지스터(132)를 타이오프한다.
유사하게, 도 10은 PMOS 영역(150) 및 NMOS 영역(152)을 정의하는 제1 및 제2 핀(110, 111)을 포함하는 디바이스(106)를 도시한다. 도시된 예시에서, 디바이스(106)는 각각 VDD 및 VSS 파워 레일들(112, 114)인 제1 및 제2 파워 레일들(112, 114)을 포함한다. 활성 구역들 또는 핀들(110 및 111)은 X축 방향으로 연장된다. 복수의 폴리 게이트들(120)이 활성 구역(111)과 접촉하고 Y 축 방향으로 연장되어 폴리 게이트들(120)은 활성 구역들(110, 111)에 일반적으로 수직하게 연장된다. 디바이스(105)는 5 개의 폴리 게이트들(120a-120e)을 가지며, 따라서 또한 5 CPP 구조물이다.
PMOS 영역(150)은, 제1 활성 구역(110) 및 제1 폴리 게이트(120a)에 의해 형성된 제1 PMOS 트랜지스터(130), 및 제1 활성 구역(110) 및 폴리 게이트(120b)에 의해 형성된 제2 PMOS 트랜지스터(132)를 포함한다. 제1 NMOS 트랜지스터(131)는 활성 구역(111) 및 제1 폴리 게이트(120a)에 의해 형성되고, 제2 NMOS 트랜지스터(133)는 활성 구역(111) 및 제2 폴리 게이트(120b)에 의해 형성된다. 디바이스(105)는 제1 VT 영역(140) 및 제2 VT 영역(142)을 갖는 연속 활성 구역들(110, 111)을 포함한다. 따라서, 제1 PMOS 트랜지스터(130) 및 제1 NMOS 트랜지스터(131)는 제1 VT를 갖는 반면, 제2 PMOS 트랜지스터(134) 및 제2 NMOS 트랜지스터(135)는 제2 VT를 갖는다. 전술한 바와 같이, 제1 및 제2 VT는 표준 VT(SVT), 저 VT(LVT), 초저 VT(uLVT), 고 VT(HVT) 등 중 임의의 것일 수 있다.
도 10의 실시예에서, 도전성 비아(126)는 VDD 레일(112)을 제1 NMOS 트랜지스터(131)의 폴리 게이트(120a)에 연결한다. 따라서, 제1 NMOS 트랜지스터(131)는 항상 온(on)이다. 금속 라인(162)은 도전성 비아(129)에 의해 VSS 레일(114)에 연결되고, 제2 NMOS 트랜지스터(133)의 폴리 게이트(120b)는 M0 금속층(160)을 통해 금속 라인(164)에 연결된다. 제2 폴리 게이트(120b)는 절단 폴리(154)를 포함한다. 이와 같이, VSS 전압은 그 소스로부터 NMOS 트랜지스터(131)의 드레인 측으로 누설된다. "누설된" VSS 전압은 "소프트 VSS" 연결로 지칭되며, 이는 NMOS 트랜지스터(133)를 타이오프한다.
도 11은 개시된 실시예들에 따른 방법을 도시한다. 도시된 방법(200)은 타이오프 디바이스를 제공한다. 보다 구체적으로, 방법은 단계 210에서 기판 상에 제1 활성 구역을 형성하는 단계를 포함한다. 핀(110)과 같은 제1 활성 구역은 제1 VT 영역(140) 및 제2 VT 영역(142)을 갖는다. 단계 212에서, 제1 활성 구역의 제1 VT 영역(140)과 접촉하는 제1 게이트(120a)가 형성되어 제1 VT를 갖는 제1 트랜지스터가 형성된다. 일부 예시들에서, 제1 트랜지스터는 PMOS 트랜지스터(130)와 같은 PMOS 트랜지스터일 수 있고, 또는 도 4 내지 도 10에 도시된 NMOS 트랜지스터(131)와 같은 NMOS 트랜지스터 일 수 있다. 단계 214에서 제1 활성 구역(110)의 제2 VT 영역(142)과 접촉하는 제2 게이트(120b)가 형성되어 제1 VT와는 상이한 제2 VT를 갖는 제2 트랜지스터가 형성된다. 일부 예시들에서, 제2 트랜지스터는 PMOS 트랜지스터(132)와 같은 PMOS 트랜지스터일 수 있고, 또는 도 4 내지 도 10에 도시된 NMOS 트랜지스터(133)와 같은 NMOS 트랜지스터일 수 있다. 제1 게이트(120a)와 제2 게이트(120b) 사이의 제1 활성 구역(110)과 접촉하여 제1 트랜지스터와 제2 트랜지스터 사이에 위치된 타이오프 트랜지스터를 형성하도록 제3 게이트(120c)가 단계 216에서 형성된다. 일부 예시들에서, 타이오프 트랜지스터는 PMOS 타이오프 트랜지스터(134)와 같은 PMOS 트랜지스터일 수 있고, 또는 도 4 내지 도 10에 도시된 NMOS 타이오프 트랜지스터(135)와 같은 NMOS 타이오프 트랜지스터일 수 있다. 단계 218에서, 제3 게이트(120c)는 VDD 또는 VSS 파워 레일과 같은 파워 레일에 연결되어 타이오프 트랜지스터(134)를 오프 상태로 유지하고, 이에 따라 제1 트랜지스터를 제2 트랜지스터로부터 전기적으로 격리시킨다.
일부 실시예들에서, 방법(200)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(200)의 일부 또는 전부는 도 12와 관련하여 아래에서 논의되는 EDA 시스템(300)의 프로세서(302)에 의해 실행된다.
방법(300)의 일부 또는 모든 동작은 도 22와 관련하여 아래에서 논의되는 설계 하우스(320)와 같은 설계 하우스에서 수행되는 설계 절차의 일부로서 수행될 수 있다.
도 12는 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템(700)의 블록도이다. 일부 실시예들에서, EDA 시스템(300)은 APR(automated place and route) 시스템을 포함한다. 일부 실시예들에서, EDA 시스템(300)은 프로세서(302) 및 비일시적 컴퓨터 판독 가능 저장 매체(304)를 포함하는 범용 컴퓨팅 디바이스이다. 컴퓨터 판독 가능 저장 매체(304)는, 컴퓨터 프로그램 코드(306), 즉, 실행 가능한 명령어들의 세트를 인코딩, 예를 들어, 저장할 수 있다. 프로세서(302)에 의한 명령어들(306)의 실행은, 예를 들어 도 11과 관련하여 전술한 방법(200)(이하, 언급된 프로세스들 및/또는 방법들)의 전부 또는 일부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다. 또한, 제조 툴들(303)이 도 11의 방법(200)과 같이 본 명세서에 개시된 방법들에 따라 IC 디바이스들의 레이아웃 및 물리적 구현을 위해 포함될 수 있다.
프로세서(302)는 버스(308)를 통해 컴퓨터 판독 가능 저장 매체(304)에 전기적으로 커플링된다. 프로세서(302)는 또한 버스(308)에 의해 I/O 인터페이스(310)에 전기적으로 커플링된다. 네트워크 인터페이스(312)는 또한 버스(308)를 통해 프로세서(302)에 전기적으로 연결된다. 네트워크 인터페이스(312)가 네트워크(314)에 연결되어, 프로세서(302) 및 컴퓨터 판독 가능 저장 매체(304)는 네트워크(314)를 통해 외부 요소들에 연결될 수 있다. 프로세서(302)는, 시스템(300)이 언급된 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는 데에 사용 가능하도록 하기 위해 컴퓨터 판독 가능 저장 매체(304)에 인코딩된 컴퓨터 프로그램 코드(306)를 실행하도록 구성된다. 하나 이상의 실시예들에서, 프로세서(302)는 중앙 처리 유닛(CPU), 멀티 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(304)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(304)는 반도체 또는 솔리드-스테이트 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크, 및/또는 광 디스크를 포함한다. 광학 디스크들을 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(304)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write) 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(304)는, 시스템(300)이 언급된 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는 데에 사용 가능하도록 구성된 컴퓨터 프로그램 코드(306)를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(304)는 또한 언급된 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(304)는 여기에 개시된 다양한 IC 디바이스들을 포함하는 표준 셀들의 라이브러리(307)를 저장한다.
EDA 시스템(300)은 I/O 인터페이스(310)를 포함한다. I/O 인터페이스(310)는 외부 회로에 연결된다. 하나 이상의 실시예에서, I/O 인터페이스(310)는 정보 및 명령들을 프로세서(302)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린 및/또는 커서 방향 키들을 포함한다.
EDA 시스템(300)은 또한 프로세서(302)에 커플링된 네트워크 인터페이스(312)를 포함한다. 네트워크 인터페이스(312)는, 시스템(300)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(314)와 통신하는 것을 허용한다. 네트워크 인터페이스(712)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 이더넷, USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 둘 이상의 시스템들(300)에서 구현된다.
시스템(300)은 I/O 인터페이스(310)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(310)를 통해 수신된 정보는 명령어들, 데이터, 설계 규칙들, 표준 셀들의 라이브러리들 및/또는 프로세서(302)에 의해 처리되기 위한 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(308)를 통해 프로세서(302)로 전송된다. EDA 시스템(300)은 I/O 인터페이스(310)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 컴퓨터 판독 가능 매체(304)에 사용자 인터페이스(UI)(342)로서 저장된다.
일부 실시예들에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 EDA 시스템(300)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 표준 셀들을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc. 또는 다른 적합한 레이아웃 생성 툴에서 이용 가능한 VIRTUOSO와 같은 툴을 사용하여 생성된다.
일부 실시예들에서, 프로세스들은 비일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 기능들로서 실현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예시들은, 이에 제한되는 것은 아니지만, 외부/이동식 및/또는 내부/내장식 저장 또는 메모리 유닛, 예를 들어 DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리를 포함한다.
전술한 바와 같이, EDA 시스템(300)의 실시예들은 저장 매체(304)에 저장된 프로세스들 및/또는 방법들을 구현하기 위한 제조 툴들(303)을 포함할 수 있다. 예를 들어, 합성은 설계 상에서 수행될 수 있으며, 이 설계에서, 설계로부터 요구되는 작용 및/또는 기능들이, 표준 셀 라이브러리(307)로부터 선택된 표준 셀들에 설계를 매칭함으로써 기능적으로 동등한 논리 게이트-레벨 회로 설명(description)으로 변환된다. 합성은 게이트-레벨 넷리스트와 같은 기능적으로 동등한 논리 게이트-레벨 회로 설명을 초래한다. 게이트-레벨 넷리스트에 기초하여, 제조 툴들(303)에 의해 집적 회로를 제조하는 데 사용되는 포토리소그래피 마스크가 생성될 수 있다. 디바이스 제조의 추가의 양태들은, IC 제조 시스템(301)의 블록도인 도 13 및 일부 실시예들에 따른 이와 연관된 IC 제조 흐름과 관련하여 개시된다. 일부 실시예들에서, 레이아웃 다이어그램에 기초하여, 반도체 집적 회로의 층 내에서 (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트, 중 적어도 하나가 제조 시스템(301)을 사용하여 제조된다.
도 13에서, IC 제조 시스템(301)은, 설계 하우스(320), 마스크 하우스(330) 및 IC 제조업체/제조자("팹(fab)")(350)와 같은 엔티티들을 포함하고, 이들은 본 명세서에 개시된 디바이스들(100-106)과 같은 IC 디바이스(360)의 제조와 관련된 설계, 개발(development), 제조 사이클들 및/또는 서비스들, 개발, 설계 내의 다른 것들과 서로 상호작용한다. 시스템(301) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스들을 제공 및/또는 하나 이상의 다른 엔티티로부터 서비스들을 수신한다. 일부 실시예들에서, 설계 하우스(320), 마스크 하우스(330) 및 IC 팹(350) 중 둘 이상이 단일 거대 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(320), 마스크 하우스(330) 및 IC 팹(350) 중 둘 이상이 공통 설비 내에 공존하고 공통 리소스들을 사용한다.
설계 하우스(또는 설계 팀)(320)는 IC 설계 레이아웃 다이어그램(322)을 생성한다. IC 설계 레이아웃 다이어그램(322)은 다양한 기하학적 패턴들, 또는 IC 디바이스(360), 예를 들어 전술한 개시된 IC구조물들(100-106) 중 하나 이상을 포함하는 IC 디바이스를 위해 설계된 IC 레이아웃 다이어그램들을 포함한다. 기하학적 패턴들은 제조될 IC 디바이스(360)의 다양한 컴포넌트들을 구성하는 금속, 산화물 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들이 wh합되어 다양한 IC 특징부들을 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(322)의 일부는, (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 재료층들 내에 형성될, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속부의 금속 라인들 또는 비아들, 및 본딩 패드들을 위한 개구들과 같은 다양한 IC 특징부들을 포함한다. 설계 하우스(320)는 IC 설계 레이아웃 다이어그램(322)을 형성하기 위해 설계 절차를 구현한다. 설계 절차는 논리 설계, 물리적 설계, 또는 플레이스 및 라우트, 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(322)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(322)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(330)는 데이터 준비(332) 및 마스크 제조(344)를 포함한다. 마스크 하우스(330)는 IC 설계 레이아웃 다이어그램(322)을 사용하여 IC 설계 레이아웃 다이어그램(322)에 따른 IC 디바이스(360)의 다양한 층들을 제조하는데 사용될 하나 이상의 마스크(345)를 제조한다. 마스크 하우스(330)는 마스크 데이터 준비(332)를 수행하며, 여기서 IC 설계 레이아웃 다이어그램(322)은 RDF(representative data file)로 변환된다. 마스크 데이터 준비(332)는 RDF를 마스크 제조(344)에 제공한다. 마스크 제조(344)는 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(345) 또는 반도체 웨이퍼(353)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(322)은 마스크 라이터의 특정 특성들 및/또는 IC 팹(350)의 요건들을 준수하도록 마스크 데이터 준비(332)에 의해 조작된다. 도 13에서, 마스크 데이터 준비(332) 및 마스크 제조(344)는 별개의 요소들로서 도시된다. 일부 실시예들에서, 마스크 데이터 준비(332) 및 마스크 제조(344)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(332)는, 회절, 간섭, 다른 프로세스 효과들 등으로부터 발생할 수 있는 것과 같은 이미지 에러들을 보상하기 위해 리소그래피 향상 기술들을 사용하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(322)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(332)는, 축외 조명, 서브-해상도 보조 특징부들, 위상-시프팅 마스크들, 다른 적절한 기술들 등 또는 이들의 조합들을 더 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(332)는, 충분한 마진 확보, 반도체 제조 프로세스들에서의 변동성 처리 등을 위해, 특정 기하학적 및/또는 연결적 제한들을 포함하는 마스크 생성 규칙들의 세트로 OPC에서의 프로세스들을 겪은 IC 설계 레이아웃 다이어그램(322)을 검사하는 MRC(mask rule checker)를 포함한다. 일부 실시예들에서, MRC는, 마스크 제작(344) 동안의 제한들을 보상하도록 IC 설계 레이아웃 다이어그램(322)을 수정하고, 이는 마스크 생성 규칙들을 만족시키기 위해 OPC에 의해 수행된 수정들 중 일부를 취소(undo)할 수 있다.
일부 실시예들에서, 마스크 데이터 준비(332)는 IC 디바이스(360)를 제조하기 위해 IC 팹(350)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 검사(LPC)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(322)에 기초하여 이 프로세싱을 시뮬레이션하여 IC 디바이스(360)와 같은 시뮬레이션된 제조 디바이스를 생성한다. LPC 시뮬레이션에서의 프로세싱 파라미터들은, IC 제조 사이클의 다양한 프로세스들과 관련된 파라미터들, IC를 제조하는데 사용되는 툴들과 관련된 파라미터들, 및/또는 제조 프로세스의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도("DOF"), 마스크 에러 향상 계수("MEEF"), 다른 적절한 인자들 등과 같은 다양한 인자들 또는 이들의 조합을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙들을 만족시키기에 충분히 가까운 형상을 갖지 않으면, IC 설계 레이아웃 다이어그램(322)을 추가로 개선하기 위해 OPC 및/또는 MRC가 반복된다.
마스크 데이터 준비(332)에 대한 위의 설명은 명확성을 위해 단순화되었다는 것을 이해해야 한다. 일부 실시예들에서, 데이터 준비(332)는 제조 규칙들에 따라 IC 설계 레이아웃 다이어그램(322)을 수정하기위한 논리 연산(LOP)과 같은 추가 특징부들을 포함한다. 추가적으로, 데이터 준비(332) 동안 IC 설계 레이아웃 다이어그램(322)에 적용되는 프로세스들을 다양한 상이한 순서들로 실행될 수 있다.
마스크 데이터 준비(332) 후에 그리고 마스크 제조(344) 동안, 마스크(345) 또는 마스크들의 그룹(345)은 수정된 IC 설계 레이아웃 다이어그램(322)에 기초하여 제조된다. 일부 실시예들에서, 마스크 제조(344)는 IC 설계 레이아웃 다이어그램(322)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 일부 실시예들에서, 전자빔(e-beam) 또는 다수의 e-빔들의 메커니즘이 수정된 IC 설계 레이아웃 다이어그램(322)에 기초하여 마스크(포토마스크 또는 레티클)(345) 상에 패턴을 형성하기 위해 사용된다. 마스크(345)는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크(345)는 이진 기술을 사용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 민감성 재료층(예를 들어, 포토레지스트)을 노출시키기 위해 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역들을 통해 투과한다. 일 예시에서, 마스크(345)의 이진 마스크 버전은 투명 기판(예를 들어, 용융된 석영) 및 이진 마스크의 불투명 영역들에 코팅된 불투명 재료(예를 들어, 크롬)을 포함한다. 다른 예시에서, 마스크(345)는 위상 시프트 기술을 사용하여 형성된다. 마스크(345)의 위상 시프트 마스크(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 특징부들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(344)에 의해 생성된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(353)에 다양한 도핑 영역들을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(353)에 다양한 에칭 영역들을 형성하기 위한 에칭 프로세스에서 및/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(350)은 웨이퍼 제조(352)를 포함한다. IC 팹(350)은 다양한 상이한 IC 제품들의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예들에서, IC 팹(350)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제조(FEOL 제조)를 위한 제조 설비가 있을 수 있는 반면, 제2 제조 설비는 IC 제품들의 상호접속 및 패키징을 위한 백 엔드 제조(BEOL 제조)를 제공할 수 있으며, 그리고 제3 제조 설비는 파운드리 사업을 위한 다른 서비스들을 제공할 수 있다.
IC 팹(350)은 IC 디바이스(360)를 제조하기 위해 마스크 하우스(330)에 의해 제조된 마스크(들)(345)를 사용한다. 따라서, IC 팹(350)은 IC 설계 레이아웃 다이어그램(322)을 적어도 간접적으로 사용하여 IC 디바이스(360)를 제조한다. 일부 실시예들에서, 반도체 웨이퍼(353)는 IC 디바이스(360)를 형성하기 위해 마스크(들)(345)를 사용하여 IC 팹(350)에 의해 제조된다. 일부 실시예들에서, IC 제조는 IC 설계 레이아웃 다이어그램(322)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 반도체 웨이퍼(353)는 실리콘 기판 또는 그 위에 형성된 재료층들을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(353)는 (이후의 제조 단계들에서 형성되는) 다양한 도핑 영역들, 유전체 특징부들, 멀티레벨 상호접속부들 등 중 하나 이상을 더 포함한다.
따라서, 개시된 실시예들은 제1 방향으로 연장되는 제1 활성 구역 및 제1 파워 레일을 포함하는 집적 회로 디바이스를 포함한다. 복수의 게이트들은 제1 활성 구역과 접촉하고 제1 방향에 수직인 제2 방향으로 연장된다. 제1 트랜지스터는 제1 활성 구역 및 게이트들 중 제1 게이트를 포함한다. 제1 트랜지스터는 제1 VT를 갖는다. 제2 트랜지스터는 제1 활성 구역 및 게이트들 중 제2 게이트를 포함하고, 제2 트랜지스터는 제1 VT와는 상이한 제2 VT를 갖는다. 타이오프 트랜지스터는 제1 트랜지스터와 제2 트랜지스터 사이에 위치된다. 타이오프 트랜지스터는 제1 활성 구역 및 게이트들 중 제3 게이트를 포함하고, 제3 게이트는 제1 파워 레일에 연결된다.
다른 개시된 실시예들에 따르면, 반도체 디바이스는 제1 파워 레일 및 제2 파워 레일을 포함한다. 제1 PMOS 트랜지스터는 제1 방향으로 연장되는 제1 핀 및 제1 게이트를 포함한다. 제1 PMOS 트랜지스터는 제1 VT를 가지며, 제1 게이트는 제1 방향에 수직인 제2 방향으로 연장된다. 제2 PMOS 트랜지스터는 제1 핀 및 제2 방향으로 연장되는 제2 게이트를 포함한다. 제2 PMOS 트랜지스터는 제1 VT와는 상이한 제2 VT를 갖는다. 제2 게이트는 제1 파워 레일에 연결된다. 제2 핀은 제1 방향으로 연장된다. 제1 NMOS 트랜지스터는 제2 핀 및 제1 게이트를 포함한다. 제1 NMOS 트랜지스터는 제1 VT를 갖는다. 제2 NMOS 트랜지스터는 제2 핀 및 제2 게이트를 포함한다. 제2 NMOS 트랜지스터는 제2 VT를 갖는다. 제2 게이트는 제2 파워 레일에 연결된다.
또 다른 실시예들에 따르면, 방법은 기판 상에 제1 활성 구역을 형성하는 단계를 포함하고, 제1 활성 구역은 제1 VT 영역 및 제2 VT 영역을 갖는다. 제1 활성 구역의 제1 VT 영역과 접촉하는 제1 게이트가 형성되어 제1 VT를 갖는 제1 트랜지스터를 형성한다. 제1 활성 구역의 제2 VT 영역과 접촉하는 제2 게이트가 형성되어, 제1 VT와는 상이한 제2 VT를 갖는 제2 트랜지스터를 형성한다. 제1 게이트와 제2 게이트 사이의 제1 활성 구역과 접촉하도록 제3 게이트가 형성되어 제1 트랜지스터와 제2 트랜지스터 사이에 위치된 타이오프 트랜지스터를 형성한다. 제3 게이트는 파워 레일에 연결되어 타이오프 트랜지스터를 오프 상태로 유지한다.
<부기>
실시예 1. 집적 회로 디바이스에 있어서,
제1 파워 레일;
제1 방향으로 연장되는 제1 활성 구역;
상기 제1 활성 구역과 접촉하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 게이트들;
상기 제1 활성 구역 및 상기 게이트들 중 제1 게이트를 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터는 제1 임계 전압(VT)을 가짐 - ;
상기 제1 활성 구역 및 상기 게이트들 중 제2 게이트를 포함하는 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 제1 VT와는 상이한 제2 VT를 가짐 - ;
상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치된 타이오프(tie-off) 트랜지스터를 포함하고, 상기 타이오프 트랜지스터는 상기 제1 활성 구역 및 상기 게이트들 중 제3 게이트를 포함하고, 상기 제3 게이트는 상기 제1 파워 레일에 연결되는 것인, 집적 회로 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제3 게이트는 제1 도전성 비아에 의해 상기 제1 파워 레일에 연결되는 것인, 집적 회로 디바이스.
실시예 3. 실시예 1에 있어서, 상기 제1 활성 구역은 핀을 포함하는 것인, 집적 회로 디바이스.
실시예 4. 실시예 1에 있어서, 상기 타이오프 트랜지스터는 PMOS 트랜지스터이고, 상기 제1 파워 레일은 VDD 파워 레일인 것인, 집적 회로 디바이스.
실시예 5. 실시예 1에 있어서, 상기 타이오프 트랜지스터는 NMOS 트랜지스터이고, 상기 제1 파워 레일은 VSS 파워 레일인 것인, 집적 회로 디바이스.
실시예 6. 실시예 4에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터들인 것인, 집적 회로 디바이스.
실시예 7. 실시예 5에 있어서, 상기 제1 및 제2 트랜지스터는 NMOS 트랜지스터들인 것인, 집적 회로 디바이스.
실시예 8. 실시예 6에 있어서, 상기 복수의 게이트들은 폴리 게이트들이고, 상기 집적 회로 디바이스는,
VSS 파워 레일;
제1 방향으로 연장되는 제2 활성 구역 - 상기 복수의 폴리 게이트들은 상기 제2 활성 구역과 접촉함 - ;
상기 제2 활성 구역 및 상기 제1 폴리 게이트를 포함하는 제1 NMOS 트랜지스터 - 상기 제1 NMOS 트랜지스터는 상기 제1 VT를 가짐 - ;
상기 제2 활성 구역 및 상기 제2 폴리 게이트를 포함하는 제2 NMOS 트랜지스터 - 상기 제2 NMOS 트랜지스터는 상기 제2 VT를 가짐 - ; 및
상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 위치된 NMOS 타이오프 트랜지스터를 더 포함하고, 상기 NMOS 타이오프 트랜지스터는 상기 제1 활성 구역 및 상기 제3 폴리 게이트를 포함하고, 상기 제3 폴리 게이트는 상기 VSS 파워 레일에 연결되고, 상기 제3 폴리 게이트는 상기 제1 활성 구역과 상기 제2 활성 구역 사이의 절단 폴리(cut poly)를 포함하는 것인, 집적 회로 디바이스.
실시예 9. 실시예 8에 있어서, 상기 제3 폴리 게이트는 제2 도전성 비아에 의해 상기 VSS 파워 레일에 연결되는 것인, 집적 회로 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제3 폴리 게이트는 금속층 및 제3 도전성 비아에 의해 상기 VSS 파워 레일에 연결되는 것인, 집적 회로 디바이스.
실시예 11. 반도체 디바이스에 있어서,
제1 파워 레일;
제2 파워 레일;
제1 방향으로 연장되는 제1 핀;
상기 제1 핀 및 제1 게이트를 포함하는 제1 PMOS 트랜지스터 - 상기 제1 PMOS 트랜지스터는 제1 임계 전압(VT)을 갖고, 상기 제1 게이트는 상기 제1 방향에 수직한 제2 방향으로 연장됨 - ;
상기 제1 핀 및 상기 제2 방향으로 연장되는 제2 게이트를 포함하는 제2 PMOS 트랜지스터 - 상기 제2 PMOS 트랜지스터는 상기 제1 VT와는 상이한 제2 VT를 갖고, 상기 제2 게이트는 상기 제1 파워 레일에 연결됨 - ;
상기 제1 방향으로 연장되는 제2 핀;
상기 제2 핀 및 상기 제1 게이트를 포함하는 제1 NMOS 트랜지스터 - 상기 제1 NMOS 트랜지스터는 상기 제1 VT를 가짐 - ; 및
상기 제2 핀 및 상기 제2 게이트를 포함하는 제2 NMOS 트랜지스터를 포함하고, 상기 제2 NMOS 트랜지스터는 상기 제2 VT를 갖고, 상기 제2 게이트는 상기 제2 파워 레일에 연결되는 것인, 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 제1 게이트는 상기 제2 파워 레일에 연결되고, 상기 제2 게이트는 상기 제1 PMOS 트랜지스터를 통해 상기 제1 파워 레일에 연결되는 것인, 반도체 디바이스.
실시예 13. 실시예 11에 있어서, 상기 제1 게이트는 상기 제1 파워 레일에 연결되고, 상기 제2 게이트는 상기 제1 NMOS 트랜지스터를 통해 상기 제2 파워 레일에 연결되는 것인, 반도체 디바이스.
실시예 14. 실시예 12에 있어서, 상기 제2 게이트는 상기 제1 방향으로 연장되는 금속층 및 상기 제2 방향으로 연장되는 금속 스트립을 통해 상기 제1 PMOS 트랜지스터에 연결되는 것인, 반도체 디바이스.
실시예 15. 실시예 11에 있어서,
상기 제1 핀 및 제3 게이트를 포함하는 제3 PMOS 트랜지스터 - 상기 제3 PMOS 트랜지스터는 상기 제2 VT를 갖고, 상기 제2 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터와 상기 제3 PMOS 트랜지스터 사이에 있음 - ;
상기 제1 핀 및 상기 제3 게이트를 포함하는 제3 NMOS 트랜지스터 - 상기 제3 NMOS 트랜지스터는 상기 제2 VT를 갖고, 상기 제2 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터 사이에 있음 - 를 더 포함하는 반도체 디바이스.
실시예 16. 실시예 11에 있어서, 상기 제1, 제2 및 제3 게이트는 각각 제1, 제2 및 제3 폴리 게이트를 포함하고, 상기 제2 폴리 게이트는 상기 제1 핀과 상기 제2 핀 사이에 절단 폴리를 포함하고, 상기 제2 폴리 게이트는 상기 제1 파워 레일에 직접 연결되는 것인, 반도체 디바이스.
실시예 17. 방법에 있어서,
기판 상의 제1 활성 구역을 형성하는 단계 - 상기 제1 활성 구역은 제1 임계 전압(VT) 영역 및 제2 VT 영역을 포함함 - ;
제1 VT를 갖는 제1 트랜지스터를 형성하기 위해 상기 제1 활성 구역의 상기 제1 VT 영역과 접촉하는 제1 게이트를 형성하는 단계;
상기 제1 VT와는 상이한 제2 VT를 갖는 제2 트랜지스터를 형성하기 위해 상기 제1 활성 구역의 상기 제2 VT 영역과 접촉하는 제2 게이트를 형성하는 단계;
상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치된 타이오프 트랜지스터를 형성하기 위해 상기 제1 게이트와 상기 제2 게이트 사이의 상기 제1 활성 구역과 접촉하는 제3 게이트를 형성하는 단계; 및
상기 타이오프 트랜지스터를 오프 상태로 유지하기 위해 상기 제3 게이트를 파워 레일에 연결하는 단계를 포함하는 방법.
실시예 18. 실시예 17에 있어서, 상기 타이오프 트랜지스터는 PMOS 트랜지스터이고, 상기 타이오프 트랜지스터를 오프 상태로 유지하기 위해 상기 제3 게이트를 상기 파워 레일에 연결하는 단계는 상기 제3 게이트를 VDD 파워 레일에 연결하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서, 상기 제3 게이트를 상기 VDD 파워 레일에 연결하는 단계는 상기 제3 게이트와 상기 VDD 파워 레일 사이에서 연장하는 도전성 비아를 제공하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 18에 있어서, 상기 제1 및 제2 트랜지스터와 상기 타이오프 트랜지스터는 PMOS 트랜지스터들이고, 상기 방법은,
상기 기판 상에 제2 활성 구역을 형성하는 단계 - 상기 제2 활성 구역은 상기 제1 VT 영역 및 상기 제2 VT 영역을 포함함 - ;
상기 제1 VT를 갖는 제1 NMOS 트랜지스터를 형성하기 위해 상기 제1 게이트가 또한 제2 활성 구역과 접촉하도록 형성하는 단계;
상기 제2 VT를 갖는 제2 NMOS 트랜지스터를 형성하기 위해 상기 제2 게이트가 또한 제2 활성 구역과 접촉하도록 형성하는 단계;
상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 위치된 NMOS 타이오프 트랜지스터를 형성하기 위해 상기 제3 게이트가 또한 상기 제2 활성 구역과 접촉하도록 형성하는 단계; 및
상기 NMOS 타이오프 트랜지스터를 오프 상태로 유지하기 위해 상기 제3 게이트를 제2 파워 레일에 연결하는 단계를 더 포함하는 것인, 방법.
상술한 내용은 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징부들을 개략적으로 설명한다. 통상의 기술자는 본 명세서에서 소개된 실시예들과 동일한 목적들을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 통상의 기술자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    제1 파워 레일;
    제1 방향으로 연장되는 제1 활성 구역;
    상기 제1 활성 구역과 접촉하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 게이트들;
    상기 제1 활성 구역 및 상기 게이트들 중 제1 게이트를 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터는 제1 임계 전압(VT)을 가짐 - ;
    상기 제1 활성 구역 및 상기 게이트들 중 제2 게이트를 포함하는 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 제1 VT와는 상이한 제2 VT를 가짐 - ;
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치된 타이오프(tie-off) 트랜지스터를 포함하고, 상기 타이오프 트랜지스터는 상기 제1 활성 구역 및 상기 게이트들 중 제3 게이트를 포함하고, 상기 제3 게이트는 상기 제1 파워 레일에 연결되고, 상기 제1 활성 구역은 제1 임계 전압(VT) 영역 및 제2 임계 전압(VT) 영역 - 상기 제1 VT 영역 및 상기 제2 VT 영역은 상이한 VT 레벨들을 정의함 - 을 포함하고, 상기 타이오프 트랜지스터의 제3 게이트는 상기 제1 VT 영역과 상기 제2 VT 영역 사이의 경계 바로 위에 배치되고, 상이한 VT 레벨들을 정의하는 상기 제1 VT 영역과 상기 제2 VT 영역 사이의 경계는 상기 제2 방향을 따라 형성되는 것인, 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 제3 게이트는 제1 도전성 비아에 의해 상기 제1 파워 레일에 연결되는 것인, 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 제1 활성 구역은 핀을 포함하는 것인, 집적 회로 디바이스.
  4. 제1항에 있어서, 상기 타이오프 트랜지스터는 PMOS 트랜지스터이고, 상기 제1 파워 레일은 VDD 파워 레일인 것인, 집적 회로 디바이스.
  5. 제1항에 있어서, 상기 타이오프 트랜지스터는 NMOS 트랜지스터이고, 상기 제1 파워 레일은 VSS 파워 레일인 것인, 집적 회로 디바이스.
  6. 제4항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터들인 것인, 집적 회로 디바이스.
  7. 제6항에 있어서, 상기 복수의 게이트들은 폴리 게이트들이고, 상기 집적 회로 디바이스는,
    VSS 파워 레일;
    제1 방향으로 연장되는 제2 활성 구역 - 상기 복수의 폴리 게이트들은 상기 제2 활성 구역과 접촉함 - ;
    상기 제2 활성 구역, 및 상기 복수의 폴리 게이트들 중 제1 폴리 게이트를 포함하는 제1 NMOS 트랜지스터 - 상기 제1 NMOS 트랜지스터는 상기 제1 VT를 가짐 - ;
    상기 제2 활성 구역, 및 상기 복수의 폴리 게이트들 중 제2 폴리 게이트를 포함하는 제2 NMOS 트랜지스터 - 상기 제2 NMOS 트랜지스터는 상기 제2 VT를 가짐 - ; 및
    상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 위치된 NMOS 타이오프 트랜지스터를 더 포함하고, 상기 NMOS 타이오프 트랜지스터는 상기 제1 활성 구역, 및 상기 복수의 폴리 게이트들 중 제3 폴리 게이트를 포함하고, 상기 제3 폴리 게이트는 상기 VSS 파워 레일에 연결되고, 상기 제3 폴리 게이트는 상기 제1 활성 구역과 상기 제2 활성 구역 사이의 절단 폴리(cut poly)를 포함하는 것인, 집적 회로 디바이스.
  8. 반도체 디바이스에 있어서,
    제1 파워 레일;
    제2 파워 레일;
    제1 임계 전압(VT) 영역 및 제2 임계 전압(VT) 영역 - 상기 제1 VT 영역 및 상기 제2 VT 영역은 상이한 VT 레벨들을 정의함 - 을 포함하는 활성 구역;
    제1 방향으로 연장되는 제1 핀;
    상기 제1 핀, 및 상기 제1 VT 영역과 접촉하는 제1 게이트를 포함하는 제1 PMOS 트랜지스터 - 상기 제1 PMOS 트랜지스터는 제1 임계 전압(VT)을 갖고, 상기 제1 게이트는 상기 제1 방향에 수직한 제2 방향으로 연장됨 - ;
    상기 제1 핀, 및 상기 제2 방향으로 연장되고 상기 제2 VT 영역과 접촉하는 제2 게이트를 포함하는 제2 PMOS 트랜지스터 - 상기 제2 PMOS 트랜지스터는 상기 제1 VT와는 상이한 제2 VT를 갖고, 상기 제2 게이트는 상기 제1 파워 레일에 연결됨 - ;
    상기 제1 방향으로 연장되는 제2 핀;
    상기 제2 핀 및 상기 제1 게이트를 포함하는 제1 NMOS 트랜지스터 - 상기 제1 NMOS 트랜지스터는 상기 제1 VT를 가짐 - ;
    상기 제2 핀 및 상기 제2 게이트를 포함하는 제2 NMOS 트랜지스터 - 상기 제2 NMOS 트랜지스터는 상기 제2 VT를 갖고, 상기 제2 게이트는 상기 제2 파워 레일에 연결됨 - ; 및
    상기 제1 VT 영역과 상기 제2 VT 영역 사이의 경계 바로 위에 배치되는 제3 게이트를 포함하고, 상이한 VT 레벨들을 정의하는 상기 제1 VT 영역과 상기 제2 VT 영역 사이의 경계는 상기 제2 방향을 따라 형성되는 것인, 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1 게이트는 상기 제2 파워 레일에 연결되고, 상기 제2 게이트는 상기 제1 PMOS 트랜지스터를 통해 상기 제1 파워 레일에 연결되는 것인, 반도체 디바이스.
  10. 방법에 있어서,
    기판 상의 제1 활성 구역을 형성하는 단계 - 상기 제1 활성 구역은, 상이한 임계 전압(VT) 레벨들을 정의하는 제1 임계 전압(VT) 영역 및 제2 임계 전압(VT) 영역을 포함함 - ;
    제1 VT를 갖는 제1 트랜지스터를 형성하기 위해 상기 제1 활성 구역의 상기 제1 VT 영역과 접촉하는 제1 게이트를 형성하는 단계 - 상기 제1 게이트는 제1 방향으로 연장함 - ;
    상기 제1 VT와는 상이한 제2 VT를 갖는 제2 트랜지스터를 형성하기 위해 상기 제1 활성 구역의 상기 제2 VT 영역과 접촉하는 제2 게이트를 형성하는 단계 - 상기 제2 게이트는 상기 제1 방향으로 연장함 - ;
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치된 타이오프 트랜지스터를 형성하기 위해 상기 제1 게이트와 상기 제2 게이트 사이의 상기 제1 활성 구역과 접촉하는 제3 게이트를 형성하는 단계 - 상기 제3 게이트는 상기 제1 방향으로 연장함 - ; 및
    상기 타이오프 트랜지스터를 오프 상태로 유지하기 위해 상기 제3 게이트를 파워 레일에 연결하는 단계를 포함하고, 상기 타이오프 트랜지스터의 제3 게이트는 상기 제1 VT 영역과 상기 제2 VT 영역 사이의 경계 바로 위에 배치되고, 상이한 VT 레벨들을 정의하는 상기 제1 VT 영역과 상기 제2 VT 영역 사이의 경계는 상기 제1 방향을 따라 형성되는 것인, 방법.
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