CN110875307A - 半导体单元结构 - Google Patents

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Abstract

一种半导体单元结构包括四个晶体管、两个栅极条、四对导电区段以及多个水平布线。该两个栅极条中的每一个与第一类型主动区域和第二类型主动区域相交。第一导电区段设置为具有第一电源电压。第二导电区段设置为具有第二电源电压。第一栅极条导电地连接到第二导电区段。每个水平布线在一个或多个相应的交叉点上与一个或多个导电区段相交，同时在一个或多个相应的交叉点中的每一个处与一个或多个导电区段在导电上隔离。

Description

半导体单元结构
技术领域
本揭露系关于一种半导体结构设计布局。
背景技术
最近小型化集成电路(integrated circuit，IC)的趋势已经导致了更小的元件，这些更小的元件消耗更少的功率，但以更高的速度提供更多的功能。小型化过程亦导致对集成电路布局设计的更严格限制。在集成电路的布局设计期间，功能或实体单元往往放置在电路布局中并经布线以形成功能电路。除了用于形成功能电路的正常连接单元之外，集成电路的布局设计往往包括在布局规划中分布的工程变更命令(engineering changeorder，ECO)单元。根据集成电路的原始电路设计，工程变更命令单元在功能上不与正常工作的电子部件连接。当工程变更命令单元连接到正常工作的电子部件时，一些工程变更命令单元可能已经实施了稍后可以在设计修改中使用的功能。一些工程变更命令单元可以具有未连接的晶体管，这些未连接的晶体管稍后连接以在设计修改中执行电路功能。即使工程变更命令单元不参与集成电路的正常功能，工程变更命令单元仍然经受设计规则限制和设计验证检查。
发明内容
本揭露提供一种半导体单元结构，包括第一类型主动区域、第二类型主动区域、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一栅极条、第二栅极条、四对导电区段、以及多个水平布线。第一类型主动区域和第二类型主动区域各自在垂直于一第二方向的一第一方向上延伸。第一晶体管在第一类型主动区域中的两个主动区域之间具有一第一通道区。第二晶体管在第二类型主动区域中的两个主动区域之间具有一第二通道区。第三晶体管在第一类型主动区域中的两个主动区域之间具有一第三通道区。第四晶体管在第二类型主动区域中的两个主动区域之间具有一第四通道区。第一栅极条在第二方向上延伸，在第一通道区上方与第一类型主动区域相交，并在第二通道区上方与第二类型主动区域相交。第二栅极条在第二方向上延伸，在第三通道区上方与第一类型主动区域相交，并在第四通道区上方与第二类型主动区域相交。四对导电区段，每个导电区段在第二方向上延伸，包括：一第一对导电区段中的每个导电区段，在第一晶体管的两个主动区域中的一相应一个上，与第一类型主动区域相交，第一对中的一第一导电区段设置为具有一第一电源电压；第二对导电区段中的每个导电区段，在二晶体管的两个主动区域中的一相应一个上，与二类型主动区域相交，二对中的一第二导电区段设置为具有一第二电源电压；一第三对导电区段中的每个导电区段，在第三晶体管的两个主动区域中的一相应一个上，与第一类型主动区域相交；一第四对导电区段中的每个导电区段，在第四晶体管的两个主动区域中的一相应一个上，与第二类型主动区域相交。多个水平布线在一第一金属层中在第一方向上延伸，水平布线中的每个水平布线在一个或多个相应的交叉点上与四对导电区段中的一个或多个导电区段相交，同时在一个或多个相应交叉点中的每一个交叉点与一个或多个导电区段在导电上隔离。其中第一栅极条导电连接到第二导电区段。
附图说明
当结合附图阅读时，从以下详细描述可以最好地理解本揭露的各态样。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了论述的清楚性，可以任意地增大或缩小各种特征的尺寸。
图1A至图1B是根据一些实施例的半导体单元结构的布局设计的示意图；
图2A至图2B是根据一些实施例，图1A中的半导体单元结构沿着切割平面P-P′和切割平面Q-Q′的剖视图；
图3A至图3B是根据一些实施例，图1A中的半导体单元结构沿着切割平面P-P′和切割平面Q-Q′的剖视图；
图3C是根据一些实施例，图3A至图3B中的主动区域和隔离区的平面图；
图4A至图4B是根据一些实施例的图1A至图1B中的主动区域的透视图，该主动区域具有一个或多个鳍结构处于栅极条和导电区段下；
图5A至图5B是根据一些实施例的半导体单元结构的布局设计的示意图，该半导体单元结构是图1A至图1B中的半导体单元结构的修改；
图6A至图6B是根据一些实施例的集成电路的布局设计的示意图，该集成电路具有彼此邻接的两个工程变更命令单元结构；
图6C是根据一些实施例的用于图6A至图6B中的集成电路的水平导线和垂直导线的布局设计的示意图；
图7是根据一些实施例的通过修改工程变更命令单元结构来制造用于半导体单元结构制造中的光罩集合制造过程的流程图；
图8A是根据一些实施例，在移除图1A的半导体单元结构中的导电元件的一部分之后，经修改的半导体单元结构的布局设计的示意图；
图8B是根据一些实施例的图8A中的经修改的半导体单元结构沿着切割平面Q-Q′的剖视图；
图9是根据一些实施例的电子设计自动化(Electronic design automation，EDA)系统的方块图；
图10是根据一些实施例的集成电路制造系统以及与该集成电路制造系统相关联的集成电路制造流程的方块图。
【符号说明】
25：顶表面
31、32：电源轨
41、41B、45、45B、49、49B：虚拟栅极条
42、42B、44、44B：栅极条
42p：第一通道区
42n：第二通道区
44p：第三通道区
44n：第四通道区
50n：n型主动区域
50p：p型主动区域
51～59：隔离区
61～68、61B～68B：导电区段
61p、62n、63p、64n、65p、66n、67p、68n：主动区域
71～74：水平布线
80A～85A、80B～85B：垂直导线
91、93：水平边界
92、92A、92B、94、94A、94B：垂直边界
PG(A)、PG(B)：垂直电源导线
100：半导体单元结构
100A、100B：工程变更命令(ECO)单元结构
102：导电元件
102G：部分
150：半导体单元结构
600：集成电路(IC)
700：过程
710～770：方块
902：硬件处理器
904：计算机可读取储存媒体
906：指令
907：库
908：总线
910：I/O接口
912：网络接口
914：网络
942：用户界面
1020：设计厂
1022：IC设计布局图
1030：光罩厂
1032：数据准备
1044：光罩制造
1045：光罩
1050：IC晶圆厂
1052：晶圆制造
1053：半导体晶圆
1060：IC元件
T1p、T2n、T3p、T4n：晶体管
具体实施方式
以下揭露内容提供了用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述了部件、材料、值、步骤、操作、材料、布置等的特定实例以简化本揭露内容。当然，这些仅仅是实例，而并且旨在为限制性的。可设想到其他部件、值、操作、材料、布置等。例如，在以下描述中在第二特征上方或之上形成第一特征可以包括第一特征和第二特征形成为直接接触的实施例，并且亦可以包括可以在第一特征与第二特征之间形成额外特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本揭露可以在各种实例中重复参考数字及/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所论述的各种实施例及/或配置之间的关系。
此外，在此可以使用空间相对术语，诸如“下方”、“以下”、“下部”、“上方”、“上部”等来简化描述，以描述如图中所示的一个元件或特征与另一元件或特征的关系。除了图中所示的取向之外，空间相对术语意欲包括使用或操作中的装置/元件的不同取向。设备可以以其他方式取向(旋转90度或在其他方向上)，并且可以类似地相应解释在此使用的空间相对描述词。
工程变更命令(engineering change order，ECO)单元结构通常包括p型主动区域和n型主动区域，从而形成在水平方向上延伸的两个平行主动区域。ECO单元结构通常包括p型主动区域中的多个p型晶体管和n型主动区域中的n型晶体管。在初始设计期间，ECO单元结构中的p型晶体管和n型晶体管未充分连接成为正常功能电路的一部分。例如，在一些实施例中，ECO单元中的p型晶体管与n型晶体管之间的连接不足以形成功能性栅极单元或实体单元。在一些实施例中，ECO单元与其他正常功能电路之间的连接不足，使得ECO单元不是其他正常功能电路的功能部分。在设计修改期间，一些ECO单元中的p型晶体管与n型晶体管之间的连接被修改，并且一些ECO单元变成其他正常功能电路的功能部分。
集成电路通常包括在第一金属层中的多条水平布线覆盖介电层，该介电层覆盖ECO单元中的p型晶体管和n型晶体管。ECO单元上的多条水平布线中的一些不能用于单元间布线。通常希望最小化ECO单元上不可用的水平布线的数量。另外，集成电路通常亦包括在第一金属层上方的第二金属层中的多条垂直布线。在一些实施例中，当在ECO单元的两个垂直边界内经过ECO单元的预定数量的垂直布线被保留用于电网线时，通常期望使ECO单元的单元宽度最小化。
图1A至图1B是根据一些实施例的半导体单元结构100的布局设计的示意图。在图1A中，用于布线的第一金属层下方的元件以相应的布局图案图示。图1A中的元件包括主动区域、栅极条、导电区段、以及在第一金属层与基板之间的中间层中的其他导电元件。在图1B中，第一金属层中的布线和电源轨依照相应的布局图案图示而叠加在图1A中的布局图案上，而图1A中的主动区域仅用虚线方块图示以指示边界。
在图1A至图1B中，半导体单元结构100包括p型主动区域50p和n型主动区域50n，从而形成在X方向上延伸的两个平行主动区域。半导体单元结构100包括第一栅极条42和第二栅极条44，该第一栅极条42和该第二栅极条44都在垂直于X方向的Y方向上延伸。第一栅极条42和第二栅极条44中的每一者与p型主动区域50p和n型主动区域50n两者相交。半导体单元结构100包括在Y方向上延伸的四对导电区段。四对导电区段包括在第一栅极条42的每一侧上的第一对导电区段(例如，61和63)、在第一栅极条42的每一侧上的第二对导电区段(例如，62和64)、在第二栅极条44的每一侧上的第三对导电区段(例如，65和67)，以及在第二栅极条44的每一侧上的第四对导电区段(例如，66和68)。第一对导电区段(例如，61和63)和第三对导电区段(例如，65和67)与p型主动区域50p相交。第二对导电区段(例如，62和64)和第四对导电区段(例如，66和68)与n型主动区域50n相交。半导体单元结构100包括导电元件102，该导电元件102将第一栅极条42与导电区段62导电连接。
在图1B中，半导体单元结构100包括在X方向上延伸的电源轨(例如，31和32)和水平布线(例如，71-74)。在一些实施例中，电源轨(例如，31和32)和水平布线(例如，71-74)都制造在第一金属层M0中。在一些实施例中，第一金属层M0覆盖层间介电质(ILD)层。在图1B中，每条水平布线(例如，71-74)在一个或多个相应的交叉点上与四对导电区段(例如，61-68)中的一个或多个导电区段相交，而不与交叉点处的导电区段中任何一个导电区段进行直接导电接触。例如，水平布线71与四个导电区段(例如，61、63、65和67)相交，而不与下面的四个导电区段进行直接导电接触，因为水平布线71通过第一金属层M0下面的介电层而与四个导电区段(例如，61、63、65和67)在导电上隔离。类似地，水平布线72与两个导电区段(例如，65和67)相交，而不经由交叉点处的直接导电连接(诸如通孔)与该两个导电区段进行导电接触。水平布线73与两个导电区段(例如，62和64)相交，而不经由交叉点处的直接导电连接与该两个导电区段进行导电接触。水平布线74与四个导电区段(例如，62、64、66和68)相交，而不经由交叉点处的直接导电连接与下面的导电区段进行导电接触。
在图1A和图1B中，半导体单元结构100位于由两个水平边界(例如，91和93)和两个垂直边界(例如，92和94)限定的矩形区域内。在Y方向上延伸的两个虚拟栅极条41和49相应地位于垂直边界92和94处。在Y方向上延伸的第三虚拟栅极条45位于与两个垂直边界92和94中的每一个具有相同间距的中线处。虚拟栅极条(例如，41、49和45)中的每一者与p型主动区域50p和n型主动区域50n都相交。
图2A至图2B是根据一些实施例，图1A中的半导体单元结构100沿着切割平面P-P′和切割平面Q-Q′的剖视图。在图2A中，第一栅极条42在通道区42p上与p型主动区域50p相交，并且第二栅极条44在通道区44p上交叉。第一对导电区段(例如，61和63)在与晶体管T1p的通道区42p邻接的两个对应的主动区域(例如，61p和63p)上与p型主动区域50p相交。第三对导电区段(例如，65和67)在与晶体管T3p的通道区44p邻接的两个对应的主动区域(例如，65p和67p)上与p型主动区域50p相交。导电区段(例如，61、63、65和67)、栅极条(例如，42和44)以及虚拟栅极条(例如，41、49和45)均被第一金属层M0下面的ILD层覆盖。ILD层的顶表面25在图中图示。
在图2B中，第一栅极条42在通道区42n上与n型主动区域50n相交，并且第二栅极条44在通道区44n上交叉。第二对导电区段(例如，62和64)在与晶体管T2n的通道区42n邻接的两个对应的主动区域(例如，62n和64n)上与n型主动区域50n相交。第四对导电区段(例如，66和68)在与晶体管T4n的通道区44n邻接的两个对应的主动区域(例如，66n和68n)上与n型主动区域50n相交。在图2B中，导电元件102将第一栅极条42与导电区段62导电地连接。导电区段(例如，62、64、66和68)、栅极条(例如，42和44)，以及虚拟栅极条(例如，41、49和45)以及导电元件102均被第一金属层M0下面的ILD层覆盖。ILD层的顶表面25在图中图示。
在图1B中，电源轨31保持在上限电源电压VDD，并且电源轨32保持在下限电源电压VSS。导电区段61经由通孔VD中的一个通孔导电地连接到电源轨31。导电区段62经由通孔VD中的另一个通孔导电地连接到电源轨32。当第一栅极条42经由导电元件102导电地连接到导电区段62时，晶体管T1p的栅极导电地连接到电源轨32，并且晶体管T1p的通道区42p由施加到晶体管T1p的栅极的下限电源电压VSS保持导通。
在一些实施例中，主动区域50p和主动区域50n包括在虚拟栅极条下面的隔离区(例如，图1A中的41、49和45)。图3A至图3B是根据一些实施例，图1A中的半导体单元结构100沿着切割平面P-P′和切割平面Q-Q′的剖视图。如图3A所示的导电区段(例如，61、63、65和67)和栅极条(例如，42和44)的剖视图与图2A中的剖视图相同。如图3B所示的导电区段(例如，62、64、66和68)和栅极条(例如，42和44)的剖视图与图2B中的剖视图相同。然而，图3A和图3B中的虚拟栅极条在主动区域中的隔离区上方的交叉点处与主动区域相交。特别地，图3A中的虚拟栅极条41、49和45在对应地在隔离区51、54和57上方的交叉点处与主动区域50p相交。图3B中的虚拟栅极条41、49和45在对应地在隔离区53、56和59上方的交叉点处与主动区域50n相交。
图3C是根据一些实施例，图3A至图3B中的主动区域和隔离区的平面图。图3C中绘示了与主动区域(例如，50p和50n)相交的栅极条(例如，42和44)和导电区段(例如，61-68)，并且绘示了p型主动区域50p中的隔离区(例如，51、54和57)和n型主动区域50n中的隔离区(例如，53、56和59)。在图3C中，覆盖隔离区的虚拟栅极条41、49和45是以虚线边界包围的透明条表示。
在一些实施例中，主动区域(例如，50p和50n)以连续氧化物扩散(continuousdiffusion，CNOD)区的形式制造，该连续氧化物扩散(CNOD)区不会在用于构建功能电路的两个邻接单元之间的边界处断裂。在一些实施例中，通过位于垂直边界处的隔离区(例如，51和57)和在隔离区上方的虚拟栅极条(例如，41和49)，p型主动区域50p的在半导体单元结构100内的部分在该主动区域中与p型主动区域的在半导体单元结构100外的其他部分在导电上隔离。类似地，通过位于垂直边界处的隔离区(例如，53和59)和在隔离区上方的虚拟栅极条(例如，41和49)，n型主动区域50n的在半导体单元结构100内的部分在该主动区域中与n型主动区域的在半导体单元结构100外的其他部分在导电上隔离。在一些实施例中，通过隔离区54和在隔离区54上方的虚拟栅极条45，导电区段63下方的晶体管T1p的主动区域63p在该主动区域中与在导电区段65下方的晶体管T3p的主动区域65p在导电上隔离。通过隔离区56和在隔离区56上方的虚拟栅极条45，导电区段64下方的晶体管T2n的主动区域64n在该主动区域中与在导电区段66下方的晶体管T4n的主动区域66n在导电上隔离。
图4A至图4B是根据一些实施例的图1A至图1B中的主动区域(例如，50p或50n)的透视图，该主动区域具有一个或多个鳍结构处于栅极条(例如，42)和导电区段(例如，61和63)下。在图4A中，为主动区域(例如，50p或50n)制造在X方向上延伸的一个鳍结构，并且在栅极条42与该鳍结构之间形成栅极通道。在图3B中，为主动区域(例如，50p或50n)制造在X方向上延伸的两个鳍结构，并且在栅极条42与该两个鳍结构之间形成栅极通道。在图4A至图4B中，两个导电区段(例如，61和63)中的每一个在主动区域(例如，50p或50n)中、在栅极条42下方的栅极通道的任一侧上与主动区域中的一个主动区域导电地接触，并且形成鳍式场效晶体管(Fin Field Effect Transistor，FinFET)的源极连接或漏极连接中的一者，该鳍式场效晶体管的栅极连接到栅极条42。在一些实施例中，为主动区域(例如，50p或50n)制造除鳍结构之外的栅极支撑结构，并且在主动区域(例如，50p或50n)中的栅极支撑结构上制造其他类型的FET(例如，环绕栅极FET、Ω栅极FET或三栅极FET)。
图5A至图5B是根据一些实施例的半导体单元结构150的布局设计的示意图，该半导体单元结构150是图1A至图1B中的半导体单元结构100的修改。主动区域(例如，50p和50n)、栅极条(例如，42和44)、导电区段(例如，61-68)和虚拟栅极条(例如，41、49和45)的布局在图5A至图5B和图1A至图1B中是相同的。然而，图5A至图5B中的导电元件102的布局不同于图1A至图1B中的导电元件102的布局。在图5A至图5B中，导电元件102将第一栅极条42与导电区段61导电地连接。当导电区段61经由通孔VD中的一个通孔导电地连接到电源轨31并且电源轨31保持在上限电源电压VDD时，晶体管T2n的通道区42n通过施加到晶体管T2n的栅极的上限电源电压VDD而保持导通。
在一些实施例中，图1A至图1B或图5A至图5B)中的栅极条44包括在通道区44p上方与p型主动区域50p相交的第一栅极条区段和在通道区44n上与n型主动区域50n相交的第二栅极条区段。在一些实施例中，第一栅极条区段和第二栅极条区段在形成栅极条44的Y方向上是在导电上断开的(诸如通过间隙分开)。在一些实施例中，第一栅极条区段和第二栅极条区段连续地接合以形成第二栅极条44。
在一些实施例中，图1A至图1B、图3C或图5A至图5B中的虚拟栅极条(例如，41、45和49)中的一个或多个虚拟栅极条是由两个虚拟栅极条区段形成的。在一些实施例中，虚拟栅极条41、虚拟栅极条45和虚拟栅极条49中的每一者包括与p型主动区域50p相交的第一虚拟栅极条区段和与n型主动区域50n相交的第二虚拟栅极条区段。在一些实施例中，第一虚拟栅极条区段和第二虚拟栅极条区段在Y方向上是在导电上断开的(诸如通过间隙分开)。在一些实施例中，第一虚拟栅极条区段和第二虚拟栅极条区段连续地接合。
图6A至图6B是根据一些实施例的集成电路600的布局设计的示意图，该集成电路600具有彼此邻接的两个工程变更命令(engineering change order，ECO)单元结构100A和100B。在一些实施例中，图6A至图6B的集成电路600中的ECO单元结构100A的布局与图1A至图1B中的半导体单元结构100的布局相同。在一些实施例中，图6A至图6B的集成电路600中的ECO单元结构100A的布局与图5A至图5B中的半导体单元结构150的布局相同。在图6A中的集成电路600的布局的示意图中，图6A至图6B的集成电路600中的ECO单元结构100B的布局是图1A至图1B中的半导体单元结构100的布局的修改。ECO单元结构100B包括栅极条(例如，42B和44B)、导电区段(例如，61B-68B)，以及虚拟栅极条(例如，41B、49B和45B)。导电区段61B和62B经由通孔VD相应地连接到电源轨31和33。然而，在ECO单元结构100B的布局中，图1A至图1B中的导电元件102不是在ECO单元结构100B中实施以将第一栅极条42B导电地连接到导电区段62B。
在一些实施例中，如图6B中所示，集成电路600包括在X方向上延伸的电源轨(例如，31和32)和水平布线(例如，71-74)。在一些实施例中，电源轨(例如，31和32)和水平布线(例如，71-74)都制造在第一金属层M0中。在图6B中，水平布线74与八个导电区段(例如，62B、64B、66B、68B、62、64、66和68)相交，而不经由交叉点处的通孔连接与下面的导电区段进行直接导电接触。水平布线73与四个导电区段(例如，62B、64B、62和64)相交，而不经由交叉点处的通孔连接与下面的导电区段进行直接导电接触。水平布线72与四个导电区段(例如，65B、67B、65和67)相交，而不经由交叉点处的通孔连接与下面的导电区段进行直接导电接触。
在一些实施例中，如图6B中所示，水平布线71与两个ECO单元结构100A和100B中的八个导电区段(例如，61B、63B、65B、67B、61、63、65和67)相交。尽管水平布线71不经由通孔与八个下面的导电区段中的六个(例如，61B、65B、67B、61、63和65)形成直接导电接触，但是水平布线71经由交叉点处的通孔VD导电地连接到导电区段63B和67。在一些实施例中，设计规则对于水平布线与导电区段之间的通孔连接存在一些限制。例如，在一些实施例中，当水平布线71与两个ECO单元结构100A和100B中的八个下面导电区段中的六个(例如，61B、65B、67B、61、63和65)没有通孔连接时，若两个ECO单元结构100A和100B中的晶体管均非设置为始终接通状态，则按照设计规则的一些实际例子，从水平布线71到交叉点处的另外两个下面导电区段63B和67的通孔连接将被认为是点连接故障。然而，在图6A至图6B中，没有由于在交叉点处从水平布线71到下面的导电区段63B和67的通孔连接而导致的点连接故障，因为晶体管T1p被设置为始终接通状态并且第一栅极条42下方的通道区42p(在p型主动区域50p中)通过将下限电源电压VSS施加到晶体管T1p的栅极而设为导通的。
在一些实施例中，在图6B中电源电压经由第二金属层M1中的垂直电源导线而被传导到电源轨(例如，31和32)，该第二金属层M1覆盖第一金属层M0上方的介电绝缘层。图6C是根据一些实施例的用于图6A至图6B中的集成电路600的第一金属层M0中的水平导线和第二金属层M1中的垂直导线的布局设计的示意图。垂直导线80A-85A和垂直导线80B-85B都在Y方向上延伸。在图6C中，垂直导线80A-85A在垂直边界92A与94A之间跨过ECO单元结构100A，并且垂直导线80B-85B在垂直边界92B与94B之间跨过ECO单元结构100B。在一些实施例中，垂直导线81A-85A和81B-85B用作用于单元内或单元间导电连接的垂直布线，而垂直导线80A和80B用作用于向电源轨(例如，31和32)传导电源电压的垂直电源导线PG(A)和PG(B)。
在一些实施例中，第二金属层M1中的垂直导线80A和80B中的每一者经由第二金属层M1与第一金属层M0之间的通孔VIA0中的一个通孔而导电地连接到第一金属层M0中的电源轨31和32中的一者。在一个实例中，垂直导线80A将上限电源电压VDD传导到电源轨31，并且垂直导线80B将下限电源电压VSS传导到电源轨32。在另一个实例中，垂直导线80A将下限电源电压VSS传导至电源轨32，并且垂直导线80B将上限电源电压VDD传导至电源轨31。在又一个实例中，垂直导线80A和垂直导线80B都将上限电源电压VDD传导到电源轨31，并且跨越其他单元(图中未图示)的额外垂直导线用作用于将下限电源电压VSS传导至电源轨32的垂直电源导线。
在图6A至图6B中，ECO单元结构100A和100B中的每一者具有比ECO单元结构的一些其他布局设计更小的单元宽度。ECO单元结构100A或100B的单元宽度与图1A至图1B中的半导体单元结构100的单元宽度相同。在图1A至图1B中，从栅极条42到虚拟栅极条41的间距距离与从栅极条42到虚拟栅极条45的间距距离相同，并且从栅极条44到虚拟栅极条49的间距距离与从栅极条44到虚拟栅极条45的间距距离相同。从虚拟栅极条45到栅极条42的间距距离与虚拟栅极条45到栅极条44的间距距离相同。因此，虚拟栅极条41、栅极条42、虚拟栅极条45、栅极条44和虚拟栅极条49以相同的间距距离等距间隔开，该相同的间距距离是如图所示的接触多晶硅间距(Contact Poly Pitch，CPP)。图1A至图1B中的半导体单元结构100的单元宽度是4CPP。
在图6C中，十二条垂直导线80A-85A和80B-85B均匀地放置在两个单元宽度的水平跨度内，总跨度为8CPP。第二金属层M1中的金属间间距距离是CPP的三分之二(因为8CPP除以12条线是2/3CPP)。在图6C中，每六条垂直导线中有一条垂直导线用以作为垂直电源导线。例如，对于垂直导线80A-85A，垂直导线80A用以作为垂直电源导线PG(A)。对于垂直导线80B-85B，垂直导线80B用以作为垂直电源导线PG(B)。垂直导线的此种布局设计具有比基于各自具有6CPP的单元宽度的基本单元结构的替代布局设计更好的电迁移(EM)和电压降(IR)效能。在一些实施例中，在替代布局设计中，当基本单元宽度为6CPP时，若第二金属层M1中的金属间间距距离保持在2/3CPP，则每九条垂直导线中有一条垂直导线用以作为垂直电源导线(因为6CPP除以9是2/3CPP)。与配置每9条垂直导线中有一条垂直电源导线的替代布局设计相比，如图6C所示配置每六条垂直导线中有一条垂直电源导线的布局设计是对某些EM/IR效能测量的改进。
在集成电路的初始设计期间，在一些实施例中，ECO单元(诸如图6A至图6B中的ECO单元结构100A和100B)分布在布局图中。在一些实施方案中，ECO单元(诸如图1A至图1B或图5A至图5B中的ECO单元结构100)亦分布在布局图中。在集成电路的初始设计期间，ECO单元在功能上不与其他正常工作的电子部件连接。在设计修改期间，一个或多个水平布线(例如，71-74)选择性地连接到ECO单元结构(例如，100A和100B)中的栅极条和导电区段，并且一个或多个垂直导线(例如，81A-85A和81B-85B)选择性地连接到水平布线(例如，71-74)。基于水平布线(例如，71-74)和垂直导线(例如，81A-85A和81B-85B)，通过在ECO单元结构100A和100B中的电子元件之间新创建的导电连接，至少一些ECO单元改变为功能逻辑单元。新创建的功能逻辑单元经由水平布线(例如，71-74)和垂直导线(例如，81A-85A和81B-85B)而连接到其他正常工作的电子部件。
在一些实施例中，图6A至图6B的ECO单元结构100B中的四个晶体管中的每一个都用于在设计修改期间在一些新创建的功能逻辑单元中执行设计功能。在一些实施例中，使用图6A至图6B的ECO单元结构100A中的具有栅极条44下方的栅极的n型晶体管和两个p型晶体管来在设计修改期间在一些新创建的功能逻辑单元中执行设计功能。在一些实施例中，在将导电元件102的导电元件的一部分移除以使ECO单元结构100A内的栅极条42与第二导电区段62导电隔离之后，图6A至图6B的ECO单元结构100A中的四个晶体管中的每一个都用于在设计修改期间在一些新创建的功能逻辑单元中执行设计功能。
图7是根据一些实施例的通过修改ECO单元结构来制造用于半导体单元结构制造中的光罩集合制造过程700的流程图。过程700包括方块710-770。在方块710处，形成两个平行的主动区域，该两个平行的主动区域各自在X方向上延伸。该两个平行的主动区域中的一个是p型主动区域，并且该两个平行的主动区域中的另一个是n型主动区域。
在方块720处，在该两个主动区域中形成四个晶体管的通道区。在一些实施例中，如在图2A至图2B中所示，第一晶体管T1p的两个主动区域(例如，61p和63p)之间的第一通道区42p形成在p型主动区域50p中，第二晶体管T2n的两个主动区域(例如，62n和64n)之间的第二通道区42n形成在n型主动区域50n中，第三晶体管T3p的两个主动区域(例如，65p和67p)之间的第三通道区44p形成在p型主动区域50p中，并且第四晶体管T4n的两个主动区域(例如，66n和68n)之间的第四通道区44n形成在n型主动区域50n中。
在方块730处，形成两个栅极条，该两个栅极条各自在Y方向上延伸，并且该两个栅极条中的每一者在通道区上方与两个主动区域相交。在一些实施例中，如图1A和图2A至图2B中所示，栅极条42在第一通道区42p上方与p型主动区域50p相交，并在第二通道区42n上方与n型主动区域50n相交；栅极条44在第三通道区44p上方与p型主动区域50p相交，并在第四通道区44n上方与n型主动区域50n相交。
在方块740处，形成在Y方向上延伸的八个导电区段，并且每个导电区段与晶体管中的一个晶体管的主动区域导电接触。在一些实施例中，如图1A和图2A至图2B中所示，第一对(例如，61和63)中的每个导电区段与第一晶体管T1p的对应主动区域(例如，61p和63p)导电接触；第二对(例如，62和64)中的每个导电区段与第二晶体管T2n的相应主动区域(例如，62n和64n)导电接触；第三对(例如，65和67)中的每个导电区段与第三晶体管T3p的相应主动区域(例如，65p和67p)导电接触；并且第四对(例如，66和68)中的每个导电区段与第四晶体管T4n的对应主动区域(例如，66n和68n)导电接触。
在方块750处，形成导电元件以将第一栅极条与连接到电源轨的导电区段导电地接合。在一些实施例中，如图1A和图2B中所示，导电元件102将第一栅极条42与导电区段62导电连接，导电区段62导电地连接到电源轨31。
在方块760处，移除导电元件的在第一栅极条与第二导电区段之间的部分。在一些实施例中，调整光罩早期的光罩图案以形成后期光罩，并特定第一栅极条与第二导电区段之间导电元件的断开点。如图8A至图8B中所示的范例，在移除导电元件102的部分102G之后，第一栅极条42与导电区段62之间的直接导电连接被破坏。
在方块770处，形成在X方向上延伸的水平布线，并且经由通孔连接在所选择的水平布线与下面的导电区段之间形成直接导电连接。在一些实施例中，在改变水平布线与下面的导电区段之间的导电连接并改变水平布线与额外的垂直布线之间的导电连接之后，图1A中的ECO单元结构100变成功能逻辑单元。
图8A是根据一些实施例中，移除图1A中部分导电元件后，经更改的半导体单元结构的布局设计图。图8B为是根据一些实施例中，图8A经更改的半导体单元结构沿切割平面Q-Q’的剖面图。在图1A中的半导体单元结构经更改后，图8A的布局设计中。第一栅极条42和导电区段62不会直接连接，且图8A中经更改的半导体单元结构包含两个p型晶体管和两个n型晶体管。在一些实施例中，图8A所示的p型晶体管和两个n型晶体管进一步连接以形成一种功能性电路，如逻辑门电路。一般来说，在集成电路布局设计的早期阶段，有很多ECO单元分布在平面图中，每个ECO单元都会有如图1A-1B所示的单元结构，在集成电路布局设计的一些晚期阶段，有些ECO单元会被更改且转换为功能性电路。如图8A所示的一些更改的ECO单元中，第一栅极条42和导电区段并未直接连接。
图9是根据一些实施例的电子设计自动化(Electronic design automation，EDA)系统900的方块图。
在一些实施例中，电子设计自动化系统900包括APR系统。根据一些实施例，本文描述的设计表示根据一个或多个实施例的布线布置的布局图的方法是可实现的，例如使用电子设计自动化系统900。
在一些实施例中，电子设计自动化系统900是通用计算装置，包括硬件处理器902和非暂时性计算机可读取储存媒体904。储存媒体904尤其用计算机程序代码(亦即，一组可执行指令906)编码(亦即，储存一组可执行指令)。由硬件处理器1102执行指令906(至少部分地)表示EPC工具，该EPC工具根据一个或多个实施例(下文中，所提及的过程和/或方法)来实施如本文所述的方法的一部分或全部。
处理器902经由总线908电耦合到计算机可读取储存媒体904。处理器902亦通过总线908电耦合到I/O接口910。网络接口912亦经由总线908电连接到处理器902。网络接口912连接到网络914，使得处理器902和计算机可读取储存媒体904能够经由网络914连接到外部元件。处理器902用以执行在计算机可读取储存媒体904中编码的指令906，以便使系统900可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、特殊应用集成电路(ASIC)，及/或合适的处理单元。
在一个或多个实施例中，计算机可读取储存媒体904是电子、磁、光学、电磁、红外线及/或半导体系统(或设备或装置)。例如，计算机可读取储存媒体904包括半导体或固态记忆体、磁带、可移式计算机磁盘、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘，及/或光盘。在使用光盘的一个或多个实施例中，计算机可读取储存媒体904包括光盘-只读记忆体(CD-ROM)、光盘-读/写(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，储存媒体904储存指令906，该指令906被配置为用以使系统900(其中此种执行表示(至少部分地)电子设计自动化工具)可用于执行所提及的过程及/或方法的一部分或全部。在一个或多个实施例中，储存媒体904亦储存有助于执行所提及的过程及/或方法的一部分或全部的资讯。在一个或多个实施例中，储存媒体904储存标准单元的库907，这些标准单元包括如本文所揭示的此类标准单元。
电子设计自动化系统900包括I/O接口910。I/O接口910耦合到外部电路。在一个或多个实施例中，I/O接口910包括键盘、小键盘、滑鼠、轨迹球、触控板、触摸屏和/或光标方向键，以用于将资讯和命令传送到处理器902。
电子设计自动化系统900亦包括耦合到处理器902的网络接口912。网络接口912允许系统900与网络914通信，一个或多个其他计算机系统连接到该网络914。网络接口912包括无线网络接口，诸如蓝芽(BLUETOOTH)、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多系统900中实施所提及的过程和/或方法的一部分或全部。
系统900被配置为用以经由I/O接口910接收资讯。经由I/O接口910接收的信息包括指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个，以供处理器902处理。该信息经由总线908传送到处理器902。电子设计自动化系统900用以经由I/O接口910接收与UI有关的信息。该信息作为用户界面(UI)942储存在计算机可读取媒体904中。
在一些实施例中，所述过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，这些过程和/或方法的一部分或全部被实施为软体应用程序的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实施为作为电子设计自动化工具的一部分的软体应用程序。在一些实施例中，这些过程和/或方法的一部分或全部被实施为由电子设计自动化系统900使用的软体应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc.获得的
Figure BSA0000192011650000171
的工具或另一合适的布局产生工具产生包括标准单元的布局图。
在一些实施例中，该过程被实施为储存在非暂时性计算机可读取记录媒体中的程序的功能。非暂时性计算机可读取记录媒体的实例包括但不限于外部/可移式和/或内部/内置储存器或记忆体单元，例如以下项中的一种或多种：光盘(诸如DVD)、磁盘(诸如硬盘)、半导体记忆体(诸如ROM、RAM、记忆卡)等。
图10是根据一些实施例的集成电路(IC)制造系统1000以及与该IC制造系统1000相关联的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1000在半导体集成电路的层中制造(A)一个或多个半导体光罩或(B)至少一个部件中的至少一个。
在图10中，IC制造系统1000包括在设计、开发和制造周期中彼此交互的实体，例如设计厂1020、光罩厂1030和IC制造商/生产商(“晶圆厂”)1050，或者与制造IC元件1060有关的服务。系统1000中的实体通过通讯网络连接。在一些实施例中，通讯网络是单个网络。在一些实施例中，通讯网络是各种不同的网络，诸如内联网和互联网。通讯网络包括有线和/或无线通讯通道。每个实体与一个或多个其他实体互动，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计厂1020、光罩厂1030和晶圆厂1050中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计厂1020、光罩厂1030和晶圆厂1050中的两个或更多个共存于公共设施中并使用公共资源。
设计厂(或设计团队)1020产生IC设计布局图1022。IC设计布局图1022包括设计用于IC元件1060的各种几何图案。几何图案对应于构成要制造的IC元件1060的各种部件的金属、氧化物或半导体层的图案。各个层组合以形成各种IC特征。例如，IC设计布局图1022的一部分包括待形成在半导体基板上的各种IC特征，例如主动区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于接合垫的开口；以及设置在半导体基板上的各种材料层。设计厂1020实施适当的设计程序以形成IC设计布局图1022。设计程序包括逻辑设计、实体设计或布局布线中的一个或多个。IC设计布局图1022呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1022可以以GDSII文件格式或DFII文件格式表示。
光罩厂1030包括数据准备1032和光罩制造1044。光罩厂1030使用IC设计布局图1022来制造一个或多个光罩1045，该一个或多个光罩1045用于根据IC设计布局图1022来制造IC元件1060的各个层。光罩厂1030执行光罩数据准备1032，其中IC设计布局图1022被转换为代表性数据文件(「RDF」)。光罩数据准备1032将RDF提供给光罩制造1044。光罩制造1044包括光罩写入器。光罩写入器将RDF转换为基板上的图像，诸如光罩(光罩版)1045或半导体晶圆1053。设计布局图1022由光罩数据准备1032操纵，以符合光罩写入器的特定特性和/或晶圆厂1050的要求。在图10中，光罩数据准备1032和光罩制造1044被示为单独的元件。在一些实施例中，光罩数据准备1032和光罩制造1044可以统称为光罩数据准备。
在一些实施例中，光罩数据准备1032包括光学邻近校正(OPC)，光学邻近校正使用光微影增强技术来补偿图像误差，诸如可能由绕射、干涉、其他制程效应等引起的图像误差。OPC调整IC设计布局图1022。在一些实施例中，光罩数据准备1032包括其他分辨率增强技术(RET)，例如轴外照射、子分辨率辅助特征、相移光罩、其他合适的技术等，或其组合。在一些实施例中，亦使用逆光微影技术(ILT)，该逆光微影技术(ILT)将OPC视为逆成像问题。
在一些实施例中，光罩数据准备1032包括光罩规则检查器(MRC)，该光罩规则检查器(MRC)检查已经历OPC中的使用一组光罩创建规则的处理的IC设计布局图1022，该一组光罩创建规则包含某些几何和/或连接限制以确保足够的余裕来考虑到半导体制造制程的可变性等。在一些实施例中，MRC修改IC设计布局图1022以补偿光罩制造期间的限制1044，此可以撤消由OPC执行的修改的部分以便满足光罩创建规则。
在一些实施例中，光罩数据准备1032包括微影制程检查((Lithographic ProcessCheck，LPC)，该微影制程检查模拟将由晶圆厂1050实施以制造IC元件1060的处理。LPC基于IC设计布局图1022来模拟该处理，以创建模拟制造的装置，例如IC元件1060。LPC模拟中的处理参数可以包括与IC制造周期的各种处理相关联的参数，与用于制造IC的工具相关联的参数，和/或制造制程的其他态样。LPC考虑各种因素，诸如空间图像对比度、景深(Depth offield，DOF)、光罩误差增强因子(Mask Error-Enhancement Factor，MEEF)、其他合适的因素等等，或其组合。在一些实施例中，在通过LPC创建了模拟制造的装置之后，若模拟的装置在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1022。
应该理解，为了清楚起见，已经简化了光罩数据准备1032的上述描述。在一些实施例中，数据准备1032包括诸如逻辑操作(logic operation，LOP)等额外特征，以根据制造规则修改IC设计布局图1022。另外，在数据准备1032期间应用于IC设计布局图1022的过程可以以各种不同的顺序执行。
在光罩数据准备1032之后并且在光罩制造1044期间，基于修改的IC设计布局图1022制造光罩1045或一组光罩1045。在一些实施例中，光罩制造1044包括基于IC设计布局图1022执行一个或多个光微影曝光。在一些实施例中，基于修改的IC设计布局图1022，使用电子束(e-束)或多个e-束的机制在光罩(光光罩或光罩版)1045上形成图案。光罩1045可以以各种技术形成。在一些实施例中，使用二元技术形成光罩1045。在一些实施例中，光罩图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如紫外(UV)光束)被不透明区域阻挡并透射过透明区域。在一个示例中，光罩1045的二元光罩版本包括透明基板(例如，熔融石英)和涂覆在二元光罩的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成光罩1045。在光罩1045的相移光罩(Phase-Shifting Mask，PSM)版本中，在相移光罩上形成的图案中的各种特征用以具有适当的相位差以增强分辨率和成像质量。在各种示例中，相移光罩可以是衰减的PSM或交替的PSM。将由光罩制造1044产生的光罩用于各种制程中。例如，此类光罩用于离子注入制程中以在半导体晶圆1053中形成各种掺杂区域，用于蚀刻制程中以在半导体晶圆1053中形成各种蚀刻区域，和/或用于其他合适的制程中。
晶圆厂1050包括晶圆制造1052。晶圆厂1050是IC制造业务，该IC制造业务包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，晶圆厂1050是半导体铸造厂。例如，可能存在用于多个IC产品的前段制程(front-end-of-line，FEOL)的制造设施，而第二制造设施可以提供用于互连和封装IC产品的后段制程(back-end-of-line，BEOL)，并且和第三制造设施可以为代工业务提供其他服务。
晶圆厂1050使用由光罩厂1030制造的光罩1045来制造IC元件1060。因此，晶圆厂1050至少间接地使用IC设计布局图1022来制造IC元件1060。在一些实施例中，半导体晶圆1053由晶圆厂1050使用光罩1045制造以形成IC元件1060。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1022执行一个或多个光微影曝光。半导体晶圆1053包括硅基板，或上面形成有材料层的其他适当基板。半导体晶圆1053亦包括各种掺杂区域、介电特征、多级互连等中的一种或多种(在随后的制造步骤中形成)。
关于集成电路(IC)制造系统(例如，图10的系统1000)的细节，以及与其相关的IC制造流程见于例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开第20150278429号、2014年2月6日公布的美国授权前公开第20140040838号，以及2007年8月21日授权的美国专利第7,260,442号，这些专利的全部内容据此以引用方式并入。
本说明书的一个态样系关于一种半导体单元结构。半导体单元结构包括第一类型主动区域和第二类型主动区域，每个主动区域在垂直于第二方向的第一方向上延伸。该半导体单元结构包括：第一晶体管，该第一晶体管具有在第一类型主动区域中的两个主动区域之间的第一通道区；第二晶体管，该第二晶体管具有在第二类型主动区域中的两个主动区域之间的第二通道区；第三晶体管，该第三晶体管具有在第一类型主动区域中的两个主动区域之间的第三通道区；以及第四晶体管，该第四晶体管具有在第二类型主动区域中的两个主动区域之间的第四通道区。半导体单元结构包括第一栅极条、第二栅极条和四对导电区段。在第二方向上延伸的第一栅极条在第一通道区上方与第一类型主动区域相交，并且在第二通道区上方与第二类型主动区域相交。在第二方向上延伸的第二栅极条在第三通道区上方与第一类型主动区域相交，并且在第四通道区上方与第二类型主动区域相交。每对在第二方向上延伸的四对导电区段包括第一对导电区段、第二对导电区段、第三对导电区段，以及第四对导电区段。该第一对导电区段中的每个导电区段在第一晶体管的两个主动区域中的相应一个主动区域上与第一类型主动区域相交，并且该第一对中的第一导电区段设置为具有第一电源电压。第二对导电区段中的每个导电区段在第二晶体管的两个主动区域中的相应一个主动区域上与第二类型主动区域相交，并且该第二对中的第二导电区段设置为具有第二电源电压。第三对导电区段中的每个导电区段在第三晶体管的两个主动区域中的相应一个主动区域上与第一类型主动区域相交。第四对导电区段中的每个导电区段在第四晶体管的两个主动区域中的相应一个主动区域上与第二类型主动区域相交。半导体单元结构在第一金属层中在第一方向上延伸的多个水平布线。每个水平布线在一个或多个相应的交叉点上与四对导电区段中的一个或多个导电区段相交，同时在一个或多个相应的交叉点中的每一个处与一个或多个导电区段在导电上隔离。第一栅极条导电地连接到第二导电区段。
本说明书的另一态样系关于一种集成电路。集成电路包括第一类型主动区域和第二类型主动区域，每个主动区域在垂直于第二方向的第一方向上延伸。集成电路包括彼此邻接的两个工程变更命令(ECO)单元结构。两个ECO单元结构中的每一个包括第一类型主动区域中的第一晶体管和第三晶体管，以及第二类型主动区域中的第二晶体管和第四晶体管。两个ECO单元结构中的每一个包括：第一栅极条和第二栅极条，该第一栅极条和第二栅极条各自在第二方向上延伸；以及多个导电区段，该多个导电区段各自在第二方向上延伸。第一栅极条导电连接到第一晶体管的栅极以及第二晶体管的栅极，并且第二栅极条导电连接到第三晶体管的栅极以及第四晶体管的栅极。该多个导电区段包括与第一晶体管的主动区域导电接触的第一导电区段和与第二晶体管的主动区域导电接触的第二导电区段。第一导电区段设置为具有第一电源电压，并且第二导电区段设置为具有第二电源电压。该集成电路包括导电元件，该导电元件在两个ECO单元结构中的一个ECO单元结构中导电地接合第一栅极条与第二导电区段。集成电路包括在第一金属层中在第一方向上延伸的多个水平布线。每个水平布线在一个或多个相应的交叉点处与两个ECO单元结构中的一个或多个导电区段相交，同时在每个相应的交叉点处与这些导电区段在导电上隔离。
本说明书的又一态样系关于一种用于半导体单元结构制造中的光罩集合制造方法。该方法包括形成两个平行的主动区域，该两个平行的主动区域各自在垂直于第二方向的第一方向上延伸。该两个平行的主动区域包括第一类型主动区域和第二类型主动区域。该方法包括在第一类型主动区域中的第一晶体管的两个主动区域之间形成第一通道区，在第二类型主动区域中的第二晶体管的两个主动区域之间形成第二通道区，在第一类型主动区域中的第三晶体管的两个主动区域之间形成第三通道区，以及在第二类型主动区域中的第四晶体管的两个主动区域之间形成第四通道区。该方法包括形成第一栅极条和第二栅极条，该第一栅极条和第二栅极条各自在第二方向上延伸。第一栅极条在第一通道区上方与第一类型主动区域相交，并且在第二通道区上方与第二类型主动区域相交。第二栅极条在第三通道区上方与第一类型主动区域相交，并且在第四通道区上方与第二类型主动区域相交。该方法包括形成四对导电区段，每对导电区段在第二方向上延伸。四对导电区段中的每一对与相应的晶体管相关联，并包括两个导电区段，每个导电区段导电地接触相应晶体管的两个主动区域中的一个主动区域。第一对中的第一导电区段设置为具有第一电源电压，并且第二对中的第二导电区段设置为具有第二电源电压。该方法包括在光罩早期形成光罩图案，并用以划定一导电元件，该导电元件将第一栅极条与第二导电区段导电接合。该方法包括在光罩早期调整光罩图案，以在光罩后期，特定第一栅极条与第二导电区段之间导电元件的断开点。该方法包括在移除导电元件的在第一栅极条与第二导电区段之间的部分之后，在第一金属层中形成在第一方向上延伸的多个水平布线。水平布线中的至少一个水平布线在相应的交叉点上与至少一个导电区段相交，同时经由相应交叉点处的通孔与至少一个导电区段导电连接。
本领域的普通技艺人士将容易看出，所揭示的实施例中的一个或多个实现了上述优点中的一个或多个优点。在阅读了前述说明书之后，普通技艺人士将能够影响本文广泛揭示的各种变化、等同物的替换和各种其他实施例。因此，本文所授予的保护仅意欲受限于所附申请专利范围及其等同物中包含的定义。
在一些实施例中的半导体单元结构，其中该第一类型主动区域是一p型主动区域，该第二类型主动区域是一n型主动区域，并且其中该第一电源电压高于该第二电源电压。
在一些实施例中的半导体单元结构，其中该第一类型主动区域是一n型主动区域，该第二类型主动区域是一p型主动区域，并且其中该第一电源电压低于该第二电源电压。
在一些实施例中的半导体单元结构，亦包括：一导电元件，该导电元件将该第一栅极条与该第二导电区段导电接合。
在一些实施例中的半导体单元结构，其中该导电元件位于该第一金属层下面的一中间层中，该中间层覆盖一介电层，该介电层覆盖该第一栅极条、该第二栅极条和该四对导电区段。
在一些实施例中的半导体单元结构，其中该第二栅极条包括在该第三通道区上方与该第一类型主动区域相交的一第一栅极条区段和在该第四通道区上方与该第二类型主动区域相交的一第二栅极条区段，其中该第一栅极条区段和该第二栅极条区段在形成该第二栅极条的该第二方向上在导电上断开。
在一些实施例中的半导体单元结构，其中该第二栅极条包括在该第三通道区上方与该第一类型主动区域相交的一第一栅极条区段和在该第四通道区上方与该第二类型主动区域相交的一第二栅极条区段，其中该第一栅极条区段和该第二栅极条区段导电地接合以形成该第二栅极条。
在一些实施例中的半导体单元结构，还包括：一第一虚拟栅极条和一第二虚拟栅极条，该第一虚拟栅极条和该第二虚拟栅极条各自在该第二方向上延伸并位于该半导体单元结构的一相应垂直边界处；以及一第三虚拟栅极条，该第三虚拟栅极条在该第一栅极条与该第二栅极条之间在该第二方向上延伸，位于与该两个垂直边界等距的一中线处。
在一些实施例中的半导体单元结构，其中该第一虚拟栅极条、该第一栅极条、该第三虚拟栅极条、该第二栅极条和该第二虚拟栅极条以一相同的间距距离等距地间隔开。
在一些实施例中的半导体单元结构，其中该第一虚拟栅极条、该第二虚拟栅极条和该第三虚拟栅极条中的每一个包括与该第一类型主动区域相交的一第一虚拟栅极条区段和与该第二类型主动区域相交的一第二虚拟栅极条区段。
在一些实施例中的半导体单元结构，其中该第一虚拟栅极条、该第二虚拟栅极条和该第三虚拟栅极条，各在该第一类型主动区域中的一第一隔离区上方与该第一类型主动区域相交，并且在该第二类型主动区域中的一第二隔离区上方与该第二类型主动区域相交。
在一些实施例中的半导体单元结构，包括：一第一电源导线，该第一电源导线在该第二方向上延伸，位于该第一金属层上方的一介电层上的一第二金属层中，其中该第一导电线覆盖该第一金属层中的一第一电源轨并且经由一金属间通孔而导电地连接该第一电源轨。
在一些实施例中的集成电路，其中该第一类型主动区域是一p型主动区域，该第二类型主动区域是一n型主动区域，并且其中该第一电源电压高于该第二电源电压。
在一些实施例中的集成电路，其中该第一类型主动区域是一n型主动区域，该第二类型主动区域是一p型主动区域，并且其中该第一电源电压低于该第二电源电压。
在一些实施例中的集成电路，其中该导电元件位于该第一金属层下面的一中间层中，该中间层覆盖一介电层，该介电层覆盖该第一栅极条、该第二栅极条和该些导电区段。
在一些实施例中的集成电路，包括：一第一电源导线和一第二电源导线，该第一电源导线和该第二电源导线在该第二方向上延伸，位于该第一金属层上方的一介电层上的一第二金属层中，其中该第一电源导线导电地连接该两个ECO单元结构中的一第一个中的该第一导电区段，并且其中该第二电源导线导电地连接在该两个ECO单元结构中的一第二个中的该第一导电区段或该第二导电区段；以及多条垂直布线，所述多条垂直布线在该第二金属层中在该第二方向上延伸，并且位于该第一电源导线与该第二电源导线之间。
在一些实施例中的方法，其中形成将该第一栅极条与该第二导电区段接合的该导电元件包括：导电地形成该导电元件，该导电元件位于该第一金属层下面的一中间层中，该中间层覆盖一层间介电层，该层间介电层覆盖该第一栅极条、该第二栅极条和该四对导电区段。
在一些实施例中的方法，亦包括：形成一第一电源导线，该第一电源导线在该第二方向上延伸，在该第一金属层上方的一介电层上的一第二金属层中，其中该第一电源导线导电地连接到该第一导电区段。

Claims (1)

1.一种半导体单元结构，其特征在于，包括：
一第一类型主动区域和一第二类型主动区域，该第一类型主动区域和该第二类型主动区域各自在垂直于一第二方向的一第一方向上延伸；
一第一晶体管，该第一晶体管在该第一类型主动区域中的两个主动区域之间具有一第一通道区；
一第二晶体管，该第二晶体管在该第二类型主动区域中的两个主动区域之间具有一第二通道区；
一第三晶体管，该第三晶体管在该第一类型主动区域中的两个主动区域之间具有一第三通道区；
一第四晶体管，该第四晶体管在该第二类型主动区域中的两个主动区域之间具有一第四通道区；
一第一栅极条，该第一栅极条在该第二方向上延伸，在该第一通道区上方与该第一类型主动区域相交，并在该第二通道区上方与该第二类型主动区域相交；
一第二栅极条，该第二栅极条在该第二方向上延伸，在该第三通道区上方与该第一类型主动区域相交，并在该第四通道区上方与该第二类型主动区域相交；
四对导电区段，每个导电区段在该第二方向上延伸，包括：
一第一对导电区段中的每个导电区段，在该第一晶体管的该两个主动区域中的一相应一个上，与该第一类型主动区域相交，该第一对中的一第一导电区段设置为具有一第一电源电压；
一第二对导电区段中的每个导电区段，在该第二晶体管的该两个主动区域中的一相应一个上，与该第二类型主动区域相交，该第二对中的一第二导电区段设置为具有一第二电源电压；
一第三对导电区段中的每个导电区段，在该第三晶体管的该两个主动区域中的一相应一个上，与该第一类型主动区域相交；以及
一第四对导电区段中的每个导电区段，在该第四晶体管的该两个主动区域中的一相应一个上，与该第二类型主动区域相交；以及
多个水平布线，所述多个水平布线在一第一金属层中在该第一方向上延伸，所述多个水平布线中的每个水平布线在一个或多个相应的交叉点上与该四对导电区段中的一个或多个导电区段相交，同时在该一个或多个相应交叉点中的每一个交叉点与该一个或多个导电区段在导电上隔离；
其中该第一栅极条导电连接到该第二导电区段。
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