CN112349313B - 半导体存储器件 - Google Patents

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CN112349313B CN202011382171.7A CN202011382171A CN112349313B CN 112349313 B CN112349313 B CN 112349313B CN 202011382171 A CN202011382171 A CN 202011382171A CN 112349313 B CN112349313 B CN 112349313B
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Abstract

本发明提供了一种半导体存储器件，包括呈行列分布的电熔丝阵列，每行具有多个对称的电熔丝单元组，每个所述电熔丝单元组中具有两个对称的电熔丝存储器，每个所述电熔丝存储器中均具有两个晶体管，每行的所有晶体管依次串联。本发明中在电熔丝阵列的每行对应设置了两条位线，每行中奇数位的电熔丝单元组中的电熔丝存储器共享该行的一条位线，每行中偶数位的电熔丝单元组中的电熔丝存储器共享该行的另一条位线，从而可以在相同的面积下布局更多的电熔丝单元，降低了器件的尺寸。

Description

半导体存储器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体存储器件。
背景技术
Efuse(ElectricallyProgrammablefuse，电可编程熔丝)技术是利用金属电迁移(EM)特性发展起来的一项技术，与传统的激光熔丝(Laser Fuse)技术不同，Efuse技术能够用来生成小的多的电熔丝(E-fuse)结构。电熔丝的初始电阻值很小，当有大电流经过电熔丝时，电熔丝被熔断，其电阻值倍增。被熔断的电熔丝将永久的保持断开状态，而未被熔断的电熔丝则依然为导通状态。因此，由电熔丝构成的储存单元以判断电熔丝是否被熔断来得知其内部存储的数据。
Efuse技术主要用于现场修复芯片，执行冗余等。与传统的激光熔丝技术相比，Efuse技术主要具有以下优点：一、它与目前广泛应用的CMOS制造工艺完全兼容，不增加额外的工艺步骤，价格低廉；二、体积小，占用更小的硅片面积且能够提供更高的灵活性，因此被广泛的应用于嵌入式系统和一次可编程存储运用中；三、由于使用了与MOS栅极一种的多晶硅材料，对未来技术的可缩小性好；四、Efuse技术还具有完成现场修复芯片的功能，使封装后编程的可能成为现实，并且不论是编程还是测试都不需要特殊的仪器，这使Efuse技术不仅能够完全取代激光熔丝的应用，还拓展了自己的应用范围。
电熔丝(eFuse)是一种一次性编程器件(One Time Program，简称OTP)，可以通过烧写存储数据，随着电熔丝的理论与技术的逐渐成熟，电熔丝的应用范围迅速扩大。电熔丝IP核(Intellectual Property Core)包含有电熔丝阵列，随着器件尺寸的微缩，如何在相同的面积下尽可能多的布局电熔丝单元，是目前亟待解决的技术问题。
发明内容
本发明的目的在于提供一种半导体存储器件，可以在相同的面积下布局更多的电熔丝单元，从而降低器件的尺寸。
为了达到上述目的，本发明提供了一种半导体存储器件，包括呈行列分布的电熔丝阵列，每行具有多个电熔丝单元组，每个所述电熔丝单元组中具有两个电熔丝存储器，每个所述电熔丝存储器中均具有两个晶体管，每行的所有晶体管依次串联；
每行对应设置有两条位线，每行中的电熔丝单元组交替连接该行的两条位线，且每个电熔丝单元组中的所有晶体管共享连接的位线。
可选的，每行中相邻的两个电熔丝单元组中，相邻的两个电熔丝存储器共享一条字线。
可选的，每列中相邻的两行电熔丝单元组中，相邻的两行电熔丝存储器共享一条字线。
可选的，所述电熔丝单元组中的两个电熔丝存储器分别为第一电熔丝存储器及第二电熔丝存储器，所述第一电熔丝存储器中的两个晶体管分别为第一开关晶体管及第一存储晶体管，所述第二电熔丝存储器中的两个晶体管分别为第二开关晶体管及第二存储晶体管，所述第一存储晶体管及所述第二存储晶体管作为电熔丝；
所述第一开关晶体管的栅极与其源极及对应的字线连接，漏极与所述第一存储晶体管的栅极及源极连接；
所述第二开关晶体管的栅极与其漏极及对应的字线连接，源极与所述第二存储晶体管的漏极及栅极连接；
所述第一存储晶体管的漏极与所述第二存储晶体管的源极连接。
可选的，所述第一存储晶体管的漏极与所述第二存储晶体管的源极通过第一电连接件连接，每个电熔丝单元组中的第一电连接件交替地与该行的两条位线连接。
可选的，每列第一开关晶体管的栅极为一体结构；和/或，每列第二开关晶体管的栅极为一体结构。
可选的，每列第一开关晶体管的栅极与相邻的一列第二开关晶体管的栅极通过一个第二电连接件连接。
可选的，每列第一开关晶体管的栅极与相邻的一列第二开关晶体管的栅极通过至少两个第二电连接件连接。
可选的，每行中第一开关晶体管的栅极与相邻的第二开关晶体管的栅极之间均通过一个所述第二电连接件连接。
可选的，所述第一存储晶体管的栅极通过第三电连接件与其源极连接，所述第二存储晶体管的栅极通过第四电连接件与其漏极连接。
本发明提供的半导体存储器件包括呈行列分布的电熔丝阵列，每行具有多个对称的电熔丝单元组，每个所述电熔丝单元组中具有两个对称的电熔丝存储器，每个所述电熔丝存储器中均具有两个晶体管，每行的所有晶体管依次串联。本发明中在电熔丝阵列的每行对应设置了两条位线，每行中奇数位的电熔丝单元组中的电熔丝存储器共享该行的一条位线，每行中偶数位的电熔丝单元组中的电熔丝存储器共享该行的另一条位线，从而可以在相同的面积下布局更多的电熔丝单元，降低了器件的尺寸。
附图说明
图1a为本发明实施例一提供的电熔丝阵列的一种局部示意图；
图1b为本发明实施例一提供的电熔丝阵列的另一种局部示意图；
图2为本发明实施例二提供的电熔丝阵列的局部示意图。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本实施例提供了一种半导体存储器件，所述半导体存储器件包括呈行列分布的电熔丝阵列，每行具有多个电熔丝单元组，每个所述电熔丝单元组中具有两个电熔丝存储器，每个所述电熔丝存储器中均具有两个晶体管，每行的所有晶体管依次串联；
每行对应设置有两条位线，每行中的电熔丝单元组交替连接该行的两条位线，且每个电熔丝单元组中的所有晶体管共享连接的位线。
具体而言，图1a为本实施例提供的电熔丝阵列的一种局部示意图。如图1所示，图中的电熔丝阵列具有4行，每行具有3个电熔丝单元组，分别为电熔丝单元组A、电熔丝单元组B及电熔丝单元组C，电熔丝单元组A与电熔丝单元组B相邻，电熔丝单元组B及电熔丝单元组C相邻。电熔丝单元组A中具有两个电熔丝存储器，分别为第一电熔丝存储器A1和第二电熔丝存储器A2，第一电熔丝存储器A1和第二电熔丝存储器A2连接关系对应；电熔丝单元组B具有两个电熔丝存储器，分别为第一电熔丝存储器B1和第二电熔丝存储器B2，第一电熔丝存储器B1和第二电熔丝存储器B2连接关系对应；电熔丝单元组C具有两个电熔丝存储器，分别为第一电熔丝存储器C1和第二电熔丝存储器C2，第一电熔丝存储器C1和第二电熔丝存储器C2连接关系对应。
每个电熔丝存储器中均具有两个晶体管，两个晶体管呈一行分布；每个电熔丝单元组具有4个晶体管，如此，图1a中每行具有12个晶体管，12个晶体管的源极和漏极顺次连接，以将12个晶体管依次串联起来。
请继续参阅图1a，第一行对应设置有两条位线，分别为位线BL11、位线BL12；第二行对应设置有两条位线，分别为位线BL21、位线BL22；第三行对应设置有两条位线，分别为位线BL31、位线BL32；第四行对应设置有两条位线，分别为位线BL41、位线BL42。以第一行为例，电熔丝单元组A和电熔丝单元组C连接位线BL11，电熔丝单元组A和电熔丝单元组C中的所有晶体管共享位线BL11，电熔丝单元组B连接位线BL12，电熔丝单元组B中的所有晶体管共享位线BL12。与第一行相似，第二行～第四行中电熔丝单元组也是交替连接该行的两条位线的，此处不再一一解释说明。
进一步地，每行中相邻的两个电熔丝单元组中，相邻的两个电熔丝存储器共享一条字线。请继续参阅图1a，电熔丝单元组A与电熔丝单元组B相邻，第二电熔丝存储器A2与第一电熔丝存储器B1共享字线WL2；电熔丝单元组B与电熔丝单元组C相邻，第二电熔丝存储器B2与第一电熔丝存储器C1共享字线WL3。类似的，字线WL1则由第一电熔丝存储器A1与其相邻的第二电熔丝存储器(未示出)共享，字线WL4则由第二电熔丝存储器C2与其相邻的第一电熔丝存储器(未示出)共享。
并且，每列中相邻的两行电熔丝单元组中，相邻的两行电熔丝存储器共享一条字线。请继续参阅图1a，与第一电熔丝存储器A1属于同列的电熔丝存储器(其余行中与第一电熔丝存储器A1位置对应的电熔丝存储器)共享字线WL1；与第二电熔丝存储器A2属于同列的电熔丝存储器(其余行中与第二电熔丝存储器A2位置对应的电熔丝存储器)共享字线WL2；与第一电熔丝存储器B1属于同列的电熔丝存储器(其余行中与第一电熔丝存储器B1位置对应的电熔丝存储器)共享字线WL2；与第二电熔丝存储器B2属于同列的电熔丝存储器(其余行中与第二电熔丝存储器B2位置对应的电熔丝存储器)共享字线WL3；与第一电熔丝存储器C1属于同列的电熔丝存储器(其余行中与第一电熔丝存储器C1位置对应的电熔丝存储器)共享字线WL3；与第二电熔丝存储器C2属于同列的电熔丝存储器(其余行中与第二电熔丝存储器C2位置对应的电熔丝存储器)共享字线WL4。
相较于每个电熔丝单元组中的两个电熔丝存储器各自由一条字线控制来说，通过将相邻的电熔丝单元组中的相邻的电熔丝存储器的字线进行共享，可以进一步减少电熔丝阵列的面积，在同样的面积下，电熔丝阵列可以排布更多的电熔丝单元。
进一步地，每个电熔丝存储器中的两个晶体管分别为开关晶体管和存储晶体管，存储晶体管作为电熔丝。所述第一开关晶体管的栅极与其源极及对应的字线连接，漏极与所述第一存储晶体管的栅极及源极连接；所述第二开关晶体管的栅极与其漏极及对应的字线连接，源极与所述第二存储晶体管的漏极及栅极连接；所述第一存储晶体管的漏极与所述第二存储晶体管的源极连接。
请继续参阅图1a，以第一行为例，第一电熔丝存储器A1中的两个晶体管分别为第一开关晶体管A11和第一存储晶体管A12，第二电熔丝存储器A2中的两个晶体管分别为第一开关晶体管A21和第二存储晶体管A22；第一电熔丝存储器B1中的两个晶体管分别为第一开关晶体管B11和第一存储晶体管B12，第二电熔丝存储器B2中的两个晶体管分别为第一开关晶体管B21和第二存储晶体管B22；第一电熔丝存储器C1中的两个晶体管分别为第一开关晶体管C11和第一存储晶体管C12，第二电熔丝存储器C2中的两个晶体管分别为第一开关晶体管C21和第二存储晶体管C22。其中，第一存储晶体管A12、第二存储晶体管A22、第一存储晶体管B12、第一存储晶体管B22、第一存储晶体管C12及第二存储晶体管C22作为电熔丝。
以第一电熔丝存储器B1和第二电熔丝存储器B2为例，所述第一开关晶体管B11的栅极G11与其源极S11及字线WL2连接，漏极D11与所述第一存储晶体管B12的栅极G12及源极S12连接；所述第二开关晶体管B21的栅极G21与其漏极D21及字线WL3连接，源极S21与所述第二存储晶体管B22的漏极D22及栅极G22连接，所述第一存储晶体管B12的漏极D12与所述第二存储晶体管B22的源极S22连接。类似的，第一电熔丝存储器A1和第二电熔丝存储器A2、第一电熔丝存储器C1和第二电熔丝存储器C2也是与第一电熔丝存储器B1和第二电熔丝存储器B2相同的连接方法，此处不再一一解释说明。
图1b为本实施例提供的电熔丝阵列的另一种局部示意图。请参阅图1a及1b，本实施例中，所有所述晶体管的源极和漏极均位于同一衬底内，所有所述晶体管的栅极均位于所述衬底上。如此一来，所有所述晶体管的源极和漏极对应的有源区可以连成一整片，而相连接的源极和漏极则可以以共用的形式连接，例如，第一开关晶体管B11的源极S11可以与第一开关晶体管A21的漏极共用，第一开关晶体管B11的漏极D11可以与第一存储晶体管B12的源极S12共用，第一存储晶体管B12的漏极D12可以与第二存储晶体管B22的源极S22共用，第二存储晶体管B22的漏极D22可以与第二开关晶体管B21的源极S21共用，第二开关晶体管B21的漏极D21可以与第一开关晶体管C11的源极共用；如此，可以更加节省面积。
进一步地，所述第一存储晶体管的漏极与所述第二存储晶体管的源极通过第一电连接件连接，每个电熔丝单元组中的第一电连接件交替地与该行的两条位线连接。以电熔丝单元组B为例，第一存储晶体管B12的漏极D12与第二存储晶体管B22的源极S22上设置有所述第一电连接件101b，所述第一电连接件101b与所述第一存储晶体管B12的漏极D12及第二存储晶体管B22的源极S22连接；当然，所述电熔丝单元组A中，所述第一存储晶体管A12的漏极与所述第二存储晶体管A22的源极也通过一个第一电连接件101a连接；所述电熔丝单元组C中，所述第一存储晶体管C12的漏极与所述第二存储晶体管C22的源极也通过一个第一电连接件101c连接。第一电连接件101a及第一电连接件101c与位线BL11连接，第一电连接件101b与位线BL12连接，从而使得电熔丝单元组A及电熔丝单元组C中的所有晶体管共享位线BL11，而电熔丝单元组B中的所有晶体管共享位线BL12。
本实施例中，每列第一开关晶体管的栅极为一体结构，每列第二开关晶体管的栅极为一体结构，且每列第一开关晶体管的栅极与相邻的一列第二开关晶体管的栅极通过一个第二电连接件连接。请继续参阅图1a及图1b，与第一开关晶体管A11位于同一列的所有开关晶体管的栅极连成一条，与第二开关晶体管A21位于同一列的所有开关晶体管的栅极连成一条；与第一开关晶体管B11位于同一列的所有开关晶体管的栅极连成一条，与第二开关晶体管B21位于同一列的所有开关晶体管的栅极连成一条；与第一开关晶体管C11位于同一列的所有开关晶体管的栅极连成一条，与第二开关晶体管C21位于同一列的所有开关晶体管的栅极连成一条。第二开关晶体管A21的栅极所在的一条栅极与第一开关晶体管B11的栅极所在的一条栅极通过第二电连接件102a连接；第二开关晶体管B21的栅极所在的一条栅极与第一开关晶体管C11的栅极所在的一条栅极通过第二电连接件102b连接。将第二电连接件102a及第二电连接件102b分别连接字线WL2及字线WL3，即可实现字线的共用。
进一步地，所述第一存储晶体管的栅极通过第三电连接件与其源极连接，所述第二存储晶体管的栅极通过第四电连接件与其漏极连接。以第一存储晶体管B12及第二存储晶体管B22为例，第一存储晶体管B12的栅极G12通过第三电连接件103与其源极S12连接，第二存储晶体管B22的栅极G22通过第四电连接件104与其漏极D22连接。当然，第一存储晶体管A12及第二存储晶体管A22、第一存储晶体管C12及第二存储晶体管C22的连接方式亦是如此，此处不再一一举例说明。
应理解，本实施例中，第一电连接件、第二电连接件及第三电连接件均为形成在介质层中的接触孔。
实施例二
与实施例一的区别在于，本实施例中，每列第一开关晶体管的栅极与相邻的一列第二开关晶体管的栅极通过至少两个第二电连接件连接。
图2为本实施例提供的电熔丝阵列的局部示意图。如图2所示，每列第一开关晶体管的栅极为一体结构，每列第二开关晶体管的栅极为一体结构，且每列第一开关晶体管的栅极与相邻的一列第二开关晶体管的栅极通过至少两个第二电连接件连接。请继续参阅图1a及图2，与第一开关晶体管A11位于同一列的所有开关晶体管的栅极连成一条，与第二开关晶体管A21位于同一列的所有开关晶体管的栅极连成一条；与第一开关晶体管B11位于同一列的所有开关晶体管的栅极连成一条，与第二开关晶体管B21位于同一列的所有开关晶体管的栅极连成一条；与第一开关晶体管C11位于同一列的所有开关晶体管的栅极连成一条，与第二开关晶体管C21位于同一列的所有开关晶体管的栅极连成一条。第二开关晶体管A21的栅极所在的一条栅极与第一开关晶体管B11的栅极所在的一条栅极通过至少两个第二电连接件102a连接；第二开关晶体管B21的栅极所在的一条栅极与第一开关晶体管C11的栅极所在的一条栅极通过至少两个第二电连接件102b连接。将第二电连接件102a及第二电连接件102b分别连接字线WL2及字线WL3，即可实现字线的共用。
进一步地，每行中第一开关晶体管的栅极与相邻的第二开关晶体管的栅极之间均通过一个所述第二电连接件连接，从而增加了字线的导通性能。例如，第二开关晶体管A21所在的一列的所有开关晶体管的栅极均通过一个第二电连接件102a与第一开关晶体管B11所在的一列的对应的开关晶体管的栅极连接；第二开关晶体管B21所在的一列的所有开关晶体管的栅极均通过一个第二电连接件102b与第一开关晶体管C11所在的一列的对应的开关晶体管的栅极连接。
综上，本发明提供了一种半导体存储器件，包括呈行列分布的电熔丝阵列，每行具有多个对称的电熔丝单元组，每个所述电熔丝单元组中具有两个对称的电熔丝存储器，每个所述电熔丝存储器中均具有两个晶体管，每行的所有晶体管依次串联。本发明中在电熔丝阵列的每行对应设置了两条位线，每行中奇数位的电熔丝单元组中的电熔丝存储器共享该行的一条位线，每行中偶数位的电熔丝单元组中的电熔丝存储器共享该行的另一条位线，从而可以在相同的面积下布局更多的电熔丝单元，降低了器件的尺寸。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种半导体存储器件，其特征在于，包括呈行列分布的电熔丝阵列，每行具有多个电熔丝单元组，每个所述电熔丝单元组中具有两个电熔丝存储器，每个所述电熔丝存储器中均具有两个晶体管，每行的所有晶体管依次串联；
每行对应设置有两条位线，每行中的电熔丝单元组交替连接该行的两条位线，且每个电熔丝单元组中的所有晶体管共享连接的位线；
其中，所述晶体管的源极和漏极均位于同一衬底内，所述晶体管的栅极均位于所述衬底上。
2.如权利要求1所述的半导体存储器件，其特征在于，每行中相邻的两个电熔丝单元组中，相邻的两个电熔丝存储器共享一条字线。
3.如权利要求2所述的半导体存储器件，其特征在于，每列中相邻的两行电熔丝单元组中，相邻的两行电熔丝存储器共享一条字线。
4.如权利要求1-3中任一项所述的半导体存储器件，其特征在于，所述电熔丝单元组中的两个电熔丝存储器分别为第一电熔丝存储器及第二电熔丝存储器，所述第一电熔丝存储器中的两个晶体管分别为第一开关晶体管及第一存储晶体管，所述第二电熔丝存储器中的两个晶体管分别为第二开关晶体管及第二存储晶体管，所述第一存储晶体管及所述第二存储晶体管作为电熔丝；
所述第一开关晶体管的栅极与其源极及对应的字线连接，漏极与所述第一存储晶体管的栅极及源极连接；
所述第二开关晶体管的栅极与其漏极及对应的字线连接，源极与所述第二存储晶体管的漏极及栅极连接；
所述第一存储晶体管的漏极与所述第二存储晶体管的源极连接。
5.如权利要求4所述的半导体存储器件，其特征在于，所述第一存储晶体管的漏极与所述第二存储晶体管的源极通过第一电连接件连接，每个电熔丝单元组中的第一电连接件交替地与该行的两条位线连接。
6.如权利要求4所述的半导体存储器件，其特征在于，每列第一开关晶体管的栅极为一体结构；和/或，每列第二开关晶体管的栅极为一体结构。
7.如权利要求6所述的半导体存储器件，其特征在于，每列第一开关晶体管的栅极与相邻的一列第二开关晶体管的栅极通过一个第二电连接件连接。
8.如权利要求6所述的半导体存储器件，其特征在于，每列第一开关晶体管的栅极与相邻的一列第二开关晶体管的栅极通过至少两个第二电连接件连接。
9.如权利要求8所述的半导体存储器件，其特征在于，每行中第一开关晶体管的栅极与相邻的第二开关晶体管的栅极之间均通过一个所述第二电连接件连接。
10.如权利要求4所述的半导体存储器件，其特征在于，所述第一存储晶体管的栅极通过第三电连接件与其源极连接，所述第二存储晶体管的栅极通过第四电连接件与其漏极连接。
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