CN107887389A - 集成电路记忆体及其操作方法 - Google Patents
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Abstract
一种集成电路记忆体及其操作方法。记忆体包含多个记忆胞，记忆胞的每一者包含第一场效晶体管与第二场效晶体管。第一场效晶体管包含至少一栅电介层及至少一栅电极层，至少一栅电极层用以接收并施加电信号于栅电介层，使第一场效晶体管的第一区域和第二区域的电信号在第三区域传递。第二场效晶体管包含至少一栅电介层及至少一栅电极层，至少一栅电极层用以接收并施加电信号于栅电介层，使第二场效晶体管的第一区域和第二区域的电信号在第三区域传递。通过施加电信号于第二场效晶体管的栅电介层，使得栅电介层的电导态由高电导态转变为低电导态，而使栅电介层的电导态进行转态，栅电介层的高电导态和低电导态分别表示该记忆胞的两个不同的储存状态。
Description
技术领域
本发明是有关于一种记忆体，尤其是有关于一种一次性编程重复随机读取的集成电路记忆体。
背景技术
一次编程(one time programming,OTP)记忆体及多次性编程(multi timeprogramming,MTP)记忆体家族主要分有三类，说明如后。第一类是最传统的利用金属连线中的金属原子因为电迁移效应(electromigration)在大电流的时候被推动使得金属连线断线，形成熔丝型态(fuse-type)，可用铝/铜/硅化物衬垫(Al/Cu/Silicide liner)、多晶硅衬垫(poly-Si liner)、接触贯孔(contact via)或金属栅衬垫(metal gate liner)实现。
第二类是因为栅电介层厚度不断微缩，使得电介层的崩溃电场大幅下降，因此利用电介层崩溃的机制可让栅电介层从原本的低电导态变成高电导态，形成反熔丝型态(anti-fused type)，因为栅电介层反熔丝崩溃的机制相较于金属电迁移熔丝崩溃机制操作上较稳定且单位记忆体所需面积较小，是目前的OTP应用的主流。
第三类则是利用电荷储存(charge storage)的机制来达成，可利用记忆体制程在系统单晶片(System on Chip,SOC)上形成浮动栅(floating-gate)或SONOS(silicon-oxide-nitride-oxide-silicon)结构，形成快闪式记忆体(Flash MOSFET)；抑或，使用多晶硅(poly-Si)CMOS器件的栅侧壁结构(spacer)来储存电荷达成记录信息的目的。
上述第一类需要的面积大、操作电流高、读取窗口小，因此，只适合低密度的开机码编程。第二类的信息保存性(retention)较佳而且不需额外光罩，且不需利用特殊制程便可实现，成本低廉。
由此可见，上述现有的方式，显然仍存在不便与缺陷，而有待改进。为了解决上述问题，相关领域莫不费尽心思来谋求解决之道，但长久以来仍未发展出适当的解决方案。
发明内容
发明内容旨在提供本揭示内容的简化摘要，以使阅读者对本揭示内容具备基本的理解。此发明内容并非本揭示内容的完整概述，且其用意并非在指出本发明实施例的重要/关键器件或界定本发明的范围。
本发明内容的一目的是在提供一种集成电路记忆体，借以改善先前技术的问题。
为达上述目的，本发明内容的一技术型态是关于一种集成电路记忆体，此集成电路记忆体包含多个记忆胞，所述多个记忆胞中的每一者连接于至少一条解码线或至少一条接地线，且所述多个记忆胞的每一者包含第一场效晶体管与第二场效晶体管。第一场效晶体管包含第一区域、第二区域及第三区域，其中第三区域连接于第一区域与第二区域。此外，第一场效晶体管还包含至少一栅电介层及至少一栅电极层，至少一栅电介层配置于第三区域上，而至少一栅电极层用以接收并施加电信号于栅电介层，以使第一区域和第二区域的电信号在第三区域进行传递。第二场效晶体管包含第一区域、第二区域及第三区域，其中第三区域连接于第一区域与第二区域。此外，第二场效晶体管还包含至少一栅电介层及至少一栅电极层，至少一栅电介层配置于第三区域上，而至少一栅电极层用以接收并施加电信号于栅电介层，以使第一区域和第二区域的电信号在第三区域进行传递。通过施加电信号于第二场效晶体管的栅电介层，使得栅电介层的电导态由高电导态转变为低电导态，且无法再度通过施加电信号于第二场效晶体管的栅电介层，而使栅电介层的电导态进行转态，其中栅电介层的高电导态和低电导态是分别表示该记忆胞的两个不同的储存状态。
在一实施例中，第二场效晶体管的至少一栅电极层连接到第一解码线路，第二场效晶体管的第一区域连接到或共用于第一场效晶体管的第二区域。第二场效晶体管的第二区域连接到接地线。第一场效晶体管的栅电极连接到第二解码线路，第一场效晶体管的第一区域连接到第三解码线路，其中第一场效晶体管与第二场效晶体管还包含接地端，接地端连接到记忆胞的接地线。所述多个记忆胞中的两个记忆胞的所述第一场效晶体管皆连接于第三解码线路，其中两个记忆胞彼此相邻。通过施加电信号于第一解码线路、第二解码线路与第三解码线路，以使所述多个记忆胞其中一者的第一场效晶体管电性导通，以于第二场效晶体管的栅氧化层的两个端点产生电压差或电流，使得第二场效晶体管的栅电介层的高电导态转变为低电导态而得以储存信息。施加电信号于第一解码线路、第二解码线路与第三解码线路，以使所述多个记忆胞其中一者的第一场效晶体管电性导通，并辨别第一解码线路或第三解码线路上的电信号的强度大小，而读取第二场效晶体管的栅电介层的电导状态。
在参阅下文实施方式后，本发明所属技术领域中具有通常知识者当可轻易了解本发明的基本精神及其他发明目的，以及本发明所采用的技术手段与实施型态。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1A属于先前的电介质反熔丝记忆胞，由一个控制晶体管(左)串连一个可电介质反熔丝器件(右)而组成；
图1B本发明的电介质熔丝记忆胞，由一个控制晶体管(左)串连一个可电介质熔丝器件(右)而组成；
图1C由实验量得的电介质反熔丝与电介质熔丝器件的编程的电性扫描曲线；
图1D电介质熔丝器件在熔丝后的结构示意图；
图1E电介质反熔丝器件在反熔丝后的结构示意图；
图2A是依照本发明一实施例绘示一种集成电路记忆体的示意图；
图2B是依照本发明另一实施例绘示一种集成电路记忆体的示意图；
图3是依照本发明一实施例绘示一种如图2A所示的集成电路记忆体的布局示意图；
图4是依照本发明又一实施例绘示一种集成电路记忆体的结构示意图；
图5是依照本发明一实施例绘示一种集成电路记忆体的示意图；
图6是依照本发明另一实施例绘示一种集成电路记忆体的示意图；
图7是依照本发明一实施例绘示一种如图5所示的集成电路记忆体的布局示意图；
图8是依照本发明另一实施例绘示一种如图7所示的集成电路记忆体的布局示意图；
图9是依照本发明又一实施例绘示一种集成电路记忆体的结构示意图；
图10是依照本发明再一实施例绘示一种集成电路记忆体的结构示意图；
图11是依照本发明一实施例绘示一种集成电路记忆体的示意图；
图12是依照本发明另一实施例绘示一种集成电路记忆体的示意图；
图13是依照本发明一实施例绘示一种如图11所示的集成电路记忆体的布局示意图；
图14是依照本发明又一实施例绘示一种集成电路记忆体的结构示意图；
图15A是依照本发明一实施例绘示一种集成电路记忆体的示意图；
图15B是依照本发明一实施例绘示一种集成电路记忆体的记忆胞示意图；
图15C是依照本发明一实施例绘示一种集成电路记忆体的记忆胞示意图；
图16是依照本发明另一实施例绘示一种如图15A所示的集成电路记忆体的布局示意图；
图17是依照本发明又一实施例绘示一种集成电路记忆体的结构示意图。
根据惯常的作业方式，图中各种特征与器件并未依比例绘制，其绘制方式是为了以最佳的方式呈现与本发明相关的具体特征与器件。此外，在不同附图间，以相同或相似的器件符号来指称相似的器件/部件。
具体实施方式
为了使本揭示内容的叙述更加详尽与完备，下文针对了本发明的实施型态与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其他具体实施例来达成相同或均等的功能与步骤顺序。
除非本说明书另有定义，此处所用的科学与技术词汇的含义与本发明所属技术领域中具有通常知识者所理解与惯用的意义相同。此外，在不和上下文冲突的情形下，本说明书所用的单数名词涵盖该名词的复数型；而所用的复数名词时亦涵盖该名词的单数型。
与传统的电介质反熔丝(anti-fuse)记忆体(图1A)所示不同，本记忆体的基本单元为二个晶体管组成，(见图1B)一控制晶体管串联一电介质熔丝崩溃(dielectric-fuse)晶体管，它是利用电介质熔丝的方式，施加一电场于电介质使得其内的离子被析出或电介质熔毁，造成电介质结构损坏，呈穿孔状(porosity)，经由电介质穿隧的电流将由写入前的高电导(低电阻)态转变为低电导(高电阻)态，作为储存器件的写入操作，此机制已运用现阶段高电介金属栅的CMOS制程验证，其熔丝(Fuse)电性扫描曲线如图1C的实验结果，以一高于硬崩溃(hard breakdown)的电压且时间很短的脉冲加于晶体管的栅，可得到图1C曲线C1的中空方形符号的栅电流与写入时间的关系，其改变是栅到源的电流是由高电流至低电流的改变。相反的，传统的电介质反熔丝记忆体的实验结果如曲线C2的实心圆形符号所示。栅到源的电流是由低电流至高电流的改变。换言之，图1C中，电介质熔丝后，电介质的电阻变大且不可回复；而电介质反熔丝后电介质的电阻变小且不可回复。就结构来区别，本发明的电介质熔丝晶体管当其栅电介层被熔丝后，电介质内的物质被析出或电介质熔毁，导致其结构空洞化，其电性由栅到晶体管通道被此空洞阻隔，形同断路，如图1D所示；相反的，先前技术的电介质反熔丝晶体管，其栅电介层被反熔丝后，电介层被电流贯穿产生导通路径，使其栅到漏极量到的电阻态变低(电导态变高)，其结构由栅到氧化层形成通道，由圆圈串成反熔丝渗出路径(percolation path)，如图1E所示。
图2A是依照本发明一实施例绘示一种集成电路记忆体1000的示意图。此集成电路记忆体1000为电介质熔丝一次编程(one time programming,OTP)集成电路记忆体，此集成电路记忆体1000的记忆胞1100由作为控制器件的场效晶体管1110和可供电介质熔丝的场效晶体管1120串联而成，而字线WL与集成电路记忆体1000的多个记忆胞1100其中之一的场效晶体管1110的栅电极相连，储存线SL与集成电路记忆体1000的多个记忆胞1100其中之一的场效晶体管1120的栅电极相连，位线BL则与相邻两个记忆胞1100的场效晶体管1110的漏极共连。此外，储存线驱动器1200连接于并提供电信号给储存线SL，字线驱动器1300连接于并提供电信号给字线WL，位线驱动器与感测放大器1400连接于并提供电信号给位线BL。
图2B是依照本发明另一实施例绘示一种集成电路记忆体1000A的示意图。此集成电路记忆体1000A为电介质熔丝一次编程集成电路记忆体，此集成电路记忆体1000A的记忆胞1100A由作为控制器件的场效晶体管1110A和可供电介质熔丝的场效晶体管1120A串联而成，而字线WL与集成电路记忆体1000A的多个记忆胞1100A其中之一的场效晶体管1110A的栅电极相连，储存线SL与集成电路记忆体1000A的多个记忆胞1100A其中之一的场效晶体管1120A的栅电极相连，位线BL则与集成电路记忆体1000A的多个记忆胞1100A其中之一的场效晶体管1110A的漏电极相连。
图3是依照本发明一实施例绘示一种如图2A所示的集成电路记忆体1000的布局示意图。如图所示，在主动区内为扩散区。字线WL垂直放置于扩散区之上，字线WL与扩散区相交之处则为控制器件(如场效晶体管1110)的位置。储存线SL相邻于字线WL，并垂直放置于扩散区之上，储存线SL与扩散区相交之处则为储存器件(如场效晶体管1120)的位置。位线BL与扩散区、字线WL、储存线SL垂直，并通过贯孔(via)和金属栓塞(plug)沿伸至两个相邻字线WL的中间与扩散区相连。
图4是依照本发明又一实施例绘示一种集成电路记忆体1000的结构示意图。集成电路记忆体1000的记忆胞由一个作为控制器件的场效晶体管1110和作为储存器件的场效晶体管1120组成。场效晶体管1110、1120可以利用高电介系数金属栅金氧半场效晶体管(High-K Metal Gate Metal-Oxide-Semiconductor Field-Effect Transistor,HKMGMOSFET)实现，HKMG MOSFET是由可以导通电信号的漏极和源1118/1119/1129、位于漏源之间可以控制电信号导通的通道1130/1140、在通道之上的栅电介层和在栅电介层之上的栅金属所组成。HKMG MOSFET的栅电介层是由一层间界层1116/1126和一层高电介系数电介层1115/1125组成。栅金属可分为三层，第一层为障蔽金属1114/1124，第二层为公函数金属层1113/1123，第三层为阻挡金属层1112/1122。栅金属上连接触金属1111/1121。场效晶体管1110的接触金属1111与字线WL相连或共用。场效晶体管1120的接触金属1121与储存线SL相连或共用。场效晶体管1120的漏极1119连接到或共用于场效晶体管1110的源1119。再者，场效晶体管1110的漏极1118则与位线BL相连。此外，栅间隙壁1117、1127配置于层间界层1116、1126两侧。
在一实施例中，若施加电信号于场效晶体管1120的栅电介层，使得该栅电介层的电导态由高电导态转变为低电导态，且无法再度通过施加电信号于场效晶体管1120的栅电介层，而使栅电介层的电导态进行转态。此栅电介层的高电导态和低电导态是用以储存信息。在另一实施例中，集成电路记忆体1000的多个记忆胞1100中的相邻两个记忆胞1100的场效晶体管1110皆连接于位线BL。
于再一实施例中，通过施加电信号于储存线SL、字线WL与位线BL，以使多个记忆胞1100其中一者的场效晶体管1110电性导通，以于场效晶体管1120的栅氧化层的两个端点产生电压差或电流，使得场效晶体管1120的栅电介层的高电导态转变为低电导态而得以储存信息。在一实施例中，施加电信号于储存线SL、字线WL与位线BL，以使多个记忆胞1100其中一者的场效晶体管1110电性导通，并辨别储存线SL或位线BL上的电信号的强度大小，而读取场效晶体管1120的栅电介层的电导或电阻状态。在一实施例中，栅电介层包含氧化硅、氮化硅、氮氧化硅(silicon oxy-nitride)、氧化铝、氮氧化铝或高电介值(high dielectricconstant(high-k))材料。高电介值包含金属氧化物，金属氧化物包含氧化锂、氧化铍、氧化镁、氧化钙、氧化锶、氧化钪、氧化钇、氧化锆、氧化铪、氧化铝、氧化镧、氧化铈、氧化镨、氧化铷、氧化钐、氧化铕、氧化钆、氧化铽、氧化镝、氧化钬、氧化铒、氧化铥、氧化镱、氧化镏或上述物质的组合。在又一实施例中，场效晶体管的栅电介层是由一层间介层1116/1126和一层高电介系数电介层1115/1125组成，且高电介系数电介层1115/1125的相对电介常数大于3.9，而间介层1116/1126的厚度小于或等于7纳米。在另一实施例中，场效晶体管1110、1120的栅电极包含多晶硅或包含金属是选自由钨、铜、钛、银、铝、钛铝合金、氮化铝钛(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、钽硅氮化物(TaSiN)、锰、锆、氮化钛、氮化钨、氮化钽、钌及其组合所组成的群组。在又一实施例中，场效晶体管1110、1120为n型金氧半场效晶体管、p型金氧半场效晶体管、n型无pn接面金氧半场效晶体管、p型无pn接面金氧半场效晶体管、n型鳍式场效晶体管、p型鳍式场效晶体管、n型三栅金氧半场效晶体管、p型三栅金氧半场效晶体管、n型纳米线场效晶体管或p型纳米线场效晶体管。
图5是依照本发明一实施例绘示一种集成电路记忆体1000B的示意图。相较于图2A的场效晶体管1120，图5所示的集成电路记忆体1000B以储存器件1120B来加以实现。图6是依照本发明另一实施例绘示一种集成电路记忆体1000C的示意图。相较于图2B的场效晶体管1120A，图7所示的集成电路记忆体1000C以储存器件1120C来加以实现。
图7是依照本发明一实施例绘示一种如图5所示的集成电路记忆体1000B的布局示意图。如图所示，在主动区内为扩散区。字线WL垂直放置于扩散区之上，字线WL与扩散区相交之处则为控制器件(如场效晶体管1110B)的位置。储存线SL相邻于字线WL垂直放置于扩散区之上，储存线SL与扩散区相交之处则为储存器件(如储存器件1120B)的位置。位线BL与扩散区、字线WL、储存线SL垂直，并通过贯孔和金属栓塞沿伸至两个相邻字线WL的中间与扩散区相连。
图8是依照本发明另一实施例绘示一种如图6所示的集成电路记忆体1000C的布局示意图。在主动区内为扩散区。字线WL垂直放置于扩散区之上，字线WL与扩散区相交之处则为控制器件(如场效晶体管1110C)的位置。储存线SL相邻于字线WL，并垂直放置于扩散区之上，储存线SL与扩散区相交之处则为储存器件(如储存器件1120C)的位置。位线BL与扩散区、字线WL、储存线SL垂直，并通过贯孔和金属栓塞沿伸至字线WL与储存线SL的中间与扩散区相连。此外，位线BL介于字线WL与储存线SL之间。
图9至图10是依照本发明一实施例绘示一种集成电路记忆体的结构示意图。相较于图4所示的集成电路记忆体的结构，图9至图10所示的集成电路记忆体的储存器件1120的配置有所不同，分述如下。图9的储存器件1120的第一端点连接到储存线SL，储存器件1120的第二端点连接到场效晶体管1110的第二区域1119。图10的储存器件1120的第一端点连接到储存线SL，储存器件1120的第二端点透过接触贯孔1150连接到场效晶体管1110的第二区域1119。
在一实施例中，储存器件1120的电介层是由一层二氧化硅间界层1116/1126和一层高电介系数电介层1115/1125组成，且高电介系数电介层1115/1125的相对电介常数大于3.9，而间介层1116/1126的物理厚度小于或等于7纳米。在又一实施例中，电介层包含氧化硅、氮化硅、氮氧化硅(silicon oxy-nitride)、氧化铝、氮氧化铝或高电介值(highdielectric constant(high-k))材料。高电介值包含金属氧化物，金属氧化物包含氧化锂、氧化铍、氧化镁、氧化钙、氧化锶、氧化钪、氧化钇、氧化锆、氧化铪、氧化铝、氧化镧、氧化铈、氧化镨、氧化铷、氧化钐、氧化铕、氧化钆、氧化铽、氧化镝、氧化钬、氧化铒、氧化铥、氧化镱、氧化镏或上述物质的组合。通过施加电信号于储存器件1120的电介质，使得电介质的电导态由高电导态转变为低电导态，而对储存器件1120写入信息，且无法再度通过施加电信号于储存器件1120的电介质，而使电介质的电导态进行转态。此外，电介质的高电导态和低电导态是用以储存信息。
在另一实施例中，储存器件1120还包含第一层状部与第二层状部。储存器件1120的电介质配置于第一层状部上，第二层状部配置于电介质上。第一层状部可为但不限于第一电极或第一层连线，第二层状部可为但不限于第二电极或第二层连线。
在又一实施例中，场效晶体管1110的栅电极层连接到字线WL，场效晶体管1110的第一区域1118连接到位线BL。此外，场效晶体管1110还包含接地端(图中未示)，接地端连接到记忆胞1100的接地线(图中未示)。
请参阅图5及图6，在另一实施例中，集成电路记忆体1000B、1000C的多个记忆胞1100B、1000C中的相邻两个记忆胞的场效晶体管1110B、1110C皆连接于位线BL。
于再一实施例中，通过施加电信号于储存线SL、字线WL与位线BL，以使多个记忆胞1100其中一者的场效晶体管1110电性导通，以于储存器件1120的两个端点产生电压差或电流，使得储存器件1120的电介层的高电导态转变为低电导态，借此改变储存器件1120的电导态而得以储存信息。在一实施例中，施加电信号于储存线SL、字线WL与位线BL，以使多个记忆胞1100其中一者的场效晶体管1110电性导通，并根据储存线SL或位线BL上的电信号的强度大小，而读取储存器件1120的高电导或低电导状态。
图11是依照本发明一实施例绘示一种集成电路记忆体1000D的示意图。相较于图2A的场效晶体管1120，图11所示的作为储存器件的场效晶体管1120D的一端接地。图12是依照本发明另一实施例绘示一种集成电路记忆体1000E的示意图。相较于图2A的场效晶体管1120，图12所示的作为储存器件的场效晶体管1120E的一端接地。
图13是依照本发明一实施例绘示一种如图11所示的集成电路记忆体1000D的布局示意图。如图所示，扩散区在主动区之内。字线WL垂直放置于扩散区之上，字线WL与扩散区相交之处则为控制器件(如场效晶体管1110D)的位置。储存线SL相邻于字线WL，并垂直放置于扩散区之上，储存线SL与扩散区相交之处则为储存器件(如场效晶体管1120D)的位置。位线BL与扩散区、字线WL、储存线SL垂直，并通过贯孔和金属栓塞沿伸至两个相邻字线WL的中间与扩散区相连。此外，两条接地线GL相邻于两条储存线SL，且配置于两条储存线SL的外侧，并垂直放置于扩散区之上。
图14是依照本发明又一实施例绘示一种集成电路记忆体的结构示意图。相较于图4所示的集成电路记忆体的结构，图14所示的集成电路记忆体更具有接地线GL，此接地线GL位于扩散区1129之上，并透过扩散区1129连接于场效晶体管1120。
请参阅下表一，其为本发明实施例的集成电路记忆体1000、1000A、1000B、1000C、1000D、1000E的一种操作方式。当写入信息时(program)，被选择到的字线WL施加VWL电压，未被选择到的字线WL施加0V电压，被选择到的位线BL施加VBL电压，未被选择到的位线BL施加0V电压，被选择到的储存线SL施加VSR电压，未被选择到的储存线SL施加0V电压，地线则施加0V电压。当读取信息时(read)被选择到的字线WL施加VDD电压，未被选择到的字线WL施加0V电压，被选择到的位线BL施加0.1VDD～VDD之间的电压，未被选择到的位线BL施加0V电压，被选择到的储存线SL施加0V电压，未被选择到的储存线SL施加0V电压，地线则施加0V电压。
表一、操作参数表
图15A是依照本发明一实施例绘示一种集成电路记忆体2000的示意图。此集成电路记忆体1000可为但不限于电介质熔丝一次编程(one time programming,OTP)集成电路记忆体。此集成电路记忆体2000包含多个记忆页，这些记忆页中的每一者包含多个记忆胞2100、第一选择器件LSG1与第二选择器件RSG1。这些记忆页的每一者连接于至少一条解码线(如字线WL、控制线CL或位线BL)或至少一条接地线GL(图中未示)，这些记忆胞2100彼此串联。
图15B、图15C是依照本发明实施例绘示一种集成电路记忆体2000的不同记忆胞态样示意图。请参阅图15B，记忆胞2100A包含第一场效晶体管2110A、第二场效晶体管2120A与第三场效晶体管2130A。请参阅图15C，记忆胞2100B包含第一场效晶体管2110B、第二场效晶体管2120B与第三场效晶体管2130B。上述场效晶体管2110A、B～2130A、B皆包含第一区域、第二区域及第三区域。第三区域连接于第一区域与第二区域。上述场效晶体管2110A、B～2130A、B还包含栅电介层与栅电极层。栅电介层配置于第三区域，栅电极层用以接收并施加电信号于栅电介层，以使第一区域和第二区域的电信号在第三区域进行传递。
第一场效晶体管2110A、B的第二区域连接到或共用于第二场效晶体管2120A、B的第一区域，第一场效晶体管2110A、B的第一区域连接到第一选择器件LSG1，且第一场效晶体管2110A、B的栅电极层连接到字线WL～WL2n的其中一条。第三场效晶体管2130A、B的第一区域连接到或共用于第二场效晶体管2120A、B的第二区域，而第三场效晶体管2130A、B的第二区域连接到第二选择器件RSG1，且第三场效晶体管2130A、B的栅电极层连接到字线WL～WL2n的另一条。另外，字线/控制线驱动器2200连接于并提供电信号给字线WL～WL2n与控制线CL～CLn，位线驱动器2300连接于并提供电信号给位线BL1～BL3，选择栅驱动器2400连接于并提供电信号给选择线LSL1、LSLn、LSLB1、LSLBn。第二场效晶体管2120A、B的栅电极层连接到控制线CL1～CLn，第一场效晶体管2110A、B、第二场效晶体管2120A、B与第三场效晶体管2130A、B还包含接地端(图中未示)，接地端连接到记忆胞2100A、B的接地线(图中未示)。在另一实施例中，这些记忆胞中的两个记忆胞的第一场效晶体管2110A、B的第一区域皆连接于第一选择器件LSG1(图中未示)，其中该两个记忆胞彼此相邻。在又一实施例中，这些记忆胞2100A、B中的两个记忆胞的第三场效晶体管2130A、B的第二区域皆连接于第二选择器件RSG1(图中未示)，其中该两个记忆胞彼此相邻。第一选择器件LSG1与第二选择器件RSG1皆包含第一端点、第二端点与第三端点。第一端点与这些记忆胞2100A、B其中之一的第一场效晶体管2110A、B的第一区域连接，第二端点连接到位线BL，第三端点连接到选择线LSL用以控制电信号在第一选择器件LSG1或第二选择器件RSG1的第一端点与第二端点之间传递。第一选择器件LSG1与第二选择器件RSG1皆包含第一端点、第二端点、第三端点与第四端点。第一端点与这些记忆胞2100A、B其中之一的第一场效晶体管2110A、B的第一区域连接，第二端点连接到位线BL，第三端点与第四端点连接到选择线LSL用以控制电信号在第一选择器件LSG1或第二选择器件RSG1的第一端点与第二端点之间传递。这些记忆页中的两个记忆页的第一选择器件LSG1或第二选择器件RSG1皆连接于位线BL，其中该两个记忆页彼此相邻。
在一实施例中，场效晶体管2110A、B、2120A、B、2130A、B的栅电介层是由一层间介层2116/2126/2136和一层高电介系数电介层2115/2125/2135组成，且高电介系数电介层2115/2125/2135的相对电介常数大于3.9，而间介层2116/2126/2136的物理厚度小于或等于7纳米。在另一实施例中，场效晶体管2110A、B、2120A、B、2130A、B的栅电介层包含氧化硅、氮化硅、氮氧化硅(silicon oxy-nitride)、氧化铝、氮氧化铝或高电介值(highdielectric constant(high-k))材料。高电介值包含金属氧化物，金属氧化物包含氧化锂、氧化铍、氧化镁、氧化钙、氧化锶、氧化钪、氧化钇、氧化锆、氧化铪、氧化铝、氧化镧、氧化铈、氧化镨、氧化铷、氧化钐、氧化铕、氧化钆、氧化铽、氧化镝、氧化钬、氧化铒、氧化铥、氧化镱、氧化镏或上述物质的组合。于再一实施例中，场效晶体管2110A、B、2120A、B、2130A、B的栅电极包含多晶硅或包含金属是选自由钨、铜、钛、银、铝、钛铝合金、氮化铝钛(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、钽硅氮化物(TaSiN)、锰、锆、氮化钛、氮化钨、氮化钽、钌及其组合所组成的群组。在又一实施例中，场效晶体管2110A、B、2120A、B、2130A、B为n型金氧半场效晶体管、p型金氧半场效晶体管、n型无pn接面金氧半场效晶体管、p型无pn接面金氧半场效晶体管、n型鳍式场效晶体管、p型鳍式场效晶体管、n型三栅金氧半场效晶体管、p型三栅金氧半场效晶体管、n型纳米线场效晶体管或p型纳米线场效晶体管。
在又一实施例中，通过施加电信号于字线WL、位线BL与选择线LSL，以使第一选择器件LSG1与第二选择器件RSG1的第一端点与第二端点进行信号传递，以于第一场效晶体管2110A、B或第三场效晶体管2130A、B的栅电介层产生电压差或电流，使得第一场效晶体管2110A、B或第三场效晶体管2130A、B的栅电介层的高电导态转变为低电导态。
于再一实施例中，施加电信号于控制线CL，使得第二场效晶体管2120A、B导通，施加电信号于字线WL(如字线WL6)，使得第三场效晶体管2130A、B进行信号传递，施加约为集成电路记忆体2000的参考零准位的电信号于字线WL(如字线WL5)，施加电信号于位线BL1，并辨别位线BL1上的电信号的强度大小，而读取第一场效晶体管2110A、B的栅电介层的电导状态。
在另一实施例中，施加电信号于控制线CL，使得第二场效晶体管2120A、B导通，施加电信号于字线WL(如字线WL5)，使得第一场效晶体管2110A、B进行信号传递，施加约为集成电路记忆体2000的参考零准位的电信号于WL(如字线WL6)，施加电信号于位线BL1，并辨别位线BL1上的电信号的强度大小，而读取第三场效晶体管2130A、B的栅电介层的电导状态。
图16是依照本发明另一实施例绘示一种如图15A所示的集成电路记忆体2000的布局示意图。如图所示，在主动区内为扩散区。字线WL垂直放置于扩散区之上。储存线SL相邻于字线WL，并垂直放置于扩散区之上。位线BL与扩散区、字线WL、储存线SL垂直，并通过贯孔和金属栓塞沿伸至两个相邻字线WL的中间与扩散区相连。
图17是依照本发明又一实施例绘示一种集成电路记忆体的结构示意图。相较于图4所示的集成电路记忆体的结构，图17所示的集成电路记忆体多配置一个作为储存器件的场效晶体管，并多配置一条位线。举例而言，图17所示的集成电路记忆体多配置一个作为储存器件的场效晶体管2110A、B，其第一区2118连接于位线BLm，其第二区2119连接或共用于作为控制器件的场效晶体管2120A、B的第一区。此外，作为控制器件的场效晶体管2120A、B的第二区连接或共用于作为储存器件的场效晶体管2130A、B的第一区，晶体管2130A、B的第二区连接于位线BLm+1。
请参阅下表二，其为本发明实施例的集成电路记忆体2000的一种操作方式。当写入信息时(program)，被选择到的字线WL施加VWL电压，与被选择到的字线WL相邻的字线WL施加0V电压，未被选择到的字线WL施加0V电压或浮接(floating)，被选择到的控制线CL施加0V电压或浮接(floating)，未被选择到的控制线CL施加0V电压，被选择到的位线BL施加VBL电压，与被选择到的位线BL相邻的位线BL施加0V电压或浮接(floating)，未被选择到的位线BL施加0V电压，被选择到的储存线SL施加VSR电压，未被选择到的储存线SL施加0V电压，若有地线则施加0V电压。当读取信息时(read)被选择到的字线WL施加0V电压，与被选择到的字线WL相邻的字线WL施加VDD电压，未被选择到的字线WL施加0V电压或浮接(floating)，被选择到的控制线CL施加VDD电压，未被选择到的控制线CL施加0V电压，被选择到的位线BL施加0.1VDD～VDD之间的电压，与被选择到的位线BL相邻的位线BL施加0V电压，未被选择到的位线BL施加0V电压，被选择到的储存线SL施加VDD电压，未被选择到的储存线SL施加0V电压，若有地线则施加0V电压。
表二、操作参数表
由上述本发明实施方式可知，应用本发明具有下列优点。本发明实施例通过提供一种集成电路记忆体，其相较于先前技术具有以下优点：
1.相较于传统的导线熔丝记忆体，本案的集成电路记忆体只需要极低的操作电流与较小的单位记忆体器件面积，且读写更加稳定；
2.相较于电介质反熔丝的记忆体，本案的集成电路记忆体拥有稳定的操作窗口、优异的资料保存特性和较小的单位记忆体器件面积，且杂讯比较低、电性扰动少、动态功率消耗低；
3.相较于传统的电荷记忆体，本案的集成电路记忆体的制程简单且不须额外光罩、资料保存性佳、成本低廉。
虽然上文实施方式中揭露了本发明的具体实施例，然其并非用以限定本发明，本发明所属技术领域中具有通常知识者，在不悖离本发明的原理与精神的情形下，当可对其进行各种更动与修饰，因此本发明的保护范围当以附随权利要求书所界定的范围为准。
Claims (16)
1.一种集成电路记忆体，其特征在于，包含：
多个记忆胞，所述多个记忆胞中的每一者连接于至少一条解码线或至少一条接地线，且所述多个记忆胞的每一者包含：
一第一场效晶体管，包含：
一第一区域、一第二区域及一第三区域，其中该第三区域连接于该第一区域与该第二区域；
至少一栅电介层，配置于该第三区域上；以及
至少一栅电极层，用以接收并施加电信号于该栅电介层，以使该第一区域和该第二区域的电信号在该第三区域进行传递；以及
一第二场效晶体管，包含：
一第一区域、一第二区域及一第三区域，其中该第三区域连接于该第一区域与该第二区域；
至少一栅电介层，配置于该第三区域上；以及
至少一栅电极层，用以接收并施加电信号于该栅电介层，以使该第一区域和该第二区域的电信号在该第三区域进行传递；
其中通过施加电信号于该第二场效晶体管的该栅电介层，使得该栅电介层的电导态由高电导态转变为低电导态，且无法再度通过施加电信号于该第二场效晶体管的该栅电介层，而使该栅电介层的电导态进行转态，其中该栅电介层的高电导态和低电导态是分别表示该记忆胞的两个不同的储存状态。
2.根据权利要求1所述的集成电路记忆体，其特征在于，该第二场效晶体管的该至少一栅电极层连接到一第一解码线路，该第二场效晶体管的该第一区域连接到或共用于该第一场效晶体管的该第二区域；或者，当该第二场效晶体管的该栅电介层包含一层电介质层，该电介质层的相对电介常数小于10；当该第二场效晶体管的该栅电介层包含多层电介质层，所述多层电介质层的其中一层的相对电介常数小于10，而所述多层电介质层中的其他电介质层的相对电介常数大于该电介质层的该相对电介常数。
3.根据权利要求2所述的集成电路记忆体，其特征在于，所述多个记忆胞中的两个记忆胞的所述第一场效晶体管皆连接于一第二解码线路，其中该两个记忆胞彼此相邻。
4.一种集成电路记忆体的操作方法，应用于如权利要求3所述的集成电路记忆体，其特征在于，该操作方法包含：
施加电信号于该第一解码线路与该第二解码线路，以使所述多个记忆胞其中一者的该第一场效晶体管电性导通，以于该第二场效晶体管的栅氧化层的两个端点产生电压差或电流，使得该第二场效晶体管的该栅电介层的高电导态转变为低电导态而得以储存信息；
或者，该操作方法包含：
施加电信号于该第一解码线路与一第三解码线路，以于该第二场效晶体管的该栅电介层的两个端点产生电压差，使得该第二场效晶体管的该栅电介层的高电导态转变为低电导态，借此改变该第二场效晶体管的该栅电介层的电导态而得以储存信息，其中与该记忆胞连接的该第三解码线路的电信号的电压准位约为该第一解码线路的电压准位、约为该集成电路记忆体的参考零准位或为浮接状态。
5.根据权利要求4所述的集成电路记忆体的操作方法，其特征在于，还包含：
施加电信号于该第一解码线路及该第二解码线路，以使所述多个记忆胞其中一者的该第一场效晶体管电性导通；以及
辨别该第一解码线路或该第二解码线路上的电信号的强度大小，而读取该第二场效晶体管的该栅电介层的电导状态；
或者，该操作方法还包含：
施加电信号于该第二解码线路，以使所述多个记忆胞其中一者的该第一场效晶体管电性导通；
施加约为该参考零准位的电信号于该第一解码线路与该第三解码线路；以及
辨别该第二解码线路或该第三解码线路上的电信号的强度大小，而读取该第二场效晶体管的该栅电介层的电导状态。
6.一种集成电路记忆体，其特征在于，包含：
多个记忆胞，所述多个记忆胞中的每一者连接于至少一条解码线或至少一条接地线，且所述多个记忆胞的每一者包含：
一场效晶体管，包含：
一第一区域、一第二区域及一第三区域，其中该第三区域连接于该第一区域与该第二区域；
至少一栅电介层，配置于该第三区域上；以及
至少一栅电极层，用以接收并施加电信号于该栅电介层，以使该第一区域和该第二区域的电信号在该第三区域进行传递；以及
一储存器件，包含：
至少一电介质，通过施加电信号于该储存器件的该至少一电介质，使得该至少一电介质的电导态由高电导态转变为低电导态，而对该储存器件写入信息，且无法再度通过施加电信号于该储存器件的该至少一电介质，而使该至少一电介质的电导态进行转态，其中该电介质的高电导态和低电导态分别表示该记忆胞的两个不同的储存状态。
7.根据权利要求6所述的集成电路记忆体，其特征在于，该储存器件还包含：
一第一层状部，该储存器件的该至少一电介质配置于该第一层状部上；以及
一第二层状部，配置于该至少一电介质上；
其中该第一层状部为一第一电极或一第一层连线，该第二层状部为一第二电极或一第二层连线；
或者，该储存器件的第一端点连接到一第一解码线路，该储存器件的第二端点连接到该场效晶体管的该第二区域；
或者，当该储存器件包含一层电介质层，该电介质层的相对电介常数介于范围10到3.9之间且其物理厚度小于或等于3纳米；当该储存器件包含多层电介质层，所述多层电介质层的其中一层的相对电介常数小于10，而所述多层电介质层中的其他电介质层的相对电介常数大于该电介质层的该相对电介常数。
8.根据权利要求7所述的集成电路记忆体，其特征在于，所述多个记忆胞中的两个记忆胞的所述场效晶体管皆连接于一第二解码线路，其中该两个记忆胞彼此相邻。
9.一种集成电路记忆体的操作方法，应用于根据权利要求8所述的集成电路记忆体，其特征在于，该操作方法包含：
施加电信号于该第一解码线路与该第二解码线路，以使所述多个记忆胞其中一者的该场效晶体管电性导通，以于该储存器件的两个端点产生电压差或电流，使得该储存器件的该至少一电介质的高电导态转变为低电导态，借此改变该储存器件的电导态而得以储存信息。
10.根据权利要求9所述的集成电路记忆体的操作方法，其特征在于，还包含：
施加电信号于该第一解码线路与该第二解码线路，以使所述多个记忆胞其中一者的该场效晶体管电性导通；以及
根据该第一解码线路或该第二解码线路上的电信号的强度大小而读取该储存器件中的高电导或低电导状态。
11.一种集成电路记忆体，其特征在于，包含：
多个记忆页，所述多个记忆页中的每一者包含多个记忆胞、一第一选择器件与一第二选择器件，其中所述多个记忆页的每一者连接于至少一条解码线或至少一条接地线，所述多个记忆胞彼此串联，且所述多个记忆胞的每一者包含：
一第一场效晶体管，包含：
一第一区域、一第二区域及一第三区域，其中该第三区域连接于该第一区域与该第二区域；
至少一栅电介层，配置于该第三区域上；以及
至少一栅电极层，用以接收并施加电信号于该栅电介层，以使该第一区域和该第二区域的电信号在该第三区域进行传递；
一第二场效晶体管，包含：
一第一区域、一第二区域及一第三区域，其中该第三区域连接于该第一区域与该第二区域；
至少一栅电介层，配置于该第三区域上；以及
至少一栅电极层，用以接收并施加电信号于该栅电介层，以使该第一区域和该第二区域的电信号在该第三区域进行传递；以及
一第三场效晶体管，包含：
一第一区域、一第二区域及一第三区域，其中该第三区域连接于该第一区域与该第二区域；
至少一栅电介层，配置于该第三区域上；以及
至少一栅电极层，用以接收并施加电信号于该栅电介层，以使该第一区域和该第二区域的电信号在该第三区域进行传递；
其中该第一场效晶体管的该第二区域连接到或共用于该第二场效晶体管的该第一区域，该第一场效晶体管的该第一区域连接到该第一选择器件，且该第一场效晶体管的该至少一栅电极层连接到一第一解码线路的一第一解码线；
其中该第三场效晶体管的该第一区域连接到或共用于该第二场效晶体管的该第二区域，而该第三场效晶体管的该第二区域连接到该第二选择器件，且该第三场效晶体管的该至少一栅电极层连接到该第一解码线路的一第二解码线；
其中通过施加电信号于该第一场效晶体管的该栅电介层或施加电信号于该第三场效晶体管的该栅电介层，使得该第一场效晶体管或该第三场效晶体管的该栅电介层的电导态由高电导态转变为低电导态，且无法再度通过施加电信号于该第一场效晶体管的该栅电介层或施加电信号于该第三场效晶体管的该栅电介层，而使该栅电介层的电导态进行转态，其中该栅电介层的高电导态和低电导态分别表示该记忆胞的两个不同的储存状态。
12.根据权利要求11所述的集成电路记忆体，其特征在于，该第二场效晶体管的该至少一栅电极层连接到一第二解码线路，该第一场效晶体管、该第二场效晶体管与该第三场效晶体管还包含一接地端，该接地端连接到该记忆胞的该接地线；或者，当该第一场效晶体管和该第三场效晶体管的该栅电介层包含一层电介质层，该电介质层的相对电介常数介于范围10到3.9之间且其物理厚度小于或等于3纳米；当该第一场效晶体管和该第三场效晶体管的该栅电介层包含多层电介质层，所述多层电介质层的其中一层的相对电介常数小于10，而所述多层电介质层中的其他电介质层的相对电介常数大于该电介质层的该相对电介常数。
13.根据权利要求12所述的集成电路记忆体，其特征在于，所述多个记忆胞中的两个记忆胞的所述第一场效晶体管的该第一区域皆连接于该第一选择器件，其中该两个记忆胞彼此相邻；或者，该第一选择器件与该第二选择器件皆包含一第一端点、一第二端点与一第三端点，其中该第一端点与所述多个记忆胞其中之一的该第一场效晶体管的该第一区域连接，该第二端点连接到一第三解码线路，该第三端点连接到一第四解码线路用以控制电信号在该第一选择器件的该第一端点与该第二端点之间传递；或者，该第一选择器件与该第二选择器件皆包含一第一端点、一第二端点、一第三端点与一第四端点，其中该第一端点与所述多个记忆胞其中之一的该第一场效晶体管的该第一区域连接，该第二端点连接到一第三解码线路，该第三端点与该第四端点连接到一第四解码线路用以控制电信号在该第一选择器件的该第一端点与该第二端点之间传递。
14.根据权利要求13所述的集成电路记忆体，其特征在于，所述多个记忆胞中的两个记忆胞的所述第三场效晶体管的该第二区域皆连接于该第二选择器件，其中该两个记忆胞彼此相邻；或者，所述多个记忆页中的两个记忆页的所述第一选择器件或该第二选择器件皆连接于该第三解码线路，其中该两个记忆页彼此相邻。
15.一种集成电路记忆体的操作方法，应用于如权利要求14所述的集成电路记忆体，其特征在于，该操作方法包含：
施加电信号于该第一解码线路、该第三解码线路与该第四解码线路，以使该第一选择器件与该第二选择器件的该第一端点与该第二端点进行信号传递，以于该第一场效晶体管或该第三场效晶体管的该栅电介层产生电压差或电流，使得该第一场效晶体管或该第三场效晶体管的该栅电介层的高电导态转变为低电导态。
16.根据权利要求15所述的操作方法，其特征在于，还包含：
施加电信号于该第二解码线路，使得该第二场效晶体管导通；
施加电信号于该第一解码线路的该第二解码线，使得该第三场效晶体管进行信号传递；
施加约为该集成电路记忆体的一参考零准位的电信号于该第一解码线路的该第一解码线；以及
施加电信号于该第三解码线路，并辨别该第三解码线路上的电信号的强度大小，而读取该第一场效晶体管的该栅电介层的电导状态；
或者，该操作方法还包含：
施加电信号于该第二解码线路，使得该第二场效晶体管导通；
施加电信号于该第一解码线路的该第一解码线，使得该第一场效晶体管进行信号传递；
施加约为该集成电路记忆体的一参考零准位的电信号于该第一解码线路的该第二解码线；以及
施加电信号于该第三解码线路，并辨别该第三解码线路上的电信号的强度大小，而读取该第三场效晶体管的该栅电介层的电导状态。
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