JP5788559B2 - ワンタイム・プログラマブル・メモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法 - Google Patents
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Description
プログラミング時間制限に応じて、不揮発性メモリはマルチタイム・プログラマブル(MTP)メモリと、ワンタイム・プログラマブル(OTP)メモリセルとに分類される。
図1に示すように、従来のOTPメモリセル100は、トランジスタ110とアンチヒューズトランジスタ120とを有している。OTPメモリセル100をプログラミングするとき、論理「1」のデータがOTPメモリセル100に書き込まれるように、アンチヒューズトランジスタ120は断裂され、MOSコンデンサのように振る舞う。
図3に示すように、アンチヒューズトランジスタ120のゲート端子Gに対応するゲート酸化層Oxが、アンチヒューズトランジスタ120のチャネル領域の傍で断裂したとき、より多くの電流がチャネル領域を通って逃げるため、ゲート端子Gとソース端子Sとの間の漏れ電流は大きい。
図4及び図5を一緒に参照する。図4は、本発明のワンタイム・プログラマブル・メモリセル(One Time Programmable、以下OTPと呼ぶ)メモリセルの等価回路を示すグラフである。図5は、本発明の第1実施形態に係るOTPメモリセルの構造を示すグラフである。図に示すように、OTPメモリセル200は、選択ゲートトランジスタ210、フォローイングゲートトランジスタ220、及びアンチヒューズバラクタ230を有する。
フォローイングゲートトランジスタ220は、第二ゲート端子G2と、第二ドレイン端子D2と、第二ソース端子S2と、2つの第二ソース/ドレイン拡張領域E2とを有する。第二ソース端子S2は第一ドレイン端子D1に接続され、2つの第二ソース/ドレイン拡張領域E2は第二ドレイン端子D2及び第二ソース端子S2それぞれに接続される。
アンチヒューズバラクタ230は、第三ゲート端子G3と、第三ドレイン端子D3と、第三ソース端子S3と、第三ソース/ドレイン拡張領域E3とを有する。第三ソース端子S3は第二ドレイン端子D2に接続され、第三ソース/ドレイン拡張領域E3は、該第三ドレイン端子D3及び該第三ソース端子S3に接続され、該第三ドレイン端子D3及び該第三ソース端子S3をショートさせる。
または、第二ソース/ドレイン拡張領域E2は、ドレイン側の拡張領域(第二ドレイン拡張領域)の深さ(第一の深さ)がソース側の拡張領域(第二ソース拡張領域)の深さ(第二の深さ)よりも深いという非対称であってもよい。即ち、フォローイングゲートトランジスタ220の第二ソース/ドレイン拡張領域は非対称であり、第一の深さを持つ第二ソース拡張領域と、第二の深さを別に持つ第二ドレイン拡張領域とを有する。例えば、フォローイングゲートトランジスタ220の第二ソース拡張領域はコア装置の深さになり、第二ドレイン拡張領域は、別の入出力装置の深さになる。
その上、第1〜第3ゲートターミナルG1〜G3のゲート酸化層Ox1〜Ox3はコア装置用なので、第1〜第3ゲートターミナルG1〜G3のゲート酸化層Ox1〜Ox3は、入出力装置用のゲート酸化層よりも薄い。
図6を参照する。図6は、本発明の第2実施形態に係るOTPメモリセルの構造を示す図である。OTPメモリセル200Aの多くの特徴は図5に示したOTPメモリセル200と同じである。全てがPウェルの上に形成された図5のOTPメモリセル200との違いは、図6のOTPメモリセル200Aでは、選択ゲートトランジスタ210とフォローイングゲートトランジスタ220はPウェル上に形成され、アンチヒューズバラクタ230はNウェルの上に形成される点である。
さらに、図6の実施形態では、第三ソース/ドレイン拡張領域E3は必要ない、即ち、第三ソース/ドレイン拡張領域E3は、取り出すか又は取り除いてNウェルと交換するのどちらか一方とすることができる。
図7を参照する。図7は、本発明の第3実施形態に係るOTPメモリセルの構造を示す図である。OTPメモリセル200Bの多くの特徴は図6に示したOTPメモリセル200Aと同じである。図6に示すOTPメモリセル200Aでは、ゲート酸化層Ox1〜Ox3が全て同じ厚さを持っていた。これに対して、図7では、選択ゲートトランジスタ210の第一ゲート酸化層Ox1及びフォローイングゲートトランジスタ220の第二ゲート酸化膜Ox2は厚い厚みを持ち、アンチヒューズバラクタ230の第三ゲート酸化層Ox3は薄い厚さを持つ。例えば、選択ゲートトランジスタ210及びフォローイングゲートトランジスタ220のゲート酸化層Ox1及びOx2は入出力装置用であり、アンチヒューズバラクタ230のゲート酸化層Ox3はコア装置用である。
その上、第一ソース/ドレイン拡張領域E1は第二、第三ソース/ドレイン拡張領域E2、E3と同じくらいの深さを持つ、即ち、第一ソース/ドレイン拡張領域E1もまた入出力装置へのソース/ドレイン拡張領域となりうる。
図8を参照する。図8は、本発明の第4実施形態に係るOTPメモリセルの構造を示す図である。選択ゲートトランジスタ210及びフォローイングゲートトランジスタ220は図5のOTPメモリセル200のものとほぼ同一である。
図8において、図5のアンチヒューズバラクタ230と異なり、アンチヒューズバラクタ230’の第三ドレイン端子は、浅い溝状絶縁領域ST1に置き換えられている。第三ゲート端子G3の一部は、浅い溝状絶縁領域ST1の真上に形成されており、第三ゲート端子G3の残りの部分は第三ソース/ドレイン拡張領域E3の真上に形成されている。
上述のような配置では、アンチヒューズバラクタ230’はチャネルを持たない。
従って、OTPメモリセル200Cをプログラミングするとき、アンチヒューズバラクタ230’のゲート酸化膜Ox3が、第三ソース/ドレイン拡張領域E3の上で断裂することが確保されるため、チャネルを通って電流が逃げる可能性を低くできる。
さらに、各第一ソース/ドレイン拡張領域E1は第一の深さを持ち、各第二ソース/ドレイン拡張領域E2と、第三ソース/ドレイン拡張領域E3は第一の深さよりも深い第二の深さをそれぞれ持つ。例えば、前記第一ソース/ドレイン拡張領域E1は、コア装置のためのソース/ドレイン拡張領域にすることができ、第二、第三ソース/ドレイン拡張領域E2、E3は、フォローイングゲートトランジスタ220のPN接合破壊が防止できるような、入出力装置のためのソース/ドレイン拡張領域にすることができる。
または、第二ソース/ドレイン拡張領域E2は、ドレイン側の拡張領域(第二ドレイン拡張領域)の深さ(第一の深さ)がソース側の拡張領域(第二ソース拡張領域)の深さ(第二の深さ)よりも深いという非対称であってもよい。即ち、フォローイングゲートトランジスタ220の第二ソース/ドレイン拡張領域は非対称であり、第一の深さを持つ第二ソース拡張領域と、第二の深さを別に持つ第二ドレイン拡張領域とを有する。
図9を参照する。図9は、本発明の第5実施形態に係るOTPメモリセルの構造を示す図である。OTPメモリセル200Dの多くの特徴は図8に示したOTPメモリセル200Cと同じである。全てがPウェル上に形成された図8のOTPメモリセル200Cとの違いは、図9のOTPメモリセル200Dでは、選択ゲートトランジスタ210とフォローイングゲートトランジスタ220はPウェル上に形成され、アンチヒューズバラクタ230はNウェルの上に形成される点である。
さらに、図9の実施形態では、第三ソース/ドレイン拡張領域E3は必要ない、即ち、第三ソース/ドレイン拡張領域E3は、取り出すか又は取り除いてNウェルと交換するのどちらか一方とすることができる。
図10を参照する。図10は、本発明の第6実施形態に係るOTPメモリセルの構造を示す図である。OTPメモリセル200Eの多くの特徴は図9に示したOTPメモリセル200Dと同じである。上記図9に示したOTPメモリセル200Dでは、ゲート酸化層Ox1〜Ox3が全て同じ厚さを持つ。これに対して、図10では、選択ゲートトランジスタ210及びフォローイングゲートトランジスタ220のゲート酸化層Ox1及びOx2は厚い厚みを持ち、アンチヒューズバラクタ230のゲート酸化層Ox3は薄い厚さを持つ。例えば、選択ゲートトランジスタ210及びフォローイングゲートトランジスタ220のゲート酸化層Ox1及びOx2は入出力装置用であり、アンチヒューズバラクタ230のゲート酸化層Ox3はコア装置用である。
その上、各第一ソース/ドレイン拡張領域E1は各第二ドレイン/ソース領域E2と第三ソース/ドレイン拡張領域E3と同じくらいの深さを持つ、即ち、第一ソース/ドレイン拡張領域E1もまた、入出力装置へのソース/ドレイン拡張領域となりうる。
図11を参照する。図11は本発明のOTPメモリセルを複数含んだメモリアレイをプログラミングする方法を示す図である。図11において、200’を選択されたOTPメモリセルとする。図11に示すように、本発明のOTPメモリセル200、200’を複数含むメモリアレイ300をプログラミングするとき、第一電圧V1(例えば、1.2V)を、ある選択された行(横列、ROW)におけるOTPメモリセルの第一ゲート端子に提供し;第二電圧V2(例えば、4V)をOTPメモリセルの全ての第二ゲート端子に提供し;第三電圧V3(例えば、6V)を選択されたOTPメモリセル200’の第一ゲート端子に提供する。その上、接地電圧(例えば、0V)Vgを、ある選択された列(縦列、COLUMN)におけるOTPメモリセルの第一ソース端子に提供する。
OTPメモリセル200のアンチヒューズバラクタ230はチャネルを持たないため、複数の本発明のOTPメモリセルを含むメモリアレイは、図12の実施形態とは異なる動作バイアス条件に応じて、反転読み込み動作を行うことが可能である。
例えば、図13を参照する。図13は、本発明のOTPメモリセルを複数含んだメモリアレイを読み込む他の方法を示す図である。図13において、メモリアレイ300からデータを読み込むとき、第一電圧V1(例えば、1.2V)をある選択された行におけるOTPメモリセルの第一ゲート端子に提供し;第一電圧V1をOTPメモリセルの全ての第二ゲート端子に提供し;接地電圧Vg(例えば、0V)をOTPメモリセルの全ての第三ゲート端子に提供する。さらに、第一電圧V1を、ある選択された列におけるOTPメモリセルの第一ソース端子にビット線BLを介して提供する。選択されたOTPメモリセル200’の第三ソース端子に提供された接地電圧Vgは、反転読み込み電圧として機能する。反転読み込み電圧は接地レベルを設定するのには必要ないが、反転読み込み電圧は第一電圧よりも低い他の電圧を設定することができる。
本発明の他の実施形態において、電圧範囲は他のスケールに従って変更可能である。
さらには、フォローイングゲートトランジスタは本発明において独特な利点を有する。プログラム動作において、第二ゲート端子は、第一ゲート端子よりも高い電圧となるように付勢される。これにより、アンチヒューズが断裂するとき、第三ゲート端子からの高電圧ダメージに耐えるカスケード直列トランジスタが形成できる。
また、より深い深さを持つ第二ドレイン拡張領域は、フォローイングゲートトランジスタのドレイン側のPN接合破壊を向上する。その上、本発明のOTPメモリセルは、読み込み動作の効率を向上するため、順方向読み込み動作と逆方向読み込み動作の両方を実行することを可能にする
本発明は、上述の実施形態及び添付の図面により限定されるものではなく、添付の特許請求の範囲により規定される。従って、特許請求の範囲に記載された本発明の技術的思想を外れない範囲内で、当該技術分野の通常の知識を有している者には様々な形態の置換、変形及び変更が可能で、これらもまた本発明の範囲に属する。
200’ 選択されたOTPメモリセル
210 選択ゲートトランジスタ
220 フォローイングゲートトランジスタ
230 アンチヒューズバラクタ
300 メモリアレイ
G1 第一ゲート端子
D1 第一ドレイン端子
S1 第一ソース端子
G2 第二ゲート端子
D2 第二ドレイン端子
S2 第二ソース端子
G3 第三ゲート端子
D3 第三ドレイン端子
S3 第三ソース端子
Ox1 ゲート酸化層 (第一ゲート酸化層)
Ox2 ゲート酸化層 (第二ゲート酸化層)
Ox3 ゲート酸化層 (第三ゲート酸化層)
ST1 浅い溝状絶縁領域
V1 第一電圧
V2 第二電圧
V3 第三電圧
Vg 接地電圧
BL ビット線
SL 信号線
Claims (37)
- 第一ゲート端子と、第一ドレイン端子と、第一ソース端子と、該第一ドレイン端子及び該第一ソース端子それぞれに接続された2つの第一ソース/ドレイン拡張領域とを有する選択ゲートトランジスタ、
第二ゲート端子と、第二ドレイン端子と、前記第一ドレイン端子に接続された第二ソース端子と、該第二ドレイン端子及び該第二ソース端子それぞれに接続された2つの第二ソース/ドレイン拡張領域とを有するフォローイングゲートトランジスタ、並びに、
第三ゲート端子と、第三ドレイン端子と、前記第二ドレイン端子に接続された第三ソース端子と、該第三ドレイン端子及び該第三ソース端子に接続され、該第三ドレイン端子及び該第三ソース端子をショートさせる、第三ソース/ドレイン拡張領域とを有するアンチヒューズバラクタを有し、
前記各第一ソース/ドレイン拡張領域は第一の深さを持ち、前記各第二ソース/ドレイン拡張領域及び前記第三ソース/ドレイン拡張領域は該第一の深さよりも深い第二の深さを持つ、
ワンタイム・プログラマブル・メモリセル。 - 第一ゲート端子と、第一ドレイン端子と、第一ソース端子と、該第一ドレイン端子及び該第一ソース端子それぞれに接続された2つの第一ソース/ドレイン拡張領域とを有する選択ゲートトランジスタ、
第二ゲート端子と、第二ドレイン端子と、前記第一ドレイン端子に接続された第二ソース端子と、該第二ドレイン端子及び該第二ソース端子それぞれに接続された2つの第二ソース/ドレイン拡張領域とを有するフォローイングゲートトランジスタ、並びに、
第三ゲート端子と、第三ドレイン端子と、前記第二ドレイン端子に接続された第三ソース端子と、該第三ドレイン端子及び該第三ソース端子に接続され、該第三ドレイン端子及び該第三ソース端子をショートさせる、第三ソース/ドレイン拡張領域とを有するアンチヒューズバラクタを有し、
前記第一ソース/ドレイン拡張領域は第一の深さを持ち、前記第三ソース/ドレイン拡張領域は該第一の深さよりも深い第二の深さを持ち、
前記フォローイングゲートトランジスタの第二ソース/ドレイン拡張領域は非対称であり、前記第一の深さを持つ第二ソース拡張領域と、前記第二の深さを別に持つ第二ドレイン拡張領域とを有する、
ワンタイム・プログラマブル・メモリセル。 - 前記第一ゲート端子、前記第二ゲート端子、及び前記第三ゲート端子は、同じ厚さを持つゲート酸化層の上に形成される、
請求項1または2記載のワンタイム・プログラマブル・メモリセル。 - 前記第一ゲート端子は第一の厚さを持つ第一ゲート酸化層に形成され、前記第二ゲート端子は前記第一の厚さを持つ第二ゲート酸化層に形成され、前記第三ゲート端子は、前記第一の厚さより薄い第二の厚さを持つ第三ゲート酸化層に形成される、
請求項1または2記載のワンタイム・プログラマブル・メモリセル。 - 前記第三ゲート端子の水平方向の両端部は前記第三ソース/ドレイン拡張領域の水平方向の両端部よりも内側にある、
請求項1または2記載のワンタイム・プログラマブル・メモリセル。 - 前記選択ゲートトランジスタ及び前記フォローイングゲートトランジスタはPウェル上に形成され、前記アンチヒューズバラクタはNウェル上に形成される、
請求項1または2記載のワンタイム・プログラマブル・メモリセル。 - 複数の請求項1または2記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
第二電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
第三電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
接地電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記第三電圧は前記第一電圧及び前記第二電圧よりも大きく、前記第一電圧、前記第二電圧及び前記第三電圧は前記接地電圧よりも大きい、
メモリアレイをプログラミングする方法。 - さらに、前記第一電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項7記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供する、
請求項7記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
前記第一電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項7記載の方法。 - 複数の請求項1または2記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記第一電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
前記第一電圧を、前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
接地電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に接続されたビット線を介して、記憶されたデータを読み込み、
前記第一電圧は前記接地電圧よりも大きい
メモリアレイを読み込む方法。 - さらに、前記第一電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項11記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供する、
請求項11記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
前記第一電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項11記載の方法。 - 複数の請求項1または2記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記第一電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
接地電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第三ゲート端子に提供し、
前記第一電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に接続されたビット線を介して、記憶されたデータを読み込み、
前記第一電圧は前記接地電圧よりも大きい
メモリアレイを読み込む方法。 - さらに、前記接地電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項15記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供する、
請求項15記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項15記載の方法。 - 複数の請求項1または2記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
ある選択された前記ワンタイム・プログラマブル・メモリセルの、前記選択ゲートトランジスタ及び前記フォローイングゲートトランジスタをオン状態にするために、第一電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記アンチヒューズバラクタに、反転した読み込み電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記第一ソース端子に接続されたビット線に、第二電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に接続された信号線を介して、記憶されたデータを読み込み、
前記第二電圧は、前記反転した読み込み電圧よりも大きい、
メモリアレイを読み込む方法。 - 第一ゲート端子と、第一ドレイン端子と、第一ソース端子と、該第一ドレイン端子及び該第一ソース端子それぞれに接続された2つの第一ソース/ドレイン拡張領域とを有する選択ゲートトランジスタ、
第二ゲート端子と、第二ドレイン端子と、前記第一ドレイン端子に接続された第二ソース端子と、該第二ドレイン端子及び該第二ソース端子それぞれに接続された2つの第二ソース/ドレイン拡張領域とを有するフォローイングゲートトランジスタ、並びに
第三ゲート端子と、前記第二ドレイン端子に接続された第三ソース端子と、該第三ソース端子に接続される第三ソース/ドレイン拡張領域とを有するアンチヒューズバラクタ、を有し、
前記第三ゲート端子の一部は、浅い溝状絶縁領域の真上に形成されており、該第三ゲート端子の残りの部分は前記第三ソース/ドレイン拡張領域の真上に形成され、
前記各第一ソース/ドレイン拡張領域は第一の深さを持ち、前記各第二ソース/ドレイン拡張領域及び前記第三ソース/ドレイン拡張領域は該第一の深さよりも深い第二の深さを持つ、
ワンタイム・プログラマブル・メモリセル。 - 第一ゲート端子と、第一ドレイン端子と、第一ソース端子と、該第一ドレイン端子及び該第一ソース端子それぞれに接続された2つの第一ソース/ドレイン拡張領域とを有する選択ゲートトランジスタ、
第二ゲート端子と、第二ドレイン端子と、前記第一ドレイン端子に接続された第二ソース端子と、該第二ドレイン端子及び該第二ソース端子それぞれに接続された2つの第二ソース/ドレイン拡張領域とを有するフォローイングゲートトランジスタ、並びに
第三ゲート端子と、前記第二ドレイン端子に接続された第三ソース端子と、該第三ソース端子に接続される第三ソース/ドレイン拡張領域とを有するアンチヒューズバラクタ、を有し、
前記第三ゲート端子の一部は、浅い溝状絶縁領域の真上に形成されており、該第三ゲート端子の残りの部分は前記第三ソース/ドレイン拡張領域の真上に形成され、
前記第一ソース/ドレイン拡張領域は第一の深さを持ち、前記第三ソース/ドレイン拡張領域は該第一の深さよりも深い第二の深さを持ち、
前記フォローイングゲートトランジスタの第二ソース/ドレイン拡張領域は非対称であり、前記第一の深さを持つ第二ソース拡張領域と、前記第二の深さを別に持つ第二ドレイン拡張領域とを有する、
ワンタイム・プログラマブル・メモリセル - 前記第一ゲート端子、前記第二ゲート端子、及び前記第三ゲート端子は、同じ厚さを持つゲート酸化層の上に形成される、
請求項20または21記載のワンタイム・プログラマブル・メモリセル。 - 前記第一ゲート端子は第一の厚さを持つ第一ゲート酸化層に形成され、前記第二ゲート端子は前記第一の厚さを持つ第二ゲート酸化層に形成され、前記第三ゲート端子は、前記第一の厚さより薄い第二の厚さを持つ第三ゲート酸化層に形成される、
請求項20または21記載のワンタイム・プログラマブル・メモリセル。 - 前記選択ゲートトランジスタ及び前記フォローイングゲートトランジスタは、Pウェル上に形成され、前記アンチヒューズバラクタは、Nウェル上に形成される、
請求項20または21記載のワンタイム・プログラマブル・メモリセル。 - 複数の請求項20または21記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
第二電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
第三電圧を、前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
接地電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記第三電圧は前記第一電圧及び前記第二電圧よりも大きく、前記第一電圧、前記第二電圧及び前記第三電圧は前記接地電圧よりも大きい、
メモリアレイをプログラミングする方法。 - さらに、前記第一電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項25記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供する、
請求項25記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
前記第一電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項25記載の方法。 - 複数の請求項20または21記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記第一電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
前記第一電圧を、前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
接地電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に接続されたビット線を介して、記憶されたデータを読み込み、
前記第一電圧は前記接地電圧よりも大きい
メモリアレイを読み込む方法。 - さらに、前記第一電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項29記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供する、
請求項29記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
前記第一電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項29記載の方法。 - 複数の請求項20または21記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記第一電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
接地電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第三ゲート端子に提供し、
前記第一電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に接続されたビット線を介して、記憶されたデータを読み込み、
前記第一電圧は前記接地電圧よりも大きい
メモリアレイを読み込む方法。 - さらに、前記接地電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項33記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供する、
請求項33記載の方法。 - さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項33記載の方法。 - 複数の請求項20または21記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
ある選択された前記ワンタイム・プログラマブル・メモリセルの、前記選択ゲートトランジスタ及び前記フォローイングゲートトランジスタをオンにするために、第一電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記アンチヒューズバラクタに、反転した読み込み電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記第一ソース端子に接続されたビット線に、第二電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に接続された信号線を介して記憶されたデータを読み込み、
前記第二電圧は、前記反転した読み込み電圧よりも大きい、
メモリアレイを読み込む方法。
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