TWI588829B - 一次編程非揮發性記憶胞 - Google Patents
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Description
本發明是有關於一種記憶胞(memory cell)，且特別是有關於一種一次編程非揮發性記憶胞。
眾所周知，非揮發性記憶體(nonvolatile memory)在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體，進而將資料記錄在非揮發性記憶體中。而根據編程的次數，非揮發性記憶體可進一步區分為多次編程的非揮發性記憶體(multi-time programming nonvolatile memory，簡稱MTP記憶體)，或者一次編程的非揮發性記憶體(one time programming nonvolatile memory，簡稱OTP記憶體)。基本上，使用者可以對MTP記憶體進行多次的儲存資料修改。相反地，使用者僅可以編程一次OTP記憶體。一旦OTP記憶體編程完成之後，其儲存資料將無法修改。
美國專利US6920067揭露一種整合單一多晶矽層非揮發性記憶體的積體電路(integrated circuit embedded with single-poly non-volatile memory)，其揭露一種OTP記憶胞(OTP memory cell)。請參照第1A圖，其所繪示為習知OTP記憶胞的上視圖；第1B圖所繪示為習知OTP記憶胞的結構示意圖；第1C圖所繪示為習知OTP記憶胞的等效電路圖。
如第1A圖至第1C圖所示，習知OTP記憶胞20包括二個串接(serially connected)的p型電晶體，該二p型電晶體製作於一N型井區(N-well region，NW)，其連接至一N型井區電壓(N-well voltage，VNW)。再者，第一p型電晶體為浮動閘電晶體(floating gate transistor)，第二p型電晶體為選擇電晶體(select transistor)。
於第一p型電晶體中，N型井區(NW)上方具有一閘極氧化層27，閘極氧化層27上方更包括一浮動閘極(floating gate)26。p型源/汲區域(p type source/drain region)21接收一位元線電壓(bit line voltage，VBL)。再者，p型源/汲區域22可視為第一p型電晶體的p型源極區域(p type source region)與第二p型電晶體的p型汲極區域(p type drain region)相互連接。
於第二p型電晶體中，N型井區(NW)上方具有一閘極氧化層(gate oxide layer)25，閘極氧化層25上方更包括一選擇閘極(select gate)24，接收一選擇閘極電壓(select gate voltage，VSG)。p型源/汲區域23接收一源極線電壓(source line voltage，
VSL)。
基本上，第一p型電晶體的p型源/汲區域21連接至一位元線(bit line)用以接收位元線電壓VBL。第二p型電晶體的選擇閘極24連接至一字元線(word line)用以接收選擇閘極電壓VSG，第二p型電晶體的p型源/汲區域23連接至一源極線(source line)用以接收源極線電壓VSL。再者，經由適當地控制選擇閘極電壓(VSG)、源極線電壓(VSL)、位元線電壓(VBL)、以及N型井區電壓(VNW)即可以對習知OTP記憶胞進行編程動作、或者讀取動作。
習知OTP記憶胞20中，浮動閘電晶體係改良自早期二閘極結構(floating gate transistor with two gate structure)，成為單一閘極結構的浮動閘電晶體(floating gate transistor with single gate structure)。亦即，將早期浮動閘電晶體中的浮動閘極與控制閘極改良成為僅有一個浮動閘極而沒有控制閘極的浮動閘電晶體。因此，由第1B圖之繪示可知，OTP記憶胞20中，2個p型電晶體各僅有一個閘極24、26，因此可完全相容於現今標準CMOS電晶體的製程。
眾所周知，現今CMOS製程可針對元件的電壓操作範圍提供不同的製程。舉例來說，中電壓元件(medium voltage device，MV device)製程可製造出電壓應力(voltage stress)較高的電晶體，製作完成之電晶體適用於中壓操作(medium voltage operation)。另外，低電壓元件(low voltage device)製程可製造出
運算速度較快但電壓應力較低的電晶體，製作完成之電晶體適用於低壓操作(low voltage operation)。舉例來說，於中壓操作時，電晶體的閘極與源極之間所能承受的電壓應力範圍約在3.0V~6.5V之間；於低壓操作時，電晶體的閘極與源極之間所能承受的電壓應力範圍約在1.8V~2.0V之間。
基本上，一個積體電路(integrated circuit)中需要具備能夠承受高電壓應力(voltage stress)的輸出入元件(I/O device)，以及操作速度較快的核心元件(core device)。換言之，一個積體電路的製作過程，需要進行中電壓元件製程以形成輸出入元件(I/O device)，並且需要進行低電壓元件製程以行形成核心元件。
再者，習知OTP記憶胞，於編程動作時，選擇電晶體的閘極與源極之間的電壓約為6V。換言之，第1B圖中記憶胞20的二個p型電晶體係屬於中電壓元件。如果想要在低壓操作的環境下運作此OTP記憶胞20，則需要進一步修改此記憶胞20。
請參照第2圖，其所繪示為習知另一個OTP記憶胞示意圖。該OTP記憶胞30包括一字元線驅動器(word line driver)32與一記憶單元(storage unit)34。其中，記憶單元34中的二個串接的p型電晶體皆為中電壓元件，且與第1C圖中的OTP記憶胞20完全相同，此處不再贅述。
由於該OTP記憶胞30係為低壓操作(low voltage operation)。為了能夠控制第二p型電晶體(選擇電晶體)，OTP記
憶胞30中需要利用一字元線驅動器32將較低的字元線電壓VWL(word line voltage)提高至選擇閘極電壓VSG。如此，於OTP記憶胞30的第二p型電晶體(選擇電晶體)才可以正常的運作。其中，字元線驅動器32可以利用準位轉換器(level shifter)來實現。
然而，習知OTP記憶胞30中另行設計字元線驅動器32會於讀取動作或者編程動作時消耗大量電能。
本發明提出一種一次編程非揮發性記憶胞，連接於一第一控制線與一第二控制線之間，包括：具單閘極結構的一第一浮動閘電晶體，具有一第一端連接至該第二控制線，具有浮接的一浮動閘極；一隔離電晶體，具有一第一端連接至該第一浮動閘電晶體的一第二端，具有一隔離閘極連接至一隔離線；以及一選擇電晶體，具有一第一端連接至該隔離電晶體的一第二端，具有一第二端連接至該第一控制線，具有一選擇閘極連接至一字元線。
本發明提出一種一次編程非揮發性記憶胞，包括：一p型基板，具有一N型井區位於該p型基板的一第一表面下方；一第一閘極氧化層；一第二閘極氧化層；一第三閘極氧化層；一第一p型源/汲區域，連接至一位元線；一第二p型源/汲區域，其中該第一p型源/汲區域與該第二p型源/汲區域位於該第一閘極氧化層二側的該第一表面下方；一第三p型源/汲區域，其中該
第二p型源/汲區域與該第三p型源/汲區域位於該第二閘極氧化層二側的該第一表面下方；一第四p型源/汲區域，連接至一源極線，其中該第三p型源/汲區域與該第四p型源/汲區域位於該第三閘極氧化層二側的該第一表面下方；一浮動閘極，覆蓋於該第一閘極氧化層上；一隔離閘極，覆蓋於該第二閘極氧化層上，且該隔離閘極連接至一隔離線；一選擇閘極，覆蓋於該第三閘極氧化層上，且該選擇閘極連接至一字元線；其中，該第一閘極氧化層的厚度大於該第二閘極氧化層的厚度，且該第一閘極氧化層的厚度大於該第三閘極氧化層的厚度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
20、30、40、50、75、85、90‧‧‧OTP記憶胞
21、22、23‧‧‧p型源/汲區域
24、44、60‧‧‧選擇閘極
25、27、45、47、55、57、59‧‧‧閘極氧化層
41、42a、42b、43、51、52a、52b、53、54‧‧‧p型源/汲區域
26、46、56‧‧‧浮動閘極
32‧‧‧字元線驅動器
34‧‧‧記憶單元
58‧‧‧隔離閘極
70‧‧‧OTP記憶體電路
c00~c22‧‧‧OTP記憶胞
第1A圖至第1C圖所繪示為習知OTP記憶胞的上視圖、結構圖與等效電路圖。
第2圖所繪示為習知另一個OTP記憶胞示意圖。
第3A圖至第3C圖所繪示為本發明OTP記憶胞的第一實施例之上視圖、a1-a2方向剖面圖與等效電路圖。
第4A圖至第4C圖所繪示為本發明OTP記憶胞的第二實施例之上視圖、b1-b2方向剖面圖與等效電路圖。
第5A圖與第5B圖所繪示為編程動作與讀取動作時第二實施例OTP記憶胞的偏壓示意圖。
第6A圖所繪示為第二實施例OTP記憶胞所組成之OTP記憶體電路示意圖。
第6B圖所繪示為編程OTP記憶體電路中之OTP記憶胞c11的示意圖。
第6C圖所繪示為讀取OTP記憶體電路中之OTP記憶胞c11的示意圖。
第7圖所繪示為本發明OTP記憶胞的第三實施例。
第8圖所繪示為本發明OTP記憶胞的第四實施例。
第9圖所繪示為本發明OTP記憶胞的第五實施例。
請參照第3A圖~第3C圖，其所繪示為本發明OTP記憶胞的第一實施例。其中，第3A圖為第一實施例的上視圖；第3B圖為第一實施例的a1-a2方向剖面圖；第3C圖為第一實施例的等效電路圖。
如第3A圖~第3C圖所示，本發明的OTP記憶胞40需利用中電壓元件製程於A1區域中形成第一p型電晶體，並且利用低壓元件製程於A2區域中形成第二p型電晶體。
進行中電壓元件製程時，於P型基板(p substrate)表面上A1區域中形成中壓N型井區(MV N-well region，MV NW)。接著，於中壓N型井區(MV NW)上方形成閘極氧化層47與浮動閘極46。接著，於閘極氧化層47的兩側形成p型源/汲區域41
與42a。再者，p型源/汲區域41接收一位元線電壓(bit line voltage，VBL)。亦即，利用中電壓元件製程來形成第一p型電晶體，且第一p型電晶體為一浮動閘電晶體。
再者，進行低電壓元件製程時，於P型基板(p substrate)表面上A2區域中形成低壓N型井區(LV NW)。接著，於低壓N型井區(LV NW)上方形成閘極氧化層45與選擇閘極44。接著，於閘極氧化層45的兩側形成p型源/汲區域43與42b。再者，p型源/汲區域43接收一源極線電壓(VSL)，選擇閘極接收一選擇閘極電壓(VSG)。亦即，利用低電壓元件製程來形成第二p型電晶體，且第二p型電晶體為一選擇電晶體。
由第3B圖所示，中壓N型井區(MV NW)與低壓N型井區(LV NW)係相互接觸，其可視為一個N型井區連接至一N型井區電壓(N-well voltage，VNW)。再者，二個p型源/汲區域42a與42b相互接觸，其可視為一個p型源/汲區域。再者，第一p型電晶體的閘極氧化層47之厚度大於第二p型電晶體的閘極氧化層45之厚度。另外，低壓N型井區(LV NW)的深度淺於(shallower than)中壓N型井區(MV NW)的深度，且p型源/汲區域42b的深度也淺於p型源/汲區域42a的深度。
當然，在其他的實施例中，第一p型電晶體的閘極氧化層47之厚度大於第二p型電晶體的閘極氧化層45之厚度。而低壓N型井區(LV NW)的深度可等於中壓N型井區(MV NW)的深度，且p型源/汲區域42b的深度也等於p型源/汲區域42a
的深度。
由以上之說明可知，本發明OTP記憶胞40包括二個串接(serially connected)的p型電晶體，該二p型電晶體分別製作於中壓N型井區(MV NW)與低壓N型井區(LV NW)。其中，由於第二p型電晶體的閘極氧化層45之厚度較薄，其臨限電壓(threshold voltage)較低。因此可控制選擇閘極電壓VSG與源極線電壓VSL的電壓差在1.8V~2.0V之間，使其適用於低電壓操作。
然而，由於OTP記憶胞40進行編程動作時，較大的編程電流(program current)會流經第二p型電晶體(選擇電晶體)。於偏壓不當時，將使得第二p型電晶體的源汲電壓(source-drain voltage)過高，超過其可承受的的電壓應力(overstressing)而燒毀。
請參照第4A圖~第4C圖，其所繪示為本發明OTP記憶胞的第二實施例。其中，第4A圖為第二實施例的上視圖；第4B圖為第二實施例的b1-b2方向剖面圖；第4C圖為第二實施例的等效電路圖。
如第4A圖~第4C圖所示，本發明的OTP記憶胞50包括三個p行電晶體。其中，利用中電壓元件製程於B1區域中形成第一p型電晶體，而利用低壓元件製程於B2區域中形成第二p型電晶體與第三p型電晶體。
進行中電壓元件製程時，於P型基板(p substrate)表面上的B1區域形成中壓N型井區(MV NW)。接著，於中壓N型井區(MV NW)上方形成閘極氧化層55與浮動閘極56。接著，於閘極氧化層55的兩側形成p型源/汲區域51與52a。再者，p型源/汲區域51接收一位元線電壓(VBL)。亦即，利用中電壓元件製程來形成第一p型電晶體，且第一p型電晶體為一浮動閘電晶體。
再者，進行低電壓元件製程時，於P型基板(p substrate)表面上的B2區域形成低壓N型井區(LV NW)。接著，於低壓N型井區(LV NW)上方形成閘極氧化層57、59，並且於二閘極氧化層57、59上分別形成隔離閘極(isolation gate)58與選擇閘極60。接著，於二閘極氧化層57、59的兩側形成p型源/汲區域52b、53與54。再者，p型源/汲區域54接收一源極線電壓(VSL)，隔離閘極接收一隔離閘極電壓(VISO)、選擇閘極接收一選擇閘極電壓(VSG)。亦即，利用低電壓元件製程來形成第二p型電晶體與第三p型電晶體，第二p型電晶體為一隔離電晶體，第三p型電晶體為一選擇電晶體。
如第4B圖所示，中壓N型井區(MV NW)與低壓N型井區(LV NW)係相互接觸，其可視為一個N型井區連接至一N型井區電壓(VNW)。再者，二個p型源/汲區域52a與52b相互接觸，其可視為一個p型源/汲區域。再者，第一p型電晶體的閘極氧化層55之厚度大於第二p型電晶體的閘極氧化層57之厚度；且第一p型電晶體的閘極氧化層55之厚度大於第三p型電晶體
的閘極氧化層59之厚度。另外，低壓N型井區(LV NW)的深度淺於(shallower than)中壓N型井區(MV NW)的深度，且p型源/汲區域52b的深度也淺於p型源/汲區域52a的深度。
當然，在其他的實施例中，第一p型電晶體的閘極氧化層55之厚度大於第二p型電晶體的閘極氧化層57之厚度，且第一p型電晶體的閘極氧化層55之厚度大於第三p型電晶體的閘極氧化層59之厚度。而低壓N型井區(LV NW)的深度可等於中壓N型井區(MV NW)的深度，且p型源/汲區域52b的深度也等於p型源/汲區域52a的深度。
根據以上之說明，本發明OTP記憶胞5包括三個串接(serially connected)的p型電晶體，第一p型電晶體製作於中壓N型井區(MV NW)，第二p型電晶體與第三p型電晶體製作於低壓N型井區(LV NW)。其中，第二p型電晶體與第三p型電晶體的閘極氧化層57、59之厚度較薄，因此其臨限電壓(threshold voltage)較低，適用於低電壓操作。
由於OTP記憶胞50進行編程動作時，編程電流(program current)會流過第二p型電晶體與第三p型電晶體。使得第二p型電晶體與第三p型電晶體的源汲電壓(source-drain voltage)皆未超過可承受的電壓應力，而可正常運作不會被燒毀。
於第二實施例的OTP記憶胞50中，第一p型電晶體的p型源/汲區域51連接至一位元線(bit line)用以接收位元線電壓VBL，第二p型電晶體的隔離閘極58連接至一隔離線用以接收
一隔離閘極電壓VISO。第三p型電晶體的選擇閘極60連接至一字元線(word line)用以接收選擇閘極電壓VSG，第三p型電晶體的p型源/汲區域54連接至一源極線(source line)用以接收源極線電壓VSL。再者，經由適當地控制選擇閘極電壓(VSG)、源極線電壓(VSL)、隔離閘極電壓(VISO)、位元線電壓(VBL)、以及N型井區電壓(VNW)即可以對OTP記憶胞50進行編程動作、或者讀取動作。
請參照第5A圖與第5B圖，其所繪示為編程動作與讀取動作時第二實施例OTP記憶胞的偏壓示意圖。
如第5A圖所示，於編程動作時，位元線電壓(VBL)為0V、隔離閘極電壓(VISO)為Vpp/2、選擇閘極電壓(VSG)為(Vpp-Vdd)、N型井區電壓(VNW)為Vpp、源極線電壓(VSL)為Vpp。其中，第一電壓Vpp的範圍在6.5V~7.5V之間；第二電壓Vdd的範圍在0.7V~0.8V之間。
於編程動作時，選擇電晶體與隔離電晶體皆開啟(turn on)。此時，編程電流(Ip)經過浮動閘電晶體的通道區(channel region)，而熱載子(hot carrier)即可注入浮動閘極56中。
如第5B圖所示，於讀取動作時，位元線電壓(VBL)為0V、隔離閘極電壓(VISO)為0V、選擇閘極電壓(VSG)為0V、N型井區電壓(VNW)為Vdd、源極線電壓(VSL)為Vdd。其中，第二電壓Vdd的範圍在0.7V~0.8V之間。
於讀取動作時，選擇電晶體與隔離電晶體皆開啟(turn on)。此時，根據浮動閘極56上是否有儲存熱載子，將會獲
得不同的讀取電流(Ir)。換句話說，於讀取動作時根據讀取電流(Ir)的大小即可得知記憶胞是否被編程。
請參照第6A圖，其所繪示為第二實施例OTP記憶胞所組成之OTP記憶體電路示意圖。OTP記憶體電路70包括3×3個第二實施例之OTP記憶胞c00~c22。
以OTP記憶胞c00為例來說明，OTP記憶胞c00中包括三個串接的p型電晶體。其中，浮動閘電晶體的第一端連接至位元線BL0，浮動閘極為浮接(floating)；隔離電晶體的第一端連接至浮動閘電晶體的第二端，隔離閘極(isolation gate)連接至隔離線ISO0；選擇電晶體的第一端連接至隔離電晶體的第二端，第二端連接至源極線SL0，選擇閘極(select gate)連接至字元線WL0。其他OTP記憶胞c01~c22的連接關係類似不再贅述。
請參照第6B圖，其所繪示為編程OTP記憶體電路中之OTP記憶胞c11的示意圖。當記憶胞c11為選定OTP記憶胞時(selected OTP memory cell)，提供於源極線SL0、SL1與SL2上的源極線電壓VSL0、VSL1與VSL2為Vpp。提供於位元線BL0與BL2上的位元線電壓VBL0與VBL2為Vpp，提供於位元線BL1上的位元線電壓VBL1為0V。提供於字元線WL0與WL2上的選擇閘極線電壓VSG0與VSG2為Vpp，提供於字元線WL1上的選擇閘極線電壓VSG1為(Vpp-Vdd)。提供於隔離線ISO0、ISO1與ISO2上的隔離線電壓VISO0、VISO1與VISO2為Vpp/2。提供Vpp的N型井區電壓(VNW)。
因此，僅有記憶胞c11被編程，記憶胞c11內產生編程電流Ip由源極線SL1流向位元線BL1。而其他OTP記憶胞皆未被編程。
請參照第6C圖，其所繪示為讀取OTP記憶體電路中之OTP記憶胞c11的示意圖。當記憶胞c11為選定OTP記憶胞時(selected OTP memory cell)，提供於源極線SL0、SL1與SL2上的源極線電壓VSL0、VSL1與VSL2為Vdd。提供於位元線BL0與BL2上的位元線電壓VBL0與VBL2為Vdd，提供於位元線BL1上的位元線電壓VBL1為0V。提供於字元線WL0與WL2上的選擇閘極線電壓VSG0與VSG2為Vdd，提供於字元線WL1上的擇閘極線電壓VSG1為0V。提供於隔離線ISO0、ISO1與ISO2上的隔離線電壓VISO0、VISO1與VISO2為0V。提供Vdd的N型井區電壓(VNW)。
因此，僅有記憶胞c11被讀取，記憶胞c11內產生讀取電流Ir由源極線SL1流向位元線BL1。而其他OTP記憶胞皆未被讀取。
再者，本發明並未限定上述OTP記憶體電路70的偏壓，在此領域的技術人員也可以針對OTP記憶體電路70的偏壓進行修改，仍可對OTP記憶胞進行低壓操作，並實現本發明。
請參照第7圖，其所繪示為本發明OTP記憶胞的第
三實施例。相較於二實施例的OTP記憶胞50，本實施例之OTP記憶胞75的差異僅有N型井區(NW)，說明如下。
根據本發明的第三實施例，於提供p型基板時，於p型基板上已經先行完成一N型井區(NW)。而進行中電壓元件製程時，係直接於N型井區(NW)形成第一p型電晶體，作為一浮動閘電晶體。
同理，進行低電壓元件製程時，係直接於於N型井區(NW)上方形成第二p型電晶體與第三p型電晶體，分別作為隔離電晶體與選擇電晶體。
請參照第8圖，其所繪示為本發明OTP記憶胞的第四實施例。相較於三實施例的OTP記憶胞75，本實施例之OTP記憶胞85的差異在於N型井區(NW)下方更包括一深N型井區(deep N-well，簡稱DNW)或者一N型埋層(N-buried layer，簡稱NBL)。
亦即，於提供p型基板時，於p型基板上已經包括一深N型井區(DNW)或者一N型埋層(NBL)。而在深N型井區(DNW)或者N型埋層(NBL)的上方已經形成N型井區(NW)。接著，再進行中電壓元件製程與低電壓元件製程。
當然，第四實施例也可以提供具有深N型井區(DNW)或者一N型埋層(NBL)的p型基板。並且，於進行中電壓元件製
程與低電壓元件製程時，再分別製作中壓N型井區(MV NW)與低壓N型井區(LV NW)。
請參照第9圖，其所繪示為本發明OTP記憶胞的第五實施例。相較於二實施例的OTP記憶胞50，其差異在於多個並聯的浮動閘電晶體。
根據本發明的第五實施例，於進行中電壓元件製程時，製作多個(例如2個)相互並聯的浮動閘電晶體。因此，完成後之OTP記憶胞90，將可利用多個浮動閘電晶體來記錄一個位元(bit)的資料，以提高OTP記憶胞90的資料正確性。
根據以上的說明，本發明係提出一種OTP記憶胞及其相關之記憶體電路。OTP記憶胞中包括串接的選擇電晶體、隔離電晶體與浮動閘電晶體。再者，選擇電晶體與隔離電晶體是利用低電壓元件製程所製造，可針對選擇電晶體與隔離電晶體進行低電壓操作(low voltage operation)。
再者，為了保護OTP記憶胞中的浮動閘電晶體，於浮動閘極(floating gate)形成後，更可形成一遮蔽金屬矽化層(Silicide blocking layer)完全覆蓋浮動閘極，其可保護浮動閘極用以延長OTP記憶胞的資料維持時間(data retention time)。
再者，本發明的所有實施例中，OTP記憶胞皆由p型電晶體來實現，在此技術領域的技術人員也可以利用n型電晶
體來實現本發明的OTP記憶胞。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
50‧‧‧OTP記憶胞
51、52a、52b、53、54‧‧‧p型源/汲區域
55、57、59‧‧‧閘極氧化層
56‧‧‧浮動閘極
58‧‧‧隔離閘極
60‧‧‧選擇閘極
Claims (10)
- 一種一次編程非揮發性記憶胞，連接於一第一控制線與一第二控制線之間，包括：具單閘極結構的一第一浮動閘電晶體，具有一第一端連接至該第二控制線，具有浮接的一浮動閘極；一隔離電晶體，具有一第一端連接至該第一浮動閘電晶體的一第二端，具有一隔離閘極連接至一隔離線；以及一選擇電晶體，具有一第一端連接至該隔離電晶體的一第二端，具有一第二端連接至該第一控制線，具有一選擇閘極連接至一字元線。
- 如申請專利範圍第1項所述之一次編程非揮發性記憶胞，其中該第一浮動閘電晶體、該隔離電晶體與該選擇電晶體接為p型電晶體，且該一第一控制線為一源極線且該第二控制線為一位元線。
- 如申請專利範圍第2項所述之一次編程非揮發性記憶胞，其中該第一浮動閘電晶體的一閘極氧化層的厚度大於該隔離電晶體的一閘極氧化層的厚度；以及該第一浮動閘電晶體的該閘極氧化層的厚度大於該選擇電晶體的一閘極氧化層的厚度。
- 如申請專利範圍第3項所述之一次編程非揮發性記憶 胞，其中該第一浮動閘電晶體係利用一中電壓元件製程所製造，該選擇電晶體與該隔離電晶體係利用一低電壓元件製程所製造。
- 如申請專利範圍第3項所述之一次編程非揮發性記憶胞，更包括：具單閘極結構的一第二浮動閘電晶體，具有一第一端連接至該第一浮動閘電晶體的該第一端，具有一第二端連接至該第一浮動閘電晶體的該第二端，具有浮接的一浮動閘極。
- 一種一次編程非揮發性記憶胞，包括：一p型基板，具有一N型井區位於該p型基板的一第一表面下方；一第一閘極氧化層；一第二閘極氧化層；一第三閘極氧化層；一第一p型源/汲區域，連接至一位元線；一第二p型源/汲區域，其中該第一p型源/汲區域與該第二p型源/汲區域位於該第一閘極氧化層二側的該第一表面下方；一第三p型源/汲區域，其中該第二p型源/汲區域與該第三p型源/汲區域位於該第二閘極氧化層二側的該第一表面下方；一第四p型源/汲區域，連接至一源極線，其中該第三p型源/汲區域與該第四p型源/汲區域位於該第三閘極氧化層二側的該第一表面下方； 一浮動閘極，覆蓋於該第一閘極氧化層上；一隔離閘極，覆蓋於該第二閘極氧化層上，且該隔離閘極連接至一隔離線；以及一選擇閘極，覆蓋於該第三閘極氧化層上，且該選擇閘極連接至一字元線；其中，該第一閘極氧化層的厚度大於該第二閘極氧化層的厚度，且該第一閘極氧化層的厚度大於該第三閘極氧化層的厚度。
- 如申請專利範圍第6項所述之一次編程非揮發性記憶胞，其中該N型井區包括：一中壓N型井區，位於該第一閘極氧化層下方；一低壓N型井區，位於該第二閘極氧化層與該第三閘極氧化層下方，且該中壓N型井區與該低壓N型井區互相接觸；其中，該中壓N型井區係在進行一中電壓元件製程的過程所製造；且該低壓N型井區係在進行一低電壓元件製程的過程所製造。
- 如申請專利範圍第6項所述之一次編程非揮發性記憶胞，其中該第二p型源/汲區域包括：一第一子p型源/汲區域，位於該第一閘極氧化層一側的該第一表面下方；以及一第二子p型源/汲區域，位於該第二閘極氧化層一側的該第 一表面下方，且該第一子p型源/汲區域與該第二子p型源/汲區域互相接觸；其中，該第一子p型源/汲區域係在進行一中電壓元件製程的過程所製造；且該第一子p型源/汲區域係在進行一低電壓元件製程的過程所製造。
- 如申請專利範圍第6項所述之一次編程非揮發性記憶胞，更包括：位於該p型基板內該N型井區下方之一深N型井區或者一N型埋層。
- 如申請專利範圍第6項所述之一次編程非揮發性記憶胞，更包括一遮蔽金屬矽化層完全覆蓋該浮動閘極。
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