TWI706412B - 非揮發性記憶胞及其相關非揮發性記憶胞陣列 - Google Patents

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Abstract

一非揮發性記憶胞，包括：一第一選擇電晶體、一第一浮動閘電晶體、一第二選擇電晶體與一第二浮動閘電晶體。第一選擇電晶體連接至源極線與第一編程字元線。第一浮動閘電晶體具有一第一浮動閘極。第一浮動閘極連接至第一選擇電晶體與第一編程位元線。第二選擇電晶體連接至源極線與第一讀取字元線。第二浮動閘電晶體具有一第二浮動閘極。第二浮動閘極連接至第二選擇電晶體與第一讀取位元線。第一浮動閘極與第二浮動閘極相互連接。

Description

非揮發性記憶胞及其相關非揮發性記憶胞陣列
本發明是有關於一種記憶胞(memory cell)與記憶胞陣列，且特別是有關於一種非揮發性記憶胞及其相關非揮發性記憶胞陣列。
美國專利US 6,920,067揭露一種整合單一多晶矽層非揮發性記憶體的積體電路(integrated circuit embedded with single-poly non-volatile memory)，其具有一非揮發性記憶胞。請參照第1A圖，其所繪示為習知非揮發性記憶胞的上視圖。第1B圖所繪示為習知非揮發性記憶胞的結構示意圖。第1C圖所繪示為習知非揮發性記憶胞的等效電路圖。
如第1A圖至第1C圖所示，習知非揮發性記憶胞20包括二個串接(serially connected)的p型電晶體，該二p型電晶體製作於一N型井區(N-well region，NW)，其連接至一N型井區電壓(N-well voltage，V NW)。再者，第一p型電晶體為浮動閘電晶體(floating gate transistor)，第二p型電晶體為選擇電晶體(select transistor)。
於第一p型電晶體中，N型井區NW上方具有一閘極氧化層27，閘極氧化層27上方更包括一浮動閘極(floating gate)26。p型源/汲區域(p type source/drain region)21接收一位元線電壓(bit line voltage，V BL)。再者，p型源/汲區域22可視為第一p型電晶體的p型源極區域(p type source region)與第二p型電晶體的p型汲極區域(p type drain region)互相接觸。
於第二p型電晶體中，N型井區NW上方具有一閘極氧化層(gate oxide layer)25，閘極氧化層25上方更包括一選擇閘極(select gate)24，接收一選擇閘極電壓(select gate voltage，V SG)。p型源/汲區域23接收一源極線電壓(source line voltage，V SL)。
基本上，第一p型電晶體的p型源/汲區域21連接至一位元線(bit line)用以接收位元線電壓V BL。第二p型電晶體的選擇閘極24連接至一字元線(word line)用以接收選擇閘極電壓V SG，第二p型電晶體的p型源/汲區域23連接至一源極線(source line)用以接收源極線電壓V SL。再者，經由適當地控制選擇閘極電壓V SG、源極線電壓V SL、位元線電壓V BL、以及N型井區電壓V NW即可以對習知非揮發性記憶胞進行編程動作或者讀取動作。
習知非揮發性記憶胞20中，浮動閘電晶體係改良自早期二閘極結構(floating gate transistor with double gate structure)，成為單一閘極結構的浮動閘電晶體(floating gate transistor with single gate structure)。亦即，將早期浮動閘電晶體中的浮動閘極與控制閘極改良成為僅有一個浮動閘極而沒有控制閘極的浮動閘電晶體。因此，由第1B圖之繪示可知，非揮發性記憶胞20中，2個p型電晶體各僅有一個閘極24、26，因此可完全相容於現今標準CMOS電晶體的製程。
眾所周知，現今CMOS製程可針對元件的電壓操作範圍提供不同的製程。舉例來說，利用中電壓元件(medium voltage device，MV device)製程可製造出電壓應力(voltage stress)較高的電晶體，製作完成之電晶體適用於中壓操作(medium voltage operation)。另外，利用低電壓元件(low voltage device，LV device)製程可製造出運算速度較快但電壓應力較低的電晶體，製作完成之電晶體適用於低壓操作(low voltage operation)。舉例來說，於中壓操作時，電晶體的閘極與源極之間所能承受的電壓應力範圍約在3.0V~10V之間；於低壓操作時，電晶體的閘極與源極之間所能承受的電壓應力範圍約在0.8V~2.0V之間。
在編程動作時，非揮發性記憶胞20需要接收較高的編程電壓(program voltage)，例如7V~12V，所以習知非揮發性記憶胞20需要利用中電壓元件製程來製造第一p型電晶體與第二p型電晶體。如此，非揮發性記憶胞20在編程動作時，第一p型電晶體與第二p型電晶體即可承受較高的電壓應力(voltage stress)而不會損壞。
利用中電壓元件製程的第一p型電晶體與第二p型電晶體需要較高的操作電壓才能夠正常運作，例如5V。
然而，由於低電壓元件製程的操作電壓很低，例如0.8V。如果在低壓操作的環境下運作此非揮發性記憶胞20，則0.8V的選擇閘極電壓(V SG)將無法讓第一p型電晶體與第二p型電晶體正常運作，造成非揮發性記憶胞20無法順利進行編程動作與讀取動作。
本發明提出一種非揮發性記憶胞陣列，具有一第一非揮發性記憶胞，包括：一第一選擇電晶體，該第一選擇電晶體的一第一源/汲極連接至一源極線，以及該第一選擇電晶體的一第一選擇閘極連接至一第一編程字元線；一第一浮動閘電晶體，具有一第一浮動閘極，該第一浮動閘極的一第一源/汲極連接至該第一選擇電晶體的一第二源/汲極，以及該第一浮動閘極的一第二源/汲極連接至一第一編程位元線；一第二選擇電晶體，該第二選擇電晶體的一第一源/汲極連接至該源極線，以及該第二選擇電晶體的一第二選擇閘極連接至一第一讀取字元線；以及一第二浮動閘電晶體，具有一第二浮動閘極，該第二浮動閘極的一第一源/汲極連接至該第二選擇電晶體的一第二源/汲極，該第二浮動閘極的一第二源/汲極連接至一第一讀取位元線，以及該第一浮動閘極與該第二浮動閘極互相連接。
本發明提出一種非揮發性記憶胞，包括：一p型基板，具有一N型井區位於該p型基板的一第一表面下方；一第一閘極氧化層；一第二閘極氧化層；一第三閘極氧化層；一第一p型源/汲區域，連接至一源極線；一第二p型源/汲區域，其中該第一p型源/汲區域與該第二p型源/汲區域位於該第一閘極氧化層二側的該第一表面下方；一第三p型源/汲區域，連接至一第一位元線，其中該第二p型源/汲區域與該第三p型源/汲區域位於該第二閘極氧化層二側的該第一表面下方；一第四p型源/汲區域，連接至該源極線；一第五p型源/汲區域，其中該第四p型源/汲區域與該第五p型源/汲區域位於該第三閘極氧化層二側的該第一表面下方；一第六p型源/汲區域，連接至一第二位元線，其中該第五p型源/汲區域與該第六p型源/汲區域位於該第二閘極氧化層二側的該第一表面下方；其中，該第一p型源/汲區域、該第二p型源/汲區域、該第三p型源/汲區域、該第四p型源/汲區域、該第五p型源/汲區域與該第六p型源/汲區域皆未互相接觸；一第一選擇閘極，覆蓋於該第一閘極氧化層上，且該第一選擇閘極連接至一第一字元線；一第二選擇閘極，覆蓋於該第三閘極氧化層上，且該第二選擇閘極連接至一第二字元線；以及一浮動閘極，覆蓋於該第二閘極氧化層上。其中，該第一閘極氧化層的厚度大於該第三閘極氧化層的厚度，且該第二閘極氧化層的厚度大於該第三閘極氧化層的厚度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第2A圖至第2C圖，其所繪示為本發明非揮發性記憶胞。其中，第2A圖為非揮發性記憶胞的上視圖。第2B為非揮發性記憶胞的a1-a2方向剖面圖。第2C圖為非揮發性記憶胞的b1-b2方向剖面圖。第2D圖為非揮發性記憶胞的等效電路圖。
於進行中電壓元件製程時，在P型基板(p substrate)表面上形成中壓N型井區(MV N-well region，MV NW)。接著，於中壓N型井區MV NW上方形成閘極氧化層31、32、浮動閘極35、第一選擇閘極36。其中，浮動閘極35、第一選擇閘極36的材料為多晶矽。
接著，於閘極氧化層31、32的兩側形成p型源/汲區域41、42、43、44與45a。其中，p型源/汲區域41、42、43、44與45a並未互相接觸。p型源/汲區域43與p型源/汲區域44分別連接至相異的二條位元線(bit line)，並分別接收第一位元線電壓V BL1與第二位元線電壓V BL2。再者，p型源/汲區域41可連接至源極線(source line)用以接收源極線電壓V SL，第一選擇閘極36可連接至一字元線(word line)用以接收第一選擇閘極電壓V SG1。
由以上的說明可知，利用中電壓元件製程來形成第一選擇電晶體M SG1、第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2。其中，第一選擇電晶體M SG1、第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2皆為p型電晶體。
再者，於進行低電壓元件製程時，在P型基板(p substrate)表面上形成低壓N型井區LV NW，且低壓N型井區LV NW與中壓N型井區MV NW互相接觸。接著，於低壓N型井區LV NW上方形成閘極氧化層34與第二選擇閘極37。其中，第二選擇閘極37的材料為多晶矽。
接著，於閘極氧化層34的兩側形成p型源/汲區域45b與46，且p型源/汲區域45a與p型源/汲區域45b互相接觸。再者，p型源/汲區域46可連接至源極線用以接收源極線電壓V SL，第二選擇閘極可連接至另一字元線用以接收一第二選擇閘極電壓V SG2。亦即，利用低電壓元件製程來形成第二選擇電晶體M SG2，其中，第二選擇電晶體M SG2為p型電晶體。
由第2C圖所示，中壓N型井區MV NW與低壓N型井區LV NW係互相接觸，其可視為一個N型井區連接至一N型井區電壓V NW。再者，二個p型源/汲區域45a與45b互相接觸，其可視為一個p型源/汲區域。
根據本發明的實施例，第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2的浮動閘極35是由相同的多晶矽所組成。亦即，第一浮動閘電晶體M FG1的浮動閘極35與第二浮動閘電晶體M FG2的浮動閘極35是互相連接。再者，第一選擇電晶體M SG1、第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2的閘極氧化層31、32之厚度皆相同。第一選擇電晶體M SG1的閘極氧化層31之厚度大於第二選擇電晶體M SG2的閘極氧化層34之厚度。另外，低壓N型井區LV NW的深度淺於(shallower than)中壓N型井區MV NW的深度，且p型源/汲區域45b的深度也淺於p型源/汲區域45a的深度。
當然，在其他的實施例中，第一選擇電晶體M SG1的閘極氧化層31之厚度大於第二選擇電晶體M SG2的閘極氧化層34之厚度。而低壓N型井區LV NW的深度可等於中壓N型井區MV NW的深度，且p型源/汲區域45b的深度也等於p型源/汲區域45a的深度。
如第2D圖所示，本發明非揮發性記憶胞40由四個電晶體所組成，其包括串接(serially connected)的第一選擇電晶體M SG1與第一浮動閘電晶體M FG1，以及另一串接的第二選擇電晶體M SG2與第二浮動閘電晶體M FG2。
其中，串接的第一選擇電晶體M SG1與第一浮動閘電晶體M FG1可視為非揮發性記憶胞40的編程路徑(program path)；串接的第二選擇電晶體M SG2與第二浮動閘電晶體M FG2可視為非揮發性記憶胞40的讀取路徑(read path)。另外，第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2具有共用的浮動閘極。也就是說，第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2的浮動閘極互相連接。
第一選擇電晶體M SG1的第一源/汲極接收源極線電壓V SL，第一選擇電晶體M SG1的第一選擇閘極接收第一選擇閘極電壓V SG1，第一選擇電晶體M SG1的第二源/汲極連接至第一浮動閘電晶體M FG1的第一源/汲極，第一浮動閘電晶體M FG1的第二源/汲極接收第一位元線電壓V BL1。另外，第二選擇電晶體M SG2的第一源/汲極接收源極線電壓V SL，第二選擇電晶體M SG2的第二選擇閘極接收第二選擇閘極電壓V SG2，第二選擇電晶體M SG2的第二源/汲極連接至第二浮動閘電晶體M FG2的第一源/汲極，第二浮動閘電晶體M FG2的第二源/汲極接收第二位元線電壓V BL2。
其中，第一選擇電晶體M SG1、第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2製作於中壓N型井區MV NW。第二選擇電晶體M SG2製作於低壓N型井區LV NW。再者，由於第二選擇電晶體的閘極氧化層34之厚度較薄，其臨限電壓(threshold voltage)較低。因此，可控制第二選擇閘極電壓V SG2使其適用於低電壓操作。以下詳細介紹本發明非揮發性記憶胞40的運作。
請參照第3A圖至第3E圖，其所繪示為本發明非揮發性記憶胞40的編程動作與讀取動作的偏壓表。
如第3A圖所示，於編程動作(PGM)時，源極線電壓V SL為Vpp、第一選擇閘極電壓V SG1為0V、第二選擇閘極電壓V SG2為Vpp、N型井區電壓V NW為Vpp、第二位元線電壓V BL2為Vpp。另外，第一位元線電壓V BL1可為0V或者Vpp。其中，0V為接地電壓，且Vpp為第一電壓，其範圍在5.0V~10V之間。以下以第一電壓Vpp為7.5V來進行說明。
如第3B圖所示，於編程動作時，第一選擇電晶體M SG1開啟(turn on)，亦即編程路徑開啟。由於第一位元線電壓V BL1為0V，所以編程路徑上產生較大的編程電流I PGM流經第一浮動閘電晶體M FG1。因此，熱載子(例如電子)即由第一浮動閘電晶體M FG1的通道區域(channel region)注入第一浮動閘電晶體M FG1的浮動閘極，使得非揮發性記憶胞40被編程為第一儲存狀態。
另外，於編程動作時，讀取路徑上的第二選擇電晶體M SG2關閉(turn off)，亦即讀取路徑關閉。由於第二選擇電晶體M SG2為低電壓元件(LV device)，第二選擇電晶體M SG2之第一源/汲極接收7.5V、第二選擇閘極接收7.5V且體極(body terminal)接收7.5V，所以第二選擇電晶體M SG2未遭受電壓應力(voltage stress)，第二選擇電晶體M SG2不會受損。
如第3C圖所示，於編程動作時，第一選擇電晶體M SG1開啟(turn on)，亦即編程路徑開啟。由於第一位元線電壓V BL1為7.5V，所以編程路徑上的編程電流I PGM非常小，幾乎為零。所以熱載子(例如電子)無法注入第一浮動閘電晶體M FG1的浮動閘極，使得非揮發性記憶胞40被編程為第二儲存狀態。
相同地，於編程動作時，讀取路徑關閉且第二選擇電晶體M SG2未遭受電壓應力(voltage stress)，所以第二選擇電晶體M SG2不會受損。
由以上的說明可知，於編程動作時，將記憶胞40的編程路徑開啟且提供0V的第一位元線電壓V BL1，使得記憶胞40被編程為第一儲存狀態。另外，於編程動作時，將記憶胞40的編程路徑開啟且提供7.5V的第一位元線電壓V BL1，使得記憶胞被編程為第二儲存狀態。
如第3A圖所示之偏壓表，於讀取動作(Read)時，源極線電壓V SL為Vdd、第一選擇閘極電壓V SG1為0V、第二選擇閘極電壓V SG2為0V、N型井區電壓V NW為Vdd、第一位元線電壓V BL1為0V且第二位元線電壓V BL2為0V。其中，Vdd為第二電壓，第二電壓Vdd小於為第一電壓Vpp，且第二電壓Vdd的範圍在0.7V~2.0V之間。以下以第二電壓Vdd為0.8V來進行說明。
如第3D圖所示，於讀取動作時，第二選擇電晶體M SG2開啟，亦即讀取路徑開啟。由於記憶胞40為第一儲存狀態，第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2的共用浮動閘極儲存熱載子(例如電子)。因此，讀取路徑的第二浮動閘電晶體M FG2產生較大的讀取電流I R。
另外，由於第一選擇電晶體M SG1為中電壓元件(MV device)。於讀取動作時，在編程路徑上，第一選擇電晶體M SG1的源極線電壓V SL與第一選擇閘極電壓V SG1之間的電壓差為0.8V，無法完全開啟第一選擇電晶體M SG1，所以可視為編程路徑關閉。
如第3E圖所示，於讀取動作時，第二選擇電晶體M SG2開啟，亦即讀取路徑開啟。由於記憶胞40為第二儲存狀態，第一浮動閘電晶體M FG1與第二浮動閘電晶體M FG2的共用浮動閘極未儲存熱載子(例如電子)。因此，讀取路徑上的第二浮動閘電晶體M FG2產生較小(幾乎為零)的讀取電流I R。
同理，在讀取動作時，編程路徑上的第一選擇電晶體M SG1無法完全開啟，所以可視為編程路徑關閉。
由以上的說明可知，於讀取動作時，將記憶胞40的讀取路徑開啟，使得記憶胞40產生讀取電流I R。而根據讀取電流I R的大小，即可決定記憶胞40為第一儲存狀態或者第二儲存狀態。舉例來說，提供一參考電流，當讀取電流I R大於參考電流時，記憶胞40即為第一儲存狀態。當讀取電流I R小於參考電流時，記憶胞40即為第二儲存狀態。
請參照第4圖，其所繪示為非揮發性記憶胞所組成的非揮發性記憶胞陣列示意圖。非揮發性記憶胞陣列包括2×n個非揮發性記憶胞C11~C2n。其中，每個非揮發性記憶胞C11~C2n的結構與連接關相同於於第2D圖。
以非揮發性記憶胞C11為例來說明，非揮發性記憶胞C11中包括五個端點，源極線SL連接至第一端點，且第一端點連接至第一選擇電晶體M SG1的第一源/汲極與第二選擇電晶體M SG2的第一源/汲極。第一編程字元線(program word line)WL1 P連接至第二端點，且第二端點連接至第一選擇電晶體M SG1的第一選擇閘極。第一讀取字元線(read word line)WL1 R連接至第三端點，且第三端點連接至第二選擇電晶體M SG2的第二選擇閘極。第一編程位元線(program bit line)BL1 P連接至第四端點，且第四端點連接至第一浮動閘電晶體M FG1的第二源/汲極。第一讀取位元線(read bit line)BL1 R連接至第五端點，且第五端點連接至第二浮動閘電晶體M FG2的第二源/汲極。
非揮發記憶胞陣列中第一列的n個記憶胞C11~C1n皆連接至相同的源極線SL、第一編程字元線WL1 P與第一讀取字元線WL1 R。再者，第一列中的n個記憶胞C11~C1n連接至對應的編程位元線BL1 P~BLn P與讀取位元線BL1 R~BLn R。
相同地，非揮發記憶胞陣列中第二列的n個記憶胞C21~C2n連接至相同的源極線SL、第二編程字元線WL2 P與第二讀取字元線WL2 R。再者，第二列中的n個記憶胞C21~C2n連接至對應的編程位元線BL1 P~BLn P與讀取位元線BL1 R~BLn R。
請參照第5A圖與第5B圖，其所繪示為本發明非揮發性記憶胞陣列的編程動作與讀取動作的運作示意圖。以下介紹編程動作時，將非揮發性記憶胞C21編程為第一儲存狀態，將非揮發性記憶胞C22編程為第二儲存狀態。於讀取動作時，讀取非揮發性記憶胞C21與非揮發性記憶胞C22的讀取電流。
如第5A圖所示，於編程動作時，源極線上的源極線電壓V SL為Vpp、第一編程字元線WL1 P上的選擇閘極電壓V SG1P為Vpp、第一讀取字元線WL1 R上的選擇閘極電壓V SG1R為Vpp。因此，非揮發性記憶胞陣列中，第一列為非選定列(un-selected row)，且第一列的n個非揮發性記憶胞C11~C1n內的編程路徑與讀取路徑皆被關閉。其中，Vpp為第一電壓，其範圍在5.0V~10V之間。
再者，第二編程字元線WL2 P上的選擇閘極電壓V SG2P為0V、第二讀取字元線WL2 R上的選擇閘極電壓V SG2R為Vpp、所有的讀取位元線BL1 R~BLn R上的位元線電壓V BL1R~V BLnR皆為Vpp。因此，非揮發性記憶胞陣列中，第二列即為選定列(selected row)，且第二列的n個非揮發性記憶胞C21~C2n內的讀取路徑皆被關閉。
另外，根據每一條編程位元線BL1 P~BLn P上的位元線電壓V BL1P~V BLnP，即可將選定列上對應的非揮發性記憶胞C21~C2n編程為第一儲存狀態或者第二儲存狀態。
如第5A圖所示，第一編程位元線BL1 P上的位元線電壓V BL1P為0V，非揮發性記憶胞C21產生較大的編程電流I PGM1，熱載子(例如電子)注入第一浮動閘電晶體的浮動閘極，使得非揮發性記憶胞C21被編程為第一儲存狀態。第二編程位元線BL2 P上的位元線電壓V BL2P為Vpp，非揮發性記憶胞C22產生幾乎為零的編程電流I PGM2，使得非揮發性記憶胞C22被編程為第二儲存狀態。當然，選定列上的其他記憶胞也可利用相同的方式來編程為特定的儲存狀態。
如第5B圖所示，於讀取動作時，源極線上的源極線電壓V SL為Vdd、第一編程字元線WL1 P上的選擇閘極電壓V SG1P為Vdd、第一讀取字元線WL1 R上的選擇閘極電壓V SG1R為Vdd。因此，非揮發性記憶胞陣列中，第一列為非選定列(un-selected row)，且第一列的n個非揮發性記憶胞C11~C1n內的編程路徑與讀取路徑皆被關閉。其中，Vdd為第二電壓，其範圍在0.7V~2.0V之間。
再者，第二編程字元線WL2 P上的選擇閘極電壓V SG2P為0V、第二讀取字元線WL2 R上的選擇閘極電壓V SG2R為0V、所有的讀取位元線BL1 R~BLn R上的位元線電壓V BL1R~V BLnR皆為0V且所有的編程位元線BL1 P~BLn P上的位元線電壓V BL1P~V BLnP皆為0V。因此，非揮發性記憶胞陣列中，第二列即為選定列(selected row)。
由於選定列的n個非揮發性記憶胞C21~C2n內的第一選擇電晶體為中壓元件(MV device)，所以n個非揮發性記憶胞C21~C2n內的編程路徑皆被關閉。再者，由於第二列的n個非揮發性記憶胞C21~C2n內的第二選擇電晶體為低壓元件(LV device)，所以n個非揮發性記憶胞C21~C2n內的讀取路徑皆被開啟。
如第5B圖所示，當非揮發性記憶胞C21為第一儲存狀態時，非揮發性記憶胞C21產生較大的讀取電流I R1至第一讀取位元線BL1 R。再者，當非揮發性記憶胞C22為第二儲存狀態時，非揮發性記憶胞C22產生較小的讀取電流I R2至第二讀取位元線BL2 R。因此，根據第一讀取位元線BL1 R上的讀取電流I R1即可決定非揮發性記憶胞C21為第一儲存狀態；根據第二讀取位元線BL2 R上的讀取電流I R2即可決定非揮發性記憶胞C22為第二儲存狀態。當然，選定列上的其他記憶胞也可利用相同的方式來決定其儲存狀態。
根據以上的說明，本發明係提出一種非揮發性記憶胞及其相關非揮發性記憶胞陣列。每一個非揮發性記憶胞中包括一編程路徑，由串接的第一選擇電晶體與第一浮動閘電晶體所組成，以及一讀取路徑，由另一串接的第二選擇電晶體與第二浮動閘電晶體所組成。再者，由於第二選擇電晶體為低壓元件(LV device)，使得非揮發性記憶胞可利用低電壓來完成讀取動作。
再者，為了保護非揮發性記憶胞中的第一浮動閘電晶體以及第二浮動閘電晶體，於浮動閘極(floating gate)形成後，更可形成一遮蔽金屬矽化層(Silicide blocking layer)完全覆蓋浮動閘極，其可保護浮動閘極用以延長非揮發性記憶胞的資料維持時間(data retention time)。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20、40：非揮發性記憶胞 21、22、23：p型源/汲區域 24、36、37：選擇閘極 26、35：浮動閘極 25、27、31、32、34：閘極氧化層 41、42、43、44、45a、46b、46：p型源/汲區域 C11~C2n：非揮發性記憶胞
第1A圖至第1C圖所繪示為習知非揮發性記憶胞的上視圖、結構圖與等效電路圖； 第2A圖至第2D圖，其所繪示為本發明非揮發性記憶胞的上視圖、a1-a2方向剖面圖、b1-b2方向剖面圖以及等效電路圖； 第3A圖至第3E圖為本發明非揮發性記憶胞的編程動作與讀取動作的運作示意圖； 第4圖為非揮發性記憶胞所組成的非揮發性記憶胞陣列示意圖；以及 第5A圖與第5B圖為本發明非揮發性記憶胞陣列的編程動作與讀取動作的運作示意圖。
35：浮動閘極 36、37：選擇閘極 40：非揮發性記憶胞 41、42、43、44、45a、46b、46：p型源/汲區域

Claims (15)

  1. 一種非揮發性記憶胞陣列，具有一第一非揮發性記憶胞，包括： 一第一選擇電晶體，該第一選擇電晶體的一第一源/汲極連接至一源極線，以及該第一選擇電晶體的一第一選擇閘極連接至一第一編程字元線； 一第一浮動閘電晶體，具有一第一浮動閘極，該第一浮動閘極的一第一源/汲極連接至該第一選擇電晶體的一第二源/汲極，以及該第一浮動閘極的一第二源/汲極連接至一第一編程位元線； 一第二選擇電晶體，該第二選擇電晶體的一第一源/汲極連接至該源極線，以及該第二選擇電晶體的一第二選擇閘極連接至一第一讀取字元線；以及 一第二浮動閘電晶體，具有一第二浮動閘極，該第二浮動閘極的一第一源/汲極連接至該第二選擇電晶體的一第二源/汲極，該第二浮動閘極的一第二源/汲極連接至一第一讀取位元線，以及該第一浮動閘極與該第二浮動閘極互相連接。
  2. 如申請專利範圍第1項所述之非揮發性記憶胞陣列，其中該第二選擇電晶體的一閘極氧化層之厚度小於該第一選擇電晶體的一閘極氧化層之厚度。
  3. 如申請專利範圍第1項所述之非揮發性記憶胞陣列，其中該第一選擇電晶體、該第一浮動閘電晶體與該第二浮動閘電晶體係利用一中電壓元件製程所製造，且該第二選擇電晶體係利用一低電壓元件製程所製造。
  4. 如申請專利範圍第1項所述之非揮發性記憶胞陣列，其中該第一選擇電晶體、該第一浮動閘電晶體、該第二選擇電晶體與該第二浮動閘電晶體為p型電晶體。
  5. 如申請專利範圍第1項所述之非揮發性記憶胞陣列，其中於一編程動作時，該源極線接收一第一電壓，該第一編程字元線接收一接地電壓，該第一讀取字元線接收該第一電壓，該第一讀取位元線接收該第一電壓；當該第一編程位元線接收該接地電壓時，該非揮發性記憶胞被編程為一第一儲存狀態；以及，當該第一編程位元線接收該第一電壓時，該非揮發性記憶胞被編程為一第二儲存狀態。
  6. 如申請專利範圍第5項所述之非揮發性記憶胞陣列， 其中該第一電壓的範圍在5.0V~10V之間。
  7. 如申請專利範圍第5項所述之非揮發性記憶胞陣列，其中於一讀取動作時，該源極線接收一第二電壓，該第一編程字元線接收該接地電壓，該第一編程位元線接收該接地電壓，該第一讀取字元線接收該接地電壓，該第一讀取位元線接收該接地電壓；該非揮發性記憶胞產生一讀取電流；當該讀取電流大於一參考電流時，該非揮發性記憶胞為該第一儲存狀態；以及，當該讀取電流小於該參考電流時，該非揮發性記憶胞為該第二儲存狀態。
  8. 如申請專利範圍第7項所述之非揮發性記憶胞陣列， 其中該第二電壓的範圍在0.7V~2.0V之間。
  9. 如申請專利範圍第1項所述之非揮發性記憶胞陣列，更包括一第二非揮發性記憶胞，具有一第一端連接至該源極線，一第二端連接至該第一編程字元線，一第三端連接至該第一讀取字元線，一第四端連接至一第二編程位元線與一第五端連接至一第二讀取位元線。
  10. 如申請專利範圍第8項所述之非揮發性記憶胞陣列，更包括一第三非揮發性記憶胞，具有一第一端連接至該源極線，一第二端連接至一第二編程字元線，一第三端連接至一第二讀取字元線，一第四端連接至該第一編程位元線與一第五端連接至該第一讀取位元線。
  11. 如申請專利範圍第9項所述之非揮發性記憶胞陣列，更包括一第四非揮發性記憶胞，具有一第一端連接至該源極線，一第二端連接至該第二編程字元線，一第三端連接至該第二讀取字元線，一第四端連接至該第二編程位元線與一第五端連接至該第二讀取位元線。
  12. 一種非揮發性記憶胞，包括： 一p型基板，具有一N型井區位於該p型基板的一第一表面下方； 一第一閘極氧化層； 一第二閘極氧化層； 一第三閘極氧化層； 一第一p型源/汲區域，連接至一源極線； 一第二p型源/汲區域，其中該第一p型源/汲區域與該第二p型源/汲區域位於該第一閘極氧化層二側的該第一表面下方； 一第三p型源/汲區域，連接至一第一位元線，其中該第二p型源/汲區域與該第三p型源/汲區域位於該第二閘極氧化層二側的該第一表面下方； 一第四p型源/汲區域，連接至該源極線； 一第五p型源/汲區域，其中該第四p型源/汲區域與該第五p型源/汲區域位於該第三閘極氧化層二側的該第一表面下方； 一第六p型源/汲區域，連接至一第二位元線，其中該第五p型源/汲區域與該第六p型源/汲區域位於該第二閘極氧化層二側的該第一表面下方；其中，該第一p型源/汲區域、該第二p型源/汲區域、該第三p型源/汲區域、該第四p型源/汲區域、該第五p型源/汲區域與該第六p型源/汲區域皆未互相接觸； 一第一選擇閘極，覆蓋於該第一閘極氧化層上，且該第一選擇閘極連接至一第一字元線； 一第二選擇閘極，覆蓋於該第三閘極氧化層上，且該第二選擇閘極連接至一第二字元線；以及 一浮動閘極，覆蓋於該第二閘極氧化層上； 其中，該第一閘極氧化層的厚度大於該第三閘極氧化層的厚度，且該第二閘極氧化層的厚度大於該第三閘極氧化層的厚度。
  13. 如申請專利範圍第12項所述之非揮發性記憶胞，其中該N型井區包括： 一中壓N型井區，位於該第一閘極氧化層與該第二閘極氧化層下方；以及 一低壓N型井區，位於該第三閘極氧化層下方，且該中壓N型井區與該低壓N型井區互相接觸； 其中，該中壓N型井區係在進行一中電壓元件製程的過程所製造；且該低壓N型井區係在進行一低電壓元件製程的過程所製造。
  14. 如申請專利範圍第12項所述之非揮發性記憶胞，其中該第五p型源/汲區域包括： 一第一子p型源/汲區域，位於該第二閘極氧化層一側的該第一表面下方；以及 一第二子p型源/汲區域，位於該第三閘極氧化層一側的該第一表面下方，且該第一子p型源/汲區域與該第二子p型源/汲區域互相接觸； 其中，該第一子p型源/汲區域係在進行一中電壓元件製程的過程所製造；且該第一子p型源/汲區域係在進行一低電壓元件製程的過程所製造。
  15. 如申請專利範圍第12項所述之非揮發性記憶胞，更包括一遮蔽金屬矽化層完全覆蓋該浮動閘極。
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