TWI824818B - 非揮發性記憶胞及非揮發性記憶胞陣列 - Google Patents

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Abstract

一非揮發性記憶胞，包括：一第一選擇電晶體、一第一浮動閘電晶體、一第二選擇電晶體與一第二浮動閘電晶體。第一選擇電晶體連接至編程源極線與編程字元線。第一浮動閘電晶體具有一浮動閘極。第一浮動閘極連接至第一選擇電晶體與編程位元線。第二浮動閘電晶體具有一浮動閘極。第二浮動閘極連接至讀取源極線。第二選擇電晶體連接至第二浮動閘極、讀取字元線與讀取位元線。第一浮動閘電晶體的浮動閘極與第二浮動閘電晶體的浮動閘極相互連接。

Description

非揮發性記憶胞及非揮發性記憶胞陣列
本發明是有關於一種記憶胞(memory cell)與記憶胞陣列，且特別是有關於一種非揮發性記憶胞及非揮發性記憶胞陣列。
美國專利US 10,783,960揭露一種非揮發性記憶胞以及非揮發性記憶胞陣列(non-volatile memory cell and non-volatile cell array)。請參照第1圖，其所繪示為習知非揮發性記憶胞。
如第1圖所示，習知非揮發性記憶胞100由四個p型電晶體所組成，其包括串接(serially connected)的第一選擇電晶體(select transistor)MSG1與第一浮動閘電晶體(floating gate transistor)MFG1，以及另一串接的第二選擇電晶體MSG2與第二浮動閘電晶體MFG2。其中，第一選擇電晶體MSG1、第二選擇電晶體MSG2、第一浮動閘電晶體MFG1、第二浮動閘電晶體MFG2的體極(body terminal)接收井區電壓VNW。
第一選擇電晶體MSG1的第一源/汲極(source/drain terminal)接收源極線電壓VSL，第一選擇電晶體MSG1的閘極接收第一選擇閘極電壓VSG1，第一選 擇電晶體MSG1的第二源/汲極連接至第一浮動閘電晶體MFG1的第一源/汲極，第一浮動閘電晶體MFG1的第二源/汲極接收第一位元線電壓VBL1。
第二選擇電晶體MSG2的第一源/汲極接收源極線電壓VSL，第二選擇電晶體MSG2的閘極接收第二選擇閘極電壓VSG2，第二選擇電晶體MSG2的第二源/汲極連接至第二浮動閘電晶體MFG2的第一源/汲極，第二浮動閘電晶體MFG2的第二源/汲極接收第二位元線電壓VBL2。另外，第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2的浮動閘極(floating gate)互相連接。
再者，第一選擇電晶體MSG1、第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2製作於中壓N型井區MV NW。第二選擇電晶體MSG2製作於低壓N型井區LV NW。也就是說，第一選擇電晶體MSG1、第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2為中電壓元件(medium voltage device，MV device)，其閘極氧化層(gate oxide layer)較厚，可承受較高的電壓應力(voltage stress)。另外，第二選擇電晶體MSG2為低電壓元件(low voltage device，LV device)，其閘極氧化層(gate oxide layer)較薄，無法承受較高的電壓應力，但操作速度較快。
在編程動作時，非揮發性記憶胞100的源極線電壓VSL為較高的編程電壓(program voltage)，例如7V~12V。由於第一選擇電晶體MSG1與第二選擇電晶體MSG2都會同時接收到編程電壓，為了防止低電壓元件(亦即，第二選擇電晶體MSG2)崩潰(breakdown)，造成非揮發性記憶胞100損毀。因此，在編程動作時，必須要特別設計第二選擇電晶體MSG2各個端點的偏壓，以避免第二選擇電晶體MSG2受到過大的電壓應力。
本發明提出一種非揮發性記憶胞陣列，具有一第一非揮發性記憶胞，包括：一第一選擇電晶體，該第一選擇電晶體的一第一源/汲極連接至一編程源極線，以及該第一選擇電晶體的一閘極連接至一第一編程字元線；一第一浮動閘電晶體，該第一浮動閘極的一第一源/汲極連接至該第一選擇電晶體的一第二源/汲極，以及該第一浮動閘極的一第二源/汲極連接至一第一編程位元線；一第二浮動閘電晶體，該第二浮動閘電晶體的一第一源/汲極連接至一讀取源極線，且該第二浮動閘電晶體的一浮動閘極連接至該第一浮動閘電晶體的一浮動閘極；一第二選擇電晶體，該第二選擇電晶體的一第一源/汲極連接至該第二浮動閘電晶體的一第二源/汲極，該第二選擇電晶體的一閘極連接至一第一讀取字元線，以及該第二選擇電晶體的一第二源/汲極連接至一第一讀取位元線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100,200:非揮發性記憶胞
210,220,250:閘極結構
212,214,216,222,224:p型摻雜區
252,254:n型摻雜區
260:金屬層
VSL:源極線電壓
VSG1,VSG2:選擇閘極電壓
VBL1,VBL2:位元線電壓
NW:N型井區
PW:P型井區
W1,W2:通道寬度
L:通道長度
MSG1,MSG2:選擇電晶體
MFG1,MFG2:浮動閘電晶體
VPW,VNW:井區電壓
SLR:讀取源極線
SLP:編程源極線
BLR,BLR1,BLR2:讀取位元線
BLP,BLP1,BLP2:編程位元線
WLR,WLR1,WLR2:讀取字元線
WLP,WLP1,WLP2:編程字元線
Vpp:第一電壓
Vdd:第二電壓
IPGM,IPMG21,IPMG22:編程電流
IR,IR21,IR22:讀取電流
c11,c12,c21,c22:非揮發性記憶胞
第1圖為習知非揮發性記憶胞；第2A圖與第2B圖為本發明非揮發性記憶胞的上視圖以及等效電路圖；第3A圖為非揮發性記憶胞進行編程動作與讀取動作的偏壓表；第3B圖與第3C圖為非揮發性記憶胞於編程動作時的運作示意圖；第3D圖與第3E圖為非揮發性記憶胞於讀取動作時的運作示意圖；第4圖為本發明非揮發性記憶胞所組成的非揮發性記憶胞陣列示意圖；以及第5A圖與第5B圖為非揮發性記憶胞陣列的編程動作與讀取動作運作示意圖。
請參照第2A圖與第2B圖，其所繪示為本發明非揮發性記憶胞的上視圖以及等效電路圖。
根據本發明的實施例，在進行中電壓元件製程時，在半導體基板(substrate)表面上形成N型井區(N-well region，NW)。接著，於N型井區NW上形成二個閘極結構210、220。其中，每個閘極結構210、220皆包括一閘極氧化層與一多晶矽閘極層，閘極氧化層(gate oxide layer)接觸於N型井區NW，多晶矽閘極層(polysilicon gate layer)覆蓋於閘極氧化層上。
接著，形成多個未互相接觸的多個p型摻雜區(p-doped region)212、214、216、222、224。其中，p型摻雜區212位於閘極結構210的第一側，p型摻雜區214位於閘極結構210的第二側與閘極結構220的第一側之間，p型摻雜區216位於閘極結構220的第二側。p型摻雜區222位於閘極結構220的第一側，p型摻雜區224位於閘極結構220的第二側。
因此，在N型井區NW中，p型摻雜區212、閘極結構210、p型摻雜區214形成第一選擇電晶體。p型摻雜區214、閘極結構220、p型摻雜區216形成第一浮動閘電晶體。p型摻雜區222、閘極結構220、p型摻雜區224形成第二浮動閘電晶體。其中，第一選擇電晶體、第一浮動閘電晶體與第二浮動閘電晶體皆為p型電晶體。
於進行低電壓元件製程時，在半導體基板表面上形成P型井區PW，並且於P型井區PW上方形成閘極結構250。相同於閘極結構210、220，閘極結構250包括一閘極氧化層與一多晶矽閘極層。
接著，形成多個未互相接觸的多個n型摻雜區(n-doped region)252、254。其中，n型摻雜區252位於閘極結構250的第一側，n型摻雜區254位於閘極結構250的第二側。因此，n型摻雜區252、閘極結構250、n型摻雜區254形成第二選擇電晶體，且第二選擇電晶體為n型電晶體。
於連線製程中，p型摻雜區212連接至編程源極線SLP，p型摻雜區216連接至編程位元線BLP，p型摻雜區222連接至讀取源極線SLR，閘極結構210連接至編程字元線WLP。n型摻雜區254連接至讀取位元線BLR，閘極結構250連接至讀取字元線WLR。再者，利用一金屬層(metal layer)260連接p型摻雜區224與n型摻雜區252。更詳細地說，閘極結構210的多晶矽閘極層連接至編程字元線WLP，閘極結構250的多晶矽閘極層連接至讀取字元線WLR。
如第2B圖所示，本發明非揮發性記憶胞200包括第一選擇電晶體MSG1、第一浮動閘電晶體MFG1、第二浮動閘電晶體MFG2與第二選擇電晶體MSG2。其中，第一選擇電晶體MSG1、第一浮動閘電晶體MFG1、第二浮動閘電晶體MFG2形成於N型井區NW；第二選擇電晶體MSG1形成於P型井區PW。換言之，第一選擇電晶體MSG1、第一浮動閘電晶體MFG1、第二浮動閘電晶體MFG2的體極(body terminal)接收井區電壓VNW，第二選擇電晶體MSG2的體極(body terminal)接收井區電壓VPW。
再者，串接的第一選擇電晶體MSG1與第一浮動閘電晶體MFG1可視為非揮發性記憶胞200的編程路徑(program path)；串接的第二浮動閘電晶體MFG2與第二選擇電晶體MSG2可視為非揮發性記憶胞200的讀取路徑(read path)。另外，第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2的浮動閘極互相連接。
第一選擇電晶體MSG1的第一源/汲極連接至編程源極線SLP，第一選擇電晶體MSG1的閘極連接至編程字元線WLP，第一選擇電晶體MSG1的第二源/汲極連接至第一浮動閘電晶體MFG1的第一源/汲極，第一浮動閘電晶體MFG1的第二源/汲極連接至編程位元線BLP。另外，第二浮動閘電晶體MFG2的第一源/汲極連接至讀取源極線SLR，第二浮動閘電晶體MFG2的第二源/汲極連接至第二選擇電晶體MSG2的第一源/汲極，第二選擇電晶體MSG2的閘極連接至讀取字元線WLR，第二選擇電晶體MSG2的第二源/汲極連接至讀取位元線BLR。
根據本發明的實施例，第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2共用相同的閘極結構220。也就是說，第一浮動閘電晶體MFG1的浮動閘極與第二浮動閘電晶體MFG2的浮動閘極相互連接。
再者，第一選擇電晶體MSG1、第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2屬於中電壓元件，第二選擇電晶體MSG2屬於低電壓元件。所以閘極結構210的閘極氧化層厚度大於閘極結構250的閘極氧化層厚度，閘極結構220的閘極氧化層厚度大於閘極結構250的閘極氧化層厚度。
也就是說，第一選擇電晶體MSG1的閘極氧化層厚度大於第二選擇電晶體MSG2的閘極氧化層厚度，二個浮動閘電晶體MFG1、MFG2的閘極氧化層厚度大於第二選擇電晶體MSG2的閘極氧化層厚度。再者，第一選擇電晶體MSG1、第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2的閘極氧化層厚度相同。
再者，由第2A圖的閘極結構220可知，第一浮動閘電晶體MFG1的作用區(active region)面積為L×W1，第二浮動閘電晶體MFG2的作用區(active region)面積為L×W2。其中，W1為第一浮動閘電晶體MFG1的通道寬度(channel width)，W2為第二浮動閘電晶體MFG2的通道寬度，L為第一浮動閘電晶體MFG1與 第二浮動閘電晶體MFG2通道長度(channel length)。而適當地設計二個浮動閘電晶體MFG1、MFG2的作用區面積可以使得非揮發性記憶胞200具有較佳的編程效率或者讀取效率。舉例來說，當第一浮動閘電晶體MFG1的作用區面積大於第二浮動閘電晶體MFG2的作用區面積(亦即，L×W1>L×W2)時，非揮發性記憶胞200有較佳的編程效率。當第二浮動閘電晶體MFG2的作用區面積大於第一浮動閘電晶體MFG1的作用區面積(亦即，L×W2>L×W1)時，非揮發性記憶胞200有較佳的讀取效率。當然，也可以設計第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2有相同的作用區面積。
另外，除了改變通道寬度之外，在此領域的技術人員也可以設計第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2具有相異的通道長度，使得第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2具有不相同的作用區面積。
另外，由於第二選擇電晶體MSG2的閘極氧化層之厚度較薄，其臨限電壓(threshold voltage)較低。因此，非揮發性記憶胞200的讀取路徑(read path)適用於低電壓操作，提昇非揮發性記憶胞200的讀取速度。以下詳細介紹本發明非揮發性記憶胞200的運作。
請參照第3A圖，其所繪示為本發明非揮發性記憶胞進行編程動作與讀取動作的偏壓表。第3B圖與第3C圖為非揮發性記憶胞於編程動作時的運作示意圖。第3D圖與第3E圖為非揮發性記憶胞於讀取動作時的運作示意圖。
基本上，於編程動作(PGM)時，可以提供適當的偏壓，用以控制熱載子(hot carrier)注入浮動閘極，並將非揮發性記憶胞200編程為第一儲存狀態。或者，控制熱載子不注入浮動閘極，並將非揮發性記憶胞200編程為第二儲存狀態。
如第3A圖所示，將非揮發性記憶胞200編程為第一儲存狀態時，編程源極線SLP接收第一電壓Vpp、編程位元線BLP接收接地電壓(0V)、編程字元線WLP接收接地電壓(0V)、讀取源極線SLR接收接地電壓(0V)、讀取位元線BLR接收接地電壓(0V)、讀取字元線WLR接收接地電壓(0V)、井區電壓VNW為第一電壓Vpp、井區電壓VPW為接地電壓(0V)。其中，第一電壓Vpp為編程電壓(program voltage)，第一電壓Vpp的範圍在5.0V~12V之間。
如第3B圖所示，於編程動作(PGM)時，在讀取路徑上，讀取字元線WLR與讀取位元線BLR接收接地電壓(0V)，第二選擇電晶體MSG2關閉(turn off)，亦即讀取路徑關閉。另外，在編程路徑上，編程字元線WLP接收接地電壓(0V)，第一選擇電晶體MSG1開啟(turn on)，所以編程路徑上產生較大的編程電流(program current)IPGM流經第一浮動閘電晶體MFG1。因此，熱載子(例如電子)即由第一浮動閘電晶體MFG1的通道區域(channel region)注入第一浮動閘電晶體MFG1的浮動閘極，使得非揮發性記憶胞200被編程為第一儲存狀態。
如第3A圖所示，將非揮發性記憶胞200編程為第二儲存狀態時，編程源極線SLP接收第一電壓Vpp、編程位元線BLP接收第一電壓Vpp、編程字元線WLP接收第一電壓Vpp、讀取源極線SLR接收接地電壓(0V)、讀取位元線BLR接收接地電壓(0V)、讀取字元線WLR接收接地電壓(0V)、井區電壓VNW為第一電壓Vpp、井區電壓VPW為接地電壓(0V)。
於編程動作時，讀取路徑關閉。另外，在編程路徑上，編程字元線WLP接收第一電壓Vpp，選擇電晶體MSG1關閉(turn off)，編程路徑上的編程電流IPGM非常小，幾乎為零。所以熱載子(例如電子)無法注入第一浮動閘電晶體MFG1的浮動閘極，使得非揮發性記憶胞200被編程為第二儲存狀態。
在第3C圖的編程動作中，係同時提供第一電壓Vpp至編程位元線BLP與編程字元線WLP，用以將非揮發性記憶胞200編成為第二儲存狀態。
然而，在其他的實施例中，也可以提供第一電壓Vpp至編程位元線BLP與編程字元線WLP其中之一，用以將非揮發性記憶胞200編成為第二儲存狀態。舉例來說，在編程路徑上，編程源極線SLP接收第一電壓Vpp、編程位元線BLP接收接地電壓0V、編程字元線WLP接收第一電壓Vpp，可以將非揮發性記憶胞200編成為第二儲存狀態。或者，編程源極線SLP接收第一電壓Vpp、編程位元線BLP接收第一電壓Vpp、編程字元線WLP接收接地電壓0V，也可以將非揮發性記憶胞200編成為第二儲存狀態。
如第3A圖所示，對非揮發性記憶胞200進行讀取動作(Read)時，編程源極線SLP接收第二電壓Vdd、編程位元線BLP接收第二電壓Vdd、編程字元線WLP接收第二電壓Vdd、讀取源極線SLR接收第二電壓Vdd、讀取位元線BLR接收接地電壓(0V)、讀取字元線WLR接收第二電壓Vdd、井區電壓VNW為第二電壓Vdd、井區電壓VPW為接地電壓(0V)。其中，第二電壓Vdd為讀取電壓(read voltage)，第二電壓Vdd小於為第一電壓Vpp，且第二電壓Vdd的範圍在0.7V~2.0V之間。
如第3D圖所示，於讀取動作(Read)時，第一選擇電晶體MSG1關閉，亦即編程路徑關閉。另外，第二選擇電晶體MSG2開啟，亦即讀取路徑開啟。由於非揮發性記憶胞200為第一儲存狀態，第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2的共用浮動閘極儲存熱載子(例如電子)。因此，讀取路徑的第二浮動閘電晶體MFG2產生較大的讀取電流IR。
如第3E圖所示，由於非揮發性記憶胞200為第二儲存狀態，第一浮動閘電晶體MFG1與第二浮動閘電晶體MFG2的共用浮動閘極未儲存熱載子(例如電子)。因此，讀取路徑上的第二浮動閘電晶體MFG2產生較小(幾乎為零)的讀取電流IR。
由以上的說明可知，於讀取動作時，將非揮發性記憶胞200的讀取路徑開啟，使得非揮發性記憶胞200產生讀取電流IR。而根據讀取電流IR的大小，即可決定非揮發性記憶胞200為第一儲存狀態或者第二儲存狀態。舉例來說，提供一參考電流，當讀取電流IR大於參考電流時，非揮發性記憶胞200即為第一儲存狀態。當讀取電流IR小於參考電流時，非揮發性記憶胞200即為第二儲存狀態。
在上述的讀取動作中，係同時提供第二電壓Vdd至編程位元線BLP與編程字元線WLP，用以關閉編程路徑。
然而，在其他的實施例中，也可以僅提供第二電壓Vdd至編程位元線BLP與編程字元線WLP其中之一，也可以關閉編程路徑。舉例來說，編程源極線SLP接收第二電壓Vdd、編程位元線BLP接收接地電壓0V、編程字元線WLP接收第二電壓Vdd，也可以關閉編程路徑。或者，編程源極線SLP接收第二電壓Vdd、編程位元線BLP接收第二電壓Vdd、編程字元線WLP接收接地電壓0V，也可以關閉編程路徑。
當然，相較於第一電壓Vpp，由於編程源極線SLP接收的第二電壓Vdd很低，於讀取動作時，就算編程路徑開啟，也無法將熱載子注入浮動閘電晶體MFG1的浮動閘極。換言之，於讀取動作時，就算編程路徑開啟也不會影響非揮發性記憶胞200的判斷結果。
請參照第4圖，其所繪示為非揮發性記憶胞所組成的非揮發性記憶胞陣列示意圖。非揮發性記憶胞陣列包括2×2個非揮發性記憶胞c11~c22。其中，每個非揮發性記憶胞c11~c22的結構與內部連接關係相同於於第2B圖。當然，本發明的非揮發性記憶胞也可以組成M×N的非揮發性記憶胞陣列，M、N為正整數。
以非揮發性記憶胞c11為例來說明，第一選擇電晶體MSG1的第一源/汲極連接至編程源極線SLP，第一選擇電晶體MSG1的閘極連接至編程字元線WLP1，第一浮動閘電晶體MFG1的第二源/汲極連接至編程位元線BLP1，第二浮動閘電晶體MFG2的第一源/汲極連接至讀取源極線SLR，第二選擇電晶體MSG2的閘極連接至讀取字元線WLR1，第二選擇電晶體MSG2的第二源/汲極連接至讀取位元線BLR1。
再者，非揮發記憶胞陣列中第一列的2個記憶胞c11、c12皆連接至相同的編程源極線SLP、讀取源極線SLR、編程字元線WLP1與讀取字元線WLR1。再者，第一列中的記憶胞c11連接至編程位元線BLP1與讀取位元線BLR1，第一列中的記憶胞c12連接至編程位元線BLP2與讀取位元線BLR2。
相同地，非揮發記憶胞陣列中第二列的2個記憶胞c21、c22連接至相同的編程源極線SLP、讀取源極線SLR、編程字元線WLP2與讀取字元線WLR2。再者，第二列中的記憶胞c21連接至編程位元線BLP1與讀取位元線BLR1，第二列中的記憶胞c22連接至編程位元線BLP2與讀取位元線BLR2。
請參照第5A圖與第5B圖，其所繪示為本發明非揮發性記憶胞陣列的編程動作與讀取動作的運作示意圖。以下介紹編程動作時，將非揮發性記 憶胞c21編程為第二儲存狀態，將非揮發性記憶胞c22編程為第一儲存狀態。於讀取動作時，讀取非揮發性記憶胞c21與非揮發性記憶胞c22的讀取電流。
如第5A圖所示，於編程動作時，編程源極線SLP接收第一電壓Vpp、讀取源極線SLR接收接地電壓(0V)、編程字元線WLP1接收第一電壓Vpp、讀取字元線WLR1接收接地電壓(0V)。因此，非揮發性記憶胞陣列中，第一列為非選定列(un-selected row)，且第一列的二個非揮發性記憶胞c11、c12的編程路徑與讀取路徑皆被關閉。
再者，編程字元線WLP2接收接地電壓(0V)、讀取字元線WLR2接收接地電壓(0V)。因此，非揮發性記憶胞陣列中，第二列即為選定列(selected row)，且第二列的2個非揮發性記憶胞c21、c22內的讀取路徑皆被關閉。
在非揮發性記憶胞c21中，編程位元線BLP1接收第一電壓Vpp，讀取位元線BLR1接收接地電壓(0V)，所以非揮發性記憶胞c21的編程路徑產生非常小，幾乎等於零的編程電流IPMG21。所以熱載子未注入浮動閘電晶體的浮動閘極，非揮發性記憶胞c21被編程為第二儲存狀態。
在非揮發性記憶胞c22中，編程位元線BLP2接收接地電壓(0V)、讀取位元線BLR2接收接地電壓(0V)，所以非揮發性記憶胞c22的編程路徑產生產生較大的編程電流IPMG22。所以熱載子注入浮動閘電晶體的浮動閘極，非揮發性記憶胞c22被編程為第一儲存狀態。
如第5B圖所示，於讀取動作時，編程源極線SLP接收第二電壓Vdd、讀取源極線SLR接收第二電壓Vdd、編程字元線WLP1接收第二電壓Vdd、讀取字元線WLR1接收接地電壓(0V)。因此，非揮發性記憶胞陣列中，第一列為 非選定列(un-selected row)，且第一列的二個非揮發性記憶胞c11、c12的編程路徑與讀取路徑皆被關閉。
再者，編程字元線WLP2接收第二電壓Vdd、讀取字元線WLR2接收第二電壓Vdd。因此，非揮發性記憶胞陣列中，第二列即為選定列(selected row)，且第二列的2個非揮發性記憶胞c21、c22內的編程路徑皆被關閉。
在非揮發性記憶胞c21中，讀取位元線BLR1接收接地電壓(0V)、編程位元線BLP1接收第二電壓Vdd。由於浮動閘電晶體內未儲存熱載子，非揮發性記憶胞c21的讀取路徑產生非常小，幾乎等於零的讀取電流IR21，所以非揮發性記憶胞c21可被判斷為第二儲存狀態。
在非揮發性記憶胞c22中，讀取位元線BLR2接收接地電壓(0V)、編程位元線BLP2接收第二電壓Vdd。由於浮動閘電晶體內儲存熱載子，非揮發性記憶胞c22的讀取路徑產生較大的讀取電流IR22，所以非揮發性記憶胞c22可被判斷為第一儲存狀態。
根據以上的說明，本發明係提出一種非揮發性記憶胞及其相關非揮發性記憶胞陣列。每一個非揮發性記憶胞中包括一編程路徑，由串接的第一選擇電晶體與第一浮動閘電晶體所組成，以及一讀取路徑，由另一串接的第二選擇電晶體與第二浮動閘電晶體所組成。再者，由於第二選擇電晶體為低壓元件(LV device)，使得非揮發性記憶胞可利用低電壓來完成讀取動作。
再者，為了保護非揮發性記憶胞中的第一浮動閘電晶體以及第二浮動閘電晶體，於浮動閘極(floating gate)形成後，亦即第二閘極結構220完成後，更可形成一遮蔽金屬矽化層(Silicide blocking layer)完全覆蓋第二閘極結構，其可保護浮動閘極用以延長非揮發性記憶胞的資料維持時間(data retention time)。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:非揮發性記憶胞
MSG1,MSG2:選擇電晶體
MFG1,MFG2:浮動閘電晶體
VPW,VNW:井區電壓
SLR:讀取源極線
SLP:編程源極線
BLR:讀取位元線
BLP:編程位元線
WLR:讀取字元線
WLP:編程字元線

Claims (17)

  1. 一種非揮發性記憶胞陣列，具有一第一非揮發性記憶胞，包括：一第一選擇電晶體，該第一選擇電晶體的一第一源/汲極連接至一編程源極線，以及該第一選擇電晶體的一閘極連接至一第一編程字元線；一第一浮動閘電晶體，該第一浮動閘極的一第一源/汲極連接至該第一選擇電晶體的一第二源/汲極，以及該第一浮動閘極的一第二源/汲極連接至一第一編程位元線；一第二浮動閘電晶體，該第二浮動閘電晶體的一第一源/汲極連接至一讀取源極線，且該第二浮動閘電晶體的一浮動閘極連接至該第一浮動閘電晶體的一浮動閘極；以及一第二選擇電晶體，該第二選擇電晶體的一第一源/汲極連接至該第二浮動閘電晶體的一第二源/汲極，該第二選擇電晶體的一閘極連接至一第一讀取字元線，以及該第二選擇電晶體的一第二源/汲極連接至一第一讀取位元線。
  2. 如請求項1所述之非揮發性記憶胞陣列，其中該第二選擇電晶體的一閘極氧化層之厚度小於該第一選擇電晶體的一閘極氧化層之厚度。
  3. 如請求項1所述之非揮發性記憶胞陣列，其中該第一選擇電晶體、該第一浮動閘電晶體與該第二浮動閘電晶體係利用一中電壓元件製程所製造，且該第二選擇電晶體係利用一低電壓元件製程所製造。
  4. 如請求項1所述之非揮發性記憶胞陣列，其中該第一選擇電晶體、該第一浮動閘電晶體、該第二浮動閘電晶體為p型電晶體，且該第二選擇電晶體為n型電晶體。
  5. 如請求項4所述之非揮發性記憶胞陣列，其中於一編程動作時，該編程源極線接收一第一電壓，該第一編程字元線接收一接地電壓，該第一編程位元線接收該接地電壓，該讀取源極線接收該接地電壓，該第一讀取字元線接收該接地電壓，該第一讀取位元線接收該接地電壓，該第一非揮發性記憶胞被編程為一第一儲存狀態。
  6. 如請求項5所述之非揮發性記憶胞陣列，其中該第一電壓的範圍在5.0V~12V之間。
  7. 如請求項5所述之非揮發性記憶胞陣列，其中於一讀取動作時，該編程源極線接收一第二電壓，該第一編程字元線接收該第二電壓，該第一編程位元線接收該第二電壓，該讀取源極線接收該第二電壓，該第一讀取字元線接收該第二電壓，該第一讀取位元線接收一接地電壓，該第一非揮發性記憶胞產生一讀取電流；該第二電壓小於該第一電壓；當該讀取電流大於一參考電流時，該第一非揮發性記憶胞為一第一儲存狀態；以及，當該讀取電流小於該參考電流時，該第一非揮發性記憶胞為一第二儲存狀態。
  8. 如請求項7所述之非揮發性記憶胞陣列，其中該第二電壓的範圍在0.7V~2.0V之間。
  9. 如請求項1所述之非揮發性記憶胞陣列，更包括一第二非揮發性記憶胞，包括：一第三選擇電晶體，該第三選擇電晶體的一第一源/汲極連接至該編程源極線，以及該第三選擇電晶體的一閘極連接至該第一編程字元線； 一第三浮動閘電晶體，該第三浮動閘極的一第一源/汲極連接至該第三選擇電晶體的一第二源/汲極，以及該第三浮動閘極的一第二源/汲極連接至一第二編程位元線；一第四浮動閘電晶體，該第四浮動閘電晶體的一第一源/汲極連接至該讀取源極線，且該第四浮動閘電晶體的一浮動閘極連接至該第三浮動閘電晶體的一浮動閘極；以及一第四選擇電晶體，該第四選擇電晶體的一第一源/汲極連接至該第四浮動閘電晶體的一第二源/汲極，該第四選擇電晶體的一閘極連接至該第一讀取字元線，以及該第四選擇電晶體的一第二源/汲極連接至一第二讀取位元線。
  10. 如請求項1所述之非揮發性記憶胞陣列，更包括一第二非揮發性記憶胞，包括：一第三選擇電晶體，該第三選擇電晶體的一第一源/汲極連接至該編程源極線，以及該第三選擇電晶體的一閘極連接至一第二編程字元線；一第三浮動閘電晶體，該第三浮動閘極的一第一源/汲極連接至該第三選擇電晶體的一第二源/汲極，以及該第三浮動閘極的一第二源/汲極連接至該第一編程位元線；一第四浮動閘電晶體，該第四浮動閘電晶體的一第一源/汲極連接至該讀取源極線，且該第四浮動閘電晶體的一浮動閘極連接至該第三浮動閘電晶體的一浮動閘極；以及一第四選擇電晶體，該第四選擇電晶體的一第一源/汲極連接至該第四浮動閘電晶體的一第二源/汲極，該第四選擇電晶體的一閘極連接至一第二讀取字元線，以及該第四選擇電晶體的一第二源/汲極連接至該第一讀取位元線。
  11. 如請求項1所述之非揮發性記憶胞陣列，其中該第一非揮發性記憶胞，包括：一半導體基板，具有一N型井區與一P型井區；一第一閘極結構與一第二閘極結構，形成於該N型井區上，且該第一閘極結構連接至該第一編程字元線；一第一p型摻雜區，形成於該N型井區中，該第一p型摻雜區位於該第一閘極結構的一第一側，且該第一p型摻雜區連接至該編程源極線；一第二p型摻雜區，形成於該N型井區中，且該第二p型摻雜區位於該第一閘極結構的一第二側與該第二閘極結構的一第一側之間；一第三p型摻雜區，形成於該N型井區中，該第三p型摻雜區位於該第二閘極結構的一第二側，且該第三p型摻雜區連接至該第一編程位元線；一第四p型摻雜區，形成於該N型井區中，該第四p型摻雜區位於該第二閘極結構的該第一側，該第四p型摻雜區連接至該讀取源極線，且該第四p型摻雜區未接觸於該第二p型摻雜區；一第五p型摻雜區，形成於該N型井區中，該第五p型摻雜區位於該第二閘極結構的該第二側，且該第五p型摻雜區未接觸於該第三p型摻雜區；一第三閘極結構，形成於該P型井區上，且該第三閘極結構連接至該第一讀取字元線；一第一n型摻雜區，形成於該P型井區中，該第一n型摻雜區位於該第三閘極結構的一第一側；一第二n型摻雜區，形成於該P型井區中，該第二n型摻雜區位於該第三閘極結構的一第二側，且該二n型摻雜區連接至該第一讀取位元線；以及 一金屬層，連接至該第五p型摻雜區與該第一n型摻雜區；其中，該第一閘極結構、該第一p型摻雜區與該第二p型摻雜區形成該第一選擇電晶體；該第二閘極結構、該第二p型摻雜區與該第三p型摻雜區形成該第一浮動閘電晶體；該第二閘極結構、該第四p型摻雜區與該第五p型摻雜區形成該第二浮動閘電晶體；以及，該第三閘極結構、該第一n型摻雜區與該第二n型摻雜區形成該第二選擇電晶體。
  12. 如請求項11所述之非揮發性記憶胞陣列，其中該第一閘極結構包括一第一閘極氧化層與一第一多晶矽閘極層，該第二閘極結構包括一第二閘極氧化層與一第二多晶矽閘極層，該第三閘極結構包括一第三閘極氧化層與一第三多晶矽閘極層，該第一閘極氧化層與該第二閘極氧化層接觸該N型井區，該第三閘極氧化層接觸於該P型井區，該第一多晶矽閘極層覆蓋於該第一閘極氧化層，該第二多晶矽閘極層覆蓋於該第二閘極氧化層，該第三多晶矽閘極層覆蓋於該第三閘極氧化層，該第一多晶矽閘極層連接至該第一編程字元線，該第三多晶矽閘極層連接至該第一讀取字元線。
  13. 如請求項12所述之非揮發性記憶胞陣列，其中該第一閘極氧化層的厚度大於該第三閘極氧化層的厚度，且該第二閘極氧化層的厚度大於該第三閘極氧化層的厚度。
  14. 如請求項11所述之非揮發性記憶胞陣列，更包括一遮蔽金屬矽化層完全覆蓋該第二閘極結構。
  15. 如請求項11所述之非揮發性記憶胞陣列，其中該第一浮動閘電晶體的一作用區面積異於該第二浮動閘電晶體的一作用區面積。
  16. 如請求項15所述之非揮發性記憶胞陣列，其中該第一浮動閘電晶體的該作用區面積大於該第二浮動閘電晶體的該作用區面積。
  17. 如請求項15所述之非揮發性記憶胞陣列，其中該第一浮動閘電晶體的該作用區面積小於該第二浮動閘電晶體的該作用區面積。
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