TWI819457B - 多次編程非揮發性記憶體的記憶胞陣列 - Google Patents

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Abstract

本發明為一種多次編程非揮發性記憶體的記憶胞陣列。在本發明的記憶胞中，設計出一條雙向路徑使得電子注入浮動閘極與退出浮動閘極皆通過相同的閘極端氧化層，使得記憶胞有較高的資料保存可靠度(data retention reliability)與耐久性可靠度(endurance reliability)。另外，本發明更在記憶胞中設計核心元件(core device)的電晶體，並運用於讀取運作，用以降低記憶胞的讀取電壓。

Description

多次編程非揮發性記憶體的記憶胞陣列
本發明是有關於一種非揮發性記憶體(Non-volatile memory)的記憶胞陣列(memory cell array)，且特別是有關於一種多次編程(multi-time programmable，簡稱MTP)非揮發性記憶體的記憶胞陣列以及記憶胞陣列中的記憶胞(memory cell)。
請參照第1A圖、第1B圖與第1C圖，其所繪示為習知MTP非揮發性記憶體的記憶胞之上視圖、等效電路與各種運作的偏壓表。此記憶胞揭露於美國專利US 8,355,282。
如第1A圖所示，在半導體基板(substrate)上形成N型井區NW1、NW2以及P型井區PW。接著，利用多晶矽層(polysilicon)形成三個閘極結構471、400、472。其中，閘極結構400同時覆蓋於N型井區NW1、NW2以及P型井區PW。閘極結構471、472覆蓋於P型井區PW且位於閘極結構400的二側。另外，閘極結構400係作為浮動閘極(floating gate，FG)。
接著，於P型井區PW形成n摻雜區(n-doped region)461、462、463、464。其中，n摻雜區461位於閘極結構471的一側，n摻雜區462位於閘極結構471 與閘極結構400之間，n摻雜區463位於閘極結構400與閘極結構472之間，n摻雜區464位於閘極結構472的一側。
再者，於N型井區NW1與NW2形成p摻雜區(p-doped region)421、422、481、482。其中，p摻雜區421、422形成於N型井區NW2內，分別位於閘極結構400的二側。p摻雜區481、482形成於N型井區NW1內，分別位於閘極結構400的二側。
另外，在記憶胞40中，閘極結構471連接至字元線WL，閘極結構472連接至選擇閘極端線SG，p摻雜區421與422連接至控制線CL，p摻雜區481與482連接至抹除線EL，n摻雜區461連接至源極線SL，n摻雜區464連接至位元線BL。
如第1B圖所示，n摻雜區461、閘極結構471與n摻雜區462形成電晶體530。n摻雜區462、閘極結構400與n摻雜區463形成浮動閘電晶體(floating gate transistor)510。n摻雜區463、閘極結構472與n摻雜區464形成電晶體540。閘極結構400與p摻雜區421、422可視為一電晶體，並連接成一電容器500。閘極結構400與p摻雜區481、482可視為另一電晶體，並連接成一電容器520。
因此，記憶胞40的等效電路中，電晶體530的閘極端連接至字元線WL，電晶體530的第一端連接至源極線SL，電晶體530的第二端連接至浮動閘電晶體510的第一端。電晶體540的閘極端連接至選擇閘極端線SG，電晶體540的第一端連接至位元線BL，電晶體540的第二端連接至浮動閘電晶體510的第二端。電晶體530、電晶體540與浮動閘電晶體510的體極端(body terminal)連接至P型井區PW。電容器500的第一端連接至浮動閘電晶體510的浮動閘極，電容器500 的第二端連接至控制線CL。電容器520的第一端連接至浮動閘電晶體510的浮動閘極，電容器520的第二端連接至抹除線EL。
如第1C圖所示，提供適當的偏壓至習知記憶胞40後，即可對記憶胞40進行編程運作(program operation)、編程抑制運作(program inhibit operation)、抹除運作(erase operation)以及讀取運作(read operation)。
於編程運作(PGM)時，控制線CL與抹除線EL接收的電壓範圍為5V~20V。選擇閘極端線SG接收的電壓範圍為1V~5V。字元線WL、源極線SL、位元線BL與P型井區PW則接收接地電壓(0V)。此時，如第1B圖所示，浮動閘電晶體510發生FN電子穿隧注入效應(Fowler-Nordheim(FN)electron tunneling injection)，浮動閘電晶體510的通道(channel)與浮動閘極之間產生一電子注入路徑Pth1。亦即，電子由浮動閘電晶體510的通道經由閘極端氧化層(gate oxide layer)注入浮動閘極，使得電子儲存於浮動閘極，並完成編程運作。
相較於編程運作(PGM)，於編程抑制運作(PGM inhibit)時，僅有位元線BL接收的電壓不同。於編程抑制運作(PGM inhibit)時，位元線BL接收的電壓範圍為1V~7V。此時，浮動閘電晶體510未發生FN電子穿隧注入效應，浮動閘電晶體510的通道(channel)與浮動閘極之間並未產生電子注入路徑Pth1。亦即，電子無法由浮動閘電晶體510通道注入浮動閘極，使得浮動閘極未儲存電子。
於抹除運作(ERS)時，抹除線EL接收抹除電壓，且抹除電壓的電壓範圍為5V~20V。控制線CL、源極線SL、位元線BL與P型井區PW接收接地電壓(0V)。字元線WL與選擇閘極端線SG接收的電壓範圍為0V~5V。此時，如第1B圖所示，電容器520發生FN電子穿隧退出效應(Fowler-Nordheim(FN)electron tunneling ejection)，浮動閘極與抹除線EL之間產生一電子退出路徑Pth2。亦即， 電子由浮動閘極經由電容器5202的閘極端氧化層(gate oxide layer)退出至抹除線EL，並完成抹除運作。
於讀取運作(READ)時，控制線CL、字元線WL與選擇閘極端線SG接收的電壓範圍為1V~5V。抹除線EL接收的電壓範圍為0V~5V。源極線SL與P型井區PW接收接地電壓(0V)。位元線BL接收讀取電壓，且讀取電壓的電壓範圍為1V~5V。此時，記憶胞40產生讀取電流(read current)由位元線BL流向源極線SL。舉例來說，假設浮動閘極未儲存電子時，浮動閘電晶體510開啟(turn on)，記憶胞40產生較大的讀取電流。反之，假設浮動閘極儲存電子時，浮動閘電晶體510幾乎關閉(turn off)，記憶胞40產生較小的讀取電流。也就是說，於讀取運作時，根據讀取電流的大小即可決定記憶胞40的儲存狀態。
由以上的說明可知，習知記憶胞40在編程運作(PGM)時是利用浮動閘電晶體510中的電子注入路徑Pth1將電子注入浮動閘極。而習知記憶胞40在抹除運作(ERS)時是利用電容器520中的電子退出路徑Pth2將電子移出浮動閘極。這種利用二條單方向路徑來分別注入與退出電子，會使得習知記憶胞40的資料保存可靠度較低(lower data retention reliability)。
習知記憶胞40於編程運作(PGM)時，電子會經由浮動閘電晶體510的閘極端氧化層(gate oxide layer)注入浮動閘極。而習知記憶胞40於讀取運作(READ)時，利用浮動閘電晶體510來產生讀取電流(read current)。由於習知記憶胞40在編程運作(PGM)與讀取運作(READ)皆需利用到浮動閘電晶體510，因此會使得浮動閘電晶體510的耐久性可靠度(endurance reliability)降低。
眾所周知，在積體電路(integrated circuit)的製程中，被歸類於輸出入元件(I/O device)的電晶體，可承受較高的電壓應力(voltage stress)，但是操 作電壓較高。而被歸類於核心元件(core device)的電晶體，其操作電壓較低，所以無法承受高的電壓應力。
以習知記憶胞40為例，電晶體540在正常運作時，選擇閘極端線SG與位元線BL至P型井區PW之間的電壓應力(電壓差)可能到達7V。同理，電晶體530的字元線WL至P型井區PW之間的電壓應力(電壓差)可能到達5V。換言之，電晶體530與電晶體540皆屬於需要承受較高電壓應力的輸出入元件，因此習知記憶胞40在讀取運作時，讀取電壓會比較高。
本發明提出一種多次編程非揮發性記憶體的記憶胞陣列。在本發明的記憶胞中，設計出一條雙向路徑使得電子注入浮動閘極與退出浮動閘極皆通過相同的閘極端氧化層，使得記憶胞有較高的資料保存可靠度(data retention reliability)與耐久性可靠度(endurance reliability)。另外，本發明更在記憶胞中設計核心元件(core device)的電晶體，並運用於讀取運作，用以降低記憶胞的讀取電壓。
本發明係有關於一種多次編程非揮發性記憶體的記憶胞陣列，該記憶胞陣列包括一第一記憶胞，該第一記憶胞包括：一第一井區與一第二井區；一第一閘極結構，覆蓋於該第一井區與該第二井區；一第二閘極結構，覆蓋於該第一井區；一第三閘極結構，覆蓋於該第二井區；一第一摻雜區，位於該第一井區中，該第一閘極結構的一第一側；一第二摻雜區，位於該第一井區中，該第一閘極結構的一第二側與該第二閘極結構的一第一側之間；一第三摻雜區，位於該第一井區中，該第二閘極結構的一第二側；一第四摻雜區，位於該 第二井區中，該第一閘極結構的該第一側；一第五摻雜區，位於該第二井區中，該第一閘極結構的該第二側與該第三閘極結構的一第一側之間；一第六摻雜區，位於該第二井區中，該第三閘極結構的一第二側；一第一金屬連接線，連接至該第一摻雜區；一第二金屬連接線，連接至該第二閘極結構；一第三金屬連接線，連接至該第三閘極結構；一第四金屬連接線，連接至該第一井區；一第五金屬連接線，連接至該第三摻雜區，且該第五金屬連接線連接至該第四金屬連接線；一第六金屬連接線，連接至該第二井區；一第七金屬連接線，連接至該第六摻雜區，且該第七金屬連接線連接至該第六金屬連接線；其中，該第一井區、該第一摻雜區、該第二摻雜區與該第一閘極結構形成一第一電晶體；該第一井區、該第二摻雜區、該第三摻雜區與該第二閘極結構形成一第二電晶體；該第二井區、該第四摻雜區、該第五摻雜區與該第一閘極結構形成一第三電晶體；以及，該第二井區、該第五摻雜區、該第六摻雜區與該第三閘極結構形成一第四電晶體。
本發明係有關於一種多次編程非揮發性記憶體的記憶胞陣列，該記憶胞陣列包括一第一記憶胞，該第一記憶胞包括：一第一井區與一第二井區；一第一閘極結構，覆蓋於該第一井區與該第二井區；一第二閘極結構，覆蓋於該第一井區；一第三閘極結構，覆蓋於該第二井區；一第四閘極結構，覆蓋於該第二井區；一第一摻雜區，位於該第一井區中，該第一閘極結構的一第一側；一第二摻雜區，位於該第一井區中，該第一閘極結構的一第二側與該第二閘極結構的一第一側之間；一第三摻雜區，位於該第一井區中，該第二閘極結構的一第二側；一第四摻雜區，位於該第二井區中，該第四閘極結構的一第一側；一第五摻雜區，位於該第二井區中，該第四閘極結構的一第二側與該第一閘極 結構的該第一側之間；一第六摻雜區，位於該第二井區中，該第一閘極結構的該第二側與該第三閘極結構的一第一側之間；一第七摻雜區，位於該第二井區中，該第三閘極結構的一第二側；一第一金屬連接線，連接至該第一摻雜區；一第二金屬連接線，連接至該第二閘極結構；一第三金屬連接線，連接至該第三閘極結構；一第四金屬連接線，連接至該第一井區；一第五金屬連接線，連接至該第三摻雜區，且該第五金屬連接線連接至該第四金屬連接線；一第六金屬連接線，連接至該第二井區；一第七金屬連接線，連接至該第七摻雜區，且該第七金屬連接線連接至該第六金屬連接線；一第八金屬連接線，連接至該第四摻雜區；以及，一第九金屬連接線，連接至該第四閘極結構；其中，該第一井區、該第一摻雜區、該第二摻雜區與該第一閘極結構形成一第一電晶體；該第一井區、該第二摻雜區、該第三摻雜區與該第二閘極結構形成一第二電晶體；該第二井區、該第五摻雜區、該第六摻雜區與該第一閘極結構形成一第三電晶體；該第二井區、該第六摻雜區、該第七摻雜區與該第三閘極結構形成一第四電晶體；以及，該第二井區、該第四摻雜區、該第五摻雜區與該第四閘極結構形成一第五電晶體。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
40:記憶胞
200,600:記憶胞陣列
212,214,216,222,224,226,232,234,236,242,244,246,400,471,472:閘極結構
251,252,253,254,255,256,257,261,262,263,264,265,271,272,273:n摻雜區
274,275,461,462,463,464,612,614,622,624,632,634,642,644:n摻雜區
281,282,283,284,285,286,287,288,289,290,291,292,293,294:金屬連接線
295,296,616,618,626,628,636,638,646,648:金屬連接線
422,421,481,482:p摻雜區
500,520:電容器
510,530,540:電晶體
610,620,630,640:閘極結構
第1A圖、第1B圖與第1C圖為習知MTP非揮發性記憶體的記憶胞之上視圖的上視圖、等效電路以及各種運作的偏壓表； 第2A圖與第2D圖為本發明第一實施例的MTP非揮發性記憶體的製作流程；第2E圖為本發明第一實施例的MTP非揮發性記憶體的等效電路圖；第3A圖為本發明第一實施例MTP非揮發性記憶體的記憶胞進行各種運作的偏壓表；第3B圖至第3E圖為記憶胞進行各種運作的偏壓示意圖；第4A圖至第4C圖為第一實施例記憶胞陣列進行各種運作時的偏壓示意圖；第5A圖與第5B圖為本發明第二實施例的MTP非揮發性記憶體的上視圖與等效電路圖；第6A圖為本發明第二實施例MTP非揮發性記憶體的記憶胞進行各種運作的偏壓表；第6B圖至第6E圖為記憶胞進行各種運作的偏壓示意圖；以及第7A圖至第7C圖為第二實施例記憶胞陣列進行各種運作時的偏壓示意圖。
請參照第2A圖與第2D圖，其所繪示為本發明第一實施例的MTP非揮發性記憶體的製作流程。其中，MTP非揮發性記憶體包括4個記憶胞，組成2x2的記憶胞陣列。當然，本發明的MTP非揮發性記憶體並不限定於2x2的記憶胞陣列，也可以組成mxn的記憶胞陣列，其中m、n為正整數。
如第2A圖所示，在半導體基板上形成深N型井區(Deep N-well，簡稱DNW)。之後，於深N型井區DNW中，再形成三個隔離(isolated)的P型井區PW1、PW2、PW3。當然，深N型井區DNW也可以用N型埋入層(N-type Buried layer，簡稱NBL)來取代。
如第2B圖所示，形成多個閘極結構212、214、216、222、224、226、232、234、236、242、244、246。其中，閘極結構212、222同時覆蓋於P型井區PW1、PW2，閘極結構232、242同時覆蓋於P型井區PW1、PW3，閘極結構214、224、234、244覆蓋於P型井區PW1，閘極結構216、226覆蓋於P型井區PW2，閘極結構236、246覆蓋於P型井區PW3。再者，上述的閘極結構皆包括一閘極端氧化層(gate oxide layer)與一多晶矽閘極層(polysilicon gate layer)，閘極端氧化層覆蓋於半導體基板的表面，且多晶矽閘極層覆蓋於閘極端氧化層上。
值得注意地，閘極結構212、222、232、242呈現凸字形狀，閘極結構212、222、232、242中較寬的部份覆蓋於P型井區PW1，閘極結構212、222中較窄的部份覆蓋於P型井區PW2，閘極結構232、242中較窄的部份覆蓋於P型井區PW3。
接著，進行摻雜製程，於P型井區PW1、PW2、PW3形成n摻雜區251~257、261~265、271~275。在P型井區PW1中，n摻雜區251位於閘極結構212與232的左側，n摻雜區252位於閘極結構212的右側與閘極結構214的左側之間，n摻雜區253位於閘極結構214的右側與閘極結構224的左側之間，n摻雜區254位於閘極結構224的右側與閘極結構222的左側之間，n摻雜區256位於閘極結構232的右側與閘極結構234的左側之間，n摻雜區253位於閘極結構234的右側與閘極結構244的左側之間，n摻雜區257位於閘極結構244的右側與閘極結構242的左側之間，n摻雜區255位於閘極結構222與242的右側。在P型井區PW2中，n摻雜區261位於閘極結構212的左側，n摻雜區262位於閘極結構212的右側與閘極結構216的左側之間，n摻雜區263位於閘極結構216的右側與閘極結構226的左側之間，n摻雜區264位於閘極結構226的右側與閘極結構222的左側之間，n摻雜區265 位於閘極結構222的右側。在P型井區PW3中，n摻雜區271位於閘極結構232的左側，n摻雜區272位於閘極結構232的右側與閘極結構236的左側之間，n摻雜區273位於閘極結構236的右側與閘極結構246的左側之間，n摻雜區274位於閘極結構246的右側與閘極結構242的左側之間，n摻雜區275位於閘極結構242的右側。另外，上述閘極結構的左側可視為第一側，閘極結構的右側可視為第二側。
如第2D圖所示，進行連線製程，形成多個金屬連接線(metal contact line)281~296。其中，金屬連接線281連接至n摻雜區251作為位元線BL1。金屬連接線282連接至n摻雜區255作為位元線BL2。金屬連接線283連接至閘極結構214，金屬連接線284連接至閘極結構224，且金屬連接線283與284相互連接作為字元線WL1。金屬連接線285連接至閘極結構234，金屬連接線286連接至閘極結構244，且金屬連接線285與286相互連接作為字元線WL2。金屬連接線287連接至n摻雜區253，金屬連接線288連接至P型井區PW1，且金屬連接線287與288相互連接作為P型井區連線(P-well line)PWL1。金屬連接線289連接至n摻雜區263，金屬連接線290連接至P型井區PW2，且金屬連接線289與290相互連接作為P型井區連線PWL2。金屬連接線291連接至n摻雜區273，金屬連接線292連接至P型井區PW3，且金屬連接線291與292相互連接作為P型井區連線PWL3。金屬連接線293連接至閘極結構216，金屬連接線294連接至閘極結構236，且金屬連接線293與294相互連接作為控制線(control line)CL1。金屬連接線295連接至閘極結構256，金屬連接線296連接至閘極結構246，且金屬連接線295與296相互連接作為控制線CL2。
請參照第2E圖，其所繪示為本發明第一實施例的MTP非揮發性記憶體的等效電路圖。MTP非揮發性記憶體包括4個記憶胞c11~c22，共組成2x2 的記憶胞陣列200，連接至位元線BL1~BL2、字元線WL1~WL2、控制線CL1~CL2、P型井區連線PWL1~PWL3。由於每個記憶胞c11~c22的結構與連接關係類似，以下介紹記憶胞c11與第2D圖之間的關係，其他記憶胞則不再贅述。
記憶胞c11包括四個電晶體M1~M4。其中，P型井區PW1、n摻雜區251、n摻雜區252與閘極結構212形成電晶體M1。P型井區PW1、n摻雜區252、n摻雜區253與閘極結構214形成電晶體M2。P型井區PW2、n摻雜區261、n摻雜區262與閘極結構212形成電晶體M3。P型井區PW2、n摻雜區262、n摻雜區263與閘極結構216形成電晶體M4。也就是說，電晶體M1、M2形成於P型井區PW1，電晶體M3、M4形成於P型井區PW2。
另外，在記憶胞c11中，由於閘極結構212呈現凸字形狀。因此，電晶體M1的通道長度(channel length)會長於電晶體M3的通道長度。也就是說，在相同通道寬度(channel width)下，電晶體M1的主動區域(active area)會大於電晶體M3的主動區域。同理，其他記憶胞c12、c21、c22也有類似特徵。
電晶體M1為浮動閘電晶體(floating gate transistor)，電晶體M1的第一汲/源端(drain/source terminal)連接至位元線BL1，電晶體M1的體極端(body terminal)連接至P型井區連線PWL1，電晶體M1的閘極端為浮動閘極(floating gate)Gf。電晶體M2的第一汲/源端連接至電晶體M1的第二汲/源端，電晶體M2的第二汲/源端與電晶體M2的體極端連接至P型井區連線PWL1，電晶體M2的閘極端連接至字元線WL1。電晶體M3的第一汲/源端浮接(floating)，電晶體M3的體極端連接至P型井區連線PWL2，電晶體M3的閘極端連接至浮動閘極Gf。電晶體M4的第一汲/源端連接至電晶體M2的第二汲/源端，電晶體M4的第二汲/源端與 電晶體M4的體極端連接至P型井區連線PWL2，電晶體M4的閘極端連接至控制線CL1。
請參照第3A圖，其所繪示為本發明第一實施例MTP非揮發性記憶體的記憶胞進行各種運作的偏壓表。再者，第3B圖至第3E圖為記憶胞進行各種運作的偏壓示意圖。以下以記憶胞c11為例來進行說明。
請參考第3A圖與第3B圖，於編程運作(PGM)時，記憶胞c11的字元線WL1、位元線BL1、P型井區連線PWL1與深N型井區DNW(未繪示)接收接地電壓Vss。另外，P型井區連線PWL2接收負的編程電壓-Vpp，控制線CL1接收負的控制電壓-Vctrl1。根據本發明的第一實施例，負的編程電壓-Vpp小於負的控制電壓-Vctrl1，負的控制電壓-Vctrl1小於接地電壓Vss。舉例來說，負的編程電壓-Vpp為-10V，負的控制電壓-Vctrl1為-5V，接地電壓Vss為0V。
於編程運作(PGM)時，電晶體M1、M2為關閉(turn off)。另外，電晶體M3開啟(turn on)，負的編程電壓-Vpp由第四電晶體M4傳遞至第三電晶體M3的第二汲/源端，並使得第三電晶體M3的第二汲/源端與閘極端(浮動閘極Gf)之間產生Vpp的電壓差。因此，第三電晶體M3發生FN電子穿隧注入效應(Fowler-Nordheim(FN)electron tunneling inection)，第三電晶體M3的第二汲/源端與第三電晶體M3的閘極端(亦即，浮動閘極Gf)之間產生一電子注入路徑Pth1。亦即，電子由第三電晶體M3的第二汲/源端經由第三電晶體M3的閘極端氧化層(gate oxide layer)注入浮動閘極Gf，並完成編程運作(PGM)。
請參考第3A圖與第3C圖，於抑制編程運作(PGM inhibit)時，記憶胞c11的字元線WL1、位元線BL1、P型井區連線PWL1與深N型井區DNW(未 繪示)接收接地電壓Vss。另外，P型井區連線PWL2與控制線CL1接收負的編程-Vpp。
於抑制編程運作(PGM inhibit)時，電晶體M1、M2為關閉(turn off)。另外，電晶體M4關閉(turn off)使得第三電晶體M3的第二汲/源端為浮接(floating)。因此，第三電晶體M3的第二汲/源端與第三電晶體M3的閘極端之間無法產生電子注入路徑Pth1。換言之，FN電子穿隧注入效應(Fowler-Nordheim(FN)electron tunneling injection)未發生，電子無法注入浮動閘極Gf。
請參考第3A圖與第3D圖，於抹除運作(ERS)時，記憶胞c11的字元線WL1、位元線BL1與P型井區連線PWL1接收接地電壓Vss。另外，深N型井區DNW(未繪示)與P型井區連線PWL2接收抹除電壓Vee，控制線CL1接收控制電壓Vctrl2。根據本發明的第一實施例，抹除電壓Vee大於控制電壓Vctrl2，控制電壓Vctrl2大於接地電壓Vss。舉例來說，抹除電壓Vee為10V，控制電壓Vctrl2為5V，接地電壓Vss為0V。
於抹除運作(ERS)時，電晶體M1、M2為關閉(turn off)。另外，電晶體M3關閉(turn off)，抹除電壓Vee由P型井區連線PWL2傳遞至第三電晶體M3的體極端，並使得第三電晶體M3的體極端與閘極端(浮動閘極Gf)之間產生Vee的電壓差。因此，第三電晶體M3發生FN電子穿隧退出效應(Fowler-Nordheim(FN)electron tunneling ejection)，第三電晶體M3的體極端與第三電晶體M3的閘極端(亦即，浮動閘極Gf)之間產生一電子退出路徑Pth2。亦即，電子由浮動閘極Gf經由第三電晶體M3的閘極端氧化層(gate oxide layer)退出至第三電晶體M3的體極端，並完成抹除運作(ERS)。
請參考第3A圖與第3E圖，於讀取運作(READ)時，記憶胞c11的字元線WL1與位元線BL1接收讀取電壓Vr。另外，P型井區連線PWL1、P型井區連線PWL2、控制線CL1與深N型井區DNW(未繪示)接收接地電壓Vss。根據本發明的第一實施例，讀取電壓Vr大於接地電壓Vss。舉例來說，讀取電壓Vr為0.7V，接地電壓Vss為0V。
於讀取運作(READ)時，電晶體M3、M4為關閉(turn off)。另外，電晶體M2開啟(turn on)並產生一讀取電流Ir，由位元線BL1經由電晶體M1流至電晶體M2。換言之，於讀取運作時，根據位元線BL上的電流大小即可判斷記憶胞c11的儲存狀態。舉例來說，將感測放大器(sense amplifier，未繪示)連接至位元線BL1，當浮動閘極Gf上儲存電子時，讀取電流Ir較小，感測放大器判斷記憶胞c11為第一儲存狀態。反之，當浮動閘極Gf上未儲存電子時，讀取電流Ir較大，感測放大器判斷記憶胞c11為第二儲存狀態。
由以上的說明可知，本發明第一實施例記憶胞c11在編程運作(PGM)與抹除運作(ERS)皆利用電晶體M3中的電子注入路徑Pth1與電子退出路徑Pth2將電子注入與退出浮動閘極Gf。也就是說，編程(PGM)運作與抹除(ERS)運作時，電子皆穿隧電晶體M3的閘極端氧化層。亦即，本發明利用一條雙方向路徑來分別注入與退出電子，即可使得記憶胞c11的資料保存可靠度較高(higher data retention reliability)。
再者，由於本發明第一實施例記憶胞c11在編程運作(PGM)與抹除運作(ERS)時，電子並不會穿隧電晶體M1(浮動閘電晶體)的閘極端氧化層。換言之，電晶體M1(浮動閘電晶體)的閘極端氧化層不會被破壞，且電晶體M1僅在 讀取運作(READ)時產生讀取電流Ir。因此，可大幅提高電晶體M1(浮動閘電晶體)的耐久性可靠度(endurance reliability)。
另外，在第一實施例記憶胞c11的運作過程中，電晶體M2承受的電壓應力(voltage stress)很低，約為0.7V。也就是說，電晶體M2可以是操作電壓較低的核心元件(core device)電晶體。因此，記憶胞c11的讀取電壓可以降低。
利用第3A圖的偏壓表可對MTP非揮發性記憶體的記憶胞陣列進行各種運作。請參照第4A圖至第4C圖，其所繪示為第一實施例記憶胞陣列進行各種運作時的偏壓示意圖。
如第4A圖所示，字元線WL1、字元線WL2、位元線BL1、位元線BL2、P型井區連線PWL1與深N型井區DNW(未繪示)接收接地電壓Vss。另外，P型井區連線PWL2與控制線CL2接收負的編程電壓-Vpp，P型井區連線PWL3與控制線CL1接收負的控制電壓-Vctrl1。
在記憶胞陣列200中，P型井區連線PWL3連接的一列記憶胞c21、c22為非選定列(unselected row)。亦即，非選定列中的記憶胞c21、c22不會被編程。再者，P型井區連線PWL2連接的一列記憶胞c11、c12為選定列(selected row)。選定列中的記憶胞c11為選定記憶胞(selected cell)，其他記憶胞c22為非選定記憶胞(unselected cell)。選定記憶胞c11會進行編程運作(PGM)，非選定記憶胞c12會進行編程抑制運作(PGM inhibit)。另外，施加於P型井區連線PWL3的電壓(-Vctrl1)介於施加於P型井區連線PWL1的電壓(Vss)及P型井區連線PWL2的電壓(-Vpp)之間以達到選定列及非選定列的操作。
如第4B圖所示，字元線WL1、字元線WL2、位元線BL1、位元線BL2、P型井區連線PWL1與P型井區連線PWL3接收接地電壓Vss。另外，P型 井區連線PWL2與深N型井區DNW(未繪示)接收抹除電壓Vee。控制線CL1與控制線CL2接收控制電壓Vctrl2。
在記憶胞陣列200中，P型井區連線PWL3連接的一列記憶胞c21、c22為非選定列(unselected row)。亦即，非選定列中的記憶胞c21、c22不會被抹除。再者，P型井區連線PWL2連接的一列記憶胞c11、c12為選定列(selected row)。選定列中的所有記憶胞c11、c12皆會進行抹除運作(ERS)。
如第4C圖所示，字元線WL2、位元線BL2、P型井區連線PWL1、P型井區連線PWL2、P型井區連線PWL3、控制線CL1、控制線CL2與深N型井區DNW(未繪示)接收接地電壓Vss。另外，字元線WL1與位元線BL1接收讀取電壓Vr。
在記憶胞陣列200中，字元線WL2連接的一列記憶胞c21、c22為非選定列(unselected row)。亦即，非選定列中的記憶胞c21、c22不會被讀取。再者，字元線WL1連接的一列記憶胞c11、c12為選定列(selected row)。選定列中的記憶胞c11為選定記憶胞(selected cell)，其他記憶胞c12為非選定記憶胞(unselected cell)。選定記憶胞c11會進行讀取運作(READ)，非選定記憶胞c12不會進行讀取運作。
請參照第5A圖與第5B圖，其所繪示為本發明第二實施例的MTP非揮發性記憶體的上視圖與等效電路圖。其中，MTP非揮發性記憶體包括4個記憶胞，組成2x2的記憶胞陣列。當然，本發明的MTP非揮發性記憶體並不限定於2x2的記憶胞陣列，也可以組成mxn的記憶胞陣列，其中m、n為正整數。
如第5A圖所示，第二實施例的記憶胞陣列係修改第2D圖中n摻雜區261、265、271、275處的結構。也就是說，相較於第2D圖的第一實施例，其 差異在於第5A圖的第二實施例中增加了閘極結構610、620、630、640，n摻雜區612、614、622、624、632、634、642、644，金屬連接線616、618、626、628、636、638、646、648。以下僅介紹差異處的結構，其餘不再贅述。
如第5A圖所示，閘極結構610、620覆蓋於P型井區PW2，閘極結構630、640覆蓋於P型井區PW3。在P型井區PW2中，n摻雜區612位於閘極結構610的左側，n摻雜區614位於閘極結構610的右側與閘極結構212的左側之間，n摻雜區624位於閘極結構222的右側與閘極結構620的左側之間，n摻雜區622位於閘極結構620的右側。在P型井區PW3中，n摻雜區632位於閘極結構630的左側，n摻雜區634位於閘極結構630的右側與閘極結構232的左側之間，n摻雜區644位於閘極結構242的右側與閘極結構640的左側之間，n摻雜區642位於閘極結構640的右側。
再者，金屬連接線618連接至n摻雜區612，金屬連接線628連接至n摻雜區622，且金屬連接線618與628相互連接作為抑制線(inhibit line)IL1。金屬連接線638連接至n摻雜區632，金屬連接線648連接至n摻雜區642，且金屬連接線638與648相互連接作為抑制線IL2。金屬連接線616連接至閘極結構610，金屬連接線636連接至閘極結構630，且金屬連接線616與636相互連接作為選擇線(select line)SeL1。金屬連接線626連接至閘極結構620，金屬連接線646連接至閘極結構640，且金屬連接線626與646相互連接作為選擇線SeL2。
如第5B圖所示，MTP非揮發性記憶體包括4個記憶胞c11~c22，共組成2x2的記憶胞陣列，連接至位元線BL1~BL2、字元線WL1~WL2、選擇線SeL1~SeL2、抑制線IL1~IL2、控制線CL1~CL2、P型井區連線PWL1~PWL3。由 於每個記憶胞c11~c22的結構與連接關係類似，以下僅介紹記憶胞c11，其他不再贅述。
記憶胞c11包括五個電晶體M1~M5。其中，P型井區PW1、n摻雜區251、n摻雜區252與閘極結構212形成電晶體M1。P型井區PW1、n摻雜區252、n摻雜區253與閘極結構214形成電晶體M2。P型井區PW2、n摻雜區614、n摻雜區262與閘極結構212形成電晶體M3。P型井區PW2、n摻雜區262、n摻雜區263與閘極結構216形成電晶體M4。P型井區PW2、n摻雜區612、n摻雜區614與閘極結構610形成電晶體M5。也就是說，電晶體M1、M2形成於P型井區PW1，電晶體M3、M4、M5形成於P型井區PW2。
電晶體M1為浮動閘電晶體(floating gate transistor)，電晶體M1的第一汲/源端(drain/source terminal)連接至位元線BL1，電晶體M1的體極端(body terminal)連接至P型井區連線PWL1，電晶體M1的閘極端為浮動閘極(floating gate)Gf。電晶體M2的第一汲/源端連接至電晶體M1的第二汲/源端，電晶體M2的第二汲/源端與電晶體M2的體極端連接至P型井區連線PWL1，電晶體M2的閘極端連接至字元線WL1。電晶體M5的第一汲/源端連接抑制線IL1，電晶體M5的體極端連接至P型井區連線PWL2，電晶體M5的閘極端連接至選擇線SeL1。電晶體M3的第一汲/源端連接至電晶體M5的第二汲/源端，電晶體M3的體極端連接至P型井區連線PWL2，電晶體M3的閘極端連接至浮動閘極Gf。電晶體M4的第一汲/源端連接至電晶體M3的第二汲/源端，電晶體M4的第二汲/源端與電晶體M4的體極端連接至P型井區連線PWL2，電晶體M4的閘極端連接至控制線CL1。
請參照第6A圖，其所繪示為本發明第二實施例MTP非揮發性記憶體的記憶胞進行各種運作的偏壓表。再者，第6B圖至第6E圖為記憶胞進行各種運作的偏壓示意圖。以下以記憶胞c11為例來進行說明。
請參考第6A圖與第6B圖，於編程運作(PGM)時，記憶胞c11的字元線WL1、位元線BL1、P型井區連線PWL1與深N型井區DNW(未繪示)接收接地電壓Vss。另外，P型井區連線PWL2與選擇線SeL1接收負的編程電壓-Vpp，控制線CL1與抑制線IL1接收負的控制電壓-Vctrl1。根據本發明的第一實施例，負的編程電壓-Vpp小於負的控制電壓-Vctrl1，負的控制電壓-Vctrl1小於接地電壓Vss。舉例來說，負的編程電壓-Vpp為-10V，負的控制電壓-Vctrl1為-5V，接地電壓Vss為0V。
於編程運作(PGM)時，電晶體M1、M2為關閉(turn off)。另外，電晶體M3開啟(turn on)，電晶體M5關閉(turn off)，負的編程電壓-Vpp由第四電晶體M4傳遞至第三電晶體M3的第二汲/源端，並使得第三電晶體M3的第二汲/源端與閘極端(浮動閘極Gf)之間產生Vpp的電壓差。因此，第三電晶體M3發生FN電子穿隧注入效應(Fowler-Nordheim(FN)electron tunneling inection)，第三電晶體M3的第二汲/源端與第三電晶體M3的閘極端(亦即，浮動閘極Gf)之間產生一電子注入路徑Pth1。亦即，電子由第三電晶體M3的第二汲/源端經由第三電晶體M3的閘極端氧化層(gate oxide layer)注入浮動閘極Gf，並完成編程運作(PGM)。
請參考第6A圖與第6C圖，於抑制編程運作(PGM inhibit)時，記憶胞c11的字元線WL1、位元線BL1、P型井區連線PWL1與深N型井區DNW(未繪示)接收接地電壓Vss。另外，P型井區連線PWL2與控制線CL1接收負的編程-Vpp，抑制線IL1與選擇線SeL1接收負的控制電壓-Vctrl1。
於抑制編程運作(PGM inhibit)時，電晶體M1、M2為關閉(turn off)。另外，電晶體M3關閉(turn off)，電晶體M5開啟(turn on)，負的控制電壓-Vctrl1由第五電晶體M5傳遞至第三電晶體M3的第一汲/源端，並使得第三電晶體M3的第一汲/源端與閘極端(浮動閘極Gf)之間產生Vctrl1的電壓差。由於第三電晶體M3的第一汲/源端與閘極端(浮動閘極Gf)之間電壓Vctrl1太低，第三電晶體M3的第一汲/源端與第三電晶體M3的閘極端之間無法產生電子注入路徑Pth1。換言之，FN電子穿隧注入效應(Fowler-Nordheim(FN)electron tunneling injection)未發生，電子無法注入浮動閘極Gf。
請參考第6A圖與第6D圖，於抹除運作(ERS)時，記憶胞c11的字元線WL1、位元線BL1與P型井區連線PWL1接收接地電壓Vss。另外，深N型井區DNW(未繪示)、P型井區連線PWL2與抑制線IL1接收抹除電壓Vee，控制線CL1與選擇線SeL1接收控制電壓Vctrl2。根據本發明的第一實施例，抹除電壓Vee大於控制電壓Vctrl2，控制電壓Vctrl2大於接地電壓Vss。舉例來說，抹除電壓Vee為10V，控制電壓Vctrl2為5V，接地電壓Vss為0V。
於抹除運作(ERS)時，電晶體M1、M2為關閉(turn off)。另外，電晶體M3、M5關閉(turn off)，抹除電壓Vee由P型井區連線PWL2傳遞至第三電晶體M3的體極端，並使得第三電晶體M3的體極端與閘極端(浮動閘極Gf)之間產生Vee的電壓差。因此，第三電晶體M3發生FN電子穿隧退出效應(Fowler-Nordheim(FN)electron tunneling ejection)，第三電晶體M3的體極端與第三電晶體M3的閘極端(亦即，浮動閘極Gf)之間產生一電子退出路徑Pth2。亦即，電子由浮動閘極Gf經由第三電晶體M3的閘極端氧化層(gate oxide layer)退出至第三電晶體M3的體極端，並完成抹除運作(ERS)。
請參考第6A圖與第6E圖，於讀取運作(READ)時，記憶胞c11的字元線WL1與位元線BL1接收讀取電壓Vr。另外，P型井區連線PWL1、P型井區連線PWL2、控制線CL1、選擇線SeL1、抑制線IL1與深N型井區DNW(未繪示)接收接地電壓Vss。根據本發明的第一實施例，讀取電壓Vr大於接地電壓Vss。舉例來說，讀取電壓Vr為0.7V，接地電壓Vss為0V。
於讀取運作(READ)時，電晶體M3、M4、M5為關閉(turn off)。另外，電晶體M2開啟(turn on)並產生一讀取電流Ir，由位元線BL1經由電晶體M1流至電晶體M2。換言之，於讀取運作時，根據位元線BL上的電流大小即可判斷記憶胞c11的儲存狀態。舉例來說，將感測放大器(sense amplifier，未繪示)連接至位元線BL1，當浮動閘極Gf上儲存電子時，讀取電流Ir較小，感測放大器判斷記憶胞c11為第一儲存狀態。反之，當浮動閘極Gf上未儲存電子時，讀取電流Ir較大，感測放大器判斷記憶胞c11為第二儲存狀態。
由以上的說明可知，本發明第二實施例記憶胞c11在編程運作(PGM)與抹除運作(ERS)皆利用電晶體M3中的電子注入路徑Pth1與電子退出路徑Pth2將電子注入與退出浮動閘極Gf。也就是說，編程(PGM)運作與抹除(ERS)運作時，電子皆穿隧電晶體M3的閘極端氧化層。亦即，本發明利用一條雙方向路徑來分別注入與退出電子，即可使得記憶胞c11的資料保存可靠度較高(higher data retention reliability)。
再者，由於本發明第二實施例記憶胞c11在編程運作(PGM)與抹除運作(ERS)時，電子並不會穿隧電晶體M1(浮動閘電晶體)的閘極端氧化層。換言之，電晶體M1(浮動閘電晶體)的閘極端氧化層不會被破壞，且電晶體M1僅在 讀取運作(READ)時產生讀取電流Ir。因此，可大幅提高電晶體M1(浮動閘電晶體)的耐久性可靠度(endurance reliability)。
另外，在第二實施例記憶胞c11的運作過程中，電晶體M2承受的電壓應力(voltage stress)很低，約為0.7V。也就是說，電晶體M2可以是操作電壓較低的核心元件(core device)電晶體。因此，記憶胞c11的讀取電壓可以降低。
再者，本發明第一實施例與第二實施例中並未限定編程電壓Vpp、控制電壓Vctrl1、抹除電壓Vee、與控制電壓Vctrl2的實際電壓值，在此領域的技術人員可以根據實際需求來修改編程電壓Vpp、控制電壓Vctrl1、抹除電壓Vee、與控制電壓Vctrl2的電壓值來達成編程運作(PGM)、編程抑制運作(PGM inhibit)、抹除運作(ERS)與讀取運作(READ)。
相同地，利用第6A圖的偏壓表可對MTP非揮發性記憶體的記憶胞陣列600進行各種運作。請參照第7A圖至第7C圖，其所繪示為第二實施例記憶胞陣列進行各種運作時的偏壓示意圖。
如第7A圖所示，字元線WL1、字元線WL2、位元線BL1、位元線BL2、P型井區連線PWL1與深N型井區DNW(未繪示)接收接地電壓Vss。另外，P型井區連線PWL2、控制線CL2與選擇線SeL1接收負的編程電壓-Vpp，P型井區連線PWL3、控制線CL1、選擇線SeL2、抑制線IL1與抑制線IL2接收負的控制電壓-Vctrl1。
在記憶胞陣列600中，P型井區連線PWL3連接的一列記憶胞c21、c22為非選定列(unselected row)。亦即，非選定列中的記憶胞c21、c22不會被編程。再者，P型井區連線PWL2連接的一列記憶胞c11、c12為選定列(selected row)。選定列中的記憶胞c11為選定記憶胞(selected cell)，其他記憶胞c12為非選 定記憶胞(unselected cell)。選定記憶胞c11會進行編程運作(PGM)，非選定記憶胞c12會進行編程抑制運作(PGM inhibit)。另外，施加於P型井區連線PWL3的電壓(-Vctrl1)介於施加於P型井區連線PWL1的電壓(Vss)及P型井區連線PWL2的電壓(-Vpp)之間以達到選定列及非選定列的操作。
如第7B圖所示，字元線WL1、字元線WL2、位元線BL1、位元線BL2、隔離線IL2、P型井區連線PWL1與P型井區連線PWL3接收接地電壓Vss。另外，P型井區連線PWL2、隔離線IL1與深N型井區DNW(未繪示)接收抹除電壓Vee。選擇線SeL1、選擇線SeL2、控制線CL1與控制線CL2接收控制電壓Vctrl2。
在記憶胞陣列600中，P型井區連線PWL3與隔離線IL2連接的一列記憶胞c21、c22為非選定列(unselected row)。亦即，非選定列中的記憶胞c21、c22不會被抹除。再者，P型井區連線PWL2與隔離線IL1連接的一列記憶胞c11、c12為選定列(selected row)。選定列中的所有記憶胞c11、c12皆會進行抹除運作(ERS)。
如第7C圖所示，字元線WL2、位元線BL2、P型井區連線PWL1、P型井區連線PWL2、P型井區連線PWL3、控制線CL1、控制線CL2、隔離線IL1、隔離線IL2、選擇線SeL1、選擇線SeL2、與深N型井區DNW(未繪示)接收接地電壓Vss。另外，字元線WL1與位元線BL1接收讀取電壓Vr。
在記憶胞陣列600中，字元線WL2連接的一列記憶胞c21、c22為非選定列(unselected row)。亦即，非選定列中的記憶胞c21、c22不會被讀取。再者，字元線WL1連接的一列記憶胞c11、c12為選定列(selected row)。選定列中的記憶胞c11為選定記憶胞(selected cell)，其他記憶胞c12為非選定記憶胞 (unselected cell)。選定記憶胞c11會進行讀取運作(READ)，非選定記憶胞c12不會進行讀取運作。
另外，本發明的MTP非揮發性記憶體的記憶胞以n型電晶體為例來說明。當然本發明並不限定於此，在此領域的技術人員以可以修改為p型電晶體，並實現本發明。
由以上的說明可知，本發明提出一種次編程非揮發性記憶體的記憶胞及其記憶胞陣列。於編程運作(PGM)與抹除運作(ERS)時，電子皆穿隧相同的閘極端氧化層。也就是說，本發明利用一條雙方向路徑來分別注入與退出電子，即可使得記憶胞具有較高的資料保存可靠度。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
212,214,216,222,224,226,232,234,236,242,244,246:閘極結構
251,252,253,254,255,256,257,261,262,263,264,265,271,272,273:n摻雜區
274,275:n摻雜區
281,282,283,284,285,286,287,288,289,290,291,292,293,294:金屬連接線
295,296:金屬連接線

Claims (20)

  1. 一種多次編程非揮發性記憶體的記憶胞陣列(200)，該記憶胞陣列(200)包括一第一記憶胞(c11)，該第一記憶胞(c11)包括：一第一井區(PW1)；一第二井區(PW2)；一第一閘極結構(212)，覆蓋於該第一井區(PW1)與該第二井區(PW2)；一第二閘極結構(214)，覆蓋於該第一井區(PW1)；一第三閘極結構(216)，覆蓋於該第二井區(PW2)；一第一摻雜區(251)，位於該第一井區(PW1)中，該第一閘極結構(212)的一第一側；一第二摻雜區(252)，位於該第一井區(PW1)中，該第一閘極結構(212)的一第二側與該第二閘極結構(214)的一第一側之間；一第三摻雜區(253)，位於該第一井區(PW1)中，該第二閘極結構(214)的一第二側；一第四摻雜區(261)，位於該第二井區(PW2)中，該第一閘極結構(212)的該第一側；一第五摻雜區(262)，位於該第二井區(PW2)中，該第一閘極結構(212)的該第二側與該第三閘極結構(216)的一第一側之間；一第六摻雜區(263)，位於該第二井區(PW2)中，該第三閘極結構(216)的一第二側；一第一金屬連接線(281)，連接至該第一摻雜區(251)；一第二金屬連接線(283)，連接至該第二閘極結構(214)； 一第三金屬連接線(293)，連接至該第三閘極結構(216)；一第四金屬連接線(288)，連接至該第一井區(PW1)；一第五金屬連接線(287)，連接至該第三摻雜區(253)，且該第五金屬連接線(287)連接至該第四金屬連接線(288)；一第六金屬連接線(290)，連接至該第二井區(PW2)；以及一第七金屬連接線(289)，連接至該第六摻雜區(263)，且該第七金屬連接線(289)連接至該第六金屬連接線(290)；其中，該第一井區(PW1)、該第一摻雜區(251)、該第二摻雜區(252)與該第一閘極結構(212)形成一第一電晶體(M1)；該第一井區(PW1)、該第二摻雜區(252)、該第三摻雜區(253)與該第二閘極結(214)構形成一第二電晶體(M2)；該第二井區(PW2)、該第四摻雜區(261)、該第五摻雜區(262)與該第一閘極結構(212)形成一第三電晶體(M3)；以及，該第二井區(PW2)、該第五摻雜區(262)、該第六摻雜區(263)與該第三閘極結構(216)形成一第四電晶體(M4)。
  2. 如請求項1所述的記憶胞陣列，其中該第一電晶體的一主動區域大於該第三電晶體的一主動區域。
  3. 如請求項1所述的記憶胞陣列，其中該第一記憶胞，包括：該第一電晶體，具有一浮動閘極、一第一汲/源端、一第二汲/源端與一體極端；其中，該第一電晶體的該第一汲/源端連接至一第一位元線，該第一電晶體的該體極端連接至一第一井區連線；該第二電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第二電晶體的該第一汲/源端連接至該第一電晶體的該第二汲/源端，該 第二電晶體的該體極端連接至該第一井區連線，該第二電晶體的該第二汲/源端連接至該第一井區連線，該第二電晶體的該閘極端連接至一第一字元線；該第三電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第三電晶體的該體極端連接至一第二井區連線，該第三電晶體的該閘極端連接至該第一電晶體的該浮動閘極；以及該第四電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第四電晶體的該第一汲/源端連接至該第三電晶體的該第二汲/源端，該第四電晶體的該體極端連接至該第二井區連線，該第四電晶體的該第二汲/源端連接至該第二井區連線，該第四電晶體的該閘極端連接至一第一控制線。
  4. 如請求項3所述的記憶胞陣列，更包括一第二記憶胞，該第二記憶胞包括：一第五電晶體，具有一浮動閘極、一第一汲/源端、一第二汲/源端與一體極端；其中，該第五電晶體的該第一汲/源端連接至該第一位元線，該第五電晶體的該體極端連接至該第一井區連線；一第六電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第六電晶體的該第一汲/源端連接至該第五電晶體的該第二汲/源端，該第六電晶體的該體極端連接至該第一井區連線，該第六電晶體的該第二汲/源端連接至該第一井區連線，該第六電晶體的該閘極端連接至一第二字元線；一第七電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第七電晶體的該體極端連接至一第三井區連線，該第七電晶體的該閘極端連接至第五電晶體的該浮動閘極；以及 一第八電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第八電晶體的該第一汲/源端連接至該第七電晶體的該第二汲/源端，該第八電晶體的該體極端連接至該第三井區連線，該第八電晶體的該第二汲/源端連接至該第三井區連線，該第八電晶體的該閘極端連接至該第一控制線。
  5. 如請求項4所述的記憶胞陣列，其中該第一記憶胞在一選定列中，且該第二記憶胞在一非選定列中；其中於一編程運作時，施加於該第三井區連線的電壓介於施加於該第一井區連線的電壓及該第二井區連線的電壓之間。
  6. 如請求項3所述的記憶胞陣列，更包括一第二記憶胞，該第二記憶胞包括：一第五電晶體，具有一浮動閘極、一第一汲/源端、一第二汲/源端與一體極端；其中，該第五電晶體的該第一汲/源端連接至一第二位元線，該第五電晶體的該體極端連接至該第一井區連線；一第六電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第六電晶體的該第一汲/源端連接至該第五電晶體的該第二汲/源端，該第六電晶體的該體極端連接至該第一井區連線，該第六電晶體的該第二汲/源端連接至該第一井區連線，該第六電晶體的該閘極端連接至該第一字元線；一第七電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第七電晶體的該體極端連接至該第二井區連線，該第七電晶體的該閘極端連接至第五電晶體的該浮動閘極；以及一第八電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第八電晶體的該第一汲/源端連接至該第七電晶體的該第二汲/源端，該 第八電晶體的該體極端連接至該第二井區連線，該第八電晶體的該第二汲/源端連接至該第二井區連線，該第八電晶體的該閘極端連接至一第二控制線。
  7. 如請求項3所述的記憶胞陣列，其中於一編程運作時，該第一井區連線、該第一字元線、該第一位元線接收一接地電壓，該第二井區連線接收一負的編程電壓，該第一控制線接收一負的控制電壓，複數個電子穿透該第三電晶體的一閘極氧化層並注入該第一電晶體的該浮動閘極，該負的編程電壓小於該負的控制電壓，該負的控制電壓小於該接地電壓。
  8. 如請求項3所述的記憶胞陣列，其中於一編程抑制運作時，該第一井區連線、該第一字元線、該第一位元線接收一接地電壓，該第二井區連線與該第一控制線接收一負的編程電壓，該負的編程電壓小於該接地電壓。
  9. 如請求項3所述的記憶胞陣列，其中於一抹除運作時，該第一井區連線、該第一字元線、該第一位元線接收一接地電壓，該第二井區連線接收一抹除電壓，該第一控制線接收一控制電壓，複數個電子穿透該第三電晶體的一閘極氧化層並退出該第一電晶體的該浮動閘極，該抹除電壓大於該控制電壓，該控制電壓大於該接地電壓。
  10. 如請求項3所述的記憶胞陣列，其中於一讀取運作時，該第一井區連線、該第二井區連線與該第一控制線接收一接地電壓，第一字元線與該第一位元線接收一讀取電壓，該第二電晶體開啟並產生一讀取電流由該第一位元線經由該第一電晶體流至該第二電晶體，該讀取電壓大於該接地電壓。
  11. 一種多次編程非揮發性記憶體的記憶胞陣列(600)，該記憶胞陣列(600)包括一第一記憶胞(c11)，該第一記憶胞(c11)包括：一第一井區(PW1)； 一第二井區(PW2)；一第一閘極結構(212)，覆蓋於該第一井區(PW1)與該第二井區(PW2)；一第二閘極結構(214)，覆蓋於該第一井區(PW1)；一第三閘極結構(216)，覆蓋於該第二井區(PW2)；一第四閘極結構(610)，覆蓋於該第二井區(PW2)；一第一摻雜區(251)，位於該第一井區(PW1)中，該第一閘極結構(212)的一第一側；一第二摻雜區(252)，位於該第一井區(PW1)中，該第一閘極結構(212)的一第二側與該第二閘極結構(214)的一第一側之間；一第三摻雜區(253)，位於該第一井區(PW1)中，該第二閘極結構(214)的一第二側；一第四摻雜區(612)，位於該第二井區(PW2)中，該第四閘極結構(610)的一第一側；一第五摻雜區(614)，位於該第二井區(PW2)中，該第四閘極結構(610)的一第二側與該第一閘極結構(212)的該第一側之間；一第六摻雜區(262)，位於該第二井區(PW2)中，該第一閘極結構(212)的該第二側與該第三閘極結構(216)的一第一側之間；一第七摻雜區(263)，位於該第二井區(PW2)中，該第三閘極結構(216)的一第二側；一第一金屬連接線(281)，連接至該第一摻雜區(251)；一第二金屬連接線(283)，連接至該第二閘極結構(214)；一第三金屬連接線(293)，連接至該第三閘極結構(216)； 一第四金屬連接線(288)，連接至該第一井區(PW1)；一第五金屬連接線(287)，連接至該第三摻雜區(253)，且該第五金屬連接線(287)連接至該第四金屬連接線(288)；一第六金屬連接線(290)，連接至該第二井區(PW2)；一第七金屬連接線(289)，連接至該第七摻雜區(263)，且該第七金屬連接線(289)連接至該第六金屬連接線(290)；一第八金屬連接線(618)，連接至該第四摻雜區(612)；以及一第九金屬連接線(616)，連接至該第四閘極結構(610)；其中，該第一井區(PW1)、該第一摻雜區(251)、該第二摻雜區(252)與該第一閘極結構(212)形成一第一電晶體(M1)；該第一井區(PW1)、該第二摻雜區(252)、該第三摻雜區(253)與該第二閘極結構(214)形成一第二電晶體(M2)；該第二井區(PW2)、該第五摻雜區(614)、該第六摻雜區(262)與該第一閘極結構(212)形成一第三電晶體(M3)；該第二井區(PW2)、該第六摻雜區(262)、該第七摻雜區(263)與該第三閘極結構(216)形成一第四電晶體(M4)；以及，該第二井區(PW2)、該第四摻雜區(612)、該第五摻雜區(614)與該第四閘極結構(610)形成一第五電晶體(M5)。
  12. 如請求項11所述的記憶胞陣列，其中該第一電晶體的一主動區域大於該第三電晶體的一主動區域。
  13. 如請求項11所述的記憶胞陣列，其中該一記憶胞包括：該第一電晶體，具有一浮動閘極、一第一汲/源端、一第二汲/源端與一體極端；其中，該第一電晶體的該第一汲/源端連接至一第一位元線，該第一電晶體的該體極端連接至一第一井區連線； 該第二電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第二電晶體的該第一汲/源端連接至該第一電晶體的該第二汲/源端，該第二電晶體的該體極端連接至該第一井區連線，該第二電晶體的該第二汲/源端連接至該第一井區連線，該第二電晶體的該閘極端連接至一第一字元線；該第三電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第三電晶體的該體極端連接至一第二井區連線，該第三電晶體的該閘極端連接至該第一電晶體的該浮動閘極；以及該第四電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第四電晶體的該第一汲/源端連接至該第三電晶體的該第二汲/源端，該第四電晶體的該體極端連接至該第二井區連線，該第四電晶體的該第二汲/源端連接至該第二井區連線，該第四電晶體的該閘極端連接至一第一控制線；以及該第五電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第五電晶體的該第一汲/源端連接至一第一抑制線，該第五電晶體的該體極端連接至該第二井區連線，該第五電晶體的該第二汲/源端連接至該第三電晶體的該第一汲/源端，該第五電晶體的該閘極端連接至一第一選擇線。
  14. 如請求項13所述的記憶胞陣列，更包括一第二記憶胞，該第二記憶胞包括：一第六電晶體，具有一浮動閘極、一第一汲/源端、一第二汲/源端與一體極端；其中，該第六電晶體的該第一汲/源端連接至該第一位元線，該第六電晶體的該體極端連接至該第一井區連線；一第七電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第七電晶體的該第一汲/源端連接至該第六電晶體的該第二汲/源端，該 第七電晶體的該體極端連接至該第一井區連線，該第七電晶體的該第二汲/源端連接至該第一井區連線，該第七電晶體的該閘極端連接至一第二字元線；一第八電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第八電晶體的該體極端連接至一第三井區連線，該第八電晶體的該閘極端連接至第六電晶體的該浮動閘極；一第九電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第九電晶體的該第一汲/源端連接至該第八電晶體的該第二汲/源端，該第九電晶體的該體極端連接至該第三井區連線，該第九電晶體的該第二汲/源端連接至該第三井區連線，該第九電晶體的該閘極端連接至該第一控制線；一第十電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第十電晶體的該第一汲/源端連接至一第二抑制線，該第十電晶體的該體極端連接至該第三井區連線，該第十電晶體的該第二汲/源端連接至該第八電晶體的該第一汲/源端，該第十電晶體的該閘極端連接至該第一選擇線。
  15. 如請求項14所述的記憶胞陣列，其中該第一記憶胞在一選定列中，且該第二記憶胞在一非選定列中；其中於一編程運作時，施加於該第三井區連線的電壓介於施加於該第一井區連線的電壓及該第二井區連線的電壓之間。
  16. 如請求項13所述的記憶胞陣列，更包括一第二記憶胞，該第二記憶胞包括：一第六電晶體，具有一浮動閘極、一第一汲/源端、一第二汲/源端與一體極端；其中，該第六電晶體的該第一汲/源端連接至一第二位元線，該第六電晶體的該體極端連接至該第一井區連線； 一第七電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第七電晶體的該第一汲/源端連接至該第六電晶體的該第二汲/源端，該第七電晶體的該體極端連接至該第一井區連線，該第七電晶體的該第二汲/源端連接至該第一井區連線，該第七電晶體的該閘極端連接至該第一字元線；一第八電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第八電晶體的該體極端連接至該第二井區連線，該第八電晶體的該閘極端連接至第六電晶體的該浮動閘極；一第九電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第九電晶體的該第一汲/源端連接至該第八電晶體的該第二汲/源端，該第九電晶體的該體極端連接至該第二井區連線，該第九電晶體的該第二汲/源端連接至該第二井區連線，該第九電晶體的該閘極端連接至一第二控制線；以及一第十電晶體，具有一閘極端、一第一汲/源端、一第二汲/源端與一體極端；其中，該第十電晶體的該第一汲/源端連接至該第一抑制線，該第十電晶體的該體極端連接至該第二井區連線，該第十電晶體的該第二汲/源端連接至該第八電晶體的該第一汲/源端，該第十電晶體的該閘極端連接至一第二選擇線。
  17. 如請求項13所述的記憶胞陣列，其中於一編程運作時，該第一井區連線、該第一字元線、該第一位元線接收一接地電壓，該第二井區連線與該第一選擇線接收一負的編程電壓，該第一控制線與該第一抑制線接收一負的控制電壓，複數個電子穿透該第三電晶體的一閘極氧化層並注入該第一電晶體的該浮動閘極，該負的編程電壓小於該負的控制電壓，該負的控制電壓小於該接地電壓。
  18. 如請求項13所述的記憶胞陣列，其中於一編程抑制運作時，該第一井區連線、該第一字元線、該第一位元線接收一接地電壓，該第二井區連線與該第一控制線接收一負的編程電壓，該第一選擇線與該第一抑制線接收一負的控制電壓，該負的編程電壓小於該負的控制電壓，該負的控制電壓小於該接地電壓。
  19. 如請求項13項所述的記憶胞陣列，其中於一抹除運作時，該第一井區連線、該第一字元線、該第一位元線接收一接地電壓，該第二井區連線與該第一抑制線接收一抹除電壓，該第一控制線與該第一選擇線接收一控制電壓，複數個電子穿透該第三電晶體的一閘極氧化層並退出該第一電晶體的該浮動閘極，該抹除電壓大於該控制電壓，該控制電壓大於該接地電壓。
  20. 如請求項13所述的記憶胞陣列，其中於一讀取運作時，該第一井區連線、該第二井區連線、該第一控制線、該第一抑制線與該第一選擇線接收一接地電壓，第一字元線與該第一位元線接收一讀取電壓，該第二電晶體開啟並產生一讀取電流由該第一位元線經由該第一電晶體流至該第二電晶體，該讀取電壓大於該接地電壓。
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