TWI832738B - 可編程可抹除的非揮發性記憶胞 - Google Patents

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Abstract

一種非揮發性記憶胞，包括：一P型井區、第一n型摻雜區、第二n型摻雜區、一第一閘極結構、一第二閘極結構、一第三閘極結構與一保護層。第一n型摻雜區與第二n型摻雜區形成於P型井區的表面下方。第一閘極結構與第二閘極結構形成於P型井區的表面上方，且位於第一n型摻雜區與第二n型摻雜區之間。保護層覆蓋於第一閘極結構中第一閘極層的一第一部份以及該第二閘極結構。第三閘極結構形成於P型井區的該表面上方，且位於第一閘極結構與第二閘極結構之間。

Description

可編程可抹除的非揮發性記憶胞
本發明是有關於一種非揮發性記憶體的記憶胞(non-volatile memory cell)，且特別是有關於一種由N型電晶體所組成之可編程可抹除的非揮發性記憶胞。
請參照第1A圖，其所繪示為習知可編程可抹除的非揮發性記憶胞。第1B圖為習知可編程可抹除的非揮發性記憶胞進行編程動作的偏壓示意圖。以下將可編程可抹除的非揮發性記憶胞簡稱為記憶胞。習知記憶胞100包括：一選擇電晶體(select transistor)MS、一浮動閘電晶體(floating gate transistor)MF、以及一抹除電容器(erase capacitor)CE。其中，選擇電晶體MS與浮動閘電晶體MF為N型電晶體，製作於P型井區(P-well，PW)上。
選擇電晶體MS的源極端(source terminal)連接至源極線(source line，SL)，選擇電晶體MS的閘極端(gate terminal)連接至字元線(word line，WL)。浮動閘電晶體MF的源極端連接至選擇電晶體MS的汲極端，浮動閘電晶體MF的汲極端連接至位元線(bit line，BL)。抹除電容器CE的第一端連接至浮動閘極GF，電容器C的第二端連接至抹除線(erase line，EL)。
基本上，提供適當的偏壓至源極線SL、抹除線EL、位元線BL與字元線WL可以對記憶胞100進行編程動作(program action)、抹除動作(erase action)以及讀取動作(read action)。
如第1A圖所示，在進行編程動作之前，浮動閘電電晶體MF的浮動閘極GF未儲存電子。此時，記憶胞100為第一儲存狀態。
如第1B圖所示，於進行編程動作時，源極線SL以及P型井區PW接收接地電壓(0V)，抹除線EL與位元線BL接收編程電壓(Vpp)，字元線WL接收開啟電壓(Von)。此時，位元線BL與源極線SL之間產生編程電流(program current，Ip)。再者，當編程電流Ip流經浮動閘電晶體MF的通道區域(channel region)時，產生通熱電子注入效應(channel hot electron injection effect)，電子由浮動閘電晶體MF的通道區域注入浮動閘極GF，使得記憶胞100由第一儲存狀態改變為第二儲存狀態。舉例來說，編程電壓Vpp與開啟電壓Von為9.5V。
另外，於抹除動作時，經由適當的偏壓，儲存在浮動閘極GF的電子會經由抹除電容器CE退至抹除線EL，使得記憶胞100由第二儲存狀態改變為第一儲存狀態。
在上述的編程動作時，由於編程電壓Vpp很高，所以記憶胞100會產生很大的編程電流Ip(約400μA)，且記憶胞100也會產生漏電流(leakage current，ILEAK)(約250μA)至P型井區PW。也就是說，於編程動作時，記憶胞100產生的總電流(total current)會大於600μA，造成過多的耗能。
另外，由於抹除電容器CE的設計，在編程動作時，浮動閘極GF(induced)上感應的耦合電壓(coupled voltage)較小，無法提高記憶胞100的編程效率(program efficiency)。
本發明為一種非揮發性記憶胞，包括：一P型井區；一第一n型摻雜區與一第二n型摻雜區，形成於該P型井區的一表面下方；一第一閘極結構，形成於該P型井區的該表面上方，該第一閘極結構包括一第一閘極介電層、一第一閘極層與一第一間隙壁；一第二閘極結構，形成於該P型井區的該表面上方，該第二閘極結構包括一第二閘極介電層、一第二閘極層與一第二間隙壁；其中，該第一閘極結構與該第二閘極結構位於該第一n型摻雜區與該第二n型摻雜區之間；一保護層，覆蓋於該第一閘極結構中該第一閘極層的一第一部份，並覆蓋於該第二閘極結構；一第三閘極結構，形成於該P型井區的該表面上方，位於該第一閘極結構與該第二閘極結構之間，其中該第三閘極結構包括一第三閘極介電層與一耦合閘極；一源極線，電性連接至該第一n型摻雜區；一位元線，電性連接至該第二n型摻雜區；以及，一字元線，電性連接至該第一閘極結構中該第一閘極層的一第二部份；其中，該第一n型摻雜區、該第一閘極結構與該P型井區形成一選擇電晶體；該第二n型摻雜區、該第二閘極結構與該P型井區形成一浮動閘電晶體；且該第三閘極結構與該P型井區PW形成一寄生電晶體。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100,200:記憶胞
202,204,372,374,402:n型摻雜區
212,222:閘極介電層
214,224,332,334,370,412,416:閘極層
216:間隙壁
230:保護層
232,234,236:金屬矽化物層
240:層間介電層
252,254,256,332,334,382,384,408,754:金屬導線
262,264,266,364,380,420:金屬層
第1A圖為習知可編程可抹除的非揮發性記憶胞； 第1B圖為習知可編程可抹除的非揮發性記憶胞進行編程動作的偏壓示意圖；第2A圖為本發明第一實施例的記憶胞上視圖；第2B圖為第一實施例上視圖中沿著ab虛線的剖面圖；第2C圖為本發明第一實施例的記憶胞等效電路；第3A圖至第3D圖為本發明第一實施例記憶胞進行編程動作(PGM)、抹除動作(ERS)與讀取動作(Read)的偏壓表以及相關運作示意圖；第4A圖與第4B圖為本發明第二實施例的記憶胞上視圖以及等效電路；第5A圖與第5B圖為本發明第三實施例的記憶胞上視圖以及等效電路；第6A圖與第6B圖為本發明第四實施例的記憶胞上視圖以及等效電路；第7圖為本發明的第五實施例記憶胞剖面圖；第8圖為本發明的第六實施例記憶胞剖面圖；第9A圖為本發明的第七實施例記憶胞的上視圖；以及第9B圖為本發明的第七實施例記憶胞沿著ab虛線的剖面圖。
請參照第2A圖，其所繪示為本發明第一實施例的記憶胞上視圖。第2B圖為第一實施例上視圖中沿著ab虛線的剖面圖。第2C圖為本發明第一實施例的記憶胞等效電路。
如第2A圖與第2B圖所示，在半導體基板(substrate，Sub)的P型井區PW表面下方包括二個n型摻雜區(n+)202、204。再者，二個閘極結構位於二個n型摻雜區(n+)202、204之間的P型井區PW表面上方。
第一閘極結構的第一側靠近n型摻雜區(n+)202。第一閘極結構包括：一閘極介電層(gate dielectric layer)212、閘極層(gate layer)214與間隙壁(spacer)216。閘極介電層212位於P型井區PW表面上方。閘極層214位於閘極介電層212上方並覆蓋閘極介電層212。間隙壁216位於閘極介電層212與閘極層214的側壁(sidewall)。第二閘極結構的第一側靠近n型摻雜區(n+)204，第一閘極結構的第二側靠近第二閘極結構的第二側。第二閘極結構包括：一閘極介電層222、閘極層224與間隙壁216。閘極介電層222位於P型井區PW表面上方。閘極層224位於閘極介電層222上方並覆蓋閘極介電層222。間隙壁216位於閘極介電層222與閘極層224的側壁。其中，閘極介電層212、222的材質為二氧化矽(SiO2)，閘極層214、224的材料為多晶矽(polysilicon)，間隙壁216的材質為氮化矽(SiN)或二氧化矽(SiO2)。
在此第一實施例中，由於第一閘極結構與第二閘極結構位置很靠近，所以第一閘極結構第二側與第二閘極結構第二側的間隙壁216會形成於P型井區PW表面並彼此接觸。
再者，於第一閘極結構與第二閘極結構上方形成保護層(protecting layer)230。其中，保護層230覆蓋於第一閘極結構的第一部份閘極層214，第一閘極結構第二側的間隙壁216，且完全覆蓋第二閘極結構，使得閘極層224成為浮動閘極(floating gate)。其中，保護層230為阻擋保護氧化層(resist protect oxide layer，簡稱RPO層)或者矽化物阻擋層(salicide block layer，簡稱SAB層)。
再者，形成金屬矽化物層(silicide layer)232、234、236。其中，金屬矽化物層232電性接觸於n型摻雜區(n+)202。金屬矽化物層236電性接觸於n 型摻雜區(n+)204。金屬矽化物層234電性接觸於第一閘極結構的第二部份閘極層214，金屬矽化物層234可作為字元線WL。
接著，形成層間介電層(inter layer dielectric layer，簡稱ILD層)240覆蓋於n型摻雜區(n+)202、金屬矽化物層232、間隙壁216、金屬矽化物層234、保護層230、n型摻雜區(n+)204、金屬矽化物層236。
接著，在層間介電層240形成多個接觸洞(contact hole)。其中，在金屬矽化物層232上方的接觸洞內形成金屬導線252電性接觸於金屬矽化物層232，且此金屬導線252可作為記憶胞200的源極線SL。在金屬矽化物層236上方的接觸洞內形成金屬導線256電性接觸於金屬矽化物層236，且此金屬導線256可作為記憶胞200的位元線BL。在保護層230上的接觸洞內形成金屬導線254接觸於保護層230，且金屬導線254作為記憶胞200的耦合閘極(coupling gate，CG)。
根據本發明的第一實施例，由於保護層230上的接觸洞有較大的開口(opening)，且接觸洞的開口位於閘極層224上方以及二個閘極結構之間P型井區PW表面上方，使得耦合閘極(CG)254形成於閘極層224上方以及二個閘極結構之間P型井區PW表面上方。因此，耦合閘極(CG)254與閘極層224形成一第一電容器C1。也就是說，第一電容器C1的二端分別由多晶矽層與金屬層所組成，所以第一電容器C1為一多晶矽/金屬電容器(poly/metal capacitor)。
另外，在第一實施例的記憶胞200的第一閘極結構與第二閘極結構之間，第一閘極結構的間隙壁216與第二閘極結構的間隙壁216相互接觸，保護層230覆蓋於相互接觸的間隙壁216，且耦合閘極(CG)254覆蓋於保護層230。也就是說，第三閘極結構形成於第一閘極結構與第二閘極結構之間。第三閘極結構包括閘極介電層與耦合閘極(CG)254，且第三閘極結構的閘極介電層由間隙 壁216與保護層230所組成。再者，第三閘極結構與P型井區PW可形成一寄生電晶體(parasitic transistor，MPARA)。
而在後續的製程中，於層間介電層240上方形成金屬層(metal layer)262、264、266。其中，金屬層262電性接觸於金屬導線252，金屬層264電性接觸於金屬導線254，金屬層266電性接觸於金屬導線256。
由第2B圖可知，第一閘極結構、n型摻雜區(n+)202與P型井區PW形成選擇電晶體MS。第二閘極結構、n型摻雜區(n+)204與P型井區PW形成浮動閘電晶體MF。第三閘極結構與P型井區PW形成寄生電晶體MPARA。
如第2C圖所示，選擇電晶體MS的源極端連接至源極線SL，選擇電晶體MS的閘極端連接至字元線WL。寄生電晶體MPARA的源極端連接至選擇電晶體MS的汲極端，寄生電晶體MPARA的閘極端為耦合閘極CG。浮動閘電晶體MF的源極端連接至寄生電晶體MPARA的汲極端，浮動閘電晶體MF的汲極端連接至位元線BL。第一電容器C1的第一端連接至閘極層224(亦即，浮動閘極GF)，第一電容器C1的第二端連接金屬導線254(亦即，耦合閘極CG)。其中，選擇電晶體MS、寄生電晶體MPARA與浮動閘電晶體MF為N型電晶體，製作於P型井區PW上。
請參照第3A圖至第3D圖，其所繪示為本發明第一實施例記憶胞進行編程動作(PGM)、抹除動作(ERS)與讀取動作(Read)的偏壓表以及相關運作示意圖。於進行編程動作(PGM)、抹除動作(ERS)與讀取動作(Read)時，P型井區PW接收接地電壓(0V)。
如第3A圖與第3B圖所示，於編程動作(PGM)時，P型井區PW接收接地電壓(0V)、位元線BL接收編程電壓VPP、源極線SL接收接地電壓(0V)、字元線WL接收開啟電壓VON、耦合閘極CG接收第一耦合電壓(coupling voltage)VCGP。其中，第一耦合電壓VCGP大於編程電壓VPP，開啟電壓VON大於選擇電晶體MS的臨限電壓VTH且小於編程電壓VPP的一半(VPP/2)。舉例來說，第一耦合電壓VCGP為9.5V，編程電壓VPP為8.5V，選擇電晶體MS的臨限電壓VTH為1V，開啟電壓VON為4V。
於編程動作時，選擇電晶體MS與寄生電晶體MPARA開啟(turn on)，位元線BL與源極線SL之間產生編程電流IP，使得熱電子由浮動閘電晶體MF的源極側(source side)注入(inject)浮動閘極GF。因此，記憶胞200由第一儲存狀態改變為第二儲存狀態。再者，耦合閘極CG接收的第一耦合電壓VCGP更可以耦合至浮動閘極GF。也就是說，第一耦合電壓VCGP有助於增加熱電子注入浮動閘極GF的數目，所以編程效率可以有效地提昇。
如第3A圖與第3C圖所示，於抹除動作(ERS)時，P型井區PW接收接地電壓(0V)、源極線SL接收接地電壓(0V)、位元線BL接收抹除電壓(VEE)、字元線WL接收接地電壓(0V)、耦合閘極CG接收第二耦合電壓VCGE。其中，第二耦合電壓VCGE為負值，第二耦合電壓VCGE的大小(magnitude)大於抹除電壓VEE。舉例來說，第二耦合電壓VCGE為-10.5V，抹除電壓VEE為10V。
如第3C圖所示，於抹除動作時，選擇電晶體MS與寄生電晶體MPARA關閉(turn off)。浮動閘電晶體MF的汲極端與P型井區PW為逆向偏壓(reverse bias)。
由於逆向偏壓，浮動閘電晶體MF的汲極端與P型井區PW的接面(junction)形成一空乏區(depletion region)，並產生大量電子電洞對(electron-hole pair)。再者，耦合閘極CG接收負值的第二耦合電壓VCGE(例如，-10.5V)，所以將會產生帶對帶熱電洞注入效應(band-band hot hole injection effect，簡稱BBHH注 入效應)。由於BBHH注入效應，空乏區中的熱電洞(hot hole)注入浮動閘電晶體MF的浮動閘極GF，並與熱電子結合，使得記憶胞200由第二儲存狀態改變為第一儲存狀態。
再者，於抹除動作(ERS)時，耦合閘極CG並不限定於僅接收負值的第二耦合電壓VCGE(例如，-10.5V)。在其他實施例中，耦合閘極CG接收的電壓可設定在0V到負值的第二耦合電壓VCGE(例如，-10.5V)之間即可。
如第3A圖與第3D圖所示，於讀取動作(Read)時，P型井區PW接收接地電壓(0V)、源極線SL接收接地電壓(0V)、位元線BL接收讀取電壓(VR)、字元線WL接收讀取電壓(VR)、耦合閘極CG接收第三耦合電壓VCGR。其中，第三耦合電壓VCGR大於等於讀取電壓VR。舉例來說，讀取電壓為3V，第三耦合電壓VCGR為3.5V。
如第3D圖所示，於讀取動作時，選擇電晶體MS與寄生電晶體MPARA開啟(turn on)，位元線BL與源極線SL之間產生讀取電流IR。在第3D圖中，由於浮動閘電晶體MF的浮動閘極GF儲存熱電子，浮動閘電晶體MF關閉(turn off)，記憶胞200所產生的讀取電流非常小(接近於零)，可被判斷為第二儲存狀態。反之，當浮動閘電晶體MF的浮動閘極GF未儲存熱電子時，浮動閘電晶體MF開啟(turn on)，記憶胞200所產生的讀取電流較大，可被判斷為第一儲存狀態。也就是說，根據記憶胞200所產生的讀取電流IR可以進一步判斷記憶胞200的儲存狀態。
再者，於讀取動作(Read)時，耦合閘極CG並不限定於僅接收第三耦合電壓VCGR(例如，4.5V)。在其他實施例中，耦合閘極CG接收的電壓可設定在0V到第三耦合電壓VCGR(例如，4.5V)之間即可。
為了提高電壓耦合率(voltage couple ratio)，可進一步地修改第一實施例的記憶胞。舉例來說，在第二閘極結構旁邊再製作至少一個閘極結構。
請參照第4A圖與第4B圖，其所繪示為本發明第二實施例的記憶胞上視圖以及等效電路。另外，第4A圖的第二實施例記憶胞300，其沿著ab虛線的剖面圖結構相同於第2B圖。
相較於第一實施例的記憶胞200上視圖，第二實施例記憶胞300更包括一第四閘極結構與一第五閘極結構。另外，在第二實施例記憶胞300中，連接至耦合閘極CG的金屬層364形狀異於第一實施例記憶胞200的金屬層264。以下僅介紹第一實施例與第二實施例的相異處，其餘不再贅述。
根據本發明的第二實施例，第一閘極結構、第二閘極結構、第四閘極結構與第五閘極結構同時製作，皆形成於P型井區PW表面上方。第四閘極結構與第五閘極結構位於第二閘極結構的不同側，第四閘極結構位於第二閘極結構的第三側，第五閘極結構位於第二閘極結構的第四側。第四閘極結構包括一閘極層322。第五閘極結構包括一閘極層324。第四閘極結構與第五閘極結構的閘極層322、324材料為多晶矽。
另外，金屬層364更延伸至第四閘極結構與第五閘極結構的上方，金屬導線332電性連接於閘極層322與金屬層364，金屬導線334電性連接於閘極層324與金屬層364。因此，閘極層322與閘極層224形成一個側向耦合電容器(lateral coupled capacitor)，也就是第二電容器C2。而閘極層324與閘極層224形成另一個側向耦合電容器，也就是第三電容器C3。換句話說，第二電容器C2的二端分別由多晶矽層與多晶矽層所組成，所以第二電容器C2是一個多晶矽/多晶 矽電容器(poly/poly capacitor)。同理，第三電容器C3也是一個多晶矽/多晶矽電容器。
如第4B圖所示，第二實施例記憶胞300中，浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間並聯了三個電容器C1~C3，因此可有效地提高電壓耦合率(voltage couple ratio)。當然，第二實施例記憶胞300也可以進行修改。舉例來說，在第二實施例記憶胞300中，僅設計第四閘極結構或者僅設計第五閘極結構。在此情況下，其等效電路僅會有第一電容器C1與第二電容器C2並聯於浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間。或者，只有第一電容器C1與第三電容器C3並聯於浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間。
請參照第5A圖與第5B圖，其所繪示為本發明第三實施例的記憶胞上視圖以及等效電路。另外，第5A圖的第三實施例記憶胞390，其沿著ab虛線的剖面圖結構相同於第2B圖。
相較於第一實施例的記憶胞200上視圖，第三實施例記憶胞390更包括二個n型摻雜區(n+)372、374。另外，在第三實施例記憶胞390中，連接至耦合閘極CG的金屬層380形狀異於第一實施例記憶胞200的金屬層264，第二閘極結構的形狀也異於第一實施例記憶胞200的第二閘極結構。以下僅介紹第一實施例與第三實施例的相異處，其餘不再贅述。
根據本發明的第三實施例，n型摻雜區(n+)372、374形成於P型井區PW表面下方。再者，第二閘極結構的閘極層370的二個延伸分支(extension segment)，分別延伸至n型摻雜區(n+)372、374的上方。另外，金屬層380更延伸至n型摻雜區(n+)372、374上方，並且金屬導線382電性連接於n型摻雜區(n+)372與金屬層380，金屬導線384電性連接於n型摻雜區(n+)374與金屬層380。
在此結構下，閘極層370的一個延伸分支與n型摻雜區(n+)372形成一第二電容器C2，閘極層370的另一個分支與n型摻雜區(n+)374形成一第三電容器C3。也就是說，第二電容器C2的二端分別由多晶矽層與摻雜區所組成，所以第二電容器C2是一個多晶矽/摻雜區電容器(poly/doped-region capacitor)。同理，第三電容器C3也是一個多晶矽/摻雜區電容器。
如第5B圖所示，第三實施例記憶胞390中，浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間並聯了三個電容器C1~C3，因此可有效地提高電壓耦合率(voltage couple ratio)。當然，第三實施例記憶胞390也可以進行修改。舉例來說，在第三實施例記憶胞390中，閘極層370僅具有單一延伸分支。因此，其等效電路中就只有第一電容器C1與第二電容器C2並聯於浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間。或者，只有第一電容器C1與第三電容器C3並聯於浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間。
再者，第二實施例記憶胞300與第三實施例390的編程動作(PGM)、抹除動作(ERS)與讀取動作(Read)的偏壓可以參照第3A圖，此處不再贅述。
請參照第6A圖與第6B圖，其所繪示為本發明第四實施例的記憶胞上視圖以及等效電路。另外，第6A圖的第四實施例記憶胞490，其沿著ab虛線的剖面圖結構相同於第2B圖。
相較於第一實施例的記憶胞200上視圖，第四實施例記憶胞400更包括一第四閘極結構、一第五閘極結構以及一n型摻雜區(n+)402。另外，在第四實施例記憶胞400中，連接至耦合閘極CG的金屬層420形狀異於第一實施例記 憶胞200的金屬層264，第二閘極結構的形狀也異於第一實施例記憶胞200的第二閘極結構。以下僅介紹第一實施例與第四實施例的相異處，其餘不再贅述。
根據本發明的第四實施例，n型摻雜區(n+)402形成於P型井區PW表面下方，且金屬導線408電性連接於n型摻雜區(n+)402，金屬導線408可作為抹除線(erase line，EL)。
第一閘極結構、第二閘極結構、第四閘極結構與第五閘極結構同時製作，皆形成於P型井區PW表面上方。其中，第二閘極結構的閘極層406包括一延伸分支，並延伸至n型摻雜區(n+)402上方。再者，第四閘極結構位於第二閘極的第三側，第五閘極結構位於第二閘極結構的延伸分支的一側。第四閘極結構包括一閘極層412。第五閘極結構包括一閘極層416。第四閘極結構與第五閘極結構的閘極層412、416材料為多晶矽。
另外，金屬層420更延伸至第四閘極結構與第五閘極結構的上方，金屬導線422電性連接於閘極層412與金屬層420，金屬導線426電性連接於閘極層416與金屬層420。因此，閘極層412與閘極層406形成一個側向耦合電容器，也就是第二電容器C2。閘極層416與閘極層406形成另一個側向耦合電容器，也就是第三電容器C3。換句話說，第二電容器C2的二端分別由多晶矽層與多晶矽層所組成，所以第二電容器C2為一個多晶矽/多晶矽電容器(poly/poly capacitor)。同理，第三電容器C3也為一個多晶矽/多晶矽電容器。
由於第二閘極結構的閘極層406向外延伸至n型摻雜區(n+)402，因此閘極層406的延伸分支與n型摻雜區(n+)402形成第四電容器C4，且第四電容器C4為一多晶矽/摻雜區電容器(poly/doped-region capacitor)。
如第6B圖所示，第四實施例記憶胞400中，浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間並聯了三個電容器C1~C3，因此可有效地提高電壓耦合率(voltage couple ratio)。再者，浮動閘電晶體MF與抹除線EL之間連接一個電容器C4。於抹除動作時，提供適當地偏壓至抹除線EL，可以產生FN穿隧效應(Fowler-Nordheim tunneling effect，簡稱FN穿隧效應)，使得熱電子由浮動閘電晶體MF的浮動閘極GF經由第四電容器C4退出(eject)至抹除線EL。
當然，第四實施例記憶胞400也可以進行修改。舉例來說，在第四實施例記憶胞400中，也可以不設計第四閘極結構與第五閘極結構。在此結構下，記憶胞的浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間僅連接第一電容器C1，且浮動閘電晶體MF與抹除線EL之間連接一第四電容器C4。
或者，在第四實施例記憶胞400中，也可以僅設計第四閘極結構，或者僅設計第五閘極結構。在此情況下，其等效電路僅會有第一電容器C1與第二電容器C2並聯於浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間。或者，第一電容器C1與第三電容器C3並聯於浮動閘電晶體MF的浮動閘極GF與耦合閘極CG之間。並且，浮動閘電晶體MF的抹除線EL之間連接一第四電容器C4。
根據以上的說明，在第一實施例的記憶胞200中，第三閘極結構包括：耦合閘極CG、保護層230、間隙壁216。實際上，可以簡單地修改第三閘極結構，並成為其他實施例記憶胞。
請參照第7圖，其所繪示為本發明的第五實施例記憶胞剖面圖。相較於第一實施例的記憶胞200，第五實施例的記憶胞500的第三閘極結構僅包括耦合閘極CG與保護層230。在此實施例中，製作第一閘極結構以及第二閘極結構的間隙壁216時，第一閘極結構第二側的間隙壁216與第二閘極結構第二側的 間隙壁216並未互相接觸。因此，後續製作的保護層230即可直接接觸於P型井區PW表面。也就是說，第三閘極結構的閘極介電層僅包括保護層230，而耦合閘極CG接觸於保護層230。再者，第五實施例記憶胞500的等效電路相同於第2C圖，此處不再贅述。
請參照第8圖，其所繪示為本發明的第六實施例記憶胞剖面圖。相較於第一實施例的記憶胞200，第六實施例的記憶胞600的第三閘極結構僅包括耦合閘極CG與間隙壁216。在此實施例中，保護層230未覆蓋於第一閘極結構以及第二閘極結構之間的區域。也就是說，第一閘極結構以及第二閘極之間暴露出間隙壁216。因此，在後續形成的金屬導線254可直接接觸於間隙壁216。並且，第三閘極結構的閘極介電層僅包括間隙壁216，而耦合閘極CG接觸於間隙壁216。再者，第六實施例記憶胞600的等效電路相同於第2C圖，此處不再贅述。
類似地，第五實施例記憶胞500與第六實施例記憶胞600的編程動作(PGM)、抹除動作(ERS)與讀取動作(Read)的偏壓可以參照第3A圖，此處不再贅述。
同理，在第二實施例記憶胞300中，其第三閘極結構也可以進一步修改。舉例來說，修改成第三閘極結構僅包括耦合閘極CG與保護層230，或者修改成第三閘極結構僅包括耦合閘極CG與間隙壁216。再者，修改後記憶胞的等效電路則相同於第4B圖。
同理，在第三實施例記憶胞390中，其第三閘極結構也可以進一步修改。舉例來說，修改成第三閘極結構僅包括耦合閘極CG與保護層230，或者修改成第三閘極結構僅僅包括耦合閘極CG與間隙壁216。再者，修改後記憶胞的等效電路則相同於第5B圖。
同理，在第四實施例記憶胞400中，其第三閘極結構也可以進一步修改。舉例來說，修改成僅包括耦合閘極CG與保護層230，或者修改成僅包括耦合閘極CG與間隙壁216。再者，修改後記憶胞的等效電路則相同於第6B圖。
另外，在此領域的技術人員也可以再修改第一實施例的記憶胞200的第三閘極結構。舉例來說，設計耦合閘極CG未形成於閘極層224的上方。
請參照第9A圖，其所繪示為本發明的第七實施例記憶胞的上視圖。請參照第9B圖，其所繪示為本發明的第七實施例記憶胞沿著ab虛線的剖面圖。
在此實施例中，由於層間介電層240中設計接觸洞的開口(opening)比較小，所以形成的金屬導線754並沒有覆蓋在閘極層224上方。也就是說，耦合閘極(CG)754並未覆蓋於閘極層224上方。
類似地，第二實施例記憶胞300、第三實施例記憶胞390、第四實施例記憶胞400也可以修改第三閘極結構，使其耦合閘極CG並未覆蓋於閘極層224上方。
再者，第七實施例記憶胞的第三閘極結構更可以修改其閘極介電層。舉例來說，第三閘極結構僅包括間隙壁216與耦合閘極CG。或者，第三閘極結構僅包括保護層230與耦合閘極CG。
由以上的說明可知，本發明揭露一種可編程可抹除的非揮發性記憶胞。在P型井區PW的表面下方形成二個n型摻雜區。而在P型井區PW的表面上方，二個n型摻雜區之間更形成三個閘極結構。也就是說，除了二個n型摻雜區之外，三個閘極結構的下方的P型井區PW並未形成其他n型摻雜區。其中，第一n型摻雜區、第一閘極結構與P型井區PW形成選擇電晶體；第二n型摻雜區、第 二閘極結構與P型井區PW形成浮動閘電晶體；第三閘極結構與P型井區PW形成寄生電晶體。
另外，在第三閘極層包括一閘極介電層與一耦合閘極。耦合閘極更形成於第二閘極結構的上方，使得耦合閘極與第二閘極結構的閘極層形成一電容器。當然，為了提高電壓耦合率(voltage couple ratio)，更可在耦合閘極與第二閘極結構的閘極層之間形成更多電容器。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:記憶胞
202,204:n型摻雜區
212,222:閘極介電層
214,224:閘極層
216:間隙壁
230:保護層
232,234,236:金屬矽化物層
240:層間介電層
252,254,256:金屬導線
262,264,266:金屬層

Claims (29)

  1. 一種非揮發性記憶胞，包括：一P型井區；一第一n型摻雜區與一第二n型摻雜區，形成於該P型井區的一表面下方；一第一閘極結構，形成於該P型井區的該表面上方，該第一閘極結構包括一第一閘極介電層、一第一閘極層與一第一間隙壁；一第二閘極結構，形成於該P型井區的該表面上方，該第二閘極結構包括一第二閘極介電層、一第二閘極層與一第二間隙壁；其中，該第一閘極結構與該第二閘極結構位於該第一n型摻雜區與該第二n型摻雜區之間；一保護層，覆蓋於該第一閘極結構中該第一閘極層的一第一部份，並覆蓋於該第二閘極結構；一第三閘極結構，形成於該P型井區的該表面上方，位於該第一閘極結構與該第二閘極結構之間；其中，該第三閘極結構包括一第三閘極介電層與一耦合閘極；一源極線，電性連接至該第一n型摻雜區；一位元線，電性連接至該第二n型摻雜區；以及一字元線，電性連接至該第一閘極結構中該第一閘極層的一第二部份；其中，該第一n型摻雜區、該第一閘極結構與該P型井區形成一選擇電晶體；該第二n型摻雜區、該第二閘極結構與該P型井區形成一浮動閘電晶體；且該第三閘極結構與該P型井區形成一寄生電晶體。
  2. 如請求項1所述的非揮發性記憶胞，其中該第二閘極結構上方部份的該保護層被該第三閘極結構的該耦合閘極所覆蓋，使得該第二閘極層與該耦合閘極形成一第一電容器。
  3. 請求項2所述的非揮發性記憶胞，其中該第一電容器為一多晶矽/金屬電容器。
  4. 如請求項2所述的非揮發性記憶胞，其中該選擇電晶體的一源極端連接至該源極線，該選擇電晶體的一閘極端連接至該字元線，該寄生電晶體的一源極端連接至該選擇電晶體的一汲極端，該寄生電晶體的一閘極端為該耦合閘極，該浮動閘電晶體的一源極端連接至該寄生電晶體的一汲極端，該浮動閘電晶體的一汲極端連接至該位元線，該第一電容器的一第一端連接至該浮動閘電晶體的一浮動閘極，該第一電容器的一第二端連接該耦合閘極。
  5. 請求項2所述的非揮發性記憶胞，其中於一編程動作時，該P型井區接收一接地電壓、該位元線接收一編程電壓、該源極線接收該接地電壓、該字元線接收一開啟電壓、該耦合閘極接收第一耦合電壓；於該編程動作時，該選擇電晶體與該寄生電晶體開啟，該位元線與該源極線之間產生一編程電流，使得複數個熱電子由該浮動閘電晶體的一源極側注入該浮動閘電晶體的一浮動閘極；該第一耦合電壓大於該編程電壓；該開啟電壓大於該選擇電晶體的一臨限電壓；且該開啟電壓小於一半的該編程電壓。
  6. 請求項2所述的非揮發性記憶胞，其中於一抹除動作時，該P型井區接收一接地電壓、該源極線接收該接地電壓、該位元線接收一抹除電壓、該字元線接收該接地電壓、該耦合閘極接收一第一偏壓；於該抹除動作時，該浮動閘電晶體的一汲極端與該P型井區的一接面形成一空乏區，並產生一帶對帶 熱電洞注入效應，使得複數個熱電洞注入該浮動閘電晶體的一浮動閘極；該第一偏壓介於該接地電壓與一第二耦合電壓之間；該第二耦合電壓為負值；且該第二耦合電壓大於該抹除電壓。
  7. 請求項2所述的非揮發性記憶胞，其中於一讀取動作時，該P型井區接收一接地電壓、該源極線接收該接地電壓、該位元線接收一讀取電壓、該字元線接收該讀取電壓、該耦合閘極接收一第一偏壓；於該讀取動作時，該選擇電晶體與該寄生電晶體開啟，該位元線與該源極線之間產生一讀取電流；該第一偏壓介於該接地電壓與一第三耦合電壓之間；且該第三耦合電壓大於等於讀取電壓。
  8. 如請求項2所述的非揮發性記憶胞，更包括：一第四閘極結構，形成於該P型井區的該表面上方，且位於該第二閘極結構的一第一側；其中，該第四閘極結構包括一第四閘極層；該耦合閘極電性連接至該第四閘極層；且該第二閘極層與該第四閘極層形成一第二電容器。
  9. 如請求項8所述的非揮發性記憶胞，其中該第二電容器為一多晶矽/多晶矽電容器。
  10. 如請求項8所述的非揮發性記憶胞，更包括：一第五閘極結構，形成於該P型井區的該表面上方，且位於該第二閘極結構的一第二側；其中，該第五閘極結構包括一第五閘極層；該耦合閘極電性連接至該第五閘極層；且該第二閘極層與該第五閘極層形成一第三電容器。
  11. 如請求項8所述的非揮發性記憶胞，更包括： 一第三n型摻雜區，形成於該P型井區的該表面下方，且一抹除線電性連接至該第三n型摻雜區；其中，該第二閘極結構中，該第二閘極層的一第一延伸分支延伸至該第三n型摻雜區上方，使得該第二閘極結構的該第二閘極層與該三n型摻雜區形成一第三電容器。
  12. 如請求項11所述的非揮發性記憶胞，其中該第三電容器為一多晶矽/摻雜區電容器。
  13. 如請求項2所述的非揮發性記憶胞，更包括：一第三n型摻雜區，形成於該P型井區的該表面下方，且該耦合閘極電性連接至該第三n型摻雜區；其中，該第二閘極結構中，該第二閘極層的一第一延伸分支延伸至該第三n型摻雜區上方，使得該第二閘極結構的該第二閘極層與該三n型摻雜區形成一第二電容器。
  14. 如請求項13所述的非揮發性記憶胞，其中該第二電容器為一多晶矽/摻雜區電容器。
  15. 如請求項13所述的非揮發性記憶胞，更包括：一第四n型摻雜區，形成於該P型井區的該表面下方，且該耦合閘極電性連接至該第四n型摻雜區；其中，該第二閘極結構中，該第二閘極層的一第二延伸分支延伸至該第四n型摻雜區上方，使得該第二閘極結構的該第二閘極層與該四n型摻雜區形成一第三電容器。
  16. 如請求項2所述的非揮發性記憶胞，其中在該第一閘極結構與該第二閘極結構之間，該第一閘極結構的該第一間隙壁與該第二閘極結構的該第二間隙壁相互接觸，該保護層覆蓋於相互接觸的該第一間隙壁與該第二間隙壁，該耦合閘極覆蓋於該保護層，且該第一間隙壁、該第二間隙壁與該保護層形成該第三閘極介電層。
  17. 如請求項2所述的非揮發性記憶胞，其中在該第一閘極結構與該第二閘極結構之間，該保護層覆蓋並接觸該P型井區的該表面，該耦合閘極覆蓋於該保護層，且該保護層形成該第三閘極介電層。
  18. 如請求項2所述的非揮發性記憶胞，其中在該第一閘極結構與該第二閘極結構之間，該第一閘極結構的該第一間隙壁與該第二閘極結構的該第二間隙壁相互接觸，位於該第一閘極結構上方的該保護層並未接觸於該第二閘極結構上方的該保護層，該耦合閘極覆蓋於互相接觸的該第一間隙壁與該第二間隙壁，且該第一間隙壁與該第二間隙壁形成該第三閘極介電層。
  19. 如請求項1所述的非揮發性記憶胞，更包括：一第四閘極結構，形成於該P型井區的該表面上方，且位於該第二閘極結構的一第一側；其中，該第四閘極結構包括一第四閘極層；該耦合閘極電性連接至該第四閘極層；且該第二閘極層與該第四閘極層形成一第一電容器。
  20. 如請求項19所述的非揮發性記憶胞，其中該第一電容器為一多晶矽/多晶矽電容器。
  21. 如請求項19所述的非揮發性記憶胞，更包括： 一第五閘極結構，形成於該P型井區的該表面上方，且位於該第二閘極結構的一第二側；其中，該第五閘極結構包括一第五閘極層；該耦合閘極電性連接至該第五閘極層；且該第二閘極層與該第五閘極層形成一第二電容器。
  22. 如請求項19所述的非揮發性記憶胞，更包括：一第三n型摻雜區，形成於該P型井區的該表面下方，且一抹除線電性連接至該第三n型摻雜區；其中，在該第二閘極結構中，該第二閘極層的一第一延伸分支延伸至該第三n型摻雜區上方，使得該第二閘極結構的該第二閘極層與該三n型摻雜區形成一第二電容器。
  23. 如請求項22所述的非揮發性記憶胞，其中該第二電容器為一多晶矽/摻雜區電容器。
  24. 如請求項1所述的非揮發性記憶胞，更包括：一第三n型摻雜區，形成於該P型井區的該表面下方，且該耦合閘極電性連接至該第三n型摻雜區；其中，該第二閘極結構中，該第二閘極層的一第一延伸分支延伸至該第三n型摻雜區上方，使得該第二閘極結構的該第二閘極層與該三n型摻雜區形成一第一電容器。
  25. 如請求項24所述的非揮發性記憶胞，其中該第一電容器為一多晶矽/摻雜區電容器。
  26. 如請求項24所述的非揮發性記憶胞，更包括： 一第四n型摻雜區，形成於該P型井區的該表面下方，且該耦合閘極電性連接至該第四n型摻雜區；其中，該第二閘極結構中，該第二閘極層的一第二延伸分支延伸至該第四n型摻雜區上方，使得該第二閘極結構的該第二閘極層與該四n型摻雜區形成一第二電容器。
  27. 如請求項1所述的非揮發性記憶胞，其中在該第一閘極結構與該第二閘極結構之間，該第一閘極結構的該第一間隙壁與該第二閘極結構的該第二間隙壁相互接觸，該保護層覆蓋於相互接觸的該第一間隙壁與該第二間隙壁，該耦合閘極覆蓋於該保護層，且該第一間隙壁、該第二間隙壁與該保護層形成該第三閘極介電層。
  28. 如請求項1所述的非揮發性記憶胞，其中在該第一閘極結構與該第二閘極結構之間，該保護層覆蓋並接觸該P型井區的該表面，該耦合閘極覆蓋於該保護層，且該保護層形成該第三閘極介電層。
  29. 如請求項1所述的非揮發性記憶胞，其中在該第一閘極結構與該第二閘極結構之間，該第一閘極結構的該第一間隙壁與該第二閘極結構的該第二間隙壁相互接觸，位於該第一閘極結構上方的該保護層並未接觸於該第二閘極結構上方的該保護層，該耦合閘極覆蓋於互相接觸的該第一間隙壁與該第二間隙壁，且該第一間隙壁與該第二間隙壁形成該第三閘極介電層。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200406886A (en) * 2002-08-26 2004-05-01 Micron Technology Inc Semiconductor constructions
US20040166634A1 (en) * 1999-11-24 2004-08-26 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
TW200739823A (en) * 2006-04-03 2007-10-16 Nanya Technology Corp Semiconductor device and fabrication thereof
TW201214678A (en) * 2010-09-23 2012-04-01 Globalfoundries Singapore Ptd Ltd EEPROM cell
US20140029354A1 (en) * 2012-07-24 2014-01-30 Globalfoundries Singapore Pte. Ltd. Non-volatile memory cell with high bit density
TW201535611A (zh) * 2014-03-14 2015-09-16 Chrong-Jung Lin 一次編程記憶體及其相關記憶胞結構
TW202123431A (zh) * 2019-12-11 2021-06-16 力旺電子股份有限公司 具隔離井區之記憶胞及其相關非揮發性記憶體
TW202133391A (zh) * 2020-02-20 2021-09-01 大陸商長江存儲科技有限責任公司 具有xtacking架構的動態隨機存取儲存器（dram）記憶體元件

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040166634A1 (en) * 1999-11-24 2004-08-26 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
TW200406886A (en) * 2002-08-26 2004-05-01 Micron Technology Inc Semiconductor constructions
TW200739823A (en) * 2006-04-03 2007-10-16 Nanya Technology Corp Semiconductor device and fabrication thereof
TW201214678A (en) * 2010-09-23 2012-04-01 Globalfoundries Singapore Ptd Ltd EEPROM cell
US20140029354A1 (en) * 2012-07-24 2014-01-30 Globalfoundries Singapore Pte. Ltd. Non-volatile memory cell with high bit density
TW201535611A (zh) * 2014-03-14 2015-09-16 Chrong-Jung Lin 一次編程記憶體及其相關記憶胞結構
TW202123431A (zh) * 2019-12-11 2021-06-16 力旺電子股份有限公司 具隔離井區之記憶胞及其相關非揮發性記憶體
TW202133391A (zh) * 2020-02-20 2021-09-01 大陸商長江存儲科技有限責任公司 具有xtacking架構的動態隨機存取儲存器（dram）記憶體元件

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