TWI630623B - 可編程可抹除的非揮發性記憶體 - Google Patents

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Abstract

本發明為一種可編程可抹除的非揮發性記憶體，包括：一第一電晶體，一第二電晶體，一抹除閘區域與一金屬層。第一電晶體包括：一選擇閘極，一第一摻雜區域以及一第二摻雜區域。選擇閘極連接至一字元線。第一摻雜區域連接至一源極線。第二電晶體包括：該第二摻雜區域，一第三摻雜區域以及一浮動閘極。第三摻雜區域連接至一位元線。抹除閘區域連接至一抹除線。該浮動閘極延伸至抹除閘區域上方，且相鄰於該抹除閘區域。金屬層位於該浮動閘極上方，且該金屬層連接至該位元線。

Description

可編程可抹除的非揮發性記憶體
本發明是有關於一種非揮發性記憶體，且特別是有關於一種可編程可抹除的非揮發性記憶。
請參照第1A至1D圖，其所繪示為習知可編程可抹除的非揮發性記憶體。此可編程可抹除的非揮發性記憶體揭露於美國專利US8941167。其中，第1A圖為可編程可抹除的非揮發性記憶的上視圖；第1B圖為可編程可抹除的非揮發性記憶的第一方向(a1 a2方向)剖面圖；第1C圖為可編程可抹除的非揮發性記憶的第二方向(b1 b2方向)剖面圖；以及，第1D為可編程可抹除的非揮發性記憶的等效電路圖。
由第1A圖與第1B圖可知，習知可編程可抹除的非揮發性記憶中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG)，p型摻雜區域31連接至源極線電壓(VSL)。再者，p型摻雜區域32可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型摻雜區域相互連接。第二p型電晶體為浮動閘電晶體，其上方包括一浮動閘極36，且p型摻雜區域33連接至位元線電壓(VBL)。而N型井區(NW)係連接至一N型井區電壓(VNW)。
由第1A圖與第1C圖可知，習知可編程可抹除的非揮發性記憶中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型摻雜區域38。
如第1A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，VEL)。而P型井區(PW)係連接至一P型井區電壓(VPW)。再者，由第1C圖可知，抹除閘區域35與N型井區(NW)之間被淺溝槽隔離(shallow trench isolation，STI)39所區隔。
習知可編程可抹除的非揮發性記憶的動作原理說明如下。
於編程動作時，提供各端點適當的偏壓。當使得電子(或者稱之為熱載子)經過浮動閘電晶體對應的通道區(channel area)時，電子會注入浮動閘極36並儲存於浮動閘極36中以完成編程動作。
於抹除動作時，提供各端點適當的偏壓後，儲存在浮動閘極36的電子由浮動閘極36被移出，並經由n型摻雜區域38離開非揮發性記憶體。因此，於抹除狀態後，浮動閘極36內將不會有儲存的電子。
於讀取動作時，提供各端點適當的偏壓。根據浮動閘極36上是否有儲存電子，將會產生不同的讀取電流(read current，IR)流向位元線。亦即，於讀取狀動作時根據讀取電流(IR)大小即可得知非揮發性記憶體的儲存狀態。
習知可編程可抹除的非揮發性記憶具有雙井區結構(twin-well structure)，因此習知可編程可抹除的非揮發性記憶的總設計尺寸會較大。而在編程動作時，根據通道入電子注入效應(channel hot electron injection，CHE效應)，電子會注入浮動閘極36並儲存於浮動閘極36中以完成編程動作。
本發明的目的在於提出一種全新架構的可編程可抹除的非揮發性記憶體。本發明的可編程可抹除的非揮發性記憶體係由n型電晶體所組成。另外，在可編程可抹除的非揮發性記憶 體中設計一編程輔助金屬層(program assisted metal layer)，位於浮動閘極上方。於編程動作時，於編程輔助金屬層上提供偏壓，以增加注入浮動閘極的電子，並有效地提高編程能力。
本發明係為一種可編程可抹除的非揮發性記憶體，包括：一第一電晶體，具有一選擇閘極連接至一字元線，一第一摻雜區域連接至一源極線以及一第二摻雜區域；一第二電晶體，具有該第二摻雜區域，一第三摻雜區域連接至一位元線，以及一浮動閘極；一抹除閘區域，連接至一抹除線，其中該浮動閘極延伸至抹除閘區域上方，且相鄰於該抹除閘區域；以及一金屬層，位於該浮動閘極上方，且該金屬層連接至該位元線。
本發明係為一種可編程可抹除的非揮發性記憶體，包括：一選擇電晶體，具有一閘極端連接至一字元線，一第一汲/源端連接至一源極線，以及一第二汲/源端；一浮動閘電晶體，具有一第一汲/源端連接至該選擇電晶體的該第二汲/源端，一第二汲/源端連接至一位元線，以及一浮動閘極；一第一電容器，連接至該浮動閘極與一抹除線之間；以及一第二電容器，連接至該浮動閘極與該位元線之間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
31、32、33‧‧‧p型摻雜區域
34‧‧‧選擇閘極
35‧‧‧抹除閘區域
36‧‧‧浮動閘極
38‧‧‧n型摻雜區域
39、42‧‧‧隔離結構
44、46‧‧‧閘極氧化層
SL‧‧‧源極線
WL‧‧‧字元線
BL1、BL2‧‧‧位元線
EL1、EL2‧‧‧抹除線
Ms、Mf‧‧‧電晶體
SG‧‧‧選擇閘極
FG‧‧‧浮動閘極
PAM‧‧‧編程輔助金屬層
Ct、Cp‧‧‧電容器
n+‧‧‧n型摻雜區域
PW‧‧‧P型井區
P-sub‧‧‧ p型基板
DNW‧‧‧深n型井區
第1A~1D圖為習知可編程可抹除的非揮發性記憶體。
第2A圖至第2H圖為本發明可編程可抹除的非揮發性記憶體的製作流程、等效電路以及運作偏壓示意圖。
第3圖為本發明可編程可抹除的非揮發性記憶體的另一實施例。
第2A圖至第2H圖係為本發明可編程可抹除的非揮發性記憶體的製作流程、等效電路以及運作偏壓示意圖。此製作流程係說明製作二個記憶胞的流程，但本發明並不限定於此。
第2A圖為淺溝渠隔離結構以及井區形成步驟。首先，於p型基板(p-substrate)上進行淺溝槽隔離結構(shallow trench isolation，STI)形成步驟後，即在p型基板(p-sub)表面形成隔離結構42以定義出A區域與B區域。而在接下來的製作過程中，A區域將會形成二個串接的n型電晶體，B區域將會形成抹除閘區域。接著，覆蓋住B區域並進行p型井區形成步驟。因此，如第2A圖所示，在p型基板(p-sub)表面A區域的下方形成p型井區(PW)。
第2B圖為閘極結構形成步驟以及摻雜區域形成步驟。首先，在p型基板(p-sub)的表面形成二個閘極氧化層44、46。接著形成多晶矽閘極(polysilicon gate)FG、SG覆蓋在二個閘極氧化層44、46上方，即形成二個閘極結構。
在第2B圖中，二個閘極結構將A區域表面區分為三個部分。而其中一個閘極結構向外延伸並相鄰於B區域。再者，相鄰於B區域之閘極結構，其多晶矽閘極FG即為浮動閘極(floating gate，FG)。另一個閘極結構中的多晶矽閘極SG即為選擇閘極(select gate，SG)，可作為字元線(word line)。
如第2B圖所示，以二個閘極結構為遮罩(mask)對p型基板進行摻雜步驟。因此，A區域中未被二個閘極結構覆蓋的三個部分形成三個n型摻雜區域n+；而B區域中未被閘極結構覆蓋的部分則形成一個n型摻雜區域n+。
於A區域中，選擇閘極SG二側的n型摻雜區域n+與選擇閘極SG形成選擇電晶體(select transistor)；浮動閘極FG二側的n型摻雜區域n+與浮動閘極FG形成浮動閘電晶體(floating gate transistor)。而浮動閘電晶體與選擇電晶體為n型電晶體製作於p型井區PW內，且浮動閘電晶體與選擇電晶體串接。
再者，B區域中的n型摻雜區域n+即為抹除閘區域，而浮動閘極FG係向外延伸並相鄰於抹除閘區域。因此，抹除閘區域與浮動閘極FG即組合為一穿透電容器(tunneling capacitor)。
根據本發明的實施例，在第2B圖中，浮動閘極FG的第一部分(A1)覆蓋於區域B上方，浮動閘極FG的第二部分(A2)覆蓋於A區域上方。第一部分(A1)與第二部分(A2)的面積比例 A1/A2約在1/4與2/3之間，且於面積比例A1/A2等於3/7時會有較佳的效能。其中，區域A2即為浮動閘電晶體的通道面積(channel area)。
第2C圖為第一方向的金屬層形成步驟。在第一方向(X方向)的金屬層形成步驟中，形成第一方向的源極線SL，而源極線SL經由穿透洞連接至選擇電晶體的一個n型摻雜區域n+。
另外，於第一方向的金屬層形成步驟中，更形成一金屬島(metal island)作為編程輔助金屬層(program assisted metal layer，PAM)。其中，編程輔助金屬層PAM位於浮動閘極FG的上方，編程輔助金屬層PAM與浮動閘極FG之間有層間介電層(Interlayer dielectric，ILD)隔開，使得編程輔助金屬層PAM未接觸於浮動閘極FG。另外，編程輔助金屬層PAM經由一穿透洞連接至浮動閘電晶體的一個n型摻雜區域n+。再者，編程輔助金屬層PAM與浮動閘極FG即組合為一編程輔助電容器(program assisted capacitor)。
根據本發明的較佳實施例，編程輔助金屬層PAM的面積大於浮動閘極FG的面積，且浮動閘極FG被編程輔助金屬層PAM完全覆蓋。
如第2D圖所示，在第二方向(Y方向)沿著ab虛線的剖面圖中，編程輔助金屬層PAM位於浮動閘極FG上方，源極線SL經由穿透洞接觸於n型摻雜區域n+。
第2E圖為第二方向的金屬層形成步驟。在第二方向(Y方向)的金屬層形成步驟中，形成第二方向的位元線BL1、BL2，而位元線BL1、BL2經由穿透洞接觸於對應的編程輔助金屬層PAM，並且接觸於浮動閘電晶體的一個n型摻雜區域n+。
另外，於第二方向的金屬層形成步驟中，形成第二方向的抹除線(erase line，EL1、EL2)，而抹除線EL1、EL2經由穿透洞接觸於對應的n型摻雜區域n+。亦即，抹除線EL1、EL2接觸於對應的抹除閘區域。
如第2F圖所示，在第二方向(Y方向)沿著cd虛線的剖面圖中，位元線BL1經由穿透洞接觸於編程輔助金屬層PAM，並且接觸於浮動閘電晶體的一個n型摻雜區域n+。
再者，在另一實施例的製程中，也可以擴大P型井區(PW)，使得A區域與B區域下方的n型摻雜區域n+皆被P型井區(PW)所包圍。換句話說，在另一實施例中，浮動閘電晶體、選擇電晶體與抹除閘區域皆建構於單一P型井區(PW)之中。如此，本發明可編程可抹除的非揮發性記憶體之記憶胞尺寸將有效地縮小，並且不會受限於半導體製造廠的井區製程規則(foundry well enclosure rule)。
第2G圖為本發明可編程可抹除的非揮發性記憶體的等效電路。其中，記憶胞cell1、cell2具有相同的結構，以下僅介紹記憶胞cell1。
記憶胞cell1包括：一選擇電晶體Ms、一浮動閘電晶體Mf、一穿透電容器Ct與一編程輔助電容器Cp。選擇電晶體Ms的第一汲/源端連接至源極線SL，選擇閘極SG連接至字元線WL。浮動閘電晶體Mf的第一汲/源端連接至選擇電晶體Ms的第二汲/源端，浮動閘電晶體Mf的第二汲/源端連接至位元線BL1。穿透電容器Ct連接於抹除線EL1與浮動閘電晶體Mf的浮動閘極FG之間。編程輔助電容器Cp連接於位元線BL1與浮動閘電晶體Mf的浮動閘極FG之間。
第2H圖為本發明可編程可抹除的非揮發性記憶體的於編程動作、抹除動作與讀取動作時的運作偏壓示意圖。
於編程動作(PGM)時，提供接地電壓(0V)至p型井區PW與源極線SL，提供編程電壓VPP至位元線BL與抹除線EL，提供開啟電壓Von至字元線WL。其中編程電壓VPP約為6~8V，開啟電壓Von約為0.5~1.5V。
因此，選擇電晶體Ms開啟，記憶胞中產生編程電流(program current)由位元線BL經過浮動閘電晶體Mf、選擇電晶體Ms至源極線SL。再者，由於編程電壓VPP提供至位元線BL與抹除線EL，當電子(或稱之為熱載子)經過浮動閘電晶體Mf的通道區(channel area)時，根據通道入電子注入效應(CHE效應)，電子被吸引而注入浮動閘極FG並儲存於浮動閘極FG中以完成編程動作。
於抹除動作(ERS)時，提供接地電壓(0V)至p型井區PW、源極線SL與位元線BL，提供抹除電壓VEE至抹除線EL，提供關閉電壓Voff至字元線WL。其中抹除電壓VEE約為12V，關閉電壓Voff約為0V。
因此，選擇電晶體Ms關閉。根據FN穿隧效應(Fowler-Nordheim Tunneling，簡稱FN穿隧效應)，記憶胞中儲存在浮動閘極FG的電子由浮動閘極FG被退出(eject)，並經由穿透電容器Ct至抹除線EL而離開可編程可抹除的非揮發性記憶體。因此，於抹除狀態後，浮動閘極FG內將不會有儲存的電子。
於讀取動作(Read)時，提供接地電壓(0V)至p型井區PW、源極線SL與抹除線EL，提供讀取電壓Vread至位元線BL，提供開啟電壓Von至字元線WL。其中讀取電壓Vread約為1V。
因此，選擇電晶體Ms開啟，記憶胞中產生讀取電流(read current)由位元線BL經過浮動閘電晶體Mf、選擇電晶體Ms流至源極線SL。再者，根據讀取電流的大小即可得知可編程可抹除的非揮發性記憶體的儲存狀態。
請參照第3圖，其所繪示為本發明可編程可抹除的非揮發性記憶體的另一實施例。相較於第2E圖，其差異在於增加一深n型井區(deep N-well，DNW)，其詳細結構不再贅述。亦即，本實施例的非揮發性記憶體中，選擇電晶體與浮動閘電晶體 係製作於p型井區PW內，且p型井區PW與p型基板(p-sub)之間包括深n型井區DNW。
相同地，在其它實施例的製程中，也可以擴大P型井區(PW)，使得A區域與B區域下方的n型摻雜區域n+被P型井區(PW)所包圍。換句話說，在其他實施例中，浮動閘電晶體、選擇電晶體與抹除閘區域皆建構於單一P型井區(PW)之中。如此，本發明可編程可抹除的非揮發性記憶體之記憶胞尺寸將有效地縮小，並且不會受限於半導體製造廠的井區製程規則(foundry well enclosure rule)。
由以上的說明可知，本發明提出一種全新架構的可編程可抹除的非揮發性記憶體。記憶胞中的選擇電晶體與浮動閘電晶體係由n型電晶體所組成。由於本發明的記憶胞由n型電晶體所組成，其遷移率(mobility)會高於由p型電晶體所組成的記憶胞，因此本發明的記憶胞會有較佳的邊限(margin)。另外，於記憶胞中更設計一編程輔助金屬層，並與浮動閘極形成編程輔助電容器。於編程動作時，於編程輔助金屬層上提供的偏壓可以增加注入浮動閘極的電子數量，並有效地提高編程能力。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (12)

  1. 一種可編程可抹除的非揮發性記憶體，包括：一第一電晶體，具有一選擇閘極連接至一字元線，一第一摻雜區域連接至一源極線以及一第二摻雜區域；一第二電晶體，具有該第二摻雜區域，一第三摻雜區域連接至一位元線，以及一浮動閘極；一抹除閘區域，連接至一抹除線，其中該浮動閘極延伸至抹除閘區域上方，且相鄰於該抹除閘區域；以及一金屬層，位於該浮動閘極上方，且該金屬層連接至該位元線；其中，該第一電晶體與該第二電晶體皆為n型電晶體，該第一摻雜區域、該第二摻雜區域與該第三摻雜區域皆為n型摻雜區域。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該第一n型電晶體與該第二n電晶體係製作於一p型井區內，且該p型井區位於一p型基板上。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該第一n型電晶體與該第二n電晶體係製作於一p型井區內，且該p型井區與一p型基板之間包括一深n型井區。
  4. 如申請專利範圍第1項所述之非揮發性記憶體，其中於一編程動作時，提供一第一電壓至該p型井區、該源極線，提供一編程電壓至該位元線與該抹除線，提供一開啟電壓至該字元線，使得複數個電子注入該浮動閘極。
  5. 如申請專利範圍第1項所述之非揮發性記憶體，其中於一抹除動作時，提供一第一電壓至該p型井區、該源極線與該位元線，提供一抹除電壓至該抹除線，提供一關閉電壓至該字元線，使得複數個電子退出該浮動閘極。
  6. 如申請專利範圍第1項所述之非揮發性記憶體，其中於一讀取動作時，提供一第一電壓至該p型井區、該源極線與該抹除線，提供一讀取電壓至該位元線，提供一開啟電壓至該字元線，使得一讀取電流流向該源極線。
  7. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該浮動閘極的一第一部分覆蓋於該抹除閘區域，該浮動閘極的一第二部分覆蓋於該第二電晶體的一通道區域，且該第一部分的面積與該第二部分的面積的比例介於1/4與2/3之間。
  8. 如申請專利範圍第1項所述之非揮發性記憶體，其中於該金屬層的面積大於該浮動閘極的面積。
  9. 一種可編程可抹除的非揮發性記憶體，包括：一選擇電晶體，具有一閘極端連接至一字元線，一第一汲/源端連接至一源極線，以及一第二汲/源端；一浮動閘電晶體，具有一第一汲/源端連接至該選擇電晶體的該第二汲/源端，一第二汲/源端連接至一位元線，以及一浮動閘極；一第一電容器，連接至該浮動閘極與一抹除線之間；以及一第二電容器，連接至該浮動閘極與該位元線之間；其中，該選擇電晶體與該浮動閘電晶體皆為n型電晶體，且該選擇電晶體與該浮動閘電晶體係製作於一p型井區內。
  10. 如申請專利範圍第9項所述之非揮發性記憶體，其中於一編程動作時，提供一第一電壓至該p型井區、該源極線，提供一編程電壓至該位元線與該抹除線，提供一開啟電壓至該字元線，使得複數個電子注入該浮動閘極。
  11. 如申請專利範圍第9項所述之非揮發性記憶體，其中於一抹除動作時，提供一第一電壓至該p型井區、該源極線與該位元線，提供一抹除電壓至該抹除線，提供一關閉電壓至該字元線，使得複數個電子退出該浮動閘極。
  12. 如申請專利範圍第9項所述之非揮發性記憶體，其中於一讀取動作時，提供一第一電壓至該p型井區、該源極線與該抹除線，提供一讀取電壓至該位元線，提供一開啟電壓至該字元線，使得一讀取電流流向該源極線。
TW106121139A 2017-04-07 2017-06-23 可編程可抹除的非揮發性記憶體 TWI630623B (zh)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110008440B (zh) * 2019-04-15 2021-07-27 恒烁半导体(合肥)股份有限公司 一种基于模拟矩阵运算单元的卷积运算及其应用
CN110007895B (zh) * 2019-04-15 2021-08-06 恒烁半导体(合肥)股份有限公司 一种模拟乘法电路、模拟乘法方法及其应用
US10763212B1 (en) * 2019-04-18 2020-09-01 Nanya Technology Corporation Semiconductor structure
US11521980B2 (en) * 2019-11-14 2022-12-06 Ememory Technology Inc. Read-only memory cell and associated memory cell array
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512505A (en) * 1990-12-18 1996-04-30 Sandisk Corporation Method of making dense vertical programmable read only memory cell structure
US8344443B2 (en) * 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US8384147B2 (en) * 2011-04-29 2013-02-26 Silicon Storage Technology, Inc. High endurance non-volatile memory cell and array
US8797798B2 (en) * 2000-02-17 2014-08-05 Sandisk Corporation Flash EEPROM system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US9601501B2 (en) * 2014-04-02 2017-03-21 Ememory Technology Inc. Nonvolatile memory cell structure with assistant gate and memory array thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW536818B (en) * 2002-05-03 2003-06-11 Ememory Technology Inc Single-poly EEPROM
US8743591B2 (en) * 2011-04-26 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
US9293468B2 (en) * 2012-11-30 2016-03-22 SK Hynix Inc. Nonvolatile memory device
TWI521683B (zh) * 2013-05-13 2016-02-11 力旺電子股份有限公司 具可程式可抹除的單一多晶矽層非揮發性記憶體

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512505A (en) * 1990-12-18 1996-04-30 Sandisk Corporation Method of making dense vertical programmable read only memory cell structure
US8797798B2 (en) * 2000-02-17 2014-08-05 Sandisk Corporation Flash EEPROM system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US8344443B2 (en) * 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US8384147B2 (en) * 2011-04-29 2013-02-26 Silicon Storage Technology, Inc. High endurance non-volatile memory cell and array
US9601501B2 (en) * 2014-04-02 2017-03-21 Ememory Technology Inc. Nonvolatile memory cell structure with assistant gate and memory array thereof

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