CN110649102B - 可编程可抹除的非挥发性存储器 - Google Patents

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Abstract

本发明公开一种可编程可抹除的非挥发性存储器，包括：第一选择晶体管、第一浮动栅晶体管、第二选择晶体管与第二浮动栅晶体管。第一选择晶体管的选择栅极与第一源/漏端分别接收选择栅极电压与第一源极线电压。第一浮动栅晶体管的第一源/漏端与第二源/漏端分别连接至第一选择晶体管的第二源/漏端以及接收第一位线电压。第二选择晶体管也包括选择栅极。第二选择晶体管的第一源/漏端接收第一源极线电压。第二浮动栅晶体管的第一源/漏端与第二源/漏端分别连接至第二选择晶体管的第二源/漏端以及接收第二位线电压。

Description

可编程可抹除的非挥发性存储器
技术领域
本发明涉及一种非挥发性存储器(nonvolatile memory)，且特别是涉及一种可编程可抹除的非挥发性存储器。
背景技术
请参照图1A至图1D，其所绘示为现有可编程可抹除的非挥发性存储器，其揭露于美国专利US8941167。其中，图1A为非挥发性存储器的上视图；图1B为非挥发性存储器的第一方向(a1a2方向)剖视图；图1C为非挥发性存储器的第二方向(b1b2方向)剖视图；以及，图1D为非挥发性存储器的等效电路图。
由图1A与图1B可知，现有非挥发性存储器中包括二个串接的p型晶体管制作于一N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。
第一p型晶体管作为选择晶体管，其选择栅极34连接至一选择栅极电压(VSG)，p型掺杂区域31连接至源极线电压(VSL)。再者，p型掺杂区域32可视为第一p型晶体管的p型掺杂区域与第二p型晶体管的p型掺杂区域相互连接。第二p型晶体管作为浮动栅晶体管，其上方包括一浮动栅极36，其p型掺杂区域33连接至位线电压(VBL)。而N型阱区(NW)连接至一N型阱区电压(VNW)。
由图1A与图1C可知，现有非挥发性存储器中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除栅区域(erase gate region)35所组合而成的元件。n型晶体管制作于一P型阱区(PW)。在P型阱区(PW)中包括一个n型掺杂区域38。换言之，抹除栅区域35包括P型阱区(PW)以及n型掺杂区域38。
如图1A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至抹除线电压(erase line voltage，VEL)。而P型阱区(PW)是连接至一P型阱区电压(VPW)。再者，由图1C可知，抹除栅区域35与N型阱区(NW)之间可以被隔离结构(isolating structure)39所区隔，此隔离结构39例如为浅沟槽隔离(shallowtrench isolation，STI)结构。
由图1D的等效电路可知，非挥发性存储器包括一选择晶体管、一浮动栅晶体管与一n型晶体管。其中，选择晶体管与浮动栅晶体管都为p型晶体管并制作于N型阱区(NW)，且N型阱区(NW)接收N型阱区电压(VNW)。另外，n型晶体管制作于一P型阱区(PW)，且P型阱区(PW)接收P型阱区电压(VPW)。
选择晶体管的选择栅极端接收选择栅极电压(VSG)，选择晶体管的第一源/漏端接收源极线电压(VSL)。浮动栅晶体管的第一源/漏端连接至选择晶体管的第二源/漏端，浮动栅晶体管的第二源/漏端接收位线电压(VBL)。n型晶体管的栅极端与浮动栅晶体管的浮动栅极相互连接，n型晶体管的第一源/漏端与n型晶体管的第二源/漏端相互连接并接收抹除线电压(erase line voltage，VEL)。
发明内容
本发明的目的在于提出一种全新结构的可编程可抹除的非挥发性存储器。
本发明有关于一种可编程可抹除的非挥发性存储器，包括：一第一选择晶体管，包括一选择栅极接收一选择栅极电压，一第一源/漏端接收一第一源极线电压以及一第二源/漏端；一第一浮动栅晶体管，包括一浮动栅极，一第一源/漏端连接至该第一选择晶体管的该第二源/漏端，以及一第二源/漏端接收一第一位线电压；一第二选择晶体管，包括该选择栅极，一第一源/漏端接收一第二源极线电压以及一第二源/漏端；一第二浮动栅晶体管，包括该浮动栅极，一第一源/漏端连接至该第二选择晶体管的该第二源/漏端，以及一第二源/漏端接收一第二位线电压。其中，该第一选择晶体管与该第一浮动栅晶体管制作于一第一阱区；该第二选择晶体管与该第二浮动栅晶体管制作于一第二阱区；且该第一阱区与该第二阱区为不同型的阱区。
本发明有关于一种可编程可抹除的非挥发性存储器，包括：一半导体层；一第一阱区，形成于该半导体层中；一第一掺杂区域、一第二掺杂区域与一第三掺杂区域形成于该第一阱区的表面，其中该第一掺杂区域接收一第一源极线电压，该第三掺杂区域接收一第一位线电压；一第二阱区，形成于该半导体层中；一第四掺杂区域、一第五掺杂区域与一第六掺杂区域于该第二阱区的表面，其中该第四掺杂区域接收一第二源极线电压，该第六掺杂区域接收一第二位线电压；一选择栅极形成于该第一掺杂区域与该第二掺杂区域之间的表面上方以及该第四掺杂区域与该第五掺杂区域之间的表面上方，且该选择栅极接收一选择栅极电压；一浮动栅极形成于该第二掺杂区域与该第三掺杂区域之间的表面上方以及该第五掺杂区域与该第六掺杂区域之间的表面上方；以及一隔离结构，形成于该半导体层中，并位于该第一阱区与该第二阱区之间。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图详细说明如下：
附图说明
图1A至图1D为现有可编程可抹除的非挥发性存储器的示意图；
图2A至图2C为本发明可编程可抹除的非挥发性存储器的第一实施例的示意图；
图3A至图3D为第一实施例非挥发性存储器的偏压示意图；
图4A与图4B为本发明可编程可抹除的非挥发性存储器的第二实施例的示意图。
符号说明
20、40：非挥发性存储器
21、22、23、41、42、43：p型掺杂区域
25、26、27、45、46、47：n型掺杂区域
29、49：隔离结构
31、32、33：p型掺杂区域
34、36：栅极
35：抹除栅区域
38：n型掺杂区域
39：隔离结构
具体实施方式
请参照图2A至图2C，其所绘示为本发明可编程可抹除的非挥发性存储器的第一实施例。其中，图2A为非挥发性存储器的上视图；图2B为非挥发性存储器沿a-b虚线的剖视图；图2C为非挥发性存储器的等效电路图。
由图2A与图2B可知，非挥发性存储器20中包括二个串接的p型晶体管制作于一N型阱区(NW)以及二个串接的n型晶体管制作于一P型阱区(PW)。其中，N型阱区(NW)与P型阱区(PW)之间由一隔离结构29所区隔，此隔离结构29例如为浅沟槽隔离(shallow trenchisolation，STI)结构。另外，隔离结构29、N型阱区(NW)与P型阱区(PW)形成于p型基板(p_sub)中。当然，上述的隔离结构29、N型阱区(NW)与P型阱区(PW)也可以形成于其他半导体层中，例如n型基板(n-substrate)、n型埋层(n-type buried layer，简称NBL)、深n型阱区(deep N well，简称DNW)中。
在N型阱区(NW)中包括三个p型掺杂区域21、22、23。其中，在p型掺杂区域21、22之间的表面上方形成由多晶硅(polysilicon)所组成的栅极SG；在p型掺杂区域22、23之间的表面上方形成由多晶硅所组成的栅极FG。其中，第一p型晶体管作为第一选择晶体管，其选择栅极SG连接至选择栅极电压(VSG)，p型掺杂区域21连接至第一源极线电压(VSL1)。再者，p型掺杂区域22可视为第一p型晶体管的p型掺杂区域与第二p型晶体管的p型掺杂区域相互连接。第二p型晶体管作为第一浮动栅晶体管，其上方包括一浮动栅极FG，其p型第二掺杂区域23连接至第一位线电压(VBL1)。而N型阱区(NW)连接至一N型阱区电压(VNW)。
同理，在P型阱区(PW)中包括三个n型掺杂区域25、26、27，在三个n型掺杂区域25、26、27之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极SG、FG。其中，第一n型晶体管是作为第二选择晶体管，其选择栅极SG连接至选择栅极电压(VSG)，n型掺杂区域25连接至第二源极线电压(VSL2)。再者，n型掺杂区域26可视为第一n型晶体管的n型掺杂区域与第二n型晶体管的n型掺杂区域相互连接。第二n型晶体管是作为第二浮动栅晶体管，其上方包括一浮动栅极FG，其n型第二掺杂区域27连接至第二位线电压(VBL2)。而P型阱区(PW)连接至一P型阱区电压(VPW)。
根据本发明的第一实施例，第一选择晶体管的选择栅极SG与第二选择晶体管的栅极SG是由相同的多晶硅所组成，亦即第一选择晶体管的选择栅极SG与第二选择晶体管的选择栅极SG是相互连接。再者，第一浮动栅晶体管的浮动栅极FG与第二浮动栅晶体管的浮动栅极FG是由相同的多晶硅所组成，亦即第一浮动栅晶体管的浮动栅极FG与第二浮动栅晶体管的浮动栅极FG是相互连接。另外，再者，第一浮动栅晶体管的通道长度(channel length)L1小于第二浮动栅晶体管的通道长度L2。第一浮动栅晶体管的通道宽度(channel width)w1小于第二浮动栅晶体管的通道宽度w2。
由图2C的等效电路可知，非挥发性存储器20包括一第一选择晶体管、一第二选择晶体管、一第一浮动栅晶体管与一第二浮动栅晶体管。亦即，由四个晶体管组成非挥发性存储器20的一个存储单元(memory cell)，而存储单元连接至二条位线(bit line)，二条源极线(source line)，以及相互连接的二条选择线(select line)。换句话说，第一选择晶体管与第二选择晶体管具有共同的选择栅极SG，即视为二条选择线互相连接。
再者，第一选择晶体管与第一浮动栅晶体管都为p型晶体管并制作于N型阱区(NW)，且N型阱区(NW)接收N型阱区电压(VNW)。另外，第二选择晶体管与第二浮动栅晶体管都为n型晶体管并制作于一P型阱区(PW)，且P型阱区(PW)接收P型阱区电压(VPW)。
第一选择晶体管的选择栅极端SG接收选择栅极电压(VSG)，第一选择晶体管的第一源/漏端接收第一源极线电压(VSL1)。第一浮动栅晶体管的第一源/漏端连接至第一选择晶体管的第二源/漏端，第一浮动栅晶体管的第二源/漏端接收第一位线电压(VBL1)。
第二选择晶体管的选择栅极端SG连接至第一选择晶体管的选择栅极端SG，第二选择晶体管的第一源/漏端接收第二源极线电压(VSL2)。第二浮动栅晶体管的第一源/漏端连接至第二选择晶体管的第二源/漏端，第二浮动栅晶体管的第二源/漏端接收第二位线电压(VBL2)。
以下详细介绍非挥发性存储器20的运作。
在进行编程动作时，操作第一选择晶体管与第一浮动栅晶体管，使得热载流子(hot carrier)，例如电子，由第一浮动栅晶体管的通道区域(channel region)注入(inject)浮动栅极FG。
非挥发性存储器20在进行抹除动作时，操作第一选择晶体管与第一浮动栅晶体管，使得电子由第一浮动栅晶体管的通道区域(channel region)退出(eject)浮动栅极FG。
非挥发性存储器20在进行读取动作时，操作第二选择晶体管与第二浮动栅晶体管，使得第二浮动栅晶体管根据浮动栅极FG上的电子数量来产生读取电流，并根据读取电流的大小来决定非挥发性存储器20的存储状态。
请参照图3A至图3D，其所绘示为第一实施例非挥发性存储器的偏压示意图。
如图3A与图3B所示，编程动作可以分成二个时间区间。举例来说，编程动作需要50μs，初期的第一时间区间为20μs，后期的第二时间区间为30μs。
在编程动作的初期，选择栅极电压(VSG)、第二源极线电压(VSL2)、第二位线电压(VBL2)与P型阱区电压(VPW)都为0V，使得第二选择晶体管关闭(turn off)。再者，选择栅极电压(VSG)为0V、第一源极线电压(VSL1)为5V、第一位线电压(VBL1)为-2V、N型阱区电压(VNW)为5V，使得第一选择晶体管开启并产生一编程电流Ipgm流经第一浮动栅晶体管。因此，电子即由第一浮动栅晶体管的通道区域注入浮动栅极FG。
在编程动作的后期，第二源极线电压(VSL2)、第二位线电压(VBL2)都上升至5V，使得第二浮动栅晶体管的浮动栅极FG耦合(couple)出约5V的电压。因此，将造成更多电子注入第一浮动栅晶体管的浮动栅极FG，可提高非挥发性存储器20的编程效率。
如如图3A与图3C所示，在抹除动作时，选择栅极电压(VSG)为0V，第二源极线电压(VSL2)、第二位线电压(VBL2)与P型阱区电压(VPW)都为-7.5V。再者，第一源极线电压(VSL1)、第一位线电压(VBL1)与N型阱区电压(VNW)都为7.5V。
由于第二浮动栅晶体管的浮动栅极FG可耦合(couple)出约-7.5V的电压。同时，由于第一位线电压(VBL1)与N型阱区电压(VNW)都为7.5V。因此，第一浮动栅晶体管的浮动栅极FG与N型阱区电压(VNW)之间有15V的电压差(voltage difference)，将造成电子由第一浮动栅晶体管的浮动栅极FG退出至N型阱区(NW)。
如如图3A与图3D所示，在读取动作时，选择栅极电压(VSG)、第一源极线电压(VSL1)、第一位线电压(VBL1)与N型阱区电压(VNW)为2.5V，使得第一选择晶体管关闭。再者，选择栅极电压(VSG)为2.5V、第二源极线电压(VSL2)为0V、第二位线电压(VBL2)为2.5V、P型阱区电压(VPW)为0V，使得第二选择晶体管开启且第二浮动栅晶体管产生读取电流Iread。
基本上，读取电流Iread的大小是由第二浮动栅晶体管的浮动栅极FG中是否存储电子来决定。举例来说，第二浮动栅晶体管的浮动栅极FG存储电子，则造成第二浮动栅晶体管为关闭状态，产生的读取电流Iread非常小约为0。反之，第二浮动栅晶体管的浮动栅极FG未存储电子，则造成第二浮动栅晶体管为开启状态，产生较大的读取电流Iread。因此，在读取动作时，根据读取电流Iread的大小即可以决定非挥发性存储器20的存储状态。
根据本发明的实施例，第一浮动栅晶体管的通道长度L1小于第二浮动栅晶体管的通道长度L2。另外，第一浮动栅晶体管的通道宽度w1小于第二浮动栅晶体管的通道宽度w2。因此，第一浮动栅晶体管具有较佳的编程效率，第二浮动栅晶体管会有较佳的读取效率。
基本上，非挥发性存储器20的N型阱区(NW)与P型阱区(PW)具有很高的掺杂浓度(doping concentration)。当非挥发性存储器20进行抹除动作时，N型阱区电压(VNW)为7.5V，P型阱区电压(VPW)为-7.5V。亦即，N型阱区(NW)与P型阱区(PW)之间会有15V的电压差(voltage difference)。如果非挥发性存储器20中N型阱区(NW)与P型阱区(PW)相互接触，其结击穿电压(junction breakdown voltage)不足以支撑，所以很容易发生结击穿(junction breakdown)。
如图2B所示，为了防止非挥发性存储器20发生结击穿(junction breakdown)，需要在p型基板(p_sub)中设计较宽的隔离结构29用以分开N型阱区(NW)与P型阱区(PW)，例如1μm以上的隔离结构29。如此，当N型阱区(NW)与P型阱区(PW)制作完成后，N型阱区(NW)与P型阱区(PW)之间即被p型基板(p_sub)所隔开，不会互相接触。
再者，由于p型基板(p_sub)的浓度低，所以N型阱区(NW)与p型基板(p_sub)之间的结击穿电压会比高掺杂浓度N型阱区(NW)与高掺杂浓度P型阱区(PW)相互接触时的结击穿电压还高。因此，当非挥发性存储器20进行抹除动作时，就不会发生结击穿(junctionbreakdown)。然而，在p型基板(p_sub)中设计较宽的隔离结构29，会使得非挥发性存储器20的存储单元有较大的面积。
请参照图4A与图4B，其所绘示为本发明可编程可抹除的非挥发性存储器的第二实施例。其中，图4A为非挥发性存储器的上视图；且图4B为非挥发性存储器沿c-d虚线的剖视图。再者，第一实施例与第二实施例的非挥发性存储器的等效电路与偏压完全相同，此处不再赘述。
第一实施例与第二实施例的差异在于阱区的结构。其中，N型阱区包括多个子N型阱区，且P型阱区包括多个子P型阱区。以下以N型阱区包括三个子N型阱区NW1～NW3且PN型阱区包括三个子P型阱区PW1～PW3为例来说明之。当然，在其他实施例中，N型阱区可包括二个子N型阱区或者超过三个子N型阱区。同理，P型阱区可包括二个子P型阱区或者超过三个子P型阱区。
如图4A与图4B所示，非挥发性存储器40中包括二个串接的p型晶体管制作于一第一子N型阱区(NW1)以及二个串接的n型晶体管制作于一第一子P型阱区(PW1)。其中，第一子N型阱区(NW1)与第一子P型阱区(PW1)之间由一隔离结构49所区隔。再者，第二子N型阱区(NW2)与第二子P型阱区(PW2)之间亦由隔离结构49所区隔，而第三子N型阱区(NW3)接触于第三子P型阱区(PW3)。再者，隔离结构40例如为浅沟槽隔离(shallow trench isolation，STI)结构。另外，隔离结构49、N型阱区与P型阱区形成于p型基板(p_sub)中。当然，上述的隔离结构49、N型阱区与P型阱区也可以形成于其他半导体层中，例如n型基板(n-substrate)、n型埋层(n-type buried layer，简称NBL)、深n型阱区(deep N well，简称DNW)中。
在第一子N型阱区(NW1)中包括三个p型掺杂区域41、42、43。其中，在p型掺杂区域41、42之间的表面上方形成由多晶硅(polysilicon)所组成的栅极SG；在p型掺杂区域42、43之间的表面上方形成由多晶硅所组成的栅极FG。其中，第一p型晶体管作为第一选择晶体管，其选择栅极SG连接至选择栅极电压(VSG)，p型掺杂区域41连接至第一源极线电压(VSL1)。再者，p型掺杂区域42可视为第一p型晶体管的p型掺杂区域与第二p型晶体管的p型掺杂区域相互连接。第二p型晶体管作为第一浮动栅晶体管，其上方包括一浮动栅极FG，其p型第二掺杂区域43连接至第一位线电压(VBL1)。而N型阱区连接至一N型阱区电压(VNW)。
同理，在第一子P型阱区(PW1)中包括三个n型掺杂区域45、46、47，在三个n型掺杂区域45、46、47之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极SG、FG。其中，第一n型晶体管作为第二选择晶体管，其选择栅极SG连接至选择栅极电压(VSG)，n型掺杂区域45连接至第二源极线电压(VSL2)。再者，n型掺杂区域46可视为第一n型晶体管的n型掺杂区域与第二n型晶体管的n型掺杂区域相互连接。第二n型晶体管是作为第二浮动栅晶体管，其上方包括一浮动栅极FG，其n型第二掺杂区域47连接至第二位线电压(VBL2)。而P型阱区连接至一P型阱区电压(VPW)。
根据本发明的第二实施例，在形成阱区的过程中，根据不同的深度进行多次的离子注入，用以形成多个子N型阱区以及多个子P型阱区。
如图4B所示，由p型基板(p_sub)表面由浅至深，N型阱区依序包括第一子N型阱区(NW1)、第二子N型阱区(NW2)、第三子N型阱区(NW3)；P型阱区依序包括第一子P型阱区(PW1)、第二子P型阱区(PW2)、第三子P型阱区(PW3)。其中，第二子N型阱区(NW2)的浓度大于第三子N型阱区(NW3)的浓度，且第二子P型阱区(PW2)的浓度大于第三子P型阱区(PW3)的浓度。
基本上，由于第三子N型阱区(NW3)与第三子P型阱区(PW3)的浓度低，所以第三子N型阱区(NW3)与第三子P型阱区(PW3)的结击穿电压很高。当非挥发性存储器40进行抹除动作时，并不会发生结击穿。
由于非挥发性存储器40不会发生结击穿，所以在p型基板(p_sub)中可设计宽度较窄的隔离结构49，例如0.5μm以下的隔离结构49。如此，当N型阱区与P型阱区制作完成后，第三子N型阱区(NW3)与第三子P型阱区(PW3)之间会相互接触，并且可确认非挥发性存储器40不会发生结击穿。
另外，由于第二子N型阱区(NW2)的浓度大于第三子N型阱区(NW3)的浓度，且第二子P型阱区(PW2)的浓度大于第三子P型阱区(PW3)的浓度。因此，在抹除动作时，可以确保第三子N型阱区(NW3)与三个n型掺杂区域45、46、47之间不会发生打穿效应(punch througheffect)。
由以上的说明可知，在本发明的非挥发性存储器40中，设计较窄的隔离结构49，如此可有效地减少存储单元的面积。
另外，由于第一子N型阱区(NW1)的浓度可决定第一选择晶体管的临限电压(threshold voltage)，第一子P型阱区(PW1)的浓度可决定第二选择晶体管的临限电压。因此，本发明并未限定第一子N型阱区(NW1)的浓度以及第一子P型阱区(PW1)的浓度。在此领域的技术人员可以根据实际的需求来设计第一子N型阱区(NW1)的浓度以及第一子P型阱区(PW1)的浓度。
再者，在上述的实施例中，是利用p型选择晶体管与p型浮动栅晶体管来进行编程动作以及抹除动作；并且利用n型选择晶体管与n型浮动栅晶体管来进行读取动作。当然本发明并不限定于此，在此领域的技术人员也可以利用设计于P型阱区的n型选择晶体管与n型浮动栅晶体管来进行编程动作以及抹除动作；并且利用设计于N型阱区的p型选择晶体管与p型浮动栅晶体管来进行读取动作。
综上所述，虽然结合以上实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (15)

1.一种可编程可抹除的非挥发性存储器，其特征在于，包括：
第一选择晶体管，包括：选择栅极接收选择栅极电压，第一源/漏端接收第一源极线电压以及第二源/漏端；
第一浮动栅晶体管，包括：浮动栅极，第一源/漏端连接至该第一选择晶体管的该第二源/漏端，以及第二源/漏端接收第一位线电压；
第二选择晶体管，包括：该选择栅极，第一源/漏端接收第二源极线电压以及第二源/漏端；以及
第二浮动栅晶体管，包括：该浮动栅极，第一源/漏端连接至该第二选择晶体管的该第二源/漏端，以及第二源/漏端接收第二位线电压；
其中，该第一选择晶体管与该第一浮动栅晶体管是制作于第一阱区；该第二选择晶体管与该第二浮动栅晶体管是制作于第二阱区；且该第一阱区与该第二阱区为不同型的阱区；
其中，该第一浮动栅晶体管具有第一通道长度，该第二浮动栅晶体管具有第二通道长度，且该第一通道长度小于该第二通道长度；
其中，在抹除动作时，多个电子由该第一浮动栅晶体管的该浮动栅极退出至该第一阱区，第一源极线电压不同于第二源极线电压，且该第一位线电压不同于该第二位线电压。
2.如权利要求1所述的可编程可抹除的非挥发性存储器，其中该第一选择晶体管与该第一浮动栅晶体管为n型晶体管，该第一阱区为一P型阱区接收一P型阱区电压；以及该第二选择晶体管与该第二浮动栅晶体管为p型晶体管，该第二阱区为N型阱区接收一N型阱区电压。
3.如权利要求1所述的可编程可抹除的非挥发性存储器，其中该第一选择晶体管与该第一浮动栅晶体管为p型晶体管，该第一阱区为一N型阱区接收一N型阱区电压；以及该第二选择晶体管与该第二浮动栅晶体管为n型晶体管，该第二阱区为一P型阱区接收一P型阱区电压。
4.如权利要求1所述的可编程可抹除的非挥发性存储器，其中该第一浮动栅晶体管具有第一通道宽度；该第二浮动栅晶体管具有第二通道宽度；且该第一通道宽度小于该第二通道宽度。
5.如权利要求1所述的可编程可抹除的非挥发性存储器，其中在编程动作时，多个电子由该第一浮动栅晶体管的通道区域注入该第一浮动栅晶体管的该浮动栅极。
6.如权利要求1所述的可编程可抹除的非挥发性存储器，其中在读取动作时，该第二浮动栅晶体管产生一读取电流。
7.如权利要求6所述的可编程可抹除的非挥发性存储器，其中当该第二浮动栅晶体管的该浮动栅极存储多个电子时，该第二浮动栅晶体管产生第一读取电流；当该第二浮动栅晶体管的该浮动栅极未存储该些电子时，该第二浮动栅晶体管产生第二读取电流，且该第一读取电流异于该第二读取电流。
8.一种可编程可抹除的非挥发性存储器，其特征在于，包括：
半导体层；
第一阱区，形成于该半导体层中，其中该第一阱区包括多个子第一型阱区，且该些子第一型阱区由该半导体层表面浅至深依序形成于该半导体层中；
第一掺杂区域、第二掺杂区域与第三掺杂区域形成于该第一阱区的表面，其中该第一掺杂区域、该第二掺杂区域与该第三掺杂区域形成于该第一阱区中的第一子第一型阱区的表面，该第一掺杂区域接收第一源极线电压，该第三掺杂区域接收第一位线电压；
第二阱区，形成于该半导体层中，其中该第二阱区包括多个子第二型阱区，且该些子第二型阱区由该半导体层表面浅至深依序形成于该半导体层中；
第四掺杂区域、第五掺杂区域与第六掺杂区域于该第二阱区的表面，其中该第四掺杂区域、该第五掺杂区域与该第六掺杂区域形成于该第二阱区中的第一子第二型阱区的表面，该第四掺杂区域接收第二源极线电压，该第六掺杂区域接收第二位线电压；
选择栅极形成于该第一掺杂区域与该第二掺杂区域之间的表面上方以及该第四掺杂区域与该第五掺杂区域之间的表面上方，且该选择栅极接收选择栅极电压；
浮动栅极形成于该第二掺杂区域与该第三掺杂区域之间的表面上方以及该第五掺杂区域与该第六掺杂区域之间的表面上方；以及
隔离结构，形成于该半导体层中，并位于该第一阱区与该第二阱区之间；
其中，该第一阱区中的最后子第一型阱区与该第二阱区中的最后子第二型阱区相互接触；
其中，该第一阱区、该第二掺杂区域、该第三掺杂区域与该浮动栅极形成第一浮动栅晶体管，且该第二阱区、该第五掺杂区域、该第六掺杂区域与该浮动栅极形成第二浮动栅晶体管；该第一浮动栅晶体管具有第一通道长度；该第二浮动栅晶体管具有第二通道长度；且该第一通道长度小于该第二通道长度；
其中，在抹除动作时，多个电子由该浮动栅极退出至该第一阱区，该第一源极线电压不同于该第二源极线电压，且该第一位线电压不同于该第二位线电压。
9.如权利要求8所述的可编程可抹除的非挥发性存储器，其中该第一阱区为P型阱区接收P型阱区电压，该第二阱区为N型阱区接收N型阱区电压，该第一掺杂区域、该第二掺杂区域与该第三掺杂区域为n型掺杂区域；以及该第四掺杂区域、该第五掺杂区域与该第六掺杂区域为p型掺杂区域。
10.如权利要求8所述的可编程可抹除的非挥发性存储器，其中该第一阱区为N型阱区接收N型阱区电压，该第二阱区为P型阱区接收P型阱区电压，该第一掺杂区域、该第二掺杂区域与该第三掺杂区域为p型掺杂区域；以及，该第四掺杂区域、该第五掺杂区域与该第六掺杂区域为n型掺杂区域。
11.如权利要求8所述的可编程可抹除的非挥发性存储器，其中该第一浮动栅晶体管具有第一通道宽度；该第二浮动栅晶体管具有第二通道宽度；且该第一通道宽度小于该第二通道宽度。
12.如权利要求8所述的可编程可抹除的非挥发性存储器，其中该第一阱区中的该最后子第一型阱区有第一浓度，该第一阱区中的倒数第二子第一型阱区有第二浓度，且该第二浓度大于该第一浓度。
13.如权利要求12所述的可编程可抹除的非挥发性存储器，其中该第二阱区中的该最后子第二型阱区有第三浓度，该第二阱区中的倒数第二子第二型阱区有第四浓度，且该第四浓度大于该第三浓度。
14.如权利要求8所述的可编程可抹除的非挥发性存储器，其中该隔离结构为一浅沟槽隔离结构。
15.如权利要求8所述的可编程可抹除的非挥发性存储器，其中该半导体层为p型基板、n型基板、n型埋层、或者深n型阱区。
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