JPH10303400A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10303400A JPH10303400A JP9109698A JP10969897A JPH10303400A JP H10303400 A JPH10303400 A JP H10303400A JP 9109698 A JP9109698 A JP 9109698A JP 10969897 A JP10969897 A JP 10969897A JP H10303400 A JPH10303400 A JP H10303400A
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Abstract
(57)【要約】
【課題】 書き込みは浅いＰＮ接合部に発生するアバラ
ンシェ電流を利用し、消去はトンネル絶縁膜に発生する
トンネル電流を利用して低電圧でメモリセルの書き込み
及び消去を可能する。 【解決手段】 第１導電型半導体の基板上に共通ソース
領域を有する読み出しトランジスタと選択トランジスタ
を形成し、この選択トランジスタのチャネル領域上に選
択ゲート電極を形成し、読み出しトランジスタ及び選択
トランジスタから離れた基板上に選択ゲート電極と導電
体で接続した制御ゲート電極を形成し、選択トランジス
タのドレイン領域の一部、読み出しトランジスタの領域
及び前記制御ゲート電極上を覆う浮遊ゲートを形成し、
浮遊ゲートに覆われた選択トランジスタのドレイン領域
上の一部分にトンネル絶縁膜を形成し、浮遊ゲートに覆
われた共通ソース領域上の一部分に第１導電型イオンを
浅く注入したＰＮ接合部を形成した１層ゲート構造のメ
モリセルである。
ンシェ電流を利用し、消去はトンネル絶縁膜に発生する
トンネル電流を利用して低電圧でメモリセルの書き込み
及び消去を可能する。 【解決手段】 第１導電型半導体の基板上に共通ソース
領域を有する読み出しトランジスタと選択トランジスタ
を形成し、この選択トランジスタのチャネル領域上に選
択ゲート電極を形成し、読み出しトランジスタ及び選択
トランジスタから離れた基板上に選択ゲート電極と導電
体で接続した制御ゲート電極を形成し、選択トランジス
タのドレイン領域の一部、読み出しトランジスタの領域
及び前記制御ゲート電極上を覆う浮遊ゲートを形成し、
浮遊ゲートに覆われた選択トランジスタのドレイン領域
上の一部分にトンネル絶縁膜を形成し、浮遊ゲートに覆
われた共通ソース領域上の一部分に第１導電型イオンを
浅く注入したＰＮ接合部を形成した１層ゲート構造のメ
モリセルである。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、詳しくは、１層ゲート構造のＥＥＰＲＯＭ
（Electric Erasable Programmable Read Only Memor
y）のメモリセルを備えた不揮発性半導体記憶装置に関
する。
装置に関し、詳しくは、１層ゲート構造のＥＥＰＲＯＭ
（Electric Erasable Programmable Read Only Memor
y）のメモリセルを備えた不揮発性半導体記憶装置に関
する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭは、チャネル領域上
に酸化膜を介して浮遊ゲートが形成され、さらに浮遊ゲ
ート上に酸化膜を介して制御ゲートが形成された２層ゲ
ート構造となっている。従来の２層ゲート構造のＥＥＰ
ＲＯＭは高密度の集積が可能で信頼性も十分であり、マ
イクロプロセッサの汎用メモリとして用いられている
が、製造工程のプロセスが複雑であるため、製造の工程
数の削減またはコストの削減を目的として、例えば、制
御ゲートがトランジスタのチャネル領域から離れた半導
体基板内に形成され、浮遊ゲートがトランジスタのチャ
ネル領域と制御ゲートを跨がって酸化膜を介して半導体
基板内に形成された１層ゲート構造のＥＥＰＲＯＭが提
案されている。
に酸化膜を介して浮遊ゲートが形成され、さらに浮遊ゲ
ート上に酸化膜を介して制御ゲートが形成された２層ゲ
ート構造となっている。従来の２層ゲート構造のＥＥＰ
ＲＯＭは高密度の集積が可能で信頼性も十分であり、マ
イクロプロセッサの汎用メモリとして用いられている
が、製造工程のプロセスが複雑であるため、製造の工程
数の削減またはコストの削減を目的として、例えば、制
御ゲートがトランジスタのチャネル領域から離れた半導
体基板内に形成され、浮遊ゲートがトランジスタのチャ
ネル領域と制御ゲートを跨がって酸化膜を介して半導体
基板内に形成された１層ゲート構造のＥＥＰＲＯＭが提
案されている。
【０００３】例えば、特開平５−５５６０２号公報に記
載の半導体集積回路装置によれば、制御ゲート電極が、
半導体基板上に形成したソース領域／チャネル領域／ド
レイン領域とは別の領域に形成され、前記チャネル領域
と前記制御ゲート電極上に８〜１２ｎｍ厚のゲート絶縁
膜が形成され、前記チャネル領域と制御ゲート電極に跨
がったゲート絶縁膜表面に電荷蓄積ゲート（浮遊ゲー
ト）が形成された１層ゲート構造のメモリセルが構成さ
れ、メモリセルへの書き込みが、チャネル領域から電荷
蓄積ゲートへのホットエレクトロン注入、もしくはエレ
クトロンのアバンランシェ注入で行われ、メモリセルの
消去がゲートからドレイン領域またはソース領域へのホ
ットエレクトロンの引き抜きで行われる方法が提案され
ている。例えば、書き込み電圧、消去電圧は、共に１０
〜１５Ｖの高電圧あり、外部電源からまたは内部昇圧回
路で発生して供給される。
載の半導体集積回路装置によれば、制御ゲート電極が、
半導体基板上に形成したソース領域／チャネル領域／ド
レイン領域とは別の領域に形成され、前記チャネル領域
と前記制御ゲート電極上に８〜１２ｎｍ厚のゲート絶縁
膜が形成され、前記チャネル領域と制御ゲート電極に跨
がったゲート絶縁膜表面に電荷蓄積ゲート（浮遊ゲー
ト）が形成された１層ゲート構造のメモリセルが構成さ
れ、メモリセルへの書き込みが、チャネル領域から電荷
蓄積ゲートへのホットエレクトロン注入、もしくはエレ
クトロンのアバンランシェ注入で行われ、メモリセルの
消去がゲートからドレイン領域またはソース領域へのホ
ットエレクトロンの引き抜きで行われる方法が提案され
ている。例えば、書き込み電圧、消去電圧は、共に１０
〜１５Ｖの高電圧あり、外部電源からまたは内部昇圧回
路で発生して供給される。
【０００４】また、特開平３−２０６６６１号公報の半
導体装置によれば、図１３、図１４に示す１層ゲート構
造のＥＥＰＲＯＭが提案されている。図１３は従来のＥ
ＥＰＲＯＭの構成を示す平面図である。図１４は図１３
のＥ−Ｅ’、Ｆ−Ｆ’及びＧ−Ｇ’線に沿ったＥＥＰＲ
ＯＭの断面を示す断面図である。図１３及び図１４にお
いて、１０１は読み出しトランジスタのドレイン領域、
１０２は読み出しトランジスタのソース領域、１０４は
読み出しトランジスタの制御ゲート電極、１０５は選択
トランジスタのチャネル領域、１０６は読み出しトラン
ジスタのチャネル領域、１０８はトンネル領域、１０９
は浮遊ゲート、１１０は選択トランジスタの選択ゲート
電極、１１２は素子分離酸化膜を示す。
導体装置によれば、図１３、図１４に示す１層ゲート構
造のＥＥＰＲＯＭが提案されている。図１３は従来のＥ
ＥＰＲＯＭの構成を示す平面図である。図１４は図１３
のＥ−Ｅ’、Ｆ−Ｆ’及びＧ−Ｇ’線に沿ったＥＥＰＲ
ＯＭの断面を示す断面図である。図１３及び図１４にお
いて、１０１は読み出しトランジスタのドレイン領域、
１０２は読み出しトランジスタのソース領域、１０４は
読み出しトランジスタの制御ゲート電極、１０５は選択
トランジスタのチャネル領域、１０６は読み出しトラン
ジスタのチャネル領域、１０８はトンネル領域、１０９
は浮遊ゲート、１１０は選択トランジスタの選択ゲート
電極、１１２は素子分離酸化膜を示す。
【０００５】読み出しトランジスタのドレイン領域１０
１上に、その他の領域より薄いトンネル絶縁膜（例え
ば、１０ｎｍ）１０８を形成し、その薄いトンネル絶縁
膜１０８に低電圧の書き込み電圧を印加し、トンネル電
流を発生させメモリセルへの書き込みを行う方法が提案
されている。
１上に、その他の領域より薄いトンネル絶縁膜（例え
ば、１０ｎｍ）１０８を形成し、その薄いトンネル絶縁
膜１０８に低電圧の書き込み電圧を印加し、トンネル電
流を発生させメモリセルへの書き込みを行う方法が提案
されている。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
５−５５６０２号公報に記載の半導体集積回路装置によ
れば、例えば、書き込みはアバランシェ電流による方法
であり、制御ゲート電極に１０〜１５Ｖ程度の高電圧を
印加する必要があった。このため、メモリセルの周辺回
路の高耐圧化、電圧昇圧回路が必要となる。
５−５５６０２号公報に記載の半導体集積回路装置によ
れば、例えば、書き込みはアバランシェ電流による方法
であり、制御ゲート電極に１０〜１５Ｖ程度の高電圧を
印加する必要があった。このため、メモリセルの周辺回
路の高耐圧化、電圧昇圧回路が必要となる。
【０００７】一方、特開平３−２０６６６１号公報に記
載の半導体装置によれば、読み出しトランジスタのドレ
イン領域上に形成したトンネル絶縁膜に書き込み電圧を
印加してトンネル電流による書き込み方法では、書き込
み電圧を下げるためにはトンネル絶縁膜の薄膜化が必要
である。しかし、読み出しトランジスタのドレイン領域
上に形成されたトンネル絶縁膜の薄膜化は、読み出しト
ランジスタと浮遊ゲート間の耐圧が下がるため、浮遊ゲ
ートに電子が注入された書き込み後の状態で読み出しを
行うと、読み出しトランジスタのドレインと浮遊ゲート
間に、ドレインと基板間よりも高い電圧が印加されるた
め、読み出しトランジスタのドレインと浮遊ゲートでリ
ーク電流が発生し、読み出し電圧の印加ができなくなる
ため薄膜化に限界があり、従って、書き込み電圧を下げ
ることができないという問題がある。
載の半導体装置によれば、読み出しトランジスタのドレ
イン領域上に形成したトンネル絶縁膜に書き込み電圧を
印加してトンネル電流による書き込み方法では、書き込
み電圧を下げるためにはトンネル絶縁膜の薄膜化が必要
である。しかし、読み出しトランジスタのドレイン領域
上に形成されたトンネル絶縁膜の薄膜化は、読み出しト
ランジスタと浮遊ゲート間の耐圧が下がるため、浮遊ゲ
ートに電子が注入された書き込み後の状態で読み出しを
行うと、読み出しトランジスタのドレインと浮遊ゲート
間に、ドレインと基板間よりも高い電圧が印加されるた
め、読み出しトランジスタのドレインと浮遊ゲートでリ
ーク電流が発生し、読み出し電圧の印加ができなくなる
ため薄膜化に限界があり、従って、書き込み電圧を下げ
ることができないという問題がある。
【０００８】本発明は以上の事情を考慮してなされたも
のであり、例えば、１層ゲート構造のメモリセルにおい
て、読み出しトランジスタのソース領域に浅いＰＮ接合
部を形成し、選択トランジスタのドレイン領域にトンネ
ル絶縁膜を形成し、書き込みは浅いＰＮ接合部に発生す
るアバランシェ電流を利用し、消去はトンネル絶縁膜に
発生するトンネル電流を利用することにより低電圧でメ
モリセルの書き込み及び消去を可能にする不揮発性半導
体記憶装置を提供するものである。
のであり、例えば、１層ゲート構造のメモリセルにおい
て、読み出しトランジスタのソース領域に浅いＰＮ接合
部を形成し、選択トランジスタのドレイン領域にトンネ
ル絶縁膜を形成し、書き込みは浅いＰＮ接合部に発生す
るアバランシェ電流を利用し、消去はトンネル絶縁膜に
発生するトンネル電流を利用することにより低電圧でメ
モリセルの書き込み及び消去を可能にする不揮発性半導
体記憶装置を提供するものである。
【０００９】
【課題を解決するための手段】本発明は、第１導電型半
導体の基板と、その基板上に形成され、第２導電型半導
体のソース領域／チャネル領域／ドレイン領域からなる
読み出しトランジスタと、前記ソース領域を延長した共
通ソース領域及び第２導電型半導体のチャネル領域／ド
レイン領域からなる選択トランジスタと、この選択トラ
ンジスタのチャネル領域上に形成した選択ゲート電極
と、この選択ゲート電極と導電体で接続され、前記読み
出しトランジスタ及び選択トランジスタの各領域から離
れた前記基板上に形成した制御ゲート電極と、前記選択
トランジスタのドレイン領域の一部、前記読み出しトラ
ンジスタの前記各領域及び前記制御ゲート電極上を覆っ
て形成した浮遊ゲートと、この浮遊ゲートに覆われた選
択トランジスタのドレイン領域上の一部分に形成したト
ンネル絶縁膜と、前記読み出しトランジスタ及び選択ト
ランジスタの各チャネル領域から離れ、かつ前記浮遊ゲ
ートに覆われた共通ソース領域上の一部分に第１導電型
イオンを浅く注入したＰＮ接合部とからなる１層ゲート
構造のメモリセルを備えてなる不揮発性半導体記憶装置
である。
導体の基板と、その基板上に形成され、第２導電型半導
体のソース領域／チャネル領域／ドレイン領域からなる
読み出しトランジスタと、前記ソース領域を延長した共
通ソース領域及び第２導電型半導体のチャネル領域／ド
レイン領域からなる選択トランジスタと、この選択トラ
ンジスタのチャネル領域上に形成した選択ゲート電極
と、この選択ゲート電極と導電体で接続され、前記読み
出しトランジスタ及び選択トランジスタの各領域から離
れた前記基板上に形成した制御ゲート電極と、前記選択
トランジスタのドレイン領域の一部、前記読み出しトラ
ンジスタの前記各領域及び前記制御ゲート電極上を覆っ
て形成した浮遊ゲートと、この浮遊ゲートに覆われた選
択トランジスタのドレイン領域上の一部分に形成したト
ンネル絶縁膜と、前記読み出しトランジスタ及び選択ト
ランジスタの各チャネル領域から離れ、かつ前記浮遊ゲ
ートに覆われた共通ソース領域上の一部分に第１導電型
イオンを浅く注入したＰＮ接合部とからなる１層ゲート
構造のメモリセルを備えてなる不揮発性半導体記憶装置
である。
【００１０】前記トンネル絶縁膜が、膜厚約５〜８ｎｍ
のＳiＯ2で、浮遊ゲートに覆われた選択トランジスタの
ドレイン領域上の一部分に形成し、消去はトンネル絶縁
膜に発生するトンネル電流を利用する。第１導電型イオ
ンであるボロンを浅く注入したＰＮ接合部を、読み出し
トランジスタ及び選択トランジスタの共通ソース領域上
の一部分に形成することで、ＰＮ接合部と基板との耐圧
を低くして、アバランシェ電流が発生し易くする。書き
込みは、このアバランシェ電流を利用する。
のＳiＯ2で、浮遊ゲートに覆われた選択トランジスタの
ドレイン領域上の一部分に形成し、消去はトンネル絶縁
膜に発生するトンネル電流を利用する。第１導電型イオ
ンであるボロンを浅く注入したＰＮ接合部を、読み出し
トランジスタ及び選択トランジスタの共通ソース領域上
の一部分に形成することで、ＰＮ接合部と基板との耐圧
を低くして、アバランシェ電流が発生し易くする。書き
込みは、このアバランシェ電流を利用する。
【００１１】本発明によれば、１層ゲート構造のメモリ
セルにおいて、読み出しトランジスタのソース領域に浅
いＰＮ接合部を形成し、選択トランジスタのドレイン領
域にトンネル絶縁膜を形成しているので、書き込みはＰ
Ｎ接合部に発生するアバランシェ電流を利用し、消去は
トンネル絶縁膜に発生するトンネル電流を利用すること
ができる。よって、このアバランシェ電流とトンネル電
流が低電圧の印加で発生するよう構成することにより、
低電圧でメモリセルへの書き込み及び消去を実行するこ
とができる。
セルにおいて、読み出しトランジスタのソース領域に浅
いＰＮ接合部を形成し、選択トランジスタのドレイン領
域にトンネル絶縁膜を形成しているので、書き込みはＰ
Ｎ接合部に発生するアバランシェ電流を利用し、消去は
トンネル絶縁膜に発生するトンネル電流を利用すること
ができる。よって、このアバランシェ電流とトンネル電
流が低電圧の印加で発生するよう構成することにより、
低電圧でメモリセルへの書き込み及び消去を実行するこ
とができる。
【００１２】前記メモリセルにデータの書き込みを実行
する際、前記制御ゲート電極と前記選択ゲート電極とを
接続した導電体に第１の正電圧、前記選択トランジスタ
のドレイン領域に接続した導電体に前記トンネル絶縁膜
の耐圧より低く設定した第２の正電圧をそれぞれ印加
し、前記読み出しトランジスタのドレイン領域に接続し
た導電体をオープンにすることにより、前記トンネル絶
縁膜にトンネル電流を発生させることなく、前記ＰＮ接
合部と前記基板間にアバランシェ電流を発生させ、その
アバランシェ電流のホットエレクトロンを前記浮遊ゲー
トに注入するよう構成される。前記構成において、前記
第１の正電圧が約７Ｖ、前記第２の正電圧が約５Ｖであ
ることが好ましい。
する際、前記制御ゲート電極と前記選択ゲート電極とを
接続した導電体に第１の正電圧、前記選択トランジスタ
のドレイン領域に接続した導電体に前記トンネル絶縁膜
の耐圧より低く設定した第２の正電圧をそれぞれ印加
し、前記読み出しトランジスタのドレイン領域に接続し
た導電体をオープンにすることにより、前記トンネル絶
縁膜にトンネル電流を発生させることなく、前記ＰＮ接
合部と前記基板間にアバランシェ電流を発生させ、その
アバランシェ電流のホットエレクトロンを前記浮遊ゲー
トに注入するよう構成される。前記構成において、前記
第１の正電圧が約７Ｖ、前記第２の正電圧が約５Ｖであ
ることが好ましい。
【００１３】前記構成によれば、制御ゲート電極と選択
ゲート電極とに第１の正電圧が印加され、選択トランジ
スタのドレイン領域には第２正電圧が印加され、読み出
しトランジスタのドレイン領域はオープンにされる。従
って、選択トランジスタが動作し、浅いＰＮ接合部を形
成した読み出しトランジスタの共通ソース領域と基板間
に電界がかかり、ＰＮ接合部でアバランシェ電流が発生
する。また、トンネル絶縁膜を形成した選択トランジス
タのドレイン領域には、トンネル電流が発生しない程度
の電圧５Ｖが印加され、また制御ゲート電極にはホット
エレクトロンを浮遊ゲートに注入するため電圧７Ｖが印
加される。このとき、選択トランジスタのソース領域の
ジャンクション耐圧以上の電圧がＰＮ接合部に加わるこ
とが無いため、浮遊ゲートからトンネル絶縁膜を介して
選択トランジスタのドレイン領域へのトンネル電流は発
生せず、消去は起こらない。
ゲート電極とに第１の正電圧が印加され、選択トランジ
スタのドレイン領域には第２正電圧が印加され、読み出
しトランジスタのドレイン領域はオープンにされる。従
って、選択トランジスタが動作し、浅いＰＮ接合部を形
成した読み出しトランジスタの共通ソース領域と基板間
に電界がかかり、ＰＮ接合部でアバランシェ電流が発生
する。また、トンネル絶縁膜を形成した選択トランジス
タのドレイン領域には、トンネル電流が発生しない程度
の電圧５Ｖが印加され、また制御ゲート電極にはホット
エレクトロンを浮遊ゲートに注入するため電圧７Ｖが印
加される。このとき、選択トランジスタのソース領域の
ジャンクション耐圧以上の電圧がＰＮ接合部に加わるこ
とが無いため、浮遊ゲートからトンネル絶縁膜を介して
選択トランジスタのドレイン領域へのトンネル電流は発
生せず、消去は起こらない。
【００１４】前記メモリセルからデータの消去を実行す
る際、前記制御ゲート電極と前記選択ゲート電極を接続
した導電体に０Ｖ電圧、前記選択トランジスタのドレイ
ン領域に接続した導電体に第３の正電圧をそれぞれ印加
し、前記読み出しトランジスタのドレイン領域に接続し
た導電体をオープンにすることにより、前記トンネル絶
縁膜と前記基板間にトンネル電流を発生させ、そのトン
ネル電流により浮遊ゲートに注入されたホットエレクト
ロンを引き抜くよう構成される。前記構成において、前
記第３の正電圧が７〜８Ｖであることが好ましい。
る際、前記制御ゲート電極と前記選択ゲート電極を接続
した導電体に０Ｖ電圧、前記選択トランジスタのドレイ
ン領域に接続した導電体に第３の正電圧をそれぞれ印加
し、前記読み出しトランジスタのドレイン領域に接続し
た導電体をオープンにすることにより、前記トンネル絶
縁膜と前記基板間にトンネル電流を発生させ、そのトン
ネル電流により浮遊ゲートに注入されたホットエレクト
ロンを引き抜くよう構成される。前記構成において、前
記第３の正電圧が７〜８Ｖであることが好ましい。
【００１５】前記構成によれば、制御ゲート電極と選択
ゲート電極に０Ｖ、トンネル絶縁膜でトンネル電流を発
生させることが可能な電圧７〜８Ｖが選択トランジスタ
のドレイン領域に印加される。このとき、選択トランジ
スタのソース領域−ドレイン領域間耐圧、読み出しトラ
ンジスタのオフ耐圧より低くすることで浮遊ゲートに注
入されたホットエレクトロンを引き抜く消去が可能とな
る。また、トンネル絶縁膜の膜厚が６ｎｍ程度まで薄膜
化が可能であり、このためトンネル耐圧が７Ｖと低くな
り、消去電圧を下げることができる。
ゲート電極に０Ｖ、トンネル絶縁膜でトンネル電流を発
生させることが可能な電圧７〜８Ｖが選択トランジスタ
のドレイン領域に印加される。このとき、選択トランジ
スタのソース領域−ドレイン領域間耐圧、読み出しトラ
ンジスタのオフ耐圧より低くすることで浮遊ゲートに注
入されたホットエレクトロンを引き抜く消去が可能とな
る。また、トンネル絶縁膜の膜厚が６ｎｍ程度まで薄膜
化が可能であり、このためトンネル耐圧が７Ｖと低くな
り、消去電圧を下げることができる。
【００１６】前記メモリセルからデータの読み出しを実
行する際、前記制御ゲート電極と前記選択ゲート電極を
接続した導電体に第４の正電圧、前記読み出しトランジ
スタのドレイン領域に接続した導電体に前記ＰＮ接合部
の耐圧より低く設定した第５の正電圧をそれぞれ印加
し、前記選択トランジスタを動作させることにより、前
記ＰＮ接合部にアバランシェ電流を発生させることな
く、前記選択トランジスタのドレイン領域に接続した導
電体から出力される出力電流を検出するよう構成され
る。前記構成において、前記第４の正電圧が約５Ｖ、前
記第５の正電圧が約２〜３Ｖであることが好ましい。
行する際、前記制御ゲート電極と前記選択ゲート電極を
接続した導電体に第４の正電圧、前記読み出しトランジ
スタのドレイン領域に接続した導電体に前記ＰＮ接合部
の耐圧より低く設定した第５の正電圧をそれぞれ印加
し、前記選択トランジスタを動作させることにより、前
記ＰＮ接合部にアバランシェ電流を発生させることな
く、前記選択トランジスタのドレイン領域に接続した導
電体から出力される出力電流を検出するよう構成され
る。前記構成において、前記第４の正電圧が約５Ｖ、前
記第５の正電圧が約２〜３Ｖであることが好ましい。
【００１７】前記構成によれば、選択トランジスタを動
作させそのドレイン領域の出力電流を検出する際、トン
ネル絶縁膜の電位は、読み出しトランジスタのドレイン
領域に印加した電圧２〜３Ｖ以下になるためトンネル絶
縁膜の耐圧より低いのでトンネル電流は発生しない。ま
た、前記ドレイン領域に印加した電圧２〜３Ｖが共通ソ
ース領域に形成したＰＮ接合部の耐圧より低いので、ア
バランシェ電流も発生しない。
作させそのドレイン領域の出力電流を検出する際、トン
ネル絶縁膜の電位は、読み出しトランジスタのドレイン
領域に印加した電圧２〜３Ｖ以下になるためトンネル絶
縁膜の耐圧より低いのでトンネル電流は発生しない。ま
た、前記ドレイン領域に印加した電圧２〜３Ｖが共通ソ
ース領域に形成したＰＮ接合部の耐圧より低いので、ア
バランシェ電流も発生しない。
【００１８】前記１層ゲート構造のメモリセルを、前記
読み出しトランジスタのドレイン領域に接続した導電体
と、前記選択トランジスタのドレイン領域に接続した導
電体と、前記読み出しトランジスタの制御ゲート電極と
前記選択トランジスタの選択ゲート電極とを接続した導
電体とをそれぞれ入出力端子とするよう構成することが
できる。前記構成によれば、１層ゲート構造のメモリセ
ルの入出力端子を、２層構造のメモリセルと同じ１メモ
リセル当たり３端子に構成して、書き込み、消去、読み
出しを行うことができる。
読み出しトランジスタのドレイン領域に接続した導電体
と、前記選択トランジスタのドレイン領域に接続した導
電体と、前記読み出しトランジスタの制御ゲート電極と
前記選択トランジスタの選択ゲート電極とを接続した導
電体とをそれぞれ入出力端子とするよう構成することが
できる。前記構成によれば、１層ゲート構造のメモリセ
ルの入出力端子を、２層構造のメモリセルと同じ１メモ
リセル当たり３端子に構成して、書き込み、消去、読み
出しを行うことができる。
【００１９】
【発明の実施の形態】以下、図に示す実施例に基づいて
本発明を詳述する。なお、これによって本発明は限定さ
れるものではない。
本発明を詳述する。なお、これによって本発明は限定さ
れるものではない。
【００２０】図１は本発明の実施例１であるＥＥＰＲＯ
Ｍの構成を示す平面図である。図２〜図５は図１のＥＥ
ＰＲＯＭの各工程断面を示す断面図であり、層間絶縁膜
及びメタル配線を省略したポリシリコン形成後までの工
程断面を示す。
Ｍの構成を示す平面図である。図２〜図５は図１のＥＥ
ＰＲＯＭの各工程断面を示す断面図であり、層間絶縁膜
及びメタル配線を省略したポリシリコン形成後までの工
程断面を示す。
【００２１】図１〜図５において、１は選択トランジス
タのＮ型ドレイン領域、２は読み出しトランジスタ及び
選択トランジスタのＮ型ソース領域（共通ソース領
域）、３は読み出しトランジスタのＮ型ドレイン領域、
４は読み出しトランジスタの制御ゲート電極、５は選択
トランジスタのチャネル領域、６は読み出しトランジス
タのチャネル領域、７はＰＮ接合部（ボロン注入領
域）、８はトンネル絶縁膜、９は浮遊ゲート、１０は選
択トランジスタの選択ゲート電極をそれぞれ示す。ＷＬ
はワードライン、ＢＬ１は読み出しトランジスタのビッ
トライン、ＢＬ２は選択トランジスタのビットラインを
示す。また、図２〜図５において、１１はＰ型基板（第
１導電型半導体基板）、１２は素子分離絶縁膜、１３は
ゲート絶縁膜を示す。
タのＮ型ドレイン領域、２は読み出しトランジスタ及び
選択トランジスタのＮ型ソース領域（共通ソース領
域）、３は読み出しトランジスタのＮ型ドレイン領域、
４は読み出しトランジスタの制御ゲート電極、５は選択
トランジスタのチャネル領域、６は読み出しトランジス
タのチャネル領域、７はＰＮ接合部（ボロン注入領
域）、８はトンネル絶縁膜、９は浮遊ゲート、１０は選
択トランジスタの選択ゲート電極をそれぞれ示す。ＷＬ
はワードライン、ＢＬ１は読み出しトランジスタのビッ
トライン、ＢＬ２は選択トランジスタのビットラインを
示す。また、図２〜図５において、１１はＰ型基板（第
１導電型半導体基板）、１２は素子分離絶縁膜、１３は
ゲート絶縁膜を示す。
【００２２】図１〜図５に示すように、Ｐ型基板１１
に、Ｎ型ソース領域２、チャネル領域６、及びＮ型ドレ
イン領域３からなる読み出しトランジスタと、Ｎ型ドレ
イン領域、チャネル領域５、及びＮ型ソース領域２から
なる選択トランジスタとを、ＳｉＯ2の素子分離絶縁膜
１２で分離する。図２〜図３に示すように、読み出しト
ランジスタのチャネル領域６及び選択トランジスタのチ
ャネル領域５上に、膜厚１１ｎｍ〜１４ｎｍ程度のＳi
Ｏ2のゲート絶縁膜１３を形成する。図２及び図４に示
すように、選択トランジスタのドレイン領域１となるＮ
型半導体領域上の絶縁膜をフォトリソグラフィーによ
り、０.６μｍ径程度のエッチングをした後、再酸化し
て、トンネル電流を流すための膜厚６ｎｍ〜８ｎｍ程度
のＳiＯ2のトンネル絶縁膜８を形成する。
に、Ｎ型ソース領域２、チャネル領域６、及びＮ型ドレ
イン領域３からなる読み出しトランジスタと、Ｎ型ドレ
イン領域、チャネル領域５、及びＮ型ソース領域２から
なる選択トランジスタとを、ＳｉＯ2の素子分離絶縁膜
１２で分離する。図２〜図３に示すように、読み出しト
ランジスタのチャネル領域６及び選択トランジスタのチ
ャネル領域５上に、膜厚１１ｎｍ〜１４ｎｍ程度のＳi
Ｏ2のゲート絶縁膜１３を形成する。図２及び図４に示
すように、選択トランジスタのドレイン領域１となるＮ
型半導体領域上の絶縁膜をフォトリソグラフィーによ
り、０.６μｍ径程度のエッチングをした後、再酸化し
て、トンネル電流を流すための膜厚６ｎｍ〜８ｎｍ程度
のＳiＯ2のトンネル絶縁膜８を形成する。
【００２３】図１に示すように、選択トランジスタの選
択ゲート電極１０は、選択トランジスタ及び読み出しト
ランジスタの共通ソース領域２及びドレイン領域１、３
と直交して、選択トランジスタのチャネル領域５を覆う
ように形成する。また、浮遊ゲート９は、選択トランジ
スタのドレイン領域１の一部とその上に形成したトンネ
ル絶縁膜８、共通ソース領域２、共通ソース領域上に形
成したＰＮ接合部７、読み出しトランジスタのチャネル
領域６、ドレイン領域３、選択トランジスタ及び読み出
しトランジスタの各領域から離れたところに形成した制
御ゲート電極４を覆うように、フォトリソグラフィーに
よりポリシリコンを形成する。
択ゲート電極１０は、選択トランジスタ及び読み出しト
ランジスタの共通ソース領域２及びドレイン領域１、３
と直交して、選択トランジスタのチャネル領域５を覆う
ように形成する。また、浮遊ゲート９は、選択トランジ
スタのドレイン領域１の一部とその上に形成したトンネ
ル絶縁膜８、共通ソース領域２、共通ソース領域上に形
成したＰＮ接合部７、読み出しトランジスタのチャネル
領域６、ドレイン領域３、選択トランジスタ及び読み出
しトランジスタの各領域から離れたところに形成した制
御ゲート電極４を覆うように、フォトリソグラフィーに
よりポリシリコンを形成する。
【００２４】図２及び図５に示すように、浮遊ゲート９
で覆われる読み出しトランジスタ及び選択トランジスタ
の共通ソース領域２で、かつ選択トランジスタ及び読み
出しトランジスタの各チャネル領域５、６から離れたボ
ロン注入領域７に、フォトリソグラフィーにより形成さ
れたレジストマスクは通さず、浮遊ゲートを抜けて注入
可能なエネルギー１８０Ｋｅｖ程度でボロンを浅く注入
し、浅いＰＮ接合部７を形成する。
で覆われる読み出しトランジスタ及び選択トランジスタ
の共通ソース領域２で、かつ選択トランジスタ及び読み
出しトランジスタの各チャネル領域５、６から離れたボ
ロン注入領域７に、フォトリソグラフィーにより形成さ
れたレジストマスクは通さず、浮遊ゲートを抜けて注入
可能なエネルギー１８０Ｋｅｖ程度でボロンを浅く注入
し、浅いＰＮ接合部７を形成する。
【００２５】図１に示すメモリセルの書き込みは、ビッ
トラインＢＬ２よりＰＮ接合部７に書き込み電圧を印加
して、トンネル絶縁膜８にトンネル電流を発生させるこ
となく、ＰＮ接合部７とＰ型基板１１間にアバランシェ
電流を発生させ、そのアバランシェ電流のホットエレク
トロンを浮遊ゲート９に注入することにより行われる。
トラインＢＬ２よりＰＮ接合部７に書き込み電圧を印加
して、トンネル絶縁膜８にトンネル電流を発生させるこ
となく、ＰＮ接合部７とＰ型基板１１間にアバランシェ
電流を発生させ、そのアバランシェ電流のホットエレク
トロンを浮遊ゲート９に注入することにより行われる。
【００２６】書き込み電圧を低くするために形成した浅
いＰＮ接合部を、直接出力端子と接合せずに、選択トラ
ンジスタと読み出しトランジスタを直列に配線するため
の接合部にすることで、消去や読み出しの際にはアバラ
ンシェ電流が発生することなく、書き込みでのみアバラ
ンシェ電流を発生させることが可能となる。
いＰＮ接合部を、直接出力端子と接合せずに、選択トラ
ンジスタと読み出しトランジスタを直列に配線するため
の接合部にすることで、消去や読み出しの際にはアバラ
ンシェ電流が発生することなく、書き込みでのみアバラ
ンシェ電流を発生させることが可能となる。
【００２７】図１に示すメモリセルの消去は、ビットラ
インＢＬ２よりトンネル絶縁膜８に消去電圧を印加し
て、トンネル絶縁膜８とＰ型基板１１間にトンネル電流
を発生させ、そのトンネル電流により浮遊ゲート９に注
入されたホットエレクトロンを選択トランジスタのドレ
イン領域１に引き抜くことにより行われる。よって、こ
のアバランシェ電流とトンネル電流が低電圧の印加で発
生するよう構成することにより、低電圧でメモリセルへ
の書き込み及び消去を実行することができる。
インＢＬ２よりトンネル絶縁膜８に消去電圧を印加し
て、トンネル絶縁膜８とＰ型基板１１間にトンネル電流
を発生させ、そのトンネル電流により浮遊ゲート９に注
入されたホットエレクトロンを選択トランジスタのドレ
イン領域１に引き抜くことにより行われる。よって、こ
のアバランシェ電流とトンネル電流が低電圧の印加で発
生するよう構成することにより、低電圧でメモリセルへ
の書き込み及び消去を実行することができる。
【００２８】図１に示すメモリセルの読み出しは、読み
出しトランジスタのドレイン領域３に読み出し電圧を印
加し、かつ選択トランジスタを動作させ、選択トランジ
スタのドレイン領域１から出力される出力電流を検出す
ることにより行われる。
出しトランジスタのドレイン領域３に読み出し電圧を印
加し、かつ選択トランジスタを動作させ、選択トランジ
スタのドレイン領域１から出力される出力電流を検出す
ることにより行われる。
【００２９】図６は本発明のＥＥＰＲＯＭの１メモリセ
ルの等価回路を示す回路図である。図６において、図１
〜図５と同一構成には同符号を記す。Ｔ１は読み出しト
ランジスタのドレイン領域３に形成した入出力端子、Ｔ
２は選択トランジスタのドレイン領域１に形成した入出
力端子、Ｔ３は読み出しトランジスタの制御ゲート電極
４と選択トランジスタの選択ゲート電極１０とを接続し
た入出力端子を示す。Ｔ１は第１のビットラインＢＬ
１、Ｔ２は第２のビットラインＢＬ２、Ｔ３はワードラ
インＷＬに接続され、メモリセルの書き込み／消去／読
み出しを行う動作電圧が供給される。
ルの等価回路を示す回路図である。図６において、図１
〜図５と同一構成には同符号を記す。Ｔ１は読み出しト
ランジスタのドレイン領域３に形成した入出力端子、Ｔ
２は選択トランジスタのドレイン領域１に形成した入出
力端子、Ｔ３は読み出しトランジスタの制御ゲート電極
４と選択トランジスタの選択ゲート電極１０とを接続し
た入出力端子を示す。Ｔ１は第１のビットラインＢＬ
１、Ｔ２は第２のビットラインＢＬ２、Ｔ３はワードラ
インＷＬに接続され、メモリセルの書き込み／消去／読
み出しを行う動作電圧が供給される。
【００３０】図７は本発明のＥＥＰＲＯＭの各動作とそ
の動作電圧との関係を示す説明図である。図７におい
て、メモリセルにデータの書き込みを実行する際は、ワ
ードラインＷＬ（Ｔ３）に約７Ｖの正電圧、選択トラン
ジスタのドレイン領域を接続した第２のビットラインＢ
Ｌ２（Ｔ２）に約５Ｖの正電圧、基板１１に０Ｖをそれ
ぞれ印加し、読み出しトランジスタのドレイン領域を接
続した第１のビットラインＢＬ１（Ｔ１）をオープンに
する。このとき、ＰＮ接合部７と基板１１間にアバラン
シェ電流が発生し、そのアバランシェ電流のホットエレ
クトロンを浮遊ゲート９に注入するが、ビットラインＢ
Ｌ２に印加する電圧５Ｖは、トンネル絶縁膜８の耐圧よ
り低いので、トンネル電流は発生しない。
の動作電圧との関係を示す説明図である。図７におい
て、メモリセルにデータの書き込みを実行する際は、ワ
ードラインＷＬ（Ｔ３）に約７Ｖの正電圧、選択トラン
ジスタのドレイン領域を接続した第２のビットラインＢ
Ｌ２（Ｔ２）に約５Ｖの正電圧、基板１１に０Ｖをそれ
ぞれ印加し、読み出しトランジスタのドレイン領域を接
続した第１のビットラインＢＬ１（Ｔ１）をオープンに
する。このとき、ＰＮ接合部７と基板１１間にアバラン
シェ電流が発生し、そのアバランシェ電流のホットエレ
クトロンを浮遊ゲート９に注入するが、ビットラインＢ
Ｌ２に印加する電圧５Ｖは、トンネル絶縁膜８の耐圧よ
り低いので、トンネル電流は発生しない。
【００３１】メモリセルからデータの消去を実行する
際、ワードラインＷＬ（Ｔ３）に０Ｖ、第２のビットラ
インＢＬ２（Ｔ２）に約７〜８Ｖの正電圧、基板１１に
０Ｖをそれぞれ印加し、第１のビットラインＢＬ１（Ｔ
１）をオープンにする。このとき、トンネル絶縁膜８と
基板１１間にトンネル電流が発生し、このトンネル電流
により浮遊ゲートに注入されたホットエレクトロンが選
択トランジスタのドレイン領域に引き抜かれる。
際、ワードラインＷＬ（Ｔ３）に０Ｖ、第２のビットラ
インＢＬ２（Ｔ２）に約７〜８Ｖの正電圧、基板１１に
０Ｖをそれぞれ印加し、第１のビットラインＢＬ１（Ｔ
１）をオープンにする。このとき、トンネル絶縁膜８と
基板１１間にトンネル電流が発生し、このトンネル電流
により浮遊ゲートに注入されたホットエレクトロンが選
択トランジスタのドレイン領域に引き抜かれる。
【００３２】メモリセルからデータの読み出しを実行す
る際、ワードラインＷＬ（Ｔ３）に約５Ｖの正電圧、第
１のビットラインＢＬ１（Ｔ１）に約２〜３Ｖの正電圧
をそれぞれ印加し、選択トランジスタを動作させ、第２
のビットラインＢＬ２（Ｔ２）から出力される出力電流
を検出する。このとき、第１のビットラインＢＬ１に印
加する電圧は、トンネル酸化膜８の耐圧やＰＮ接合部の
耐圧より低く設定されているのでトンネル電流や、アバ
ランシェ電流は発生しない。
る際、ワードラインＷＬ（Ｔ３）に約５Ｖの正電圧、第
１のビットラインＢＬ１（Ｔ１）に約２〜３Ｖの正電圧
をそれぞれ印加し、選択トランジスタを動作させ、第２
のビットラインＢＬ２（Ｔ２）から出力される出力電流
を検出する。このとき、第１のビットラインＢＬ１に印
加する電圧は、トンネル酸化膜８の耐圧やＰＮ接合部の
耐圧より低く設定されているのでトンネル電流や、アバ
ランシェ電流は発生しない。
【００３３】図８は本発明の消去電圧と消去後の読み出
しトランジスタの閾値Ｖthの関係を示すグラフである。
図８に示すように、２種類のトンネル絶縁膜（５.６ｎ
ｍ、６.３ｎｍ）の膜厚と、第２のビットラインＢＬ２
（Ｔ２）に印加する３種類の消去電圧のパルス印加時間
（５０ｍｓ、１００ｍｓ、５００ｍｓ）をパラメータと
して消去後の読み出しトランジスタの閾値Ｖthを測定し
た。ここで、０Ｖ＜Ｖth＜２Ｖが有効とするならば、例
えば、消去電圧が約７〜８Ｖであれば、トンネル膜厚
６.３ｎｍ、パルス印加時間５０ｍｓまで有効である。
また、トンネル絶縁膜の膜厚が５.６ｎｍ、パルス印加
時間が１００ｍｓならば、消去電圧が６Ｖでも有効であ
る。
しトランジスタの閾値Ｖthの関係を示すグラフである。
図８に示すように、２種類のトンネル絶縁膜（５.６ｎ
ｍ、６.３ｎｍ）の膜厚と、第２のビットラインＢＬ２
（Ｔ２）に印加する３種類の消去電圧のパルス印加時間
（５０ｍｓ、１００ｍｓ、５００ｍｓ）をパラメータと
して消去後の読み出しトランジスタの閾値Ｖthを測定し
た。ここで、０Ｖ＜Ｖth＜２Ｖが有効とするならば、例
えば、消去電圧が約７〜８Ｖであれば、トンネル膜厚
６.３ｎｍ、パルス印加時間５０ｍｓまで有効である。
また、トンネル絶縁膜の膜厚が５.６ｎｍ、パルス印加
時間が１００ｍｓならば、消去電圧が６Ｖでも有効であ
る。
【００３４】図９は本発明のトンネル絶縁膜と消去後の
読み出しトランジスタの閾値Ｖthの関係を示すグラフで
ある。図９に示すように、パルス印加時間を１００ｍｓ
とし、第２のビットラインＢＬ２（Ｔ２）に印加する３
種類の消去電圧（６Ｖ、７Ｖ、８Ｖ）をパラメータとし
て消去後の読み出しトランジスタの閾値Ｖthを測定し
た。ここで、０Ｖ＜Ｖth＜２Ｖが有効とするならば、消
去電圧が８Ｖならば、トンネル絶縁膜の膜厚が７.２ｎ
ｍまで有効であり、消去電圧が６Ｖならば、トンネル絶
縁膜の膜厚が５.６ｎｍまで有効である。
読み出しトランジスタの閾値Ｖthの関係を示すグラフで
ある。図９に示すように、パルス印加時間を１００ｍｓ
とし、第２のビットラインＢＬ２（Ｔ２）に印加する３
種類の消去電圧（６Ｖ、７Ｖ、８Ｖ）をパラメータとし
て消去後の読み出しトランジスタの閾値Ｖthを測定し
た。ここで、０Ｖ＜Ｖth＜２Ｖが有効とするならば、消
去電圧が８Ｖならば、トンネル絶縁膜の膜厚が７.２ｎ
ｍまで有効であり、消去電圧が６Ｖならば、トンネル絶
縁膜の膜厚が５.６ｎｍまで有効である。
【００３５】図１０は本発明の実施例２であるＥＥＰＲ
ＯＭの構成を示す平面図である。図１０において、１４
〜１７は素子分離ボロン注入領域を示す。実施例２で
は、図２〜図５に示す素子分離絶縁膜（ＳｉＯ2）１２
やゲート絶縁膜１３を形成せず、フラットな構造にし
て、選択トランジスタ及び読み出しトランジスタのチャ
ネル５、６が形成される領域以外の選択ゲート電極１０
下に素子分離ボロン注入領域１４〜１６を、浮遊ゲート
９下の制御ゲート電極４と選択トランジスタ及び読み出
しトランジスタの領域間に素子分離ボロン注入領域１７
をそれぞれ設け、ＰＮ接合部７にボロンを注入すると同
時に素子分離ボロン注入領域１４〜１７にボロンを注入
する。前記構成によれば、素子分離ボロン注入領域の耐
圧が、ワードラインＷＬに印加する書き込み電圧の耐圧
より高くなり、書き込みの信頼性が向上する。
ＯＭの構成を示す平面図である。図１０において、１４
〜１７は素子分離ボロン注入領域を示す。実施例２で
は、図２〜図５に示す素子分離絶縁膜（ＳｉＯ2）１２
やゲート絶縁膜１３を形成せず、フラットな構造にし
て、選択トランジスタ及び読み出しトランジスタのチャ
ネル５、６が形成される領域以外の選択ゲート電極１０
下に素子分離ボロン注入領域１４〜１６を、浮遊ゲート
９下の制御ゲート電極４と選択トランジスタ及び読み出
しトランジスタの領域間に素子分離ボロン注入領域１７
をそれぞれ設け、ＰＮ接合部７にボロンを注入すると同
時に素子分離ボロン注入領域１４〜１７にボロンを注入
する。前記構成によれば、素子分離ボロン注入領域の耐
圧が、ワードラインＷＬに印加する書き込み電圧の耐圧
より高くなり、書き込みの信頼性が向上する。
【００３６】図１１は本発明の実施例３であるＥＥＰＲ
ＯＭのレイアウトを示す平面図である。図１１におい
て、５ビット×５ビットのメモリセルをマトリックス状
に配列し、ポリシリコンで形成された選択ゲート電極１
０とＮ型半導体で形成された制御ゲート電極４が接続さ
れメモリセルの集合単位ごとに一本のワードラインＷＬ
に配線される。ここでは、５ビット×５ビットのメモリ
セルの選択ゲート電極１０と制御ゲート電極４が共にワ
ードラインＷＬ-1〜ＷＬ-5に配線される。
ＯＭのレイアウトを示す平面図である。図１１におい
て、５ビット×５ビットのメモリセルをマトリックス状
に配列し、ポリシリコンで形成された選択ゲート電極１
０とＮ型半導体で形成された制御ゲート電極４が接続さ
れメモリセルの集合単位ごとに一本のワードラインＷＬ
に配線される。ここでは、５ビット×５ビットのメモリ
セルの選択ゲート電極１０と制御ゲート電極４が共にワ
ードラインＷＬ-1〜ＷＬ-5に配線される。
【００３７】選択トランジスタの各ドレイン領域が、ワ
ードラインＷＬ-1〜ＷＬ-5と直角方向に配置したビット
ラインＢＬ２-1〜ＢＬ２-5に配線される。読み出しトラ
ンジスタの各ドレイン領域が、ビットラインＢＬ２-1〜
ＢＬ２-5と平行に配置したビットラインＢＬ１-1〜ＢＬ
１-3に配線される。さらに、ビットラインＢＬ１-1は隣
接するメモリセルのビットラインと共通に配線すること
で、２ビットのメモリセルの書き込み／消去／読み出し
が４入出力端子で可能となる。１ビットのメモリセルに
ついては、３入出力端子である。
ードラインＷＬ-1〜ＷＬ-5と直角方向に配置したビット
ラインＢＬ２-1〜ＢＬ２-5に配線される。読み出しトラ
ンジスタの各ドレイン領域が、ビットラインＢＬ２-1〜
ＢＬ２-5と平行に配置したビットラインＢＬ１-1〜ＢＬ
１-3に配線される。さらに、ビットラインＢＬ１-1は隣
接するメモリセルのビットラインと共通に配線すること
で、２ビットのメモリセルの書き込み／消去／読み出し
が４入出力端子で可能となる。１ビットのメモリセルに
ついては、３入出力端子である。
【００３８】図１２は図１１の５ビット×５ビットのメ
モリセルの位置関係を示す説明図である。図１２におい
て、メモリセル１１〜メモリセル５５の書き込み、消
去、読み出しは、ワードラインＷＬ-1〜ＷＬ-5、第１の
ビットラインＢＬ１-1〜ＢＬ１-3、第２のビットライン
ＢＬ２-1〜ＢＬ２-5に図７に示す動作電圧が供給され
る。例えば、メモリセル３３の書き込みを行う場合、ビ
ットラインＢＬ２-3に５Ｖ、ワードラインＷＬ-3に７Ｖ
を印加し、ビットラインＢＬ１-2はオープンに、その他
のビットラインＢＬ１、ＢＬ２及びワードラインＷＬは
０Ｖを印加する。
モリセルの位置関係を示す説明図である。図１２におい
て、メモリセル１１〜メモリセル５５の書き込み、消
去、読み出しは、ワードラインＷＬ-1〜ＷＬ-5、第１の
ビットラインＢＬ１-1〜ＢＬ１-3、第２のビットライン
ＢＬ２-1〜ＢＬ２-5に図７に示す動作電圧が供給され
る。例えば、メモリセル３３の書き込みを行う場合、ビ
ットラインＢＬ２-3に５Ｖ、ワードラインＷＬ-3に７Ｖ
を印加し、ビットラインＢＬ１-2はオープンに、その他
のビットラインＢＬ１、ＢＬ２及びワードラインＷＬは
０Ｖを印加する。
【００３９】また、消去を行う場合、ビットラインＢＬ
２-3に７〜８Ｖを印加し、その他のビットラインＢＬと
すべてのワードラインＷＬを０Ｖを印加すると、ビット
ラインＢＬ２-3に接続されたメモリセル１３、２３、４
３、５３のデータを一括消去できる。例えば、メモリセ
ル３３のデータの読み出しは、ビットラインＢＬ１-2に
２〜３Ｖ、ワードラインＷＬ-3に５Ｖを印加し、その他
のビットラインＢＬとワードラインＷＬはオープンにす
る。ビットラインＢＬ２-3から出力される出力電流を検
出する。ここで、ビットラインＢＬ２-4から出力される
出力電流を検出すれば、メモリセル３４のデータを読む
ことができる。
２-3に７〜８Ｖを印加し、その他のビットラインＢＬと
すべてのワードラインＷＬを０Ｖを印加すると、ビット
ラインＢＬ２-3に接続されたメモリセル１３、２３、４
３、５３のデータを一括消去できる。例えば、メモリセ
ル３３のデータの読み出しは、ビットラインＢＬ１-2に
２〜３Ｖ、ワードラインＷＬ-3に５Ｖを印加し、その他
のビットラインＢＬとワードラインＷＬはオープンにす
る。ビットラインＢＬ２-3から出力される出力電流を検
出する。ここで、ビットラインＢＬ２-4から出力される
出力電流を検出すれば、メモリセル３４のデータを読む
ことができる。
【００４０】前記構成によれば、３入出力端子で、メモ
リセルを動作させることができ、さらに隣接する読み出
しトランジスタのドレイン領域の入出力端子を共通にす
ることができるので、２ビットのメモリセルを４入出力
端子で動作させることができる。
リセルを動作させることができ、さらに隣接する読み出
しトランジスタのドレイン領域の入出力端子を共通にす
ることができるので、２ビットのメモリセルを４入出力
端子で動作させることができる。
【００４１】
【発明の効果】本発明によれば、１層ゲート構造のメモ
リセルにおいて、読み出しトランジスタのソース領域に
浅いＰＮ接合部を形成し、選択トランジスタのドレイン
領域にトンネル絶縁膜を形成しているので、書き込みは
ＰＮ接合部に発生するアバランシェ電流を利用し、消去
はトンネル絶縁膜に発生するトンネル電流を利用するこ
とができる。よって、このアバランシェ電流とトンネル
電流が低電圧の印加で発生するよう構成することによ
り、低電圧でメモリセルへの書き込み及び消去を実行す
ることができる。
リセルにおいて、読み出しトランジスタのソース領域に
浅いＰＮ接合部を形成し、選択トランジスタのドレイン
領域にトンネル絶縁膜を形成しているので、書き込みは
ＰＮ接合部に発生するアバランシェ電流を利用し、消去
はトンネル絶縁膜に発生するトンネル電流を利用するこ
とができる。よって、このアバランシェ電流とトンネル
電流が低電圧の印加で発生するよう構成することによ
り、低電圧でメモリセルへの書き込み及び消去を実行す
ることができる。
【図１】本発明の実施例１であるＥＥＰＲＯＭの構成を
示す平面図である。
示す平面図である。
【図２】図１のＡ−Ａ’線に沿ったＥＥＰＲＯＭの工程
断面を示す断面図である。
断面を示す断面図である。
【図３】図１のＢ−Ｂ’線に沿ったＥＥＰＲＯＭの工程
断面を示す断面図である。
断面を示す断面図である。
【図４】図１のＣ−Ｃ’線に沿ったＥＥＰＲＯＭの工程
断面を示す断面図である。
断面を示す断面図である。
【図５】図１のＤ−Ｄ’線に沿ったＥＥＰＲＯＭの工程
断面を示す断面図である。
断面を示す断面図である。
【図６】本発明のＥＥＰＲＯＭの１メモリセルの等価回
路を示す回路図である。
路を示す回路図である。
【図７】本発明のＥＥＰＲＯＭの各動作とその動作電圧
との関係を示す説明図である。
との関係を示す説明図である。
【図８】本発明の消去電圧と消去後の読み出しトランジ
スタの閾値Ｖthの関係を示すグラフである。
スタの閾値Ｖthの関係を示すグラフである。
【図９】本発明のトンネル絶縁膜と消去後の読み出しト
ランジスタの閾値Ｖthの関係を示すグラフである。
ランジスタの閾値Ｖthの関係を示すグラフである。
【図１０】本発明の実施例２であるＥＥＰＲＯＭの構成
を示す平面図である。
を示す平面図である。
【図１１】本発明の実施例３であるＥＥＰＲＯＭのレイ
アウトを示す平面図である。
アウトを示す平面図である。
【図１２】図１１の５ビット×５ビットのメモリセルの
位置関係を示す説明図である。
位置関係を示す説明図である。
【図１３】従来のＥＥＰＲＯＭの構成を示す平面図であ
る。
る。
【図１４】図１３のＥ−Ｅ’、Ｆ−Ｆ’及びＧ−Ｇ’線
に沿ったＥＥＰＲＯＭの断面を示す断面図である。
に沿ったＥＥＰＲＯＭの断面を示す断面図である。
１ 選択トランジスタのＮ型ドレイン領域 ２ Ｎ型ソース領域（共通ソース領域） ３ 読み出しトランジスタのＮ型ドレイン領域 ４ 読み出しトランジスタの制御ゲート電極 ５ 選択トランジスタのチャネル領域 ６ 読み出しトランジスタのチャネル領域 ７ ＰＮ接合部（ボロン注入領域） ８ トンネル絶縁膜 ９ 浮遊ゲート １０ 選択トランジスタの選択ゲート電極 １１ Ｐ型基板 １２ 素子分離絶縁膜 １３ ゲート絶縁膜 １４ 素子分離ボロン注入領域 １５ 素子分離ボロン注入領域 １６ 素子分離ボロン注入領域 １７ 素子分離ボロン注入領域 Ｔ１〜Ｔ３ メモリセルの入出力端子 ＷＬ ワードライン ＢＬ１ 読み出しトランジスタのビットライン ＢＬ２ 選択トランジスタのビットライン
Claims (10)
- 【請求項１】 第１導電型半導体の基板と、その基板上
に形成され、第２導電型半導体のソース領域／チャネル
領域／ドレイン領域からなる読み出しトランジスタと、
前記ソース領域を延長した共通ソース領域及び第２導電
型半導体のチャネル領域／ドレイン領域からなる選択ト
ランジスタと、この選択トランジスタのチャネル領域上
に形成した選択ゲート電極と、この選択ゲート電極と導
電体で接続され、前記読み出しトランジスタ及び選択ト
ランジスタの各領域から離れた前記基板上に形成した制
御ゲート電極と、前記選択トランジスタのドレイン領域
の一部、前記読み出しトランジスタの前記各領域及び前
記制御ゲート電極上を覆って形成した浮遊ゲートと、こ
の浮遊ゲートに覆われた選択トランジスタのドレイン領
域上の一部分に形成したトンネル絶縁膜と、前記読み出
しトランジスタ及び選択トランジスタの各チャネル領域
から離れ、かつ前記浮遊ゲートに覆われた共通ソース領
域上の一部分に第１導電型イオンを浅く注入したＰＮ接
合部とからなる１層ゲート構造のメモリセルを備えてな
る不揮発性半導体記憶装置。 - 【請求項２】 前記トンネル絶縁膜が、膜厚約５〜８ｎ
ｍのＳiＯ2であることを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項３】前記第１導電型イオンがボロンであること
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 前記メモリセルにデータの書き込みを実
行する際、前記制御ゲート電極と前記選択ゲート電極と
を接続した導電体に第１の正電圧、前記選択トランジス
タのドレイン領域に接続した導電体に前記トンネル絶縁
膜の耐圧より低く設定した第２の正電圧をそれぞれ印加
し、前記読み出しトランジスタのドレイン領域に接続し
た導電体をオープンにすることにより、前記トンネル絶
縁膜にトンネル電流を発生させることなく、前記ＰＮ接
合部と前記基板間にアバランシェ電流を発生させ、その
アバランシェ電流のホットエレクトロンを前記浮遊ゲー
トに注入することを特徴とする請求項１記載の不揮発性
半導体記憶装置。 - 【請求項５】 前記第１の正電圧が約７Ｖ、前記第２の
正電圧が約５Ｖであることを特徴とする請求項４記載の
不揮発性半導体記憶装置。 - 【請求項６】 前記メモリセルからデータの消去を実行
する際、前記制御ゲート電極と前記選択ゲート電極を接
続した導電体に０Ｖ電圧、前記選択トランジスタのドレ
イン領域に接続した導電体に第３の正電圧をそれぞれ印
加し、前記読み出しトランジスタのドレイン領域に接続
した導電体をオープンにすることにより、前記トンネル
絶縁膜と前記基板間にトンネル電流を発生させ、そのト
ンネル電流により浮遊ゲートに注入されたホットエレク
トロンを引き抜くことを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項７】 前記第３の正電圧が約７〜８Ｖであるこ
とを特徴とする請求項６記載の不揮発性半導体記憶装
置。 - 【請求項８】 前記メモリセルからデータの読み出しを
実行する際、前記制御ゲート電極と前記選択ゲート電極
を接続した導電体に第４の正電圧、前記読み出しトラン
ジスタのドレイン領域に接続した導電体に前記ＰＮ接合
部の耐圧より低く設定した第５の正電圧をそれぞれ印加
し、前記選択トランジスタを動作させることにより、前
記ＰＮ接合部にアバランシェ電流を発生させることな
く、前記選択トランジスタのドレイン領域に接続した導
電体から出力される出力電流を検出することを特徴とす
る請求項１記載の不揮発性半導体記憶装置。 - 【請求項９】 前記第４の正電圧が約５Ｖ、前記第５の
正電圧が約２〜３Ｖであることを特徴とする請求項８記
載の不揮発性半導体記憶装置。 - 【請求項１０】 前記読み出しトランジスタのドレイン
領域に接続した導電体と、前記選択トランジスタのドレ
イン領域に接続した導電体と、前記読み出しトランジス
タの制御ゲート電極と前記選択トランジスタの選択ゲー
ト電極とを接続した導電体とをそれぞれ入出力端子とす
る１層ゲート構造のメモリセルを備えてなる請求項１記
載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109698A JPH10303400A (ja) | 1997-04-25 | 1997-04-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109698A JPH10303400A (ja) | 1997-04-25 | 1997-04-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303400A true JPH10303400A (ja) | 1998-11-13 |
Family
ID=14516947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9109698A Pending JPH10303400A (ja) | 1997-04-25 | 1997-04-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110649102A (zh) * | 2018-06-27 | 2020-01-03 | 力旺电子股份有限公司 | 可编程可抹除的非挥发性存储器 |
-
1997
- 1997-04-25 JP JP9109698A patent/JPH10303400A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110649102A (zh) * | 2018-06-27 | 2020-01-03 | 力旺电子股份有限公司 | 可编程可抹除的非挥发性存储器 |
| CN110649102B (zh) * | 2018-06-27 | 2024-01-19 | 力旺电子股份有限公司 | 可编程可抹除的非挥发性存储器 |
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