TWI694450B - 可編程可抹除的非揮發性記憶體 - Google Patents

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Abstract

一種可編程可抹除的非揮發性記憶體，包括：第一選擇電晶體、第一浮動閘電晶體、第二選擇電晶體與第二浮動閘電晶體。第一選擇電晶體的選擇閘極與第一源/汲端接收分別接收第一選擇閘極電壓與第一源極線電壓。第一浮動閘電晶體的第一源/汲端與連接至第一選擇電晶體的第二源/汲端，第一浮動閘電晶體的第二源/汲端接收第一位元線電壓。第二選擇電晶體的選擇閘極與第一源/汲端分別接收第二選擇閘極電壓與第二源極線電壓。第二浮動閘電晶體的第一源/汲端連接至第二選擇電晶體的第二源/汲端，第二浮動閘電晶體的第二源/汲端接收一第二位元線電壓。

Description

可編程可抹除的非揮發性記憶體
本發明是有關於一種非揮發性記憶體(nonvolatile memory)，且特別是有關於一種可編程可抹除的非揮發性記憶體。
請參照第1A圖至第1D圖，其所繪示為習知可編程可抹除的非揮發性記憶體，其揭露於美國專利US8941167。其中，第1A圖為非揮發性記憶體的上視圖；第1B圖為非揮發性記憶體的第一方向(a1 a2方向)剖面圖；第1C圖為非揮發性記憶體的第二方向(b1 b2方向)剖面圖；以及，第1D為非揮發性記憶體的等效電路圖。
由第1A圖與第1B圖可知，習知非揮發性記憶體中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG)，p型摻雜區域31連接至源極線電壓(VSL)。再者，p型摻雜區域32可視為第一p型電晶體的p型摻雜區域與第二p型電晶體的p型摻雜區域相互連接。第二p型電晶體係作為浮動閘電晶體，其上方包括一浮動閘極36，其p型摻雜區域33連接至位元線電壓(VBL)。而N型井區(NW)係連接至一N型井區電壓(VNW)。
由第1A圖與第1C圖可知，習知非揮發性記憶體中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型摻雜區域38。
如第1A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，VEL)。而P型井區(PW)係連接至一P型井區電壓(VPW)。再者，由第1C圖可知，抹除閘區域35與N型井區(NW)之間可以被隔離結構(isolating structure)39所區隔，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI)。
由第1D圖的等效電路可知，非揮發性記憶體包括一選擇電晶體、一浮動閘電晶體與一n型電晶體。其中，選擇電晶體與浮動閘電晶體皆為p型電晶體並製作於N型井區(NW)，且N型井區(NW)接收N型井區電壓(VNW)。另外，n型電晶體製作於一P型井區(PW)，且P型井區(PW)接收P型井區電壓(VPW)。
選擇電晶體的選擇閘極端接收選擇閘極電壓(VSG)，選擇電晶體的第一源/汲端接收源極線電壓(VSL)。浮動閘電晶體的第一源/汲端連接至選擇電晶體的第二源/汲端，浮動閘電晶體的第二源/汲端接收位元線電壓(VBL)。n型電晶體的閘極端與浮動閘電晶體的浮動閘極相互連接，n型電晶體的第一源/汲端與n型電晶體的第二源/汲端相互連接並接收抹除線電壓(erase line voltage，VEL)。
本發明的目的係提出一種全新結構之可編程可抹除的非揮發性記憶體。
本發明係有關於一種可編程可抹除的非揮發性記憶體，包括：一第一選擇電晶體，包括一選擇閘極接收一第一選擇閘極電壓，一第一源/汲端接收一第一源極線電壓以及一第二源/汲端；一第一浮動閘電晶體，包括一浮動閘極，一第一源/汲端連接至該第一選擇電晶體的該第二源/汲端，以及一第二源/汲端接收一第一位元線電壓；一第二選擇電晶體，包括一選擇閘極接收一 第二選擇閘極電壓，一第一源/汲端接收一第二源極線電壓以及一第二源/汲端；一第二浮動閘電晶體，包括一浮動閘極，一第一源/汲端連接至該第二選擇電晶體的該第二源/汲端，以及一第二源/汲端接收一第二位元線電壓；其中，該第一浮動閘電晶體的該浮動閘極與該第二浮動閘電晶體的該浮動閘極相互連接。
本發明係有關於一種可編程可抹除的非揮發性記憶體，包括：一第一型井區；一第一摻雜區域、一第二摻雜區域與一第三摻雜區域形成於該第一型井區的表面，其中該第一摻雜區域接收一第一源極線電壓，該第三摻雜區域接收一第一位元線電壓；一第一選擇閘極形成於該第一摻雜區域與該第二摻雜區域之間的表面上方，且該第一選擇閘極接收一第一選擇閘極電壓；一第一浮動閘極形成於該第二摻雜區域與該第三摻雜區域之間的表面上方；一第二型井區；一第四摻雜區域、一第五摻雜區域與一第六摻雜區域形成於該第二型井區的表面，其中該第四摻雜區域接收一第二源極線電壓，該第六摻雜區域接收一第二位元線電壓；一第二選擇閘極形成於該第四摻雜區域與該第五摻雜區域之間的表面上方，且該第二選擇閘極接收一第二選擇閘極電壓；一第二浮動閘極形成於該第五摻雜區域與該第六摻雜區域之間的表面上方，且該第二浮動閘極與第一浮動閘極相互接觸。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
20、50、60、90:非揮發性記憶體
21、22、23、31、32、33:p型摻雜區域
25、26、27、38:n型摻雜區域
29、39:隔離結構
34、36:閘極
35:抹除閘區域
51:耦合層
第1A圖至第1D圖為習知可編程可抹除的非揮發性記憶體。
第2A圖與第2B圖為本發明第一實施例之可編程可抹除的非揮發性記憶體。
第3A圖至第3D圖為第一實施例非揮發性記憶體在負操作的偏壓與運作示意圖。
第4圖為第一實施例非揮發性記憶體在正操作的偏壓示意圖。
第5圖為本發明第二實施例之可編程可抹除的非揮發性記憶體。
第6A圖與第6B圖為本發明第三實施例之可編程可抹除的非揮發性記憶體。
第7A圖至第7D圖為第三實施例非揮發性記憶體在負操作的偏壓與運作示意圖。
第8圖為第三實施例非揮發性記憶體在正操作的偏壓示意圖。
第9A圖與第9B圖為本發明第四實施例之可編程可抹除的非揮發性記憶體。
第10A圖至第10D圖為第四實施例非揮發性記憶體在正操作的偏壓與運作示意圖。
請參照第2A圖與第2B圖，其所繪示為本發明第一實施例之可編程可抹除的非揮發性記憶體。其中，第2A圖為非揮發性記憶體的上視圖。第2B為第一實施例非揮發性記憶體的等效電路圖。
由第2A圖可知，非揮發性記憶體20中包括二個串接的p型電晶體製作於一N型井區(NW)以及二個串接的n型電晶體製作於一P型井區(PW)。其中，N型井區(NW)與P型井區(PW)之間由一隔離結構29所區隔，此隔離結構29可為例如為p型基板、n型基板或者深N型井區(DNW)。
在N型井區NW中包括三個p型摻雜區域21、22、23。再者，在p型摻雜區域21、22之間的表面上方形成由多晶矽(polysilicon)所組成的閘極SG1；在p型摻雜區域22、23之間的表面上方形成由多晶矽所組成的閘極FG1。其中，第一p型電晶體係作為第一選擇電晶體，其選擇閘極SG1連接至第一選擇閘極電壓(VSG1)，p型摻雜區域21連接至第一源極線電壓(VSL1)。再者，p型摻雜區域22可視為第一p型電晶體的p型摻雜區域與第二p型電晶體的p型摻雜區域相互連接。第二p型電晶體係作為第一浮動閘電晶體，其上方包括一浮動閘極FG1，其p型第二摻雜區域23連接至第一位元線電壓(VBL1)。而N型井區(NW)係連接至一N型井區電壓(VNW)。
在P型井區PW中包括三個n型摻雜區域25、26、27，在三個n型摻雜區域25、26、27之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極SG2、FG2。其中，第一n型電晶體係作為第二選擇電晶體，其選擇閘極SG2連接至第二選擇閘極電壓(VSG2)，n型摻雜區域25連接至第二源極線電壓(VSL2)。再者，n摻雜區域26可視為第一n型電晶體的n型摻雜區域與第二n型電晶體的n型摻雜區域相互連接。第二n型電晶體係作為第二浮動閘電晶體，其上方包括一浮動閘極FG2，其n型第二摻雜區域27連接至第二位元線電壓(VBL2)。而P型井區(PW)係連接至一P型井區電壓(VPW)。
根據本發明的實施例，第一浮動閘電晶體的浮動閘極FG1與第二浮動閘電晶體的浮動閘極FG2是由相同的多晶矽所組成，亦即第一浮動閘電晶體的浮動閘極FG1與第二浮動閘電晶體的浮動閘極FG2是相互連接。再者，第一浮動閘電晶體的通道長度(channel length)L1小於第二浮動閘電晶體的通道長度L2。另外，第一浮動閘電晶體之通道寬度(channel width)w1小於第二浮動閘電晶體的通道寬度w2。
由第2B圖的等效電路可知，非揮發性記憶體20包括一第一選擇電晶體、一第二選擇電晶體、一第一浮動閘電晶體與一第二浮動閘電晶體。亦即，由四個電晶體組成非揮發性記憶體20的一個記憶胞(memory cell)，而記憶胞連接至二條位元線 (bit line)，二條源極線(source line)，以及二條選擇線(select line)。
再者，第一選擇電晶體與第一浮動閘電晶體皆為p型電晶體並製作於N型井區(NW)，且N型井區(NW)接收N型井區電壓(VNW)。另外，第二選擇電晶體與第二浮動閘電晶體皆為n型電晶體並製作於一P型井區(PW)，且P型井區(PW)接收P型井區電壓(VPW)。
第一選擇電晶體的選擇閘極端SG1接收第一選擇閘極電壓(VSG1)，第一選擇電晶體的第一源/汲端接收第一源極線電壓(VSL1)。第一浮動閘電晶體的第一源/汲端連接至第一選擇電晶體的第二源/汲端，第一浮動閘電晶體的第二源/汲端接收第一位元線電壓(VBL1)。
第二選擇電晶體的選擇閘極端SG2接收第二選擇閘極電壓(VSG2)，第二選擇電晶體的第一源/汲端接收第二源極線電壓(VSL2)。第二浮動閘電晶體的第一源/汲端連接至第二選擇電晶體的第二源/汲端，第二浮動閘電晶體的第二源/汲端接收第二位元線電壓(VBL2)。
以下詳細介紹本發明非揮發性記憶體20的運作。
於非揮發性記憶體20在進行編程動作時，係操作第一選擇電晶體與第一浮動閘電晶體，使得熱載子(hot carrier)，例如電子，由第一浮動閘電晶體的通道區域(channel region)注入(inject)浮動閘極FG1。
於非揮發性記憶體20在進行抹除動作時，第一浮動閘電晶體上浮動閘極FG1與N型井區(NW)之間的電壓差很大，進而造成電子由第一浮動閘電晶體的浮動閘極FG1退出(eject)至N型井區(NW)。
非揮發性記憶體20在進行讀取動作時，係操作第二選擇電晶體與第二浮動閘電晶體，使得第二浮動閘電晶體根據浮動閘極FG2上的電子數量來產生讀取電流，並根據讀取電流的大小來決定非揮發性記憶體20的儲存狀態。
請參照第3A圖至第3D圖，其所繪示為第一實施例非揮發性記憶體在負操作(negative operation)的偏壓與運作示意圖。其中，非揮發性記憶體20所接收的偏壓電壓中有負電壓值時即稱為負操作。
如第3A與第3B圖所示，編程動作可以分成二個時間區間。舉例來說，編程動作需要50μs，初期的第一時間區間為20μs，後期的第二時間區間為30μs。
於編程動作的初期，第二選擇閘極電壓(VSG2)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)與P型井區電壓(VPW)皆為0V。再者，第一選擇閘極電壓(VSG1)為0V、第一源極線電壓(VSL1)為5V、第一位元線電壓(VBL1)為-2V、N型井區電壓(VNW)為5V。在此偏壓下，大約0V會耦合(couple)至第一浮動閘電晶體的浮動閘極FG1，進而開啟第一浮動閘電晶體。另外，由於第一選擇電晶體開啟，所以編程電流Ipgm流經第一浮 動閘電晶體。因此，電子即由第一浮動閘電晶體的通道區域注入浮動閘極FG1。
於編程動作的後期，第二選擇閘極電壓(VSG2)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)提供一上升電壓(ramp voltage)，例如0V直接上升至5V。另外，由於P型井區電壓(VPW)為0V，約5V的電壓會耦合至第二浮動閘電晶體的浮動閘極FG2。由於二個浮動閘極FG1、FG2相互連接，使得第一浮動閘電晶體的浮動閘極FG1也偶合約5V的電壓，將造成更多電子注入第一浮動閘電晶體的浮動閘極FG1，可提高非揮發性記憶體20的編程效率。
另外，在其他的偏壓實施例中，提供至第二選擇閘極電壓(VSG2)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)的上升電壓也可以由0V逐漸地(smoothly)上升至5V，或者是提供一個增量並逐次由0V上升至5V。
如第3A圖與第3C圖所示，於抹除動作時，第二選擇閘極電壓(VSG2)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)與P型井區電壓(VPW)皆為-7.5V。再者，第一選擇閘極電壓(VSG1)、第一源極線電壓(VSL1)、第一位元線電壓(VBL1)與N型井區電壓(VNW)皆為7.5V。因此，第一選擇電晶體與第二選擇電晶體關閉。
由於第二浮動閘電晶體的浮動閘極FG2可耦合(couple)出約-7.5V的電壓。同時，由於第一位元線電壓(VBL1) 與N型井區電壓(VNW)皆為7.5V。因此，第一浮動閘電晶體的浮動閘極FG1與N型井區電壓(VNW)之間有約15V的電壓差(voltage difference)，將造成電子由第一浮動閘電晶體的浮動閘極FG1退出至N型井區(NW)。
如第3A圖與第3D圖所示，於讀取動作時，第一選擇閘極電壓(VSG1)、第一源極線電壓(VSL1)、第一位元線電壓(VBL1)與N型井區電壓(VNW)為2.5V，使得第一選擇電晶體關閉。再者，第二選擇閘極電壓(VSG2)為2.5V、第二源極線電壓(VSL2)為0V、第二位元線電壓(VBL2)為2.5V、P型井區電壓(VPW)為0V，使得第二選擇電晶體開啟且第二浮動閘電晶體產生讀取電流Iread。
基本上，讀取電流Iread的大小是由第二浮動閘電晶體的浮動閘極FG2中是否儲存電子來決定。舉例來說，第二浮動閘電晶體的浮動閘極FG2儲存電子，則造成第二浮動閘電晶體為關閉狀態，產生的讀取電流Iread非常小約為0。反之，第二浮動閘電晶體的浮動閘極FG2未儲存電子，則造成第二浮動閘電晶體為開啟狀態，產生較大的讀取電流Iread。因此，於讀取動作時，根據讀取電流Iread的大小即可以決定非揮發性記憶體20的儲存狀態。
根據本發明的實施例，第一浮動閘電晶體的通道長度(channel length)L1小於第二浮動閘電晶體的通道長度L2。另外，第一浮動閘電晶體的通道寬度(channel width)w1小於第二 浮動閘電晶體的通道寬度w2。因此，第一浮動閘電晶體具有較佳的編程效率，第二浮動閘電晶體會有較佳的讀取效率。
另外，除了負操作之外，第一實施例非揮發性記憶體20也可以正操作(positive operation)。請參照第4圖，其所繪示為第一實施例非揮發性記憶體在正操作的偏壓示意圖。亦即，進行編程動作、抹除動作與讀取動作時，非揮發性記憶體20所接收的偏壓電壓皆為大於等於0的電壓值。再者，非揮發性記憶體20進行編程動作、抹除動作與讀取動作時的運作類似於第3B圖至第3D圖，此處不再贅述。
當然，第一實施例的非揮發性記憶體20也可以稍微修改，用以提高編程動作、抹除動作以及讀取動作的效率。請參照第5圖，其所繪示為本發明第二實施例之可編程可抹除的非揮發性記憶體。
相較於第一實施例之非揮發性記憶體20，第二實施例的非揮發性記憶體50中增加了一耦合層(couple layer)51以及一延伸部(extension part)sg2。其中，延伸部sg2是屬於選擇閘極SG2的延伸。另外，耦合層51可接收一耦合電壓(coupling voltage，VCP)，例如耦合電壓(VCP)等於第二選擇閘極電壓(VSG2)。
根據本發明的第二實施例，耦合層51形成於浮動閘極FG1與FG2附近。相同地，選擇閘極SG2的延伸部sg2也位於浮動閘極FG1與FG2附近。另外，耦合層51並未接觸於非揮 發性記憶體50中的四個電晶體。舉例來說，耦合層51可為多晶矽層或者金屬層。當耦合層51為多晶矽層時，可直接製作於浮動閘極FG1與FG2的旁邊；當耦合層51為金屬層時，可製作於浮動閘極FG1與FG2的上方。於進行編程動作、抹除動作或者讀取動作時，耦合層51的耦合電壓VCP可以耦合至浮動閘極FG1、FG2用以提升效率。
請參照第6A圖與第6B圖，其所繪示為本發明第三實施例之可編程可抹除的非揮發性記憶體。其中，第6A圖為非揮發性記憶體的上視圖。第6B為第三實施例非揮發性記憶體的等效電路圖。
相較於第一實施例，其差異在於非揮發性記憶體60中，第一選擇電晶體與第二選擇電晶體具有共同的選擇閘極SG。亦即，第一選擇電晶體的選擇閘極與第二選擇電晶體的選擇閘極相互連接，並接收一選擇閘極電壓VSG。
當然，改變第一實施例的非揮發性記憶體20的連接關係也可以完成第三實施例的非揮發性記憶體60。舉例來說，將第一實施例中，第一選擇電晶體的選擇閘極SG1與第二選擇電晶體的選擇閘極SG2相互連接。並且，設定第一選擇閘極電壓VSG1等於第二選擇閘極電壓VSG2。
請參照第7A圖至第7D圖，其所繪示為第三實施例非揮發性記憶體在負操作(negative operation)的偏壓與運作示意圖。
如第7圖與第7B圖所示，於編程動作的初期，選擇閘極電壓(VSG)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)與P型井區電壓(VPW)皆為0V，使得第二選擇電晶體關閉(turn off)。再者，第一源極線電壓(VSL1)為5V、第一位元線電壓(VBL1)為-2V、N型井區電壓(VNW)為5V。在此偏壓下，大約0V會耦合(couple)至第一浮動閘電晶體的浮動閘極FG1，進而開啟第一浮動閘電晶體。另外，由於第一選擇電晶體開啟，編程電流Ipgm流經第一浮動閘電晶體。因此，電子即由第一浮動閘電晶體的通道區域注入浮動閘極FG1。
於編程動作的後期，第二源極線電壓(VSL2)、第二位元線電壓(VBL2)提供上升電壓(ramp voltage)，例如由0V直接上升至5V，使得第二浮動閘電晶體的浮動閘極FG2耦合(couple)出約5V的電壓。由於二個浮動閘極FG1、FG2相互連接，使得第一浮動閘電晶體的浮動閘極FG1也偶合出約5V的電壓，將造成更多電子注入第一浮動閘電晶體的浮動閘極FG1，可提高非揮發性記憶體60的編程效率。
另外，在其他的偏壓實施例中，提供至第二源極線電壓(VSL2)、第二位元線電壓(VBL2)的上升電壓也可以由0V逐漸地(smoothly)上升至5V，或者是提供一個增量並逐次由0V上升至5V。
如第7A圖與第7C圖所示，於抹除動作時，選擇閘極電壓(VSG)為0V；第二源極線電壓(VSL2)、第二位元線電壓 (VBL2)與P型井區電壓(VPW)皆為-7.5V。再者，第一源極線電壓(VSL1)、第一位元線電壓(VBL1)與N型井區電壓(VNW)皆為7.5V。因此，第一選擇電晶體與第二選擇電晶體關閉。
由於第二浮動閘電晶體的浮動閘極FG2可耦合(couple)出約-7.5V的電壓。同時，由於第一位元線電壓(VBL1)與N型井區電壓(VNW)皆為7.5V。因此，第一浮動閘電晶體的浮動閘極FG1與N型井區電壓(VNW)之間有約15V的電壓差，將造成電子由第一浮動閘電晶體的浮動閘極FG1退出至N型井區(NW)。
如第7A圖與第7D圖所示，於讀取動作時，選擇閘極電壓(VSG)、第一源極線電壓(VSL1)、第一位元線電壓(VBL1)與N型井區電壓(VNW)為2.5V，使得第一選擇電晶體關閉。再者，第二源極線電壓(VSL2)為0V、第二位元線電壓(VBL2)為2.5V、P型井區電壓(VPW)為0V，使得第二選擇電晶體開啟且第二浮動閘電晶體產生讀取電流Iread。
相同地，讀取電流Iread的大小是由第二浮動閘電晶體的浮動閘極FG2中是否儲存電子來決定。因此，於讀取動作時，根據讀取電流Iread的大小即可以決定非揮發性記憶體60的儲存狀態。
另外，除了負操作之外，第三實施例非揮發性記憶體60也可以正操作。請參照第8圖，其所繪示為第三實施例非揮發性記憶體在正操作的偏壓示意圖。再者，非揮發性記憶體60進 行編程動作、抹除動作與讀取動作時的運作類似於第7B圖至第7D圖，此處不再贅述。
當然，第三實施例的非揮發性記憶體60也可以稍微修改，用以提高編程動作、抹除動作以及讀取動作的效率。例如，在第三實施例可編程可抹除的非揮發性記憶體中增加一耦合層，並接收一耦合電壓。
請參照第9A圖與第9B圖，其所繪示為本發明第四實施例之可編程可抹除的非揮發性記憶體。其中，第9A圖為非揮發性記憶體的上視圖。第9B為第四實施例非揮發性記憶體的等效電路圖。
相較於第一實施例，其差異在於非揮發性記憶體90中的N型井區(NW)中再形成一n型重摻雜區(N+)相鄰於浮動閘極FG1。如此，將使得浮動閘極FG1、FG2與n型重摻雜區(N+)之間形成一電容器。基本上，浮動閘極FG1、FG2與n型重摻雜區(N+)之間形成的電容器可以在抹除動作時形成電子的退出路徑。如此，使得非揮發性記憶體90於編程動作、抹除動作以及讀取動作時，電子會有各別的移動路徑，並使得非揮發性記憶體90的可靠度有效地提升。
由於n型重摻雜區(N+)連接至N型井區(NW)，因此n型重摻雜區(N+)也接收N型井區電壓(VNW)。如第9B圖所示，電容器的一端連接至浮動閘極FG1、FG2，電容器的另一端接收N型井區電壓(VNW)。
請參照第10A圖至第10D圖，其所繪示為第四實施例非揮發性記憶體在正操作的偏壓與運作示意圖。
如如第10A圖與第10B圖所示，於編程動作的初期，第二選擇閘極電壓(VSG2)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)皆為3V。再者，第一選擇閘極電壓(VSG1)為3.5V、第一源極線電壓(VSL1)為7V、第一位元線電壓(VBL1)為0V、N型井區電壓(VNW)為7V與P型井區電壓(VPW)為0V。在此偏壓下，使得第一選擇電晶體開啟並產生一編程電流Ipgm流經第一浮動閘電晶體。因此，電子即由第一浮動閘電晶體的通道區域注入浮動閘極FG1。
於編程動作的後期，第二選擇閘極電壓(VSG2)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)提供一上升電壓，例如由0V直接上升至6V，使得第二浮動閘電晶體的浮動閘極FG2耦合(couple)出約6V的電壓。由於二個浮動閘極FG1、FG2相互連接，使得第一浮動閘電晶體的浮動閘極FG1也耦合出約6V的電壓，將造成更多電子注入第一浮動閘電晶體的浮動閘極FG1，可提高非揮發性記憶體90的編程效率。
另外，在其他的偏壓實施例中，提供至第二選擇閘極電壓(VSG2)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)的上升電壓也可以由0V逐漸地(smoothly)上升至6V，或者是提供一個增量並逐次由0V上升至6V。
如第10A圖與第10C圖所示，於抹除動作時，第二選擇閘極電壓(VSG2)、第二源極線電壓(VSL2)、第二位元線電壓(VBL2)與P型井區電壓(VPW)皆為0V。再者，第一選擇閘極電壓(VSG1)、第一源極線電壓(VSL1)、第一位元線電壓(VBL1)皆為7.5V。N型井區電壓(VNW)為15V。
由於第二浮動閘電晶體的浮動閘極FG2可耦合(couple)出約0V的電壓。同時，n型重摻雜區(N+)接收15V的N型井區電壓(VNW)。因此，第一浮動閘電晶體的浮動閘極FG1與n型重摻雜區(N+)之間有15V的電壓差，將造成電子由第一浮動閘電晶體的浮動閘極FG1經由電容器退出至n型重摻雜區(N+)並進入N型井區(NW)。
如第10A圖與第10D圖所示，於讀取動作時，第一選擇閘極電壓(VSG1)、第一源極線電壓(VSL1)、第一位元線電壓(VBL1)與N型井區電壓(VNW)為2.5V。再者，第二選擇閘極電壓(VSG2)為2.5V、第二源極線電壓(VSL2)為0V、第二位元線電壓(VBL2)為2.5V、P型井區電壓(VPW)為0V，使得第二選擇電晶體開啟且第二浮動閘電晶體產生讀取電流Iread。
基本上，讀取電流Iread的大小是由第二浮動閘電晶體的浮動閘極FG2中是否儲存電子來決定。因此，於讀取動作時，根據讀取電流Iread的大小即可以決定非揮發性記憶體90的儲存狀態。
相同地，第四實施例的非揮發性記憶體90也可以稍微修改，用以提高編程動作、抹除動作以及讀取動作的效率。例如，在第四實施例可編程可抹除的非揮發性記憶體中增加一耦合層，並接收一耦合電壓。
再者，在上述實施例中，是利用p型選擇電晶體與p型浮動閘電晶體來進行編程動作以及抹除動作；並且利用n型選擇電晶體與n型浮動閘電晶體來進行讀取動作。當然本發明並不限定於此，在此領域的技術人員也可以利用利用n型選擇電晶體與n型浮動閘電晶體來進行編程動作以及抹除動作；並且利用p型選擇電晶體與p型浮動閘電晶體來進行讀取動作。
由以上的說明可知，本發明提出一種可編程可抹除的非揮發性記憶體。利用正操作或者負操作可以對非揮發性記憶體進行編程動作、抹除動作，並且利用讀取動作來決定非揮發性記憶體的儲存狀態。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20:非揮發性記憶體

Claims (22)

  1. 一種可編程可抹除的非揮發性記憶，包括：一第一選擇電晶體，包括：一選擇閘極接收一第一選擇閘極電壓，一第一源/汲端接收一第一源極線電壓以及一第二源/汲端；一第一浮動閘電晶體，包括：一浮動閘極，一第一源/汲端連接至該第一選擇電晶體的該第二源/汲端，以及一第二源/汲端接收一第一位元線電壓；一第二選擇電晶體，包括：一選擇閘極接收一第二選擇閘極電壓，一第一源/汲端接收一第二源極線電壓以及一第二源/汲端；一第二浮動閘電晶體，包括：一浮動閘極，一第一源/汲端連接至該第二選擇電晶體的該第二源/汲端，以及一第二源/汲端接收一第二位元線電壓；其中，該第一選擇電晶體與該第一浮動閘電晶體係製作於一第一型井區；該第二選擇電晶體與該第二浮動閘電晶體係製作於一第二型井區；且該第一浮動閘電晶體的該浮動閘極與該第二浮動閘電晶體的該浮動閘極相互連接；其中，該第一選擇電晶體與該第一浮動閘電晶體係為n型電晶體，該第一型井區為一P型井區接收一P型井區電壓；以及該第二選擇電晶體與該第二浮動閘電晶體係為p型電晶體，該第二型井區為一N型井區接收一N型井區電壓。
  2. 如申請專利範圍第1項所述之可編程可抹除的非揮發性記憶，其中該第一浮動閘電晶體具有一第一通道寬度；該第二浮動閘電晶體具有一第二通道寬度；且該第一通道寬度小於該第二通道寬度。
  3. 一種可編程可抹除的非揮發性記憶，包括：一第一選擇電晶體，包括：一選擇閘極接收一第一選擇閘極電壓，一第一源/汲端接收一第一源極線電壓以及一第二源/汲端；一第一浮動閘電晶體，包括：一浮動閘極，一第一源/汲端連接至該第一選擇電晶體的該第二源/汲端，以及一第二源/汲端接收一第一位元線電壓；一第二選擇電晶體，包括：一選擇閘極接收一第二選擇閘極電壓，一第一源/汲端接收一第二源極線電壓以及一第二源/汲端；一第二浮動閘電晶體，包括：一浮動閘極，一第一源/汲端連接至該第二選擇電晶體的該第二源/汲端，以及一第二源/汲端接收一第二位元線電壓；其中，該第一選擇電晶體與該第一浮動閘電晶體係製作於一第一型井區；該第二選擇電晶體與該第二浮動閘電晶體係製作於一第二型井區；且該第一浮動閘電晶體的該浮動閘極與該第二浮動閘電晶體的該浮動閘極相互連接；其中，該第一選擇電晶體與該第一浮動閘電晶體係為p型電晶體，該第一型井區為一N型井區接收一N型井區電壓；以及該第二 選擇電晶體與該第二浮動閘電晶體係為n型電晶體，該第二型井區為一P型井區接收一P型井區電壓。
  4. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶，其中該第一浮動閘電晶體具有一第一通道長度；該第二浮動閘電晶體具有一第二通道長度；且該第一通道長度小於該第二通道長度。
  5. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶，其中於一編程動作時，多個電子由該第一浮動閘電晶體的一通道區域注入該第一浮動閘電晶體的該浮動閘極。
  6. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶，其中於一抹除動作時，多個電子由該第一浮動閘電晶體的該浮動閘極退出至該第一型井區。
  7. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶，其中於一讀取動作時，該第二浮動閘電晶體產生一讀取電流。
  8. 如申請專利範圍第7項所述之可編程可抹除的非揮發性記憶，其中當該第二浮動閘電晶體的該浮動閘極儲存多個電 子時，該第二浮動閘電晶體產生一第一讀取電流；當該第二浮動閘電晶體的該浮動閘極未儲存該些電子時，該第二浮動閘電晶體產生一第二讀取電流，且該第一讀取電流異於該第二讀取電流。
  9. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶，其中該第一選擇電晶體的該選擇閘極與該第二選擇電晶體的該選擇閘極相互連接，且該第一選擇閘極電壓等於該第二選擇閘極電壓。
  10. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶，更包括一電容器，該電容器的一第一端連接至該第一浮動閘電晶體的該浮動閘極；且該電容器的一第二端接收一特定電壓。
  11. 如申請專利範圍第10項所述之可編程可抹除的非揮發性記憶，其中於一抹除動作時，多個電子由該第一浮動閘電晶體的該浮動閘極經由該電容器退出至該第一型井區。
  12. 一種可編程可抹除的非揮發性記憶，包括：一第一型井區； 一第一摻雜區域、一第二摻雜區域與一第三摻雜區域形成於該第一型井區的表面，其中該第一摻雜區域接收一第一源極線電壓，該第三摻雜區域接收一第一位元線電壓；一第一選擇閘極形成於該第一摻雜區域與該第二摻雜區域之間的表面上方，且該第一選擇閘極接收一第一選擇閘極電壓；一第一浮動閘極形成於該第二摻雜區域與該第三摻雜區域之間的表面上方；一第二型井區；一第四摻雜區域、一第五摻雜區域與一第六摻雜區域形成於該第二型井區的表面，其中該第四摻雜區域接收一第二源極線電壓，該第六摻雜區域接收一第二位元線電壓；一第二選擇閘極形成於該第四摻雜區域與該第五摻雜區域之間的表面上方，且該第二選擇閘極接收一第二選擇閘極電壓；一第二浮動閘極形成於該第五摻雜區域與該第六摻雜區域之間的表面上方，且該第二浮動閘極與第一浮動閘極相互接觸；其中，該第一型井區為一P型井區接收一P型井區電壓，該第二型井區為一N型井區接收一N型井區電壓，該第一摻雜區域、該第二摻雜區域與該第三摻雜區域為n型摻雜區域；以及，該第四摻雜區域、該第五摻雜區域與該第六摻雜區域為p型摻雜區域。
  13. 如申請專利範圍第12項所述之可編程可抹除的非揮發性記憶，其中該第一型井區、該第二摻雜區域、該第三摻雜 區域與該第一浮動閘極形成一第一浮動閘電晶體；以及，該第二型井區、該第五摻雜區域、該第六摻雜區域與該第二浮動閘極形成一第二浮動閘電晶體。
  14. 如申請專利範圍第13項所述之可編程可抹除的非揮發性記憶，其中該第一浮動閘電晶體具有一第一通道寬度；該第二浮動閘電晶體具有一第二通道寬度；且該第一通道寬度小於該第二通道寬度。
  15. 一種可編程可抹除的非揮發性記憶，包括：一第一型井區；一第一摻雜區域、一第二摻雜區域與一第三摻雜區域形成於該第一型井區的表面，其中該第一摻雜區域接收一第一源極線電壓，該第三摻雜區域接收一第一位元線電壓；一第一選擇閘極形成於該第一摻雜區域與該第二摻雜區域之間的表面上方，且該第一選擇閘極接收一第一選擇閘極電壓；一第一浮動閘極形成於該第二摻雜區域與該第三摻雜區域之間的表面上方；一第二型井區；一第四摻雜區域、一第五摻雜區域與一第六摻雜區域形成於該第二型井區的表面，其中該第四摻雜區域接收一第二源極線電壓，該第六摻雜區域接收一第二位元線電壓； 一第二選擇閘極形成於該第四摻雜區域與該第五摻雜區域之間的表面上方，且該第二選擇閘極接收一第二選擇閘極電壓；一第二浮動閘極形成於該第五摻雜區域與該第六摻雜區域之間的表面上方，且該第二浮動閘極與第一浮動閘極相互接觸；其中，該第一型井區為一N型井區接收一N型井區電壓，該第二型井區為P型井區接收一P型井區電壓，該第一摻雜區域、該第二摻雜區域與該第三摻雜區域為p型摻雜區域；以及，該第四摻雜區域、該第五摻雜區域與該第六摻雜區域為n型摻雜區域。
  16. 如申請專利範圍第15項所述之可編程可抹除的非揮發性記憶，其中該第一型井區、該第二摻雜區域、該第三摻雜區域與該第一浮動閘極形成一第一浮動閘電晶體，且該第二型井區、該第五摻雜區域、該第六摻雜區域與該第二浮動閘極形成一第二浮動閘電晶體。
  17. 如申請專利範圍第16項所述之可編程可抹除的非揮發性記憶，其中該第一浮動閘電晶體具有一第一通道長度；該第二浮動閘電晶體具有一第二通道長度；且該第一通道長度小於該第二通道長度。
  18. 如申請專利範圍第15項所述之可編程可抹除的非揮發性記憶，其中該第一選擇閘極與該第二選擇閘極相互連接，且該第一選擇閘極電壓等於該第二選擇閘極電壓。
  19. 如申請專利範圍第15項所述之可編程可抹除的非揮發性記憶，更包括一第七摻雜區域形成於該第一型井區內，該第七摻雜區域相鄰於該第一浮動閘極，且該第七摻雜區域為一重摻雜區域。
  20. 如申請專利範圍第15項所述之可編程可抹除的非揮發性記憶，更包括一耦合層，形成於該第一浮動閘極與該第二浮動閘極附近。
  21. 如申請專利範圍第20項所述之可編程可抹除的非揮發性記憶，其中該耦合層為一多晶矽層，形成於該第一浮動閘極與該第二浮動閘極的旁邊。
  22. 如申請專利範圍第20項所述之可編程可抹除的非揮發性記憶，其中該耦合層為一金屬層，形成於該第一浮動閘極與該第二浮動閘極的上方。
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