CN101501654A - 单次可编程存储单元的新结构与制造方法 - Google Patents
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Abstract
本发明提供一种单次可编程(OTP)记忆胞。而此OTP记忆胞包含有第一与第二金属氧化物半导体(MOS)晶体管，第一金属氧化物半导体晶体管与第二金属氧化物半导体晶体管系以并联方式连接并由作为栅极的单一多晶硅带所控制，其中，所述的OTP记忆胞更包含一漂移区域，该漂移区域用于反向掺杂一轻微掺杂漏极(LDD)，并且环绕于第一MOS晶体管的漏极与源极，该第一MOS晶体管与并未接触漂移区域的第二MOS晶体管具有不同的临界电压。于本发明的较佳实施中，第一与第二MOS晶体管乃为N－MOS晶体管并设置于一共同P型井上，且第一MOS晶体管的漂移区域更包含有一P型漂移区域。
Description
发明背景
1.技术领域
本发明涉及一种可编程存储单元器件的电路结构与制造方法，更特别的是，本发明涉及一种单次可编程(OTP)存储单元的改进的电路结构与制造方法。
2.先前技术
为了减小电源供应电压并获得较高的工作频率，精确的电源管理产品及电路的需求日益增加。在近代的电源电路中，能隙电路(band-gap circuits)、输出电压与频率都必须进行严密地控制。而在过去，通常是透过使用晶圆等级的切割(trimming)技术来获得严密控制，例如，使用齐纳二极管(Zenerdiode)的金属/多晶硅熔线(metal/poly fuses)与正向/反向(forward/reverse)切割。然而，因为在芯片封装之后，封装往往会导致额外的应力及电荷，使得晶圆的切割技术对于维持精密度的影响并不是很明显。由于上述理由，因此有需要使用单次可编程器件来进行后封装切割(post package trimming)。
大部分先前技术的后封装切割技术是使用一种具有浮动栅极(floatinggate)的N型金属氧化物半导体场效应晶体管(NMOSFET)，其浮动栅极会透过耦合电容而耦合到控制栅极。请参阅图1A所示，其显示了一种双多晶硅堆栈式栅极(stacked gate)结构，其中浮动栅极与控制栅极的重叠部分会形成耦合电容。此结构的工作原理是将电子由浮动栅极所收集，使N型金属氧化物半导体场效应晶体管的临界电压产生偏移，而电子的收集可以使用各种不同的技术，例如有富尔诺罕穿隧效应(Fowler-Nordheim tunneling)以及热载子注入(hot carrier injection；HCI)。而且，为了改善穿隧效应与降低切割电压，往往会利用不同的技术来强化热载子注入区域的电场。请参阅图1B所示，其显示了另一种传统的堆栈式栅极结构；其中，将一部分的浮动栅极氧化物的厚度加以变薄以提升电子收集的能力。然而，将部分栅极氧化物移除需要进行蚀刻步骤，因而会增加额外的制造成本。
另外，用于后封装切割的单次可编程器件通常会使用标准的互补式金属氧化物半导体(CMOS)技术以和功能性电路同时运作。在主流的次微米互补式金属氧化物半导体技术中，为了改善其热载子衰退效应(hot-carrierdegradation)，通常会使用具有植入轻微掺杂漏极(lightly doped drain；LDD)的侧壁间隔物(sidewall spacer)，用以缩减在通道中漏极末端处的漏极到衬底的电场。但是，若要提高N型金属氧化物半导体(N-MOS)中电子注入到浮动栅极的效能，则变得需要较高的漏极电场。请参阅图2A与图2B所示，其显示了由单一个多晶硅制程所形成的另一种传统的单次可编程存储单元结构的两个剖面示意图；其中，图2A为具有浮动栅极的N型金属氧化物半导体，而图2B为使用P型金属氧化物半导体(P-MOS)的耦合电容。如图2A所示，在漏极区域中是使用深的重掺杂N型区域，用来提高漏极区域的电场；由于此深的N型掺杂区域具有高掺杂浓度，而彻底防止了低浓度N型掺杂的轻微掺杂漏极的形成。另外，如图2B所示，其浮动栅极是透过P型金属氧化物半导体电容而耦合到控制栅极的。在N型金属氧化物半导体栅极电容与耦合电容之间的耦合率，则决定于当施加于控制栅极电压时，浮动栅极会对应表现出多少的电压。一般来说，耦合率大约为6至10左右，因此耦合电容比N型金属氧化物半导体栅极电容高了6至10倍。在施加到N型金属氧化物半导体的漏极电压的程序化过程期间，会将高的栅极电压施加到控制栅极，以收集N型金属氧化物半导体漏极区域的高电场区域的热电子或穿隧电子流。由于电子是由浮动栅极所收集的，而在N型金属氧化物半导体上将会具有高的临界电压。虽然使用深的N型掺杂区域防止了轻微掺杂漏极的形成，而提高漏极区域的电场，但是，用来程序化的控制栅极的施加电压，对于许多需要快速程序化的应用依然是不足够低的。
因此，为了解决上述所讨论的难题，仍旧有必要提供一种崭新的以及改良的电路结构与制造方法。特别是，非常有必要提供可以克服轻微掺杂漏极所产生的困难的单次可编程的崭新且改良的制造程序与结构。而且，也需要提供可以减少制程复杂性的简单结构，并需要提供在具有改良的效能与可靠度的器件的同时，还能够达到降低产品成本以及提高产品的优良率的产品结构。
发明内容
有鉴于此，本发明一方面主要在于提供一种新的单次可编程存储单元的结构与制造方法，其是由提供植入有P型漂移区域(P-drift region)的单一多晶硅的单次可编程区域，而制得单次可编程存储单元。此P型漂移区域将可提高衬底掺杂浓度，使得邻近漏极区域的电场提升，藉此将得以达到提升热电子的产生效率以及提高可编程效能的目的。
本发明的另一方面是提供一种单次可编程存储单元，此单次可编程存储单元是通过单一多晶硅带(single polysilicon stripe)而连接到耦合电容。在本发明的一个较佳实施例中，耦合电容作为P型金属氧化物半导体(P-MOS)，以和在共同N型井中的单次可编程存储单元器件的N型金属氧化物半导体晶体管(N-MOS)产生互补。在对单次可编程晶体管进行P型漂移区域植入的同时，也对耦合电容进行植入以作为源极与漏极，从而形成一PMOS器件。形成漂移区域以及形成作为耦合电容的P型金属氧化物半导体的器件，并没有额外的植入步骤的需求。
本发明的另一方面是形成具有第一与第二金属氧化物半导体(MOS)晶体管的单次可编程存储单元，通过进行漂移区域的植入制作第一金属氧化物半导体晶体管与第二金属氧化物半导体晶体管，使得第一金属氧化物半导体晶体管与第二金属氧化物半导体晶体管共同分享有栅极、源极与漏极区域。且漂移区域所植入的P型掺杂物由源极与漏极的下方扩散到沟道区域，以形成反向掺杂的轻微掺杂漏极(LDD)区域。此漂移区域植入的掺杂浓度分布是逐渐地减少并终止于第一与第二金属氧化物半导体晶体管之间的边界，由此使得掺杂浓度的程度较高的第一金属氧化物半导体晶体管可得到较高的临界电压，并且由于第一金属氧化物半导体晶体管的较远端部具有较低的掺杂浓度程度与轻微掺杂漏极区域，于是，对于作为常规的N-MOS的第二金属氧化物半导体晶体管，就可维持相同的临界电压。
本发明的另一方面是形成作为具有源极、漏极与主体的MOS晶体管阵列的耦合电容，其通过单一多晶硅带互相连接并与OTP存储单元连接，该单一多晶硅带是由多分支扩展(multiple branched extensions)形成的，例如，指状(finger shape)分支。P型漂移区域是围绕并包围于MOS晶体管的阵列形成的，以改善耦合电容的线性电阻或串联电阻。或者，也可以使用由整个多晶硅板形成的大的PMOS电容，此多晶硅板是以分支状形成若干个指状，以形成若干个并联的小的PMOS电容。再者，P型漂移区域是和漏极与源极区域同时形成的，因此不需要额外的制作步骤。
简而言之，本发明的较佳实施例公开了一种单次可编程(OTP)存储单元。此OTP存储单元包含有一第一金属氧化物半导体(MOS)晶体管与一第二MOS晶体管，该第一MOS晶体管与第二MOS晶体管是以并联方式连接的，并由作为栅极的单一多晶硅带所控制，其中OTP存储单元更包含一漂移区域，且该漂移区域包围环绕于第一MOS晶体管的漏极与源极，而通过漂移植入区域的扩散并未到达第二MOS晶体管，使得第一MOS晶体管具有与第二MOS晶体管不同的临界电压。在本发明的较佳实施中，第一MOS晶体管与第二MOS晶体管为N-MOS晶体管，且设置于一共同P型井(P-well)中，该第一MOS晶体管的漂移区域更包含有一P型漂移区域(P-drift region)。
本发明更公开一种OTP存储单元的制造方法，该OTP存储单元包含一第一MOS晶体管与一第二MOS晶体管，且该第一MOS晶体管与第二MOS晶体管是以并联方式连接的，并由以单一多晶硅带所形成的一共同栅极所控制。所述的OTP存储单元的制造方法更包含有步骤：在第一MOS晶体管的漏极和源极下方的衬底区域中植入漂移区域，且该漂移区域是包围环绕于第一MOS晶体管的源极与漏极，而通过漂移植入区域的扩散并未到达第二MOS晶体管，使得第一MOS晶体管具有与第二MOS晶体管不同的临界电压。在本发明的较佳实施中，所述方法更包含有步骤：制造所述的第一MOS晶体管与第二MOS晶体管为N-MOS晶体管，并将第一MOS晶体管与第二MOS晶体管设置于一共同P型井中，并且，植入及扩散第一MOS晶体管的漂移区域以作为P型漂移区域。
以下，本领域的普通技术人员在阅读本发明的较佳实施例的详细描述与各个相应附图之后，将使本发明的以上和其他目的及优点毫无疑问的显而易见。
附图说明
图1A与图1B为传统的单次可编程存储单元器件的器件构造的两个剖面示意图；
图2A与图2B分别为另一种传统的单次可编程存储单元结构中的N-MOS结构以及使用P-MOS的耦合电容的剖面示意图；
图3A和图3B分别为本发明所提供的一种新的单次可编程存储单元器件的俯视图和电路图；
图4A至图4D为本发明的单次可编程存储单元器件沿着图3A中的四条不同剖面线的四个剖面示意图；以及
图5A和图5B分别为本发明的另一实施例所提供的单次可编程存储单元器件的俯视图和剖面示意图。
具体实施方式
请参阅图3A，为一种单次可编程存储单元器件的俯视图；而其沿着剖面线A-A’、剖面线B-B’、剖面线C-C’与剖面线D-D’的剖面示意图则分别由图4A、图4B、图4C与图4D显示。其等效电路图则显示于图3B。OTP存储单元器件被围绕在由衬底105所支撑的深N型井(deep N-well；DNW)区域110中。该OTP存储单元器件包含有形成于P型井120内的NMOS区域115以及位于N型井120’内的使用PMOS 115’的耦合电容。在P型井120的顶面设置有一绝缘的掺杂多晶硅带(doped poly stripe)130，来作为NMOS的栅极。接着，植入N型掺杂区域140以形成源极141与漏极142，并自对准于掺杂多晶硅带130。基本上围绕于N+掺杂的源极与漏极区域的P+掺杂植入区域提供低阻抗的主体接触(body contact)区域150，且该主体接触区域150通过金属连接155短路源极141。在P型井120的较低部位形成有P型漂移区域160。且该P型漂移区域160可延伸并超过源极与漏极植入区域140。如图中所示，P型漂移区域160延伸至超过主体接触区域150处。且P型漂移区域160可在栅极130形成之前或是之后形成。在图4A～4D所示的实施例中，是在栅极130形成之后进行的P型掺杂植入，因此直接位于栅极130之下的P型漂移区域160的深度相较于其形成的凸块更浅。图4A为正好横跨P型漂移区域160的NMOS的剖面示意图。由于P型漂移区域160的P+掺杂物补偿了源极与漏极植入的较低部分的一部分，此源极与漏极区域将会较浅。和图4B相比较，图4B为跨过P型漂移区域160的边缘的NMOS区域的剖面示意图，在这个区域中P型漂移区域160是通过横向扩散所形成的，因此，此区域的源极与漏极会较深，且因为P型掺杂物比较微量，使得P型漂移区域160较浅。图4C为远离P型漂移区域160的NMOS区域的剖面示意图，在此区域中，藉由CMOS制程所形成的LDD区域143与144仍旧存在，且没有P型掺杂物被植入用来补偿N型低掺杂区域。在图4A与图4B中，LDD的掺杂浓度藉由P型漂移区域160来补偿，从而增加P型掺杂物的浓度，因此，可在源极主体接合区域建立较高的电场(electricfield)以提高载子注入的效率。反过来说，由于P型漂移区域160所增加的P型掺杂物也增加了NMOS的临界电压。因此，如图3A中所示的NMOS区域115设置了两个并联的NMOS，而在P型漂移区域160中具有增加的载子注入效率的且具有较高临界电压的NMOS以及具有低栅极临界电压的常规NMOS则如图3B所示。
请再参阅图3A，多晶硅栅极130延伸入N型井120’中并连接多晶硅板130’。如图4D所示，其为沿着D-D’剖面线的剖面示意图，多晶硅板130’也作为PMOS区域115’的绝缘栅极。接着，植入P+掺杂区域140’来形成源极141’与漏极142’，并自动对准多晶硅栅极130’。基本上围绕于P+掺杂的源极与漏极区域的N+掺杂植入提供低阻抗的主体接触区域150’，该主体接触区域150’通过连接到控制栅极信号的金属连接155’对源极与漏极形成短路。因为源极、漏极和主体都短路在一起，所以PMOS区域115’实质上作为如图3B与图4D中所示的N型井120’与多晶硅板130’之间的电容。当然，其它任何种类的电容，例如多晶硅-多晶硅(poly-poly)电容或金属-多晶硅(metal-poly)电容也都适用。
在本发明中，图3A中所描述的单一多晶硅OTP存储单元是通过将P型漂移区域植入NMOS结构中形成的，且其等效的电路图则显示于图3B中。所述的P型漂移区域增加了衬底的掺杂，连带使得靠近漏极区域的电场强度增加。漏极区域电场强度的增加则意味着高效率地产生热电子以及提高了可程序化效率。因为该P型漂移区域也被使用作为高电压PMOS器件的漏极以及包含有OTP存储单元的NPN型器件的基底，所以将OTP存储单元器件增加入此技术中并不会增加任何的额外成本。尽管P型漂移区域最佳应用于高电压PMOS器件，但是如图4A至图4D所示，其仍可被用来建立高电场区域。图4A显示了当P型漂移区域的掺杂度高到足以完全清除N-LDD并且因此不连接沟道的情况。然而，因为P型漂移区域是沿着沟道宽度方向横向扩散入沟道区域的，N-LDD将会连接沟道至N+离子，该些N+离子位于如图4B所示的P型漂移区域的横向扩散区域上的部分点处。在P型漂移区域完全横向扩散后(请参见图4C)，NMOS将会如同常规器件般运作。由于这个原因，如图3B所示的等效电路才会显示两个并联的N型金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor；MOSFET)，其中一个为具有较低临界电压的常规NMOS，而另一个为具有P型漂移主体与较高临界电压的NMOS。
图5A显示本发明另一实施例的线路图，而图5B则显示藉由使用P型漂移提高耦合电容的线性电阻或是串联电阻的改进耦合电容的另一实施例的剖视图。在本实施例中，不使用整个多晶硅板来形成大的PMOS电容，而是如图5A所示，将多晶硅板分支为若干个指状物来形成若干个并联的小的PMOS电容。P型漂移植入在主动区域170进行，以提高耦合电容的线性电阻或是串联电阻。因为该P型漂移区域也被使用作为高电压PMOS器件的漏极以及包含OTP存储单元的NPN型器件的基底，所以，将OTP存储单元增加入该技术并不会增加任何的额外成本。值得注意的是，其中耦合电容也可以是任何种类的电容，例如NMOS电容、多晶硅-多晶硅电容或是多晶硅-金属的电容。
根据上述描述与附图，本发明乃公开一种单次可编程存储单元器件。该单次可编程存储单元包含有并联的第一金属氧化物半导体(MOS)晶体管与第二金属氧化物半导体晶体管，并且，每个MOS晶体管都包含有设置在栅极的相对两侧的源极与漏极，其中，第一MOS晶体管与第二MOS晶体管是彼此直接相邻设置在共同掺杂井区域上，且共享作为栅极的单一多晶硅带，并共享作为第一MOS晶体管与第二MOS晶体管的源极与漏极的掺杂区域。第一MOS晶体管更包含有一掺杂的漂移区域，其被所述的共同掺杂井区域所围绕，并且包围环绕第一MOS晶体管的源极与漏极，使得第一MOS晶体管产生不同于第二MOS晶体管的临界电压。第一MOS晶体管的漂移区域更提高衬底的掺杂浓度，用以提高第一MOS晶体管的漏极附近的电场，藉由所达到的较高的热电子的产生效率而提高可编程的性能。在一个具体实施例中，第一MOS晶体管与第二MOS晶体管均为设置于共同P型井中的N-MOS晶体管，且第一MOS晶体管的漂移区域更包含一P型漂移区域。在另一实施例中，第一MOS晶体管的漂移区域是沿沟道宽度方向扩散到位于源极与漏极之间的沟道区域，以反向掺杂轻微掺杂漏极(LDD)区域，并通过漂移区域在到达第二MOS晶体管之前中止，而在源极与漏极的底部区域中构成逐渐减少的掺杂浓度分布。在另一实施例中，OTP存储单元更包含有一第三MOS晶体管，其和第一MOS晶体管与第二MOS晶体管具有互补的极性，并通过单一多晶硅带和第一MOS晶体管以及第二MOS晶体管连接；其中第三MOS晶体管更包含源极、漏极与主体，且所述的源极、漏极与主体均予以相互连接，而作为通过单一多晶硅带连接到第一MOS晶体管与第二MOS晶体管的电容。进一步，第一MOS晶体管的漂移区域也可用以形成具有互补极性的第三MOS晶体管的漏极与源极。在另一实施例中，第一MOS晶体管与第二MOS晶体管均为设置于共同P型井中的N-MOS晶体管，且第一MOS晶体管的漂移区域更包含有P型漂移区域，且OTP存储单元更包含第三P-MOS晶体管，其和第一MOS晶体管与第二MOS晶体管通过单一多晶硅带加以连接，其中第三MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带连接到第一MOS晶体管与第二MOS晶体管的电容。进一步来说，第一N-MOS晶体管的P型漂移区域用以形成第三P-MOS晶体管的漏极与源极。在另一实施例中，所述的OTP存储单元更包含耦合的MOS晶体管的阵列，该阵列中的各MOS晶体管均包含有和第一MOS晶体管以及第二MOS晶体管互补的极性，并通过单一多晶硅带的多分支扩展加以连接，其中耦合的MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带的多分支扩展连接到第一MOS晶体管与第二MOS晶体管的并联耦合电容的阵列。在另一实施例中，所述的耦合的MOS晶体管阵列更包含一耦合晶体管漂移区域，该漂移区域包围环绕耦合MOS晶体管阵列的源极与漏极，藉以获得耦合电容的改良的线性电阻或串联电阻。在另一实施例中，所述的耦合晶体管漂移区域包围环绕耦合MOS晶体管阵列的源极与漏极，并通过耦合晶体管漂移区域和第一MOS晶体管的漂移区域同时形成，使得耦合晶体管的漂移区域具有和第一MOS晶体管相同的极性。在另一实施例中，OTP存储单元更包含一第三MOS晶体管，其和第一MOS晶体管以及第二MOS晶体管具有相同的极性，并通过单一多晶硅带和第一MOS晶体管以及第二MOS晶体管连接，其中，该第三MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带连接到第一MOS晶体管以及第二MOS晶体管的电容。在另一实施例中，每个第一MOS晶体管、第二MOS晶体管与第三MOS晶体管更分别包含一N-MOS晶体管。在另一实施例中，所述的OTP存储单元更包含一耦合电容，其连接到第一MOS晶体管与第二MOS晶体管。在另一实施例中，所述的OTP存储单元更包含一多晶硅-多晶硅电容，其连接到第一MOS晶体管与MOS晶体管以作为一耦合电容。在另一实施例中，所述的OTP存储单元更包含一多晶硅-金属电容，其连接到第一MOS晶体管与第二MOS晶体管以作为一耦合电容。
虽然本发明以前述的实施例描述如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所做的更改与修饰，均属本发明的保护范围之内。关于本发明所限定的保护范围，请参考权利要求书所限定的范围。
Claims (31)
1.一种单次可编程存储单元，其特征在于，包含：
一第一金属氧化物半导体(MOS)晶体管与一第二金属氧化物半导体晶体管，以并联方式连接，并且每个所述的晶体管都包含设置在栅极的相对两侧的一源极与一漏极，其中该第一MOS晶体管与该第二MOS晶体管是彼此直接相邻设置于一共同掺杂井区域上的，从而共享一作为栅极的单一多晶硅带，并共享源极与掺杂区域来作为该第一MOS晶体管与第二MOS晶体管的源极与漏极；及
所述的第一MOS晶体管更包含有一掺杂的漂移区域，被所述的共同掺杂井区域所围绕，且包围环绕该第一MOS晶体管的源极与漏极，使得该第一MOS晶体管产生不同于第二MOS晶体管的临界电压。
2.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于：
所述的第一MOS晶体管的漂移区域进一步提高衬底的掺杂浓度，用以提高该第一MOS晶体管的漏极附近的电场，藉由所达到的较高的热电子产生效率而提高可编程的性能。
3.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于：
所述的第一MOS晶体管与第二MOS晶体管均为设置于一共同P型井中的N-MOS晶体管，且该第一MOS晶体管的漂移区域更包含有一P型漂移区域。
4.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于：
所述的第一MOS晶体管的漂移区域是沿沟道宽度方向扩散到位于源极与漏极之间的沟道区域，以反向掺杂轻微掺杂漏极(LDD)区域，并通过漂移区域在到达第二MOS晶体管之前中止，而在源极与漏极的底部区域中构成逐渐减少的掺杂浓度分布。
5.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一第三MOS晶体管，其和第一MOS晶体管以及第二MOS晶体管具有互补的极性，并通过单一多晶硅带和第一MOS晶体管以及第二MOS晶体管连接；其中第三MOS晶体管更包含源极、漏极与主体，且所述的源极、漏极与主体均予以相互连接，从而作为通过单一多晶硅带连接到第一MOS晶体管与第二MOS晶体管的电容。
6.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一第三MOS晶体管，其和第一MOS晶体管以及第二MOS晶体管具有互补的极性，并通过单一多晶硅带和第一MOS晶体管以及第二MOS晶体管连接；其中第三MOS晶体管更包含源极、漏极与主体，且所述的源极、漏极与主体均予以相互连接，从而作为通过单一多晶硅带连接到第一MOS晶体管与第二MOS晶体管的电容；以及
所述的第一MOS晶体管的漂移区域用以形成具有互补极性的第三MOS晶体管的漏极与源极。
7.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于：
所述的第一MOS晶体管与第二MOS晶体管均为设置于共同P型井中的N-MOS晶体管，且第一MOS晶体管的漂移区域更包含有P型漂移区域；以及
所述的OTP存储单元更包含一第三P-MOS晶体管，其和第一MOS晶体管与第二MOS晶体管通过单一多晶硅带加以连接，其中第三MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带连接到第一MOS晶体管与第二MOS晶体管的电容；以及
所述的第一N-MOS晶体管的P型漂移区域用以形成第三P-MOS晶体管的漏极与源极。
8.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一耦合的MOS晶体管的阵列，该阵列中的各MOS晶体管均具有和第一MOS晶体管以及第二MOS晶体管互补的极性，并通过单一多晶硅带的多分支扩展加以连接，其中所述的耦合的MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带的多分支扩展连接到第一MOS晶体管与第二MOS晶体管的并联耦合电容的阵列。
9.如权利要求8所述的单次可编程(OTP)存储单元，其特征在于：
所述的耦合的MOS晶体管阵列更包含一耦合晶体管漂移区域，其包围环绕所述的耦合MOS晶体管阵列的源极与漏极，藉以获得耦合电容的改良的线性电阻或串联电阻。
10.如权利要求9所述的单次可编程(OTP)存储单元，其特征在于：
所述的耦合晶体管漂移区域包围环绕耦合MOS晶体管阵列的源极与漏极，并通过耦合晶体管漂移区域和第一MOS晶体管的漂移区域同时形成，使得耦合晶体管的漂移区域具有和第一MOS晶体管相同的极性。
11.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一第三MOS体管，其和第一MOS晶体管以及第二MOS晶体管具有相同的极性，并通过单一多晶硅带和第一MOS晶体管以及第二MOS晶体管连接，其中，该第三MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带连接到第一MOS晶体管以及第二MOS晶体管的电容。
12.如权利要求11所述的单次可编程(OTP)存储单元，其特征在于，更包含：
所述的每个第一MOS晶体管、第二MOS晶体管与第三MOS晶体管更分别包含一N-MOS晶体管。
13.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一耦合电容，其连接到第一MOS晶体管与第二MOS晶体管。
14.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一多晶硅-多晶硅电容，其连接到第一MOS晶体管与MOS晶体管以作为一耦合电容。
15.如权利要求1所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一多晶硅-金属电容，其连接到第一MOS晶体管与第二MOS晶体管以作为一耦合电容。
16.一种单次可编程(OTP)存储单元，其特征在于，包含：
以并联方式连接的一第一金属氧化物半导体(MOS)晶体管与一第二MOS晶体管，其由作为栅极的一单一多晶硅带所控制，其中该OTP存储单元更包含一漂移区域用以反向掺杂一轻微掺杂漏极(LDD)区域，并且该LDD区域包围环绕所述的第一MOS晶体管的源极与漏极，使得该第一MOS晶体管产生的临界电压不同于为到达漂移区域的第二MOS晶体管。
17.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于：
所述的第一MOS晶体管与第二MOS晶体管均为设置于一共同P型井中的N-MOS晶体管，且该第一MOS晶体管的漂移区域更包含有一P型漂移区域。
18.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于：
所述的第一MOS晶体管的漂移区域更提高一衬底的掺杂浓度，用以提高该第一MOS晶体管的漏极附近的电场，藉由所达到的较高的热电子产生效率而提高可编程的性能。
19.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一第三MOS晶体管，其和第一MOS晶体管以及第二MOS晶体管具有互补的极性，并通过单一多晶硅带和第一MOS晶体管以及第二MOS晶体管连接；其中第三MOS晶体管更包含源极、漏极与主体，且所述的源极、漏极与主体均予以相互连接，从而作为通过单一多晶硅带连接到第一MOS晶体管与第二MOS晶体管的电容。
20.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一第三MOS晶体管，其和第一MOS晶体管以及第二MOS晶体管具有互补的极性，并通过单一多晶硅带和第一MOS晶体管以及第二MOS晶体管连接；其中第三MOS晶体管更包含源极、漏极与主体，且所述的源极、漏极与主体均予以相互连接，从而作为通过单一多晶硅带连接到第一MOS晶体管与第二MOS晶体管的电容；以及
所述的第一MOS晶体管的漂移区域用以形成具有互补极性的第三MOS晶体管的漏极与源极。
21.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于：
所述的第一MOS晶体管与第二MOS晶体管均为设置于共同P型井中的N-MOS晶体管，且第一MOS晶体管的漂移区域更包含有P型漂移区域；以及
所述的OTP存储单元更包含一第三P-MOS晶体管，其和第一MOS晶体管与第二MOS晶体管通过单一多晶硅带加以连接，其中第三MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带连接到第一MOS晶体管与第二MOS晶体管的电容；以及
所述的第一N-MOS晶体管的P型漂移区域用以形成第三P-MOS晶体管的漏极与源极。
22.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一耦合的MOS晶体管的阵列，该阵列中的各MOS晶体管均具有和第一MOS晶体管以及第二MOS晶体管互补的极性，并通过单一多晶硅带的多分支扩展加以连接，其中所述的耦合的MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带的多分支扩展连接到第一MOS晶体管与第二MOS晶体管的并联耦合电容的阵列。
23.如权利要求22所述的单次可编程(OTP)存储单元，其特征在于：
所述的耦合的MOS晶体管阵列更包含一耦合晶体管漂移区域，其包围环绕所述的耦合MOS晶体管阵列的源极与漏极，藉以获得耦合电容的改良的线性电阻或串联电阻。
24.如权利要求23所述的单次可编程(OTP)存储单元，其特征在于：
所述的耦合晶体管漂移区域包围环绕耦合MOS晶体管阵列的源极与漏极，并通过耦合晶体管漂移区域和第一MOS晶体管的漂移区域同时形成，使得耦合晶体管的漂移区域具有和第一MOS晶体管相同的极性。
25.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一第三MOS体管，其和第一MOS晶体管以及第二MOS晶体管具有相同的极性，并通过单一多晶硅带和第一MOS晶体管以及第二MOS晶体管连接，其中，该第三MOS晶体管更包含源极、漏极与主体，且该源极、漏极与主体皆予以互相连接，从而作为通过单一多晶硅带连接到第一MOS晶体管以及第二MOS晶体管的电容。
26.如权利要求25所述的单次可编程(OTP)存储单元，其特征在于，更包含：
所述的每个第一MOS晶体管、第二MOS晶体管与第三MOS晶体管更分别包含一N-MOS晶体管。
27.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一耦合电容，其连接到第一MOS晶体管与第二MOS晶体管。
28.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一多晶硅-多晶硅电容，其连接到第一MOS晶体管与MOS晶体管以作为一耦合电容。
29.如权利要求16所述的单次可编程(OTP)存储单元，其特征在于，更包含：
一多晶硅-金属电容，其连接到第一MOS晶体管与第二MOS晶体管以作为一耦合电容。
30.一种单次可编程(OTP)存储单元的制造方法，该单次可编程存储单元包含以并联方式连接一第一MOS晶体管与一第二MOS晶体管，其由一单一多晶硅带所形成的一共同栅极所控制，该制造方法更包含：
在所述的第一MOS晶体管与第二MOS晶体管的源极与漏极下方的衬底区域中植入一漂移区域，以反向掺杂一轻微掺杂漏极(LDD)区域，并且包围环绕该第一MOS晶体管的源极与漏极，使得该第一MOS晶体管产生的临界电压不同于未到达漂移区域的第二MOS晶体管。
31.如权利要求30所述的单次可编程(OTP)存储单元的制造方法，其特征在于，更包含：
制造该第一MOS晶体管与该第二MOS晶体管为N-MOS晶体管，并设置于一共同P型井中，且植入及扩散该第一MOS晶体管的漂移区域以作为一P型漂移区域。
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