CN104424377B

CN104424377B - 具有共享pode的标准集成电路单元的泄漏预估的系统和方法

Info

Publication number: CN104424377B
Application number: CN201410411479.8A
Authority: CN
Inventors: 谭竞豪; 张业琦; 杨国男; 江哲维; 王中兴
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2013-08-30
Filing date: 2014-08-20
Publication date: 2018-02-13
Anticipated expiration: 2034-08-20
Also published as: CN104424377A; US9058462B2; US20150067624A1

Abstract

本发明涉及用于具有共享PODE的标准集成电路单元的泄漏预估的系统和方法。本发明的制造使用具有共享的氧化物限定区边缘上多晶硅(PODE)的邻接单元的集成电路的系统和方法，包括：在多个不同单元中模拟单元间漏电流。多个不同单元的每一个邻接另一个单元，并且具有共享的PODE。方法还包括基于单元间漏电流来验证集成电路的预定可接受的功耗。

Description

具有共享PODE的标准集成电路单元的泄漏预估的系统和方法

技术领域

本发明总体上涉及半导体领域，更具体地，涉及用于具有共享PODE的标准集成电路单元的泄漏预估的系统和方法。

背景技术

与渐减的最小部件尺寸相关的集成电路(IC)工艺限制常常有利于形成在氧化硅限定(OD)区(诸如标准单元的有源区)的边缘上的伪多晶硅(poly)片段，即，氧化物限定边缘上多晶硅(PODE)。PODE帮助确保适当地形成有源多晶硅指状物，并且由于邻近OD区边缘的晶体管的小平面而避免了性能退化。例如，邻接的标准单元可以包括位于两个PODE中的有源多晶硅片段。

如果两个标准单元彼此邻接，诸如单元A和单元B邻接，则将单元A的PODE和OD区与单元B的PODE和OD区分离以防止单元间的漏电流在两个邻接的单元之间流动。如果邻接的标准单元具有分离的单独的PODE和OD区域，则会发生单元内电流泄漏，而单元间漏电流基本上可以忽略。然而，分离的标准单元使用位于两个邻接的标准单元的OD区之间的额外空间，其相应的引起额外的IC面积补偿(area penalty)。

发明内容

为解决上述问题，本发明提供了一种制造使用邻接单元的集成电路的方法，邻接单元具有共享的氧化物限定区边缘上多晶硅(PODE)，该方法包括以下步骤：在多个不同单元中模拟单元间漏电流，多个不同单元中的每一个均邻接另一个单元并且具有共享的PODE；以及基于单元间漏电流来验证集成电路的预定可接受功耗。

该方法还包括：选择与多个不同单元相对应的一个或者多个电路仿真模型。

该方法还包括：表征多个不同单元的单元间漏电流。

其中，表征的步骤包括：仿真氧化物限定区(OD)宽度与电压阈值的不同组合。

其中，表征的步骤包括：仿真伪功率单元。

其中，表征的步骤包括：仿真伪非功率单元。

该方法还包括：将用于多个不同单元的单元间漏电流填入2D查找表中。

该方法还包括：从自动布局布线(APR)工具中检索单元邻接信息。

此外，还提供了一种产生具有邻接单元的集成电路设计的方法，邻接单元具有共享的氧化物限定区边缘上多晶硅(PODE)，该方法包括以下步骤：在多个不同单元中模拟单元间漏电流，多个不同单元中的每一个都邻接另一个单元并且具有共享的PODE；以及基于单元间漏电流来仿真集成电路设计的静态功耗。

该方法还包括：从预定的一组电路仿真模型中选择与多个不同单元相对应的一个或多个电路仿真模型。

该方法，还包括：表征多个不同单元的单元间漏电流。

其中，表征的步骤包括：仿真在预定的一组电路仿真模型中出现的氧化物限定区(OD)宽度和电压阈值的不同组合。

其中，表征的步骤包括：仿真伪功率单元。

其中，表征的步骤包括：仿真伪非功率单元。

该方法还包括：将在预定的一组仿真模型中出现的多个不同单元的单元间漏电流填入2D查找表中。

该方法还包括：从自动布线布局(APR)工具中检索单元邻接信息。

此外，还提供了一种在具有编程处理器的计算机上执行的集成电路验证系统，该系统包括：邻接单元的多个单元间漏电流模型，在邻接单元之间具有共享的氧化物限制区边缘上多晶硅(PODE)，多个单元间漏电流模型与单元邻接信息结合以导出预估的总静态功耗；以及静态功率检测器，静态功率检测器将预估的总静态功耗与集成电路的预定可接受功耗进行比较。

其中，多个单元间漏电流模型包括从一个或多个电路仿真模型预估的单元间漏电流。

其中，多个单元间漏电流模型包括氧化物限定区(OD)宽度和电压阈值的不同组合。

其中，多个单元间漏电流模型包括具有邻接单元的单元间漏电流的2D查找表。

附图说明

现将结合附图所进行的以下描述作为参考，其中：

图1A是根据实施例的不具有PODE的邻接标准单元的顶视图；

图1B是根据实施例的具有PODE的邻接标准单元的顶视图；

图2A是根据实施例的不具有PODE的模拟邻接单元的顶视图；

图2B是根据实施例的在源极-漏极结构中具有PODE的模拟邻接单元的顶视图；

图3A是根据实施例的具有PODE的模拟伪功率单元(modeled dummy power cell)的顶视图；

图3B是根据实施例的具有PODE的模拟伪非功率单元(modeled dummy no powercell)的顶视图；

图3C是根据实施例的包括具有PODE的伪功率单元的模拟邻接单元的顶视图；

图3D是根据实施例的包括具有PODE的伪非功率单元的模拟邻接单元的顶视图；

图4A是根据实施例的在漏极-漏极结构中具有第一单元间漏电流的具有PODE的模拟邻接单元的顶视图；

图4B是在漏极-漏极结构中具有第二单元间漏电流的具有PODE的模拟邻接单元的顶视图；

图5是根据实施例的集成电路设计和模拟系统500的功能框图；以及

图6是根据实施例的PODE单元模拟方法的流程图。

具体实施方式

下面，详细论述各个实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例是制造和使用本发明的具体方式的实例，且不用于限制本发明的范围。

另外，本发明可以在多个实例中重复参考标号和/或字符，或使用最后两位相同的数字表示相应的部件，但不同于前述的标号。这种重复的目的在于简化以及清楚的识别相应的物体，并且其本身不表示所述的多个实施例和/或结构之间的关系。此外，在以下本发明中，一个部件形成在、连接至和/或耦合至另一个部件上可以包括两个部件以直接接触的方式形成的实施例，也可以包括可以在两个部件之间形成额外的部件使得两个部件不直接接触的实施例。并且，可以使用，例如“下面的”、“上面的”、“水平的”、“垂直的”、“在…上方”、“在…下方”、“在….之上”、“在…之下”、“顶部”、“底部”以及其衍生词(如“水平地”、“向下地”、“向上地”等)的空间相对位置术语，以容易地描述如本发明中一个部件与另一个部件之间的关系。空间相对位置术语预期覆盖包括部件的器件的不同方位。应该注意，本文中附图描述了p型金属氧化物半导体(PMOS)晶体管，但一些实施例使用n型金属氧化物半导体(NMOS)晶体管或PMOS与NMOS的组合。

图1A是集成电路(IC)中不具有PODE 100的邻接标准单元的顶视图。结合图1B，图1A示出了将邻接单元之间消耗的空间作为权衡(tradeoff)以减小或消除单元间的漏电流。标准单元A 102邻接标准单元B 104。单元A 102和单元B 104共享水平地延伸跨过单元的上边缘的电压源VDD 106。然而，每一个单元A 102和单元B 104均包括物理分离的氧化物限定(OD)区108和物理分离的多晶硅(poly)线110，其中，氧化物限定(OD)区108水平地延伸跨过单元的中间，多晶硅(poly)线110在单元内垂直延伸。在单元A 102中最右侧的多晶硅线110和单元B 104中最左侧的多晶硅线110之间存在间隙112以防止或减小单元间的漏电流。尽管通过电隔离单元102、104，间隙112减小或防止单元间的漏电流，但是间隙消耗了额外的面积。应该注意，为了清楚且均匀的描述间隙112，在“编程”前将单元A 102和单元B 104描述为通用标准单元，即，包括连接至电压源(VDD)、地和/或其他单元。

图1B是具有PODE 114的邻接标准单元的顶视图。标准单元A 102’邻接标准单元B104’，且每一个标准单元A 102’和标准单元B 104’均共享电压源VDD 106’。然而，与图1A中不具有PODE 100邻接标准单元不同，在具有PODE 114的邻接标准单元中，单元A 102’和单元B 104’共享邻近的氧化物限定(OD)区108’以及共同的PODE多晶硅线116’。单元A 102’和单元B 104’也保留一些独立的多晶硅线110’。与图1A中的不具有PODE100的邻接标准单元相比，具有PODE 114的邻接标准单元102’和104’节省了IC面积，并因此节省了空间118’。应该注意，与参考标号一起使用的角分符号(’)表示相应的、但不一定相同的不同附图中相同参考标号的结构，例如，本文中描述的图1A中的单元A 102与图1B中的单元A 102’。相似的，增加100的参考标号表示相应的、但不一定相同的不同附图中相同参考标号的结构，例如，本文中描述的图1A中的单元A 102和图2A中的单元A 202。

图2A是集成电路(IC)中不具有PODE 200的模拟邻接标准单元的顶视图。结合图2B，图2A示出了除单元内漏电流外，单元间的漏电流也发生在邻接的单元之间以作为权衡来减小面积消耗。标准单元A 202邻接标准单元B 204。单元A 202和单元B 204均共享水平地延伸跨过单元上边缘的电压源VDD 206。然而，每一个单元A 202和单元B 204均包括物理分离的氧化物限定(OD)区208和物理分离的多晶硅(poly)线210，其中，氧化物限定(OD)区208水平地延伸跨过单元的中间，多晶硅(poly)线210在单元内垂直延伸。单元A 202中最右侧的多晶硅线210和单元B 204中最左侧的多晶硅线210之间存在间隙212。如结合图1A的以上描述，存在间隙112以防止或减小单元间电流的泄露。单元A的单元内漏电流220穿过单元A 202中的PMOS晶体管。相似的，单元B的单元内漏电流222穿过单元B 204中的PMOS晶体管。应该注意，为了清楚且均匀的描述漏电流，将单元A 202和单元B 204描述为简单标准单元，且每一个单元A 202和单元B 204具有连接至具有单一输出端的VDD 206的单一晶体管。

图2B是具有PODE 214的模拟邻接标准单元的顶视图。标准单元A 202’邻接标准单元B 204’，并且每一个标准单元A 202’和标准单元B 204’均共享VDD 206’。然而，与图2A中的不具有PODE 200的邻接标准单元不同，在具有PODE 214的邻接标准单元中，单元A 202’和单元B 204’共享邻近的氧化物限定(OD)区208’以及共同的PODE多晶硅线216’。单元A202’和单元B 204’也保留一些独立的多晶硅线210’。与图2A中的不具有PODE 200的邻接标准单元相比，通过具有PODE 214的邻接标准单元202’和204’节省了IC面积，并因此节省了空间218’。单元A的单元内电流泄漏220’穿过单元A 202’中的PMOS晶体管。相似的，单元B中的单元内电流泄漏222’穿过单元B 204’中的PMOS晶体管。然而，与图2A不同，来自单元A202’中源极端的单元间漏电流224’通过PODE多晶硅线216’下方的邻近的OD 208’穿过单元B 204’中的漏极端。来自单元A 202’中的源极端的漏电流来自“源极边缘”，至单元B 204’中的漏极端的漏电流来自“漏极边缘”。由同一漏极端流出的单元间漏电流224’作为单元B的单元内漏电流222’。具有PODE 214的单元中的单元间漏电流224’被认为与不具有PODE200的单元中的相应物相比不具有可比性，且其为用于节省空间218’的权衡。应该注意，较小的额外栅极漏电流被认为是单元间漏电流224’的一部分。

在具有PODE 214的邻接单元中，单元间漏电流224’是节省的空间218’的结果，如果仿真模型准确地解释了额外的漏电流，则单元间漏电流224’仍是可接受的权衡。不幸的是，由于共享PODE，现有的漏电流模型不能解决漏电流。现有的漏电流模型仅考虑单元内漏电流，例如漏电流220’和222’，但并不考虑单元间漏电流224’。

图3A至图3D是各种组合300中的具有PODE的模拟伪功率单元、具有PODE的模拟伪非功率单元以及具有PODE的模拟单元的顶视图。在具有PODE的邻接单元中，静态功耗的模拟取决于单元邻接的环境，其影响单元间的漏电流，因此通过共享PODE的不同漏电流的模拟取决于每一个邻接单元的OD宽度以及阈值电压。例如，讨论中的从高驱动、超低阈值电压单元穿过PODE至特定标准单元的泄漏与从弱驱动、高阈值电压单元穿过PODE到特定标准单元的泄漏可能会明显不同。由于标准单元设计包括多OD宽度和多阈值电压，因此模拟用于邻接单元的每一个可能的组合且储存在2D查找表中。例如，在一些实施例中，7个不同的OD宽度和6个不同的阈值电压值产生42个可用于标准单元中可用的邻接单元模型的不同组合。在其他实施例中模拟诸如邻接NMOS单元的其他组合。

图3A是具有PODE的模拟伪功率单元的顶视图。伪功率单元350用于模拟具有来自VDD 306的功率的单元。伪功率单元350具有OD区308和多晶硅线310。如上文所述，PODE 316电连接至VDD 306以最小化PMOS中邻接单元之间的漏电流。在一些实施例中，伪功率单元350为NMOS而非PMOS，并且PODE 316电连接至地而非VDD 306。

图3B是具有PODE的模拟伪非功率单元的顶视图。伪非功率单元352用于模拟不具有来自VDD 306’的功率的单元。伪非功率单元352具有OD区308’和多晶硅线310’。如上文所述，PODE 316’电连接至VDD 306’以最小化PMOS中邻接单元之间的漏电流。在一些实施例中，伪非功率单元352为NMOS而非PMOS，并且PODE 316’电连接至地而非VDD 306’。

图3C是包括具有PODE的伪功率单元的模拟邻接单元的顶视图。具有特定OD宽度和电压阈值的伪功率单元350邻接单元A 302。单元A 302也具有特定的OD宽度和电压阈值。单元间漏电流324从伪功率单元350中的源极边缘穿过PODE 316流至单元A 302中的漏极边缘。具有PODE 350的伪功率单元和单元A的模拟包括与单元内漏电流322和单元间漏电流324相关的静态功耗。

图3D是包括具有PODE的伪非功率单元的模拟邻接单元的顶视图。具有特定OD宽度和电压阈值的伪非功率单元352邻接单元A 302。与之前相同，单元A 302也具有特定的OD宽度和电压阈值。仍存在单元内漏电流，而单元间漏电流却不明显。具有PODE 352的伪非功率单元和单元A的模拟包括与单元内漏电流322(而非单元间漏电流324)相关的静态功耗。在一些实施例中，静态功率检测器将与单元内漏电流322相关的预估的总静态量耗和集成电路的预定可接受功耗进行比较。

图4A和图4B是具有第一和第二单元间漏电流400的漏极-漏极结构中的具有PODE的模拟邻接单元的顶视图。第一和第二单元间漏电流均发生在漏极-漏极结构中模拟的不同逻辑情况中。

图4A是具有第一单元间漏电流的漏极-漏极结构中的具有PODE的模拟邻接单元的顶视图。具有多晶硅线410的单元A 402邻接具有多晶硅线410的单元B 404。与图2B中模拟的PMOS源极-漏极结构不同，单元A 402中的最右侧的多晶硅线410是PMOS漏极，且单元B404中最左侧的多晶硅线410是PMOS漏极。在这个模型中，单元B 404为导通状态(逻辑1)，表示为漏极Z电连接至单元B内的VDD，且单元A 402为截止状态(逻辑0)，表示为漏极Y未电连接至单元A内的VDD。然而，单元间漏电流462被模拟为由单元B 404内的VDD 406流至单元A402内的漏极Y。单元间漏电流462由PODE 416下方的、电连接至单元B 404内的VDD的源极端流至单元A 402内的漏极端Y。虽然多数从单元B 404中的VDD 406中流出的电流穿过单元B中的漏极Z，但是一些电流为穿过单元A 402中的漏极Y的单元间漏电流462。由于单元B 404的导通状态与单元A 402的截止状态相结合，因此邻接单元460中的单元间漏电流462被模拟为发生在这种环境中。

图4B是具有第二单元间漏电流的图4A中的漏极-漏极结构中的具有PODE的模拟邻接单元的顶视图。与图4A中不同，在这个模型中，单元A 402为导通状态，表示为漏极Y电连接至单元A内的VDD，且单元B 404为截止状态，表示为漏极Z未电连接至单元B内的VDD。单元间漏电流462’被模拟为从单元A 402内的VDD 406流至单元B 404中的漏极Z。单元间漏电流462’由PODE 416下方的、电连接至单元A 402内的VDD的源极端流至单元B 404内的漏极端Z。虽然多数从单元A 402中的VDD 406中流出的电流穿过单元A中的漏极Y，但是一些漏电流462’穿过单元B 404中的漏极Z。由于单元B 404的截止状态与单元A 402的导通状态相结合，因此邻接单元460’中的单元间漏电流462’被模拟为发生在这种情况中。

图5是根据实施例的集成电路设计和模拟系统500的功能框图。集成电路设计和模拟系统500包括第一计算机系统510、第二计算机系统520、网络存储器件530以及连接第一计算机系统510、第二计算机系统520、网络存储器件530的网络540。在一些实施例中，省略第二计算机系统520、存储器件530和网络540中的一个或多个。在一些实施例中，将第一计算机系统510、第二计算机系统520和/或存储器件530中的两个或多个结合到单个计算机系统中。

第一计算机系统510包括与非瞬态计算机可读存储介质514通信连接的硬件处理器512，编码有，即，存储有生成的集成电路布局514a、电路设计514b、计算机程序代码514c(即，一组可执行指令)以及具有如上文所述的布局图案的标准单元库(library)514d。处理器512与计算机可读存储介质514电连接和通信连接。处理器512被配置为执行编码在计算机可读存储介质514中的一组指令514c，以使计算机510可以用作布局布线(place androute)工具以基于标准单元库514d产生布局设计。

在一些实施例中，标准单元库514d存储在与存储介质514不同的非瞬态存储介质中。在一些实施例中，标准单元库514d存储在网络存储器件530或第二计算机系统520中的非瞬态存储介质中。在这些情况下，标准单元库514d可由处理器512通过网络访问。

在一些实施例中，处理器512是中央处理器(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理器。

在一些实施例中，计算机可读存储介质514是电子系统、磁性系统、光学系统、电磁系统、红外系统和/或半导体系统(装置或器件)。例如，计算机可读存储介质514包括半导体或固态存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一些使用光盘的实施例中，计算机可读存储介质514包括只读光盘存储器(CD-ROM)、光盘读出/写入存储器(CD-R/W)和/或数字化视频光盘(DVD)。

至少在一些实施例中，计算机系统510包括输入/输出接口516和显示单元517。输入/输出接口516连接至控制器512并且允许电路设计者操作第一计算机系统510。在至少一些实施例中，显示单元517以实时的方式显示布局布线工具的执行情况并提供图形用户界面(GUI)。在至少一些实施例中，输入/输出接口516和显示器517允许操作者以互动方式操作计算机系统510。

图6是包括通过处理器512执行的计算机程序编码514c的至少一部分的PODE单元模拟方法600的流程图。在操作670中，选择与邻接标准单元中具有共享PODE单元相对应的电路仿真模型(例如，SPICE(集成电路通用仿真程序)电路仿真模型)。在一些实施例中，制备、产生和/或修改电路仿真模型。SPICE电路模拟模型具有与共享PODE相关的SPICE仿真端口。在操作672中，通过处理器512执行计算机程序代码514c的一部分导致处理器使用电路仿真器，例如，集成电路通用仿真程序(SPICE)，从而表征操作670中选择的用于电路仿真模型的漏电流。至少在一些实施例中，电路仿真器使用在标准单元库中可利用的OD宽度和阈值电压的所有组合以表征漏电流。至少在一些实施例中，使用少于全部的组合。每个组合表征本文所述的不同邻接条件。

在操作674中，使用在操作672中产生的所有PODE漏电流值执行计算机程序代码514c的一部分以填入2D查找表中，其中2D查找表具有用于不同PODE邻接单元的仿真PODE漏电流值。在一些实施例中，将少于全部的组合均填入2D查找表中。

在操作676中，计算机程序代码514c的一部分的执行与在操作674中填入的具有标准单元(在相应的标准单元库中)的2D查找表相关。这使得从静态功耗的视角看，通过计算机程序代码514c的一部分，能够更准确的模拟不同的功耗情况。

在操作678中，使用具有邻接单元的标准单元(来自标准单元库的)在IC上实施在计算机程序代码514c的一部分上执行的布局和布线操作。启动在计算机程序代码514c的一部分上执行的功率优化软件程序以减小功耗。然后启动在计算机程序代码514c的一部分上执行的静态功率分析。通过处理器512执行的指令实施功率优化和静态功率分析。

在操作680中，通过计算机程序代码514c的一部分从自动布局布线(APR)工具处接收单元邻接信息。单元邻接信息提供与IC设计相关的实际单元邻接布局信息。

在操作682中，计算机程序代码514c的一部分的执行产生与从APR工具处接收的布局信息相对应的单元邻接信息的文件。该文件传输至在具有编程的处理器的计算机上执行的功率分析软件。

在操作684中，开始于操作678的功率分析使用来自操作682的文件以完成功率分析。如果功率分析是可接受的，则计算机程序代码514c的一部分的执行引起与启动和程序终止相对应的认可(指令结束)。由于模拟了与PODE相关的静态功耗，因此可以观察到预定的静态功率限制，并可以更好的处理与邻接单元中PODE的使用相关的风险。

根据一些实施例，一种制造使用具有共享的氧化物限定区边缘上多晶硅(PODE)的邻接单元的集成电路的方法包括：在多个不同的单元中模拟单元间漏电流，多个不同的单元中的每一个均邻接另一个单元且具有共享的PODE，并且基于单元间漏电流来验证集成电路的预定可接受功耗。

根据一些实施例，一种产生具有共享的氧化物限定区边缘上多晶硅(PODE)的邻接单元的集成电路设计的方法包括：在多个不同单元中模拟单元间漏电流，多个不同单元中的每一个邻接另一个单元且具有共享的PODE，以及基于单元间漏电流来仿真集成电路设计的静态功耗。

根据一些实施例，一种在具有编程的处理器的计算机上执行的集成电路验证系统包括：在邻接单元之间具有共享的氧化物限制区边缘上多晶硅(PODE)的邻接单元的多个单元间漏电流模型，多个单元间漏电流模型与单元邻接信息结合以导出预估的总静态漏电流，以及静态功率检测器，静态功率检测器包括将预估的全部静态漏电流与集成电路的预定可接受功耗进行比较。

本领域普通技术人员应该理解可以具有许多本发明的实施例变体。尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，可以做出各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。作为本领域普通技术人员应理解，根据本发明，可以使用现有的或今后将开发的、与本发明所述相应实施例执行基本相同的功能或获得基本相同结果的工艺、机器、制造、物质组成、工具、方法或步骤。因此，附加的权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的保护范围内。此外，每个权利要求构成一个独立的实施例，并且不同权利要求及实施例的组合均在本公开的范围之内。

上述方法实施例示出了示例性的步骤，但是不必要按照示出的顺序执行这些步骤。根据本发明的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或删除步骤。结合了不同权利要求和/或不同实施例的实施例都在本发明的范围内并且在阅读完本发明之后，其对本领域的技术人员是显而易见的。

Claims

1.一种制造使用邻接单元的集成电路的方法，所述邻接单元具有共享的氧化物限定区边缘上多晶硅(PODE)，所述方法包括以下步骤：

在多个不同单元中模拟单元间漏电流，所述多个不同单元中的每一个均邻接另一个单元并且具有共享的邻近的氧化物限定(OD)区和所述共享的氧化物限定区边缘上多晶硅；以及

基于所述单元间漏电流来验证所述集成电路的预定可接受功耗。

2.根据权利要求1所述的制造使用邻接单元的集成电路的方法，还包括：

选择与所述多个不同单元相对应的一个或者多个电路仿真模型。

3.根据权利要求2所述的制造使用邻接单元的集成电路的方法，还包括：

表征所述多个不同单元的所述单元间漏电流。

4.根据权利要求3所述的制造使用邻接单元的集成电路的方法，其中，所述表征的步骤包括：仿真氧化物限定区宽度与电压阈值的不同组合。

5.根据权利要求4所述的制造使用邻接单元的集成电路的方法，其中，所述表征的步骤包括：仿真伪功率单元。

6.根据权利要求4所述的制造使用邻接单元的集成电路的方法，其中，所述表征的步骤包括：仿真伪非功率单元。

7.根据权利要求3所述的制造使用邻接单元的集成电路的方法，还包括：

将用于所述多个不同单元的所述单元间漏电流填入2D查找表中。

8.根据权利要求7所述的制造使用邻接单元的集成电路的方法，还包括：

从自动布局布线(APR)工具中检索单元邻接信息。

9.一种产生具有邻接单元的集成电路设计的方法，所述邻接单元具有共享的氧化物限定区边缘上多晶硅(PODE)，所述方法包括以下步骤：

在多个不同单元中模拟单元间漏电流，所述多个不同单元中的每一个都邻接另一个单元并且具有共享的邻近的氧化物限定(OD)区和所述共享的氧化物限定区边缘上多晶硅；以及

基于所述单元间漏电流来仿真所述集成电路设计的静态功耗。

10.根据权利要求9所述的产生具有邻接单元的集成电路设计的方法，还包括：

从预定的一组电路仿真模型中选择与所述多个不同单元相对应的一个或多个电路仿真模型。

11.根据权利要求10所述的产生具有邻接单元的集成电路设计的方法，还包括：

表征所述多个不同单元的所述单元间漏电流。

12.根据权利要求11所述的产生具有邻接单元的集成电路设计的方法，其中，所述表征的步骤包括：仿真在所述预定的一组电路仿真模型中出现的氧化物限定区宽度和电压阈值的不同组合。

13.根据权利要求12所述的产生具有邻接单元的集成电路设计的方法，其中，所述表征的步骤包括：仿真伪功率单元。

14.根据权利要求12所述的产生具有邻接单元的集成电路设计的方法，其中，所述表征的步骤包括：仿真伪非功率单元。

15.根据权利要求11所述的产生具有邻接单元的集成电路设计的方法，还包括：

将在所述预定的一组仿真模型中出现的所述多个不同单元的所述单元间漏电流填入2D查找表中。

16.根据权利要求15所述的产生具有邻接单元的集成电路设计的方法，还包括：

从自动布线布局(APR)工具中检索单元邻接信息。

17.一种在具有编程处理器的计算机上执行的集成电路验证系统，所述系统包括：

邻接单元的多个单元间漏电流模型，在所述邻接单元之间具有共享的邻近的氧化物限定(OD)区和共享的氧化物限制区边缘上多晶硅(PODE)，所述多个单元间漏电流模型与单元邻接信息结合以导出预估的总静态功耗；以及

静态功率检测器，所述静态功率检测器将所述预估的总静态功耗与所述集成电路的预定可接受功耗进行比较。

18.根据权利要求17所述的在具有编程处理器的计算机上执行的集成电路验证系统，其中，所述多个单元间漏电流模型包括从一个或多个电路仿真模型预估的单元间漏电流。

19.根据权利要求18所述的在具有编程处理器的计算机上执行的集成电路验证系统，其中，所述多个单元间漏电流模型包括氧化物限定区宽度和电压阈值的不同组合。

20.根据权利要求19所述的在具有编程处理器的计算机上执行的集成电路验证系统，其中，所述多个单元间漏电流模型包括具有所述邻接单元的单元间漏电流的2D查找表。