CN110873837B - 用于决定电路单元中缺陷的方法、设备及计算机可读媒体 - Google Patents

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Abstract

本文的实施例提供用于决定电路单元中缺陷的方法、设备以及计算机可读媒体。用于决定电路单元中缺陷的方法包括：接收电路布局。此布局包括由边界电路分隔的第一单元与第二单元。决定第一单元及第二单元的桥对。桥对包括与第二单元的多个第二边界节点配对的第一单元的多个第一边界节点。对桥对之间的桥对异常进行建模。产生桥对异常的测试模式。

Description

用于决定电路单元中缺陷的方法、设备及计算机可读媒体
技术领域
本揭示是有关于一种方法、一种设备及一种计算机媒体，特别是关于用于决定电路单元中缺陷的方法、设备以及计算机可读媒体。
背景技术
集成电路(integrated circuit；IC)中更大及更复杂的逻辑设计导致对更复杂测试的需求，以确保所得集成电路的无异常效能。此种测试可表示集成电路设计、制造及服务成本的显著部分。在一简单模型中，集成电路设计的测试包括将多个测试图案应用于电路的输入，并监控其输出，以侦测异常的发生。异常覆盖率表明测试图案在侦测大量潜在异常中的每个异常时的有效性。因此，若一组测试图案能够大致上侦测到每一个潜在的异常，则已达到了接近100％的异常覆盖率。
测试图案是通过使用自动测试图案产生(Automatic Test Pattern Generation；ATPG)来产生的。ATPG是用于寻找测试图案的电子设计自动化方法/技术，当应用于电路时，此测试图案赋能测试设备区分正确的电路行为与由缺陷引起的异常电路行为。然而，通过使用连续氧化物扩散(Continuous Oxide Diffusion；CNOD)形成的电路中的边界晶体管缺陷难以使用ATPG来侦测。
发明内容
本揭示案的实施例是关于一种用于决定电路单元中缺陷的方法，其特征在于，包括以下步骤：接收一电路的一布局，该布局包括由一边界电路分隔的一第一单元及一第二单元；决定该电路的多个桥对，所述多个桥对包括与该第二单元的多个第二边界节点配对的该第一单元的多个第一边界节点；将所述多个第一边界节点中的一者连接一预定电势，以对所述多个桥对之间的多个桥对异常建模；以及产生用于所述多个桥对异常的一测试图案。
本揭示案的实施例是关于一种用于决定电路单元中缺陷的设备，其特征在于，包括：一记忆体储存器以及一处理单元。该处理单元耦合到该记忆体储存器，其中该处理单元可操作用于：接收一电路的一布局，该布局包括该电路的多个单元的放置信息；从该布局中识别一第一单元及一第二单元，该第二单元邻接该第一单元并通过一边界电路与该第一单元分隔；识别该第一单元与该第二单元之间的内部节点到内部节点桥对，所述多个桥对包括与该第二单元的多个第二边界节点配对的该第一单元的多个第一边界节点；对已识别的内部节点到内部节点桥对建模为一电路，该电路包含连接一预定电势的一电阻式元件；以及对已建模的内部节点到内部节点桥对产生一测试图案。
本揭示案的实施例是关于一种用于决定电路单元中缺陷的计算机可读媒体，其特征在于，该计算机可读媒体储存一组指令。该一组指令在被执行时会实施由该组指令执行的一方法。该方法包括以下步骤：接收一电路的一布局，该布局包括该电路的多个单元的一位置及一定向；决定该电路的所述多个单元中相邻者之间的多个桥对，所述多个桥对包括与多个第二边界节点配对的多个第一边界节点，其中决定所述多个桥对的步骤包括：决定一第一单元及邻接该第一单元的一第二单元；为该第一单元及该第二单元中的每一者决定一单元布局；根据所述多个单元的该定向决定该第一单元及该第二单元中的每一者的一基准定向；以及通过该基准定向，决定面向该第二单元的所述多个第二边界节点中的一者的该第一单元的所述多个第一边界节点；对所述多个桥对之间的多个桥对异常建模；以及产生用于所述多个桥对异常的一测试图案。
附图说明
本揭示案的实施例的态样在结合附图阅读以下详细说明时得以最清晰地理解。应注意，依据产业中的标准惯例，各种特征并非按比例绘制。事实上，各种特征的尺寸可任意增大或减小，以便于论述明晰。
图1图示了根据一些实施例的示例操作环境，在此环境中实施本文揭示的实施例的方法及系统；
图2图示了根据一些实施例的用于决定电路中缺陷的示例方法的流程图；
图3图示了根据一些实施例的用于从电路中的相邻单元提取桥对的示例方法的流程图；
图4A图示了根据一些实施例的电路的示例单元的示例单元边缘表；
图4B图示了根据一些实施例的电路的示例多高度单元；
图5A图示了根据一些实施例的电路的单元的示例布局信息；
图5B图示了根据一些实施例的电路的单元的示例定向；
图6A图示了根据一些实施例的电路的示例桥对；
图6B图示了根据一些实施例的电路的示例桥对的示例单元边缘表；
图6C图示了根据一些实施例的电路的示例桥接异常；
图7A、图7B、图7C及图7D图示了根据一些实施例的用于PMOS单元的桥接异常的示例组合；
图8A及图8B图示了根据一些实施例的分别对应于图7C及图7D的桥接异常的建模；
图9A、图9B、图9C及图9D图示了根据一些实施例的用于NMOS单元的桥接异常的示例组合；
图10A及图10B图示了根据一些实施例的分别对应于图9C及图9D的桥接异常的建模；
图11图示了根据一些实施例的电路的相邻单元之间的填充单元缺陷产生的实例；
图12图示了根据一些实施例的计算装置图案。
【符号说明】
100 电路
102A 第一单元
102B 第二单元
102C 第三单元
102D 第四单元
104A 第一边界电路
104B 第二边界电路
104C 第三边界电路
104D 第四边界电路
106A 第一晶体管
106B 第二晶体管
106C 第三晶体管
106D 第四晶体管
106E 第五晶体管
106F 第六晶体管
110 第一部分
120 第二部分
210 步骤
220 步骤
230 步骤
240 步骤
250 步骤
260 步骤
270 步骤
310 步骤
320 步骤
330 步骤
340 步骤
350 步骤
400 单元边缘信号表
450 双高度单元
500 布局报告
510 基准参考定向
520 Y轴镜射定向
530 X轴镜射定向
540 180度旋转定向
600 单元类型信息
610 单元边缘表
620 基准参考定向单元边缘表
640 桥接异常条目
705 PMOS晶体管
710 第一种情境
720 第二种情境
730 第三种情境
740 第四种情境
810 第一模型
812 箭头
820 第二模型
822 箭头
905 NMOS晶体管
910 第五种情境
920 第六种情境
930 第七种情境
940 第八种情境
1010 模型
1012 箭头
1020 模型
1022 箭头
1100 模拟结果
1150 缺陷表
1200 图案
1150 填充单元
1200 计算设备
1210 处理单元
1215 记忆体单元
1220 软件模块
1225 数据库
具体实施方式
以下揭示案的实施例提供众多不同实施例或实例以用于实施本案的实施例提供标的的不同特征。下文描述部件及配置的特定实例以简化本揭示案。当然，此仅是实例，并非意欲限制。例如，下文描述中第一特征于第二特征上方或之上的形成可包括第一特征与第二特征直接接触而形成的实施例，及亦可包括第一特征与第二特征之间可能形成额外特征，以使得第一特征与第二特征不可直接接触的实施例。此外，本揭示案可在各种实例中重复参考数字及/或字母。此重复是以简单与明晰为目的，且其自身不规定本文论述的各种实施例及/或配置之间的关系。
而且，本案可能使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等等空间相对术语以便于描述，以描述一个元件或特征与另一(或更多个)元件或特征的关系，如附图中所示。除附图中绘示的定向之外，空间相对术语意欲包括元件在使用或操作中的不同定向。设备可能以其他方式定向(旋转90度或其他定向)，且本案所使用的空间相对描述词可由此进行同样理解。
半导体电路可包括以预定图案设置的多个晶体管单元。例如，在场效应晶体管(Field Effect Transistor；FET)电路的情况下，在基板上制造数个源极/漏极对，且在源极/漏极对上形成相应的栅极。此种半导体电路的相邻单元在单元边缘处可能经历漏电。经历漏电的一种半导体电路是连续氧化物扩散(continuous oxide diffusion；CNOD)半导体电路。
在CNOD半导体电路中，由于氧化物扩散区的连续性质，相邻单元经历与其他类型的半导体电路相关联的漏电及单元边缘处的额外漏电。举例来说，CNOD半导体电路包含行成有多个半导体单元的源极及漏极的连续主动区域。前述的主动区可以是连续氧化物扩散基板。由于此种结构，经由掺杂氧化物扩散层以形成边界电路来实施相邻单元之间的分隔。在某些情况下，相邻单元之间可能没有任何实体分隔。CNOD半导体电路经历的额外漏电取决于单元边界条件(例如，单元的边缘是源极-源极边界、源极-漏极边界或是漏极-漏极边界、不同的填充区域及/或不同的电压临限值)而变化。本揭示案的实施例提供了用于产生测试图案的制程，此测试图案用于侦测由于CNOD半导体电路中经历的漏电而经历的异常。
图1图示了示例CNOD电路100。电路100可为集成电路(Integrated Circuit；IC)或集成电路的一部分。电路100包括第一单元102A、第二单元102B、第三单元102C及第四单元102D。电路100的第一部分110图示了P型金属氧化物半导体(p-type metal oxidesemiconductor；PMOS)单元邻接情境，且第二部分120图示了N型金属氧化物半导体(n-typemetal oxide semiconductor；NMOS)单元邻接情境。例如，在电路100的第一部分110中，第一单元102A的漏极(D)邻接第二单元102B的源极(S)。类似地，在电路100的第二部分110中，第三单元102C的漏极(D)邻接第四单元102D的源极(S)。单元邻接情境亦称为桥对(bridgepairs)。尽管图1图示了一个单元的漏极(D)邻接另一个单元的源极(S)，但本领域技术者在阅读本揭示案的实施例之后将显而易见，且如本揭示案的实施例下文中所揭示的内容，其他邻接情形亦是可能的。
第一单元102A及第二单元102B中的每一者经由边界电路彼此分离，且经由边界电路与电路100的其他单元分离，其中边界电路可包括一或更多个边界电路。例如，电路100进一步包括第一边界电路104A、第二边界电路104B及第三边界电路104C、第四边界电路104D、第五边界电路104E及第六边界电路104F(亦称为边界电路104)。第一边界电路104A将第一单元102A与第二单元102B分离。类似地，第三边界电路104C将第一单元102A与另一相邻单元(现在图示)分离。另外，第二边界电路104B将第二单元102B与另一个相邻单元(未图示)分离。此外，第四边界电路104D将第三单元102C与第四单元102D分离。类似地，第六边界电路104F将第三单元102C与另一个相邻单元(现在图示)分离。另外，第五边界电路104E将第二单元102B与另一个相邻单元(未图示)分离。
每个边界电路104包括一或更多个晶体管。例如，第一边界电路104A包括第一晶体管106A，第二边界电路104B包括第二晶体管106B，第三边界电路104C包括第三晶体管106C，第四边界电路104D包括第四晶体管106D，第五边界电路104E包括第五晶体管106E，且第六边界电路104F包括第六晶体管106F。如图1所示，第一晶体管106A、第二晶体管106B及第三晶体管106C中的每一者都是PMOS晶体管，且第四晶体管106D、第五晶体管106E及第六晶体管106F中的每一者都是NMOS晶体管。
在示例实施例中，第一晶体管106A、第二晶体管106B、第三晶体管106C、第四晶体管106D、第五晶体管106E及第六晶体管106F(统称为边界晶体管106)形成以禁止(disable)相邻单元之间的漏电电流(亦即，禁止信号流(flow of signal))。例如，第一晶体管106A隔离从第一单元102A到第二单元102B或从第二单元102B到第一单元102A的信号流。
在示例实施例中，边界晶体管106被偏压以禁止信号流流经边界晶体管106。例如，每个PMOS晶体管，即第一晶体管106A、第二晶体管106B及第三晶体管106C连接到电源(亦即，VDD)，以禁止信号流经边界晶体管。类似地，每个NMOS晶体管，即第四晶体管106D、第五晶体管106E及第六晶体管106F连接到接地(亦即，VSS)，以禁止信号流流经边界晶体管106。然而，由于形成时的缺陷，边界晶体管106可能不被完全禁止。例如，若边界晶体管106中的一或更多者没有被适当地禁止，则信号可流经边界晶体管106，从而在相邻单元之间产生桥接异常(bridge fault)，例如，可产生第一单元102A及第二单元102B。
相邻单元之间桥接异常的形成导致信号从第一单元102A的一或更多个节点泄漏到第二单元102B的对应节点。例如，第一单元102A及第二单元102B中的每一者都包括一或更多个边界节点，即面向边界晶体管106的节点。因此，相邻单元之间的桥接异常导致相邻单元的边界节点之间形成桥接(bridge)。
在示例实施例中，边界节点被分类为内部节点、外部节点或电源接地(powerground；PG)节点。内部节点为位在单元内的节点，例如，源极及漏极。另一方面，外部节点为位在单元外的节点，例如，输入/输出(I/O)插脚。因此，桥对可包括例如外部节点到外部节点桥接、外部节点到PG节点桥接、内部节点到PG节点桥接、内部节点到内部节点桥接及内部节点到外部节点桥接其中的一或更多者。
本文揭示的实施例的制程提供相邻单元之间的桥接异常的建模(model)，例如，第一单元102A与第二单元102B之间及第三单元102C与第四单元102D之间的桥接异常，以作为用于异常侦测的自动测试图案产生(Automatic Test Pattern Generation；ATPG)的单元级独立异常。例如，从相邻单元的布局报告中提取桥对信息。随后，从提取的桥对中，相邻单元之间的桥接异常被建模作为单元级独立漏电异常。换言之，相邻单元边界节点处的桥接异常被建模作为与VDD的电阻桥接及与VSS的电阻桥接。对已建模的桥接异常产生测试图案。接着，基于已产生的测试图案侦测缺陷。当缺陷侦测低于预定范围时，包括一或更多个填充单元。因此，本文揭示的实施例的制程独立于在布局中邻接在一起的单元对的组合。
图2图示了根据一些实施例的方法200的流程图，方法200用于产生用于侦测CNOD电路的相邻单元中的缺陷的测试图案。例如，方法200被实施以产生参考图1所述的电路100中的桥接异常的测试图案。方法200可使用计算装置来实施，例如，参考图12描述的计算装置。下文将更详细地描述实施方法200的方式。
在方法200的方块210中，接收设计布局。设计布局是从图形数据库系统(graphicdatabase system；GDS)接收的。GDS是对电路100的单元的设计布局的储存器。设计布局例如可包括单元的放置信息、单元的类型、单元的定向信息等。例如，电路100的设计布局包括电路100中的第一单元102A、第二单元102B、第三单元102C及第四单元104D中每一者的放置信息、第一边界电路104A、第二边界电路104B、第三边界电路104C、第四边界电路104D、第五边界电路104D及第六边界电路104F中每一者的放置信息。此外，电路100的设计布局可包括第一单元102A、第二单元102B、第三单元102C及第四单元104A中每一者的定向信息及单元类型。
在方法200的方块220中，从接收到的设计布局中提取桥对。例如，从接收到的电路100设计布局中提取相邻单元(例如，第一单元102A与第二单元102B)的桥对。提取桥对的步骤包括决定相邻单元中每一者在基准定向上的边界节点，以及决定相邻单元的边界节点对。下文参考图3更详细地论述桥对的提取。
在方法200的方块230中，对来自提取的桥对的桥接异常进行建模。例如，针对相邻单元(例如，第一单元102A与第二单元102B)而提取的桥对中的桥接异常建模。桥接异常是在单元级(cell level)上建模的。例如，桥对的边界节点经由电阻桥接连接到VDD或VSS。下文参考图7A、图7B、图7C、图7D、图8A、图8B、图9A、图9B、图9C、图9D、图10A及图10B更详细地论述桥接异常的建模。
在方法200的方块240中，产生测试图案。测试图案基于已建模的桥接异常而产生。例如，针对桥接异常产生的缺陷表，以及从缺陷表产生ATPG的测试图案。下文更详细地论述测试图案的产生。
在方块240中产生测试图案之后，方法200前进到决定方块250。在决定方块250中，决定异常侦测的覆盖是否可接受。异常侦测覆盖的可接受范围是预定的，且此范围可基于示例电路100的单元类型而变化。例如，示例电路100的可接受范围可为70-90％。然而，其他的范围亦在本揭示的实施例的范畴内。
若在决定方块250中的覆盖不可接受，则方法200前进到方块260，在方块260中，填充单元被插入具有不可侦测的桥接异常的相邻单元之间。例如，没有内部单元元件的填充单元被插入到两个具有不可侦测的桥对异常的单元之间。下文参照图11更详细地论述填充单元的插入。
在方块260处将填充单元插入到不可侦测的桥对之间之后，方法200前进到方块210。然而，若在决定方块250中决定覆盖是可接受的，则方法200在方块270结束。
图3图示了用于桥对提取的方法300的流程图。例如，方法300可实施用于参考图1所述的示例电路100的桥对提取。方法300可使用计算装置来实施，例如，参考图12描述的计算装置。下文将更详细地描述实施方法300的方式。
在方法300的方块310，产生单元边缘信号表。单元边缘信号表是利用GDS产生的。例如，针对电路100的单元对(例如第一单元102A与第二单元102B)产生单元边缘表。单元边缘表包括文字格式(text format)，用以根据基准定向自下至上定义单元边界信息。
参考图4A图示了示例性的单元边缘信号表400。单元边缘信号表400可表示例如第一单元102A或第二单元102B，其中单元是单高度单元。示例实施例中，单高度单元包括在第一侧的两个边界节点及在第二侧的两个边界节点。因此，对于单高度单元，可能有四个边界节点。每个边界节点可与边界信号相关联。因此，单元边缘信号表400列出了四个边界节点的细节。
单元边缘表400可以提供具有多个行及多个列的表格形式。例如，如图4A所示，单元边缘表400包括包含了单元名称的第一列、在单元第一侧列出边界节点的第二列(表示为「left_row_fin_type」)及在单元第二侧列出边界节点的第三列(表示为「right_row_fin_type」)。此外，单元边缘信号表400包括列出第一单元102A的边界节点的第一行及列出第二单元102B的边界节点的第二行。单元边缘表400中的条目可包括节点类型，即内部(表示为「INT」)及外部(表示为「EXT」)。单元边缘表400中的条目亦可包括此节点是源极节点、漏极节点或功率节点(VSS或VDD)。在示例实施例中，单元边缘信号表400不必按照布局中成对单元的顺序排列，而是可按照任何顺序排列，且可基于单元名称从表中的任一行提取信息。
接续图4A，「left_row_fin_type」的列中分别列出了第一单元102A及第二单元102B于左边界信号的两个条目。「left_row_fin_type」的列中的第一行对应于第一单元102A的左1(Left 1)节点及左0(Left 0)节点，且「left_row_fin_type」的列中的第二行对应于第二单元102B的左1节点及左0节点。同样，「right_row_fin_type」的列中列出了于右边界信号的两个条目。「right_row_fin_type」的列中的第一条目对应于第一单元102A的右0(Right 0)节点及右1(Right 1)节点，且「right_row_fin_type」的列中的第二条目对应于第二单元102B的右0节点及右1节点。单元边缘表400中的此等条目用于提取每个边界节点的节点类型。
在示例实施例中，单元边缘信号表400的行数及列数取决于单元的高度(表示为「Hn」)。图4B图示了多高度单元的布局，例如，双高度单元450(表示为「H0」及「H1」)。图4B可包括四行及总共八个条目，亦即用于左侧节点的四个信号，例如左0、左1、左2及左3，及用于右侧节点的四个信号，例如右0、右1、右2及右3。此外，本领域一般技术者将显而易见，在阅读本揭示案的实施例之后，多高度单元可包括两个以上的高度，例如三个高度。
再次参考图3，在方法300的方块320中，提取邻接单元对信息。邻接的单元对信息从布局报告中提取。邻接单元对信息包括关于相邻单元对的信息。此信息包括相邻单元的类型、相邻单元的定向等。图5A图示了示例布局报告500。布局报告500包括关于邻接当前单元左侧的节点及邻接当前单元右侧的节点的信息。布局报告500包括例如邻接单元的单元名称、定向及高度指数。单原名称可以包括例如第一单元102A、第二单元102B、第三单元102C及第四单元102D。如图5B所示，定向指定可包括例如基准参考定向(表示为「R0」)510、Y轴镜射定向(表示为「MY」)520、X轴镜射定向(表示为「MX」)530以及180度旋转定向(表示为「R180」)540等。基准参考定向510可预定。
在方法300的方块330中，决定单元类型信息。对每个相邻单元对中的每个单元决定单元类型信息。图6A图示了示例单元类型信息600。单元类型信息600包括例如对于左侧单元的单元实例(表示为「U73」)、单元名称(表示为「第一单元102A」)、定向(表示为「R180」)及高度指数(表示为「H0」)。类似地，单元类型信息600包括例如对于右侧单元的单元实例(表示为「CS」)、单元名称(表示为「第二单元102B」)、定向(表示为「MX」)及高度指数(表示为「H0」)。
在方法300的方块340中，选择来自单元边缘表的边缘信号。基于相邻单元的定向及高度指数来选择边缘信号。在示例实施例中，基于单元类型信息600选择边缘信号。图6B图示了用于选择边缘信号的流程。例如，如图6B所示，接收相邻单元的单元边缘表610。随后处理单元边缘表610，以补偿不同于基准参考(R0)510定向的定向。例如，单元边缘表610被处理以补偿对于左侧单元与180度旋转定向(R180)540相关联的180度旋转，以及补偿对于右侧单元与X轴镜射定向(MX)530相关联的X轴镜射旋转，用以接收基准参考定向单元边缘表620。单元边缘信号选择来自基准参考定向单元边缘表620。例如，图6B图示了从单元边缘表620获得的相邻单元的定向。如图6B所示，单元边缘信号可包括第一单元102A的第一节点(表示为「VSS」)与第二单元102B的第一节点(表示为「SEB」)之间的信号。此外，单元边缘信号可包括第一单元102A的第二节点(表示为「NET 13」)与第二单元102B的第二节点(亦表示为「SEB」)之间的信号。
在方法300的方块350中，产生桥接异常条目。桥接异常条目是基于边缘信号的实例产生的。桥接异常条目可包括例如对于每个桥接异常的单元名称及信号类型。图6C图示了桥接异常条目640的实例。如图6C所示，桥接异常条目640包括「U73/VSS cs_stall_p2_reg/SEB」及「U73/NET13cs_stall_p2_reg/SEB」，其中「U73」及「cs_stall_p2_reg」表示单元名称，「VSS」、「SEB」及「NET 13」表示信号名称。
在示例实施例中，已识别的桥接异常，例如桥接异常条目640，被建模以产生用于桥接异常的ATPG图案。本文揭示的实施例的流程提供了桥接异常的建模，以产生用于桥接异常的ATPG图案。例如，本文揭示的实施例的流程被实施以对内部节点到内部节点及内部节点到外部节点的桥接异常建模。内部节点可位于逻辑0(位准)(VSS)或逻辑1(VDD)(位准)。类似地，相邻节点可为逻辑0(VSS)或逻辑1(VDD)。因此，桥接异常可用四种组合来表示。参考说明书的图7A、图7B、图7C、图7D、图8A、图8B、图9A、图9C、图9D、图10A及图10B更详细地描述了桥接异常的此等组合及此等组合的建模。尽管参考p型金属氧化物半导体(p-type Metal Oxide Semiconductor；PMOS)逻辑晶体管及n型金属氧化物半导体(n-typeMetal Oxide Semiconductor；NMOS)逻辑晶体管描述了图7A、图7B、图7C、图7D、图8A、图8B、图9A、图9C、图9D、图10A及图10B中的桥接异常的组合及此等组合的建模，但本领域一般技术者在阅读本揭示案的实施例之后将显而易见，本文揭示的实施例的流程可用于对其他单元类型的中的桥接异常建模。
图7A、图7B、图7C及图7D图示了PMOS晶体管705的桥接异常的不同组合。例如，如图7A所示，在第一种情境710中，PMOS晶体管705的内部节点(漏极)处于逻辑1(VDD)，且相邻节点亦处于逻辑1(VDD)。在第二种情境720中，如图7B所示，PMOS晶体管705的内部节点处于逻辑0(VSS)，且相邻节点亦处于逻辑0(VSS)。在第三种情境730中，如图7C所示，PMOS晶体管705的内部节点处于逻辑0(VSS)，而相邻节点处于逻辑1(VDD)。在第四种情境740中，如图7D所示，PMOS晶体管705的内部节点处于逻辑1(VDD)，而相邻节点处于逻辑0(VSS)。PMOS晶体管的源极通常连接到逻辑1(VDD)。因此，在第一种情境710、第二种情境720、第三种情境730及第四种情境740的每一者中，PMOS晶体管705的源极连接到逻辑1(VDD)。
在示例实施例中，在内部节点及相邻节点都处于逻辑1(亦即，近似相等的电势)的第一种情境710中，没有电流流经桥接异常。因此，如图5B所示，第一种情境710中的桥接异常不影响任一相邻单元的工作。类似地，在内部节点及相邻节点都处于逻辑0的第二种情境720中，没有电流流经桥接异常。因此，第二种情境720中的桥接异常不影响任一相邻单元的工作。因此，第一种情境710及第二种情境720的桥接异常没有被建模。此外，第一种情境710及第二种情境720的桥接异常通常覆盖在标准ATPG图案下，因此可能不需要额外的建模。
然而，在第三种情境730及第四种情境740中，内部节点及相邻节点都处于不同的逻辑位准。在此等情况下，可能会出现流经桥接异常的电流，并影响一个或两个相邻单元的功能。因此，第三种情境730及第四种情境740的桥接异常被建模以ATPG图案产生。
图8A图示了参考图7C描述的第三种情境730的模型。例如，在第三种情境730的情况下，因为相邻节点处于逻辑1，而内部节点处于逻辑0，因此存在电流从相邻节点流向内部节点的可能性(箭头812)。因此，如图8A所示，第三种情境730被建模为第一模型810，其中第一模型810包括经由电阻器R连接到逻辑1(VDD)的PMOS晶体管705的内部节点(漏极)。电阻器R的值处于1欧姆到10百万(10mega)欧姆范围中。然而，其他的范围亦在本揭示的实施例的范畴内。此外，因为没有电流从源极流向漏极，因此PMOS晶体管705可被建模为没有电流的导体(未图示)。
图8B图示了参考图7D描述的第四种情境的模型。在第四种情况中的桥接异常的情况下，因为相邻节点处于逻辑0，而内部节点处于逻辑1，因此存在电流从内部节点流向相邻单元节点的可能性(箭头822)。因此，第四种情况被建模为第二模型820，其中第二模型820包括经由电阻器R将PMOS晶体管705的内部节点(漏极)连接到逻辑0(VSS)。电阻器R的值处于1欧姆到10百万(10mega)欧姆范围中。此外，因为没有电流从源极流向漏极，因此PMOS晶体管705可被建模为没有电流的导体(未图示)。
图9A、图9B、图9C及图9D图示了NMOS晶体管905的桥接异常的不同组合。例如，且如图9A所示，在第五种情境910中，NMOS晶体管905的内部节点(漏极)处于逻辑0(VSS)，且相邻节点亦处于逻辑0(VSS)。图9B图示了第六种情境920，其中NMOS晶体管905的内部节点处于逻辑1(VDD)，且相邻节点亦处于逻辑1(VDD)。此外，图9C图示了第七种情境930，其中NMOS晶体管905的内部节点处于逻辑1(VDD)，而相邻节点处于逻辑0(VSS)。此外，图9D图示了第八种情境940，其中NMOS晶体管905的内部节点处于逻辑0(VSS)，而相邻节点处于逻辑1(VDD)。NMOS晶体管的源极通常连接到逻辑0。因此，在第五种情境910、第六种情境920、第七种情境930及第八种情境940的每一者中，NMOS晶体管905的源极连接到逻辑0(VSS)。
在示例实施例中，在第五种情境910中，桥接异常中的内部节点及相邻节点都处于逻辑0。因此电流流经桥接异常可能不会发生。因此，第五种情境910中的桥接异常可能不会影响任一相邻单元的功能。在第六种情境920中，内部节点及相邻节点都处于逻辑1，且电流不流经桥接异常。因此，第六种情境920中的桥接异常不影响任一相邻单元。因为相邻单元不受影响，因此第五种情境910及第六种情境920的桥接异常没有被建模。此外，第五种情境910及第六种情境920的桥接异常通常覆盖在标准ATPG图案下，因此可能不需要额外的建模。
然而，在第七种情境930及第八种情境940中，桥接异常的两个相邻节点都处于不同的逻辑位准，因此桥接异常会导致节点之间的电流流经桥接异常并影响两个相邻单元的功能。因此，第七种情境930及第八种情境940被建模以产生ATPG测试图案。
图10A及图10B图示了第七种情境930及第八种情境940的建模。例如，图10A图示了参考图9C描述的第七种情境930的模型1010。在此种情况下，由于相邻节点处于逻辑0，而内部节点处于逻辑1，因此存在电流(如箭头1012所示)从内部节点流向另一个节点的可能性。因此，第七种情境930的模型1010被建模作为NMOS晶体管905的内部节点(亦即漏极)，其中NMOS晶体管905的内部节点经由电阻器R连接到逻辑0(VSS)。电阻器R的值约在1欧姆到10百万欧姆的范围内。
图10B图示了参考图9D描述的第八种情境940的模型1020。在第八种情境940中的桥接异常的情况下，因为相邻节点在逻辑1，内部节点在逻辑0，因此存在电流从相邻节点流向内部节点的可能性(箭头1022)。因此，第八种情境940的模型1020包括经由电阻器R连接到逻辑1(VDD)的NMOS晶体管905的内部节点(亦即漏极)。暂存器R值约在1欧姆到10百万(10mega)欧姆的范围内。
在示例实施例中，为桥接异常产生缺陷表。例如，缺陷表是经由对已建模的异常进行模拟而产生的。对于有兴趣的缺陷产生缺陷表，例如静态缺陷或动态缺陷。为进行模拟，产生单元的模拟模型，亦称为网络连线表。对于单元的模拟模型包括电特性，例如电阻、电容、导线延迟等。模拟模型随后被修改以经由表示桥接异常的电阻R将边界节点连接到逻辑1或逻辑0。随后将经修改的模型用于模拟，以经由改变电阻R的值来决定与桥接异常相关的缺陷。
在示例实施例中，电阻R的值在1欧姆至10百万(10mega)欧姆之间变化，其中的变化通过对于每一个模拟的预定电势而增加，以决定有兴趣的缺陷。例如，在电阻值为1.0欧姆时，可能观察到静态缺陷，其中静态缺陷指示输出值的自预期输出值而变化。另一个实例中，在电阻值为1000欧姆时，可能观察到动态缺陷。动态缺陷指示输出自预期输出而延迟。对于有兴趣的缺陷而后续产生缺陷表。缺陷表可更包含对应于输入值的样本输出值，以观察缺陷。输出值可包含多个位元(即多个0及多个1)或延迟时间。
缺陷表用来产生测试图案，例如ATPG图案。所产生的图案可包括输入值及对应输出值的预期输出。所产生的图案用以决定电路100的缺陷。
在示例性实施例中，若ATPG的覆盖低于预定位准，则用填充单元替换桥接异常。例如，若ATPG的覆盖率低于90％或低于预定数目，则桥接器异常将替换为填充单元。图11图示了放置在第一单元102A与第二单元102B之间的填充单元1150。如图11所示，填充单元1150不包括单元内部的任何功能连接。因此，填充单元1150避免了第一单元102A与第二单元102B之间的桥接异常。
图12图示了示例计算装置1200。如图12所示，计算装置1200包括处理单元1210及记忆体单元1215。记忆体单元1215包括软件模块1220及数据库1225。当在处理单元1210上执行时，软件模块1220执行例如用于侦测电路(例如电路100)中的缺陷的流程，其中电路包括高级流程节点，包括例如分别参考图2及图3描述的方法200及300的任何一或更多个阶段。
计算装置1200使用平板装置、移动装置、智能电话、电话、遥控装置、个人计算机、网络计算机、主机、服务器群集、智能电视类装置、网络储存装置、网络中继装置或其他类似的基于微型计算机的装置来实施。计算装置1200包括任何计算机作业环境，如手持装置、多处理器系统、基于微处理器或可程序设计发送器电子装置、小型计算机、主机计算机等。计算装置1200亦可在分散式计算环境中实施，其中环境中任务由远程处理装置执行。前述系统及装置是实例，且计算装置1200可包括其他系统或装置。
在示例实施例中，一种方法包括：接收电路的布局，布局包括由边界电路分隔的第一单元及第二单元；决定电路的桥对，桥对包括与第二单元的多个第二边界节点配对的第一单元的多个第一边界节点；对桥对之间的桥对异常建模；以及产生桥对异常的图案。
在一些实施例中，一种设备包括记忆体储存器；及耦合到记忆体储存器的处理单元，其中处理单元可操作用于：接收电路的布局，布局包括电路的多个单元的放置信息；从布局中辨识第一单元及第二单元，第二单元邻接第一单元且通过边界电路与第一单元分隔；决定第一单元与第二单元之间的桥对，桥对包括与第二单元的多个第二边界节点配对的第一单元的多个第一边界节点；对桥对之间的桥对异常建模；以及对桥对异常产生测试图案。
在示例实施例中，储存一组指令的计算机可读媒体在该一组指令被执行时实施由该一组指令执行的方法，此方法包括：接收电路的布局，布局包括电路的多个单元的位置及定向；决定电路的多个单元的相邻者之间的桥对，桥对包括与多个第二边界节点配对的多个第一边界节点，其中决定桥对的步骤包括：决定第一单元及邻接第一单元的第二单元，决定第一单元及第二单元中的每一者的单元布局，根据单元的定向决定第一单元及第二单元中的每一者的基准定向，且根据基准定向决定第一单元的多个第一边界节点，此些第一边界节点是面对第二单元的多个第二边界节点中的一者；对桥对之间的桥对异常建模；以及产生用于桥对异常测试的图案。
例如，本揭示案的实施例可作为计算机流程(方法)、计算系统来实施，或者作为诸如计算机程序产品或计算机可读媒体的制品来实施。计算机程序产品可为计算机系统可读的计算机储存媒体，且可编码用于执行计算机流程的指令的计算机程序。计算机程序产品亦可为计算系统可读的载体上的传播信号，且可编码用于执行计算机流程的指令的计算机程序。因此，本揭示案的实施例可包含在硬件及/或软件(包括固件、常驻软件、微代码等)中。换言之，本揭示案的实施例可采取计算机可用或计算机可读储存媒体上的计算机程序产品的形式，此计算机可用或计算机可读储存媒体具有包含在媒体中的计算机可用或计算机可读程序码，用于由指令执行系统使用，或与指令执行系统结合使用。计算机可用或计算机可读媒体可为能够包含、储存、传达、传播或传输由指令执行系统、设备或装置使用或与指令执行系统、设备或装置结合使用的程序的任何媒体。
计算机可用或计算机可读媒体可为例如但不限于电子、磁、光、电磁、红外或半导体系统、设备、装置或传播媒体。更具体的计算机可读媒体实例(非详尽列表)、计算机可读媒体可包括以下各者：具有一或更多个导线的电连接、可携式计算机磁片、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory；ROM)、可擦除可程序设计只读记忆体(erasable programmable read-only memory；EPROM)或闪存记忆体、光纤，及可携式光盘只读记忆体(compact disc read-only memory；CD-ROM)。应注意，计算机可用或计算机可读媒体甚至可为纸或其上列印程序的另一合适的媒体，因为程序可经由例如纸或其他媒体的光学扫描被电子捕获，随后经编译、解释或以合适的方式另行处理，且若需要，随后被储存在计算机记忆体中。
尽管已经描述了本揭示案的某些实施例，但是亦可存在其他实施例。此外，尽管本揭示案的实施例已经被描述为与储存在记忆体及其他储存媒体中的数据相关联，但是数据亦可储存在其他类型的计算机可读媒体上或者从其他类型的计算机可读媒体中读取，如辅助储存装置，如硬盘、软盘或者CD-ROM、来自网际网络的载波或者其他形式的RAM或ROM。此外，在不脱离本揭示案的实施例的情况下，可以任何方式修改所揭示的实施例的方法的各个阶段，包括经由对阶段重新排序及/或插入或删除阶段。
此外，本揭示案的实施例可在包括离散式电子元件的电路、包含逻辑闸的封装或集成电子晶片、利用微处理器的电路中实施，或者在包含电子元件或微处理器的单个晶片上实施。本揭示案的实施例亦可使用能够执行逻辑操作的其他技术来实践，如「与(AND)」、「或(OR)」及「非(NOT)」，包括但不限于机械、光学、流体及量子技术。此外，本揭示案的实施例可在通用计算机或任何其他电路或系统中实施。
本揭示案的实施例可经由晶片上系统(system-on-a-chip；SOC)来实施。此种SOC元件可包括一或更多个处理单元、图形单元、通信单元、系统虚拟化单元及各种应用功能，上述全部都可作为单个集成电路整合(或「烧制」)到晶片基板上。当经由SOC操作时，本文针对本揭示案的实施例描述的功能可经由与单个集成电路(晶片)上的计算设备400的其他部件整合的特殊应用逻辑来实施。
例如，上文参考根据本揭示案实施例的方法、系统及计算机程序产品的方块图及/或操作图示描述了本揭示案的实施例。方块中注明的功能/动作可能不以任何流程图所示的顺序发生。例如，根据所涉及的功能/动作，连续图示的两个方块其实可实质上同时执行，或者此等方块有时可以相反的顺序执行。
在一些实施例中，一种用于决定电路单元中缺陷的方法，其特征在于，包括以下步骤：接收一电路的一布局，该布局包括由一边界电路分隔的一第一单元及一第二单元；决定该电路的多个桥对，所述多个桥对包括与该第二单元的多个第二边界节点配对的该第一单元的多个第一边界节点；将所述多个第一边界节点中的一者连接一预定电势，以对所述多个桥对之间的多个桥对异常建模；以及产生用于所述多个桥对异常的一测试图案。
在一些实施例中，用于决定电路单元中缺陷的方法进一步包括根据已产生的该测试图案决定该电路的一异常覆盖范围。
在一些实施例中，用于决定电路单元中缺陷的方法进一步包括回应于决定该异常覆盖小于一预定位准，在该第一单元与该第二单元之间插入一填充单元。
在一些实施例中，用于决定电路单元中缺陷的方法进一步包括对具有已插入的该填充单元的该电路决定所述多个桥对。
在一些实施例中，对所述多个桥对之间的所述多个桥对异常建模的步骤包括对内部节点到内部节点桥对之间的所述多个桥对异常建模。
在一些实施例中，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括对内部节点到外部节点桥对之间的所述多个桥对异常建模。
在一些实施例中，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括将所述多个桥对异常建模的步骤作为单个单元级异常。
在一些实施例中，其中产生用于所述多个桥对异常的该测试图案的步骤包括对所述多个桥对异常中每一者产生一输入图案及对该输入图案的一预期输出。
在一些实施例中，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括对所述多个桥对中的动态异常建模。
在一些实施例中，其特征在于，一种用于决定电路单元中缺陷的设备，包括：一记忆体储存器；以及一处理单元，该处理单元耦合到该记忆体储存器，其中该处理单元可操作用于：接收一电路的一布局，该布局包括该电路的多个单元的放置信息；从该布局中识别一第一单元及一第二单元，该第二单元邻接该第一单元并通过一边界电路与该第一单元分隔；识别该第一单元与该第二单元之间的内部节点到内部节点桥对，所述多个桥对包括与该第二单元的多个第二边界节点配对的该第一单元的多个第一边界节点；对已识别的内部节点到内部节点桥对建模为一电路，该电路包含连接一预定电势的一电阻式元件；以及对已建模的内部节点到内部节点桥对产生一测试图案。
在一些实施例中，其中该边界电路包括多个晶体管，且其中所述多个晶体管中的每一者被偏压以将该第一单元与该第二单元电气隔离。
在一些实施例中，其中该测试图案包含自动测试图案产生的图案。
在一些实施例中，其中该第一单元、该第二单元及该边界电路中的每一者通过连续氧化物扩散(CNOD)制程形成。
在一些实施例中，其中该预定电势包含至少一个逻辑高电位或至少一个逻辑低电位。
在一些实施例中，其中该电阻式元件的电阻值约在1欧姆与10000欧姆之间。
在一些实施例中，其中该第一单元及该第二单元中的每一者包括一P型金属氧化物半导体单元及一N型金属氧化物半导体单元中的一者。
在一些实施例中，一种用于决定电路单元中缺陷的计算机可读媒体，其特征在于，该计算机可读媒体储存一组指令，该一组指令在被执行时会实施由该组指令执行的一方法，该方法包括以下步骤：接收一电路的一布局，该布局包括该电路的多个单元的一位置及一定向；决定该电路的所述多个单元中相邻者之间的多个桥对，所述多个桥对包括与多个第二边界节点配对的多个第一边界节点，其中决定所述多个桥对的步骤包括：决定一第一单元及邻接该第一单元的一第二单元；为该第一单元及该第二单元中的每一者决定一单元布局；根据所述多个单元的该定向决定该第一单元及该第二单元中的每一者的一基准定向；以及通过该基准定向，决定面向该第二单元的所述多个第二边界节点中的一者的该第一单元的所述多个第一边界节点；对所述多个桥对之间的多个桥对异常建模；以及产生用于所述多个桥对异常的一测试图案。
在一些实施例中，其中所述多个第一边界节点与所述多个第二边界节点中的每一者包括一内部节点、一外部节点、一电源接地节点及一输入/输出节点中的至少一者。
在一些实施例中，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括对内部节点到内部节点桥对中的至少一者与内部节点到外部节点桥对中的至少一者之间的所述多个桥对异常建模。
在一些实施例中，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括在该第一单元级对所述多个桥对异常建模。
本揭示案介绍多个实施例的特征，以使得熟悉此技术者可理解本揭示案的实施例的态样。彼等熟悉此技术者应理解，其可将本揭示案的实施例用作设计或修饰其他制程与结构的基础，以实施与本案介绍的实施例相同的目的及/或获得相同的优势。彼等熟悉此技术者亦应认识到，此种同等构成不脱离本揭示案的实施例的精神与范畴，且此等构成可在本案的实施例中进行各种变更、替换，及改动，而不脱离本揭示案的实施例的精神及范畴。

Claims (20)

1.一种用于决定电路单元中缺陷的方法，其特征在于，包括以下步骤：
接收一电路的一布局，该布局包括由一边界电路分隔的一第一单元及一第二单元；
决定该电路的多个桥对，所述多个桥对包括与该第二单元的多个第二边界节点配对的该第一单元的多个第一边界节点；
将所述多个第一边界节点中的一者连接一预定电势，以对所述多个桥对之间的多个桥对异常建模；以及
产生用于所述多个桥对异常的一测试图案。
2.根据权利要求1所述的用于决定电路单元中缺陷的方法，其特征在于，进一步包括：
根据已产生的该测试图案决定该电路的一异常覆盖范围。
3.根据权利要求2所述的用于决定电路单元中缺陷的方法，其特征在于，进一步包括回应于决定该异常覆盖小于一预定位准，在该第一单元与该第二单元之间插入一填充单元。
4.根据权利要求3所述的用于决定电路单元中缺陷的方法，其特征在于，进一步包括对具有已插入的该填充单元的该电路决定所述多个桥对。
5.根据权利要求1所述的用于决定电路单元中缺陷的方法，其特征在于，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括对内部节点到内部节点桥对之间的所述多个桥对异常建模。
6.根据权利要求1所述的用于决定电路单元中缺陷的方法，其特征在于，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括对内部节点到外部节点桥对之间的所述多个桥对异常建模。
7.根据权利要求1所述的用于决定电路单元中缺陷的方法，其特征在于，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括将所述多个桥对异常建模的步骤作为单个单元级异常。
8.根据权利要求1所述的用于决定电路单元中缺陷的方法，其特征在于，其中产生用于所述多个桥对异常的该测试图案的步骤包括对所述多个桥对异常中每一者产生一输入图案及对该输入图案的一预期输出。
9.根据权利要求1所述的用于决定电路单元中缺陷的方法，其特征在于，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括对所述多个桥对中的动态异常建模。
10.一种用于决定电路单元中缺陷的设备，其特征在于，包括：
一记忆体储存器；以及
一处理单元，该处理单元耦合到该记忆体储存器，其中该处理单元可操作用于：
接收一第一电路的一布局，该布局包括该电路的多个单元的放置信息；
从该布局中识别一第一单元及一第二单元，该第二单元邻接该第一单元并通过一边界电路与该第一单元分隔；
识别该第一单元与该第二单元之间的内部节点到内部节点桥对，所述多个桥对包括与该第二单元的多个第二边界节点配对的该第一单元的多个第一边界节点；
对已识别的内部节点到内部节点桥对建模为一第二电路，该第二电路包含连接一预定电势的一电阻式元件；以及
对已建模的内部节点到内部节点桥对产生一测试图案。
11.根据权利要求10所述的用于决定电路单元中缺陷的设备，其特征在于，其中该边界电路包括多个晶体管，且其中所述多个晶体管中的每一者被偏压以将该第一单元与该第二单元电气隔离。
12.根据权利要求10所述的用于决定电路单元中缺陷的设备，其特征在于，其中该测试图案包含自动测试图案产生的图案。
13.根据权利要求10所述的用于决定电路单元中缺陷的设备，其特征在于，其中该第一单元、该第二单元及该边界电路中的每一者通过连续氧化物扩散制程形成。
14.根据权利要求10所述的用于决定电路单元中缺陷的设备，其特征在于，其中该预定电势包含至少一个逻辑高电位或至少一个逻辑低电位。
15.根据权利要求10所述的用于决定电路单元中缺陷的设备，其特征在于，其中该电阻式元件的电阻值在1欧姆与10000欧姆之间。
16.根据权利要求10所述的用于决定电路单元中缺陷的设备，其特征在于，其中该第一单元及该第二单元中的每一者包括一P型金属氧化物半导体单元及一N型金属氧化物半导体单元中的一者。
17.一种用于决定电路单元中缺陷的计算机可读媒体，其特征在于，该计算机可读媒体储存一组指令，该一组指令在被执行时会实施由该组指令执行的一方法，该方法包括以下步骤：
接收一电路的一布局，该布局包括该电路的多个单元的一位置及一定向；
决定该电路的所述多个单元中相邻者之间的多个桥对，所述多个桥对包括与多个第二边界节点配对的多个第一边界节点，其中决定所述多个桥对的步骤包括：
决定一第一单元及邻接该第一单元的一第二单元；
为该第一单元及该第二单元中的每一者决定一单元布局；
根据所述多个单元的该定向决定该第一单元及该第二单元中的每一者的一基准定向；以及
通过该基准定向，决定面向该第二单元的所述多个第二边界节点中的一者的该第一单元的所述多个第一边界节点；
对所述多个桥对之间的多个桥对异常建模；以及
产生用于所述多个桥对异常的一测试图案。
18.根据权利要求17所述的用于决定电路单元中缺陷的计算机可读媒体，其特征在于，其中所述多个第一边界节点与所述多个第二边界节点中的每一者包括一内部节点、一外部节点、一电源接地节点及一输入/输出节点中的至少一者。
19.根据权利要求18所述的用于决定电路单元中缺陷的计算机可读媒体，其特征在于，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括对内部节点到内部节点桥对中的至少一者与内部节点到外部节点桥对中的至少一者之间的所述多个桥对异常建模。
20.根据权利要求18所述的用于决定电路单元中缺陷的计算机可读媒体，其特征在于，其中对所述多个桥对之间的所述多个桥对异常建模的步骤包括在该第一单元级对所述多个桥对异常建模。
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