CN107038276B - 集成电路及其制造方法 - Google Patents

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Abstract

本文描述的各种实施方式涉及具有减小的电阻的集成电路。集成电路可以包括具有多个晶体管的单元，所述多个晶体管包括第一类型的第一晶体管和不同于第一类型的第二类型的第二晶体管。集成电路可以包括将第一晶体管耦合到第二晶体管的第一线。集成电路可以包括将第一线耦合到输出布线的第二线。集成电路可以包括进一步将第一线耦合到输出布线的冗余线。

Description

集成电路及其制造方法
技术领域
本申请一般涉及电路制造领域，更具体地，涉及集成电路及其制造方法。
背景技术
本章节旨在提供与理解本文所描述的各种技术相关的信息。正如本章节的标题所暗示的，这是对相关技术的讨论，其绝不意味着它是现有技术。通常，相关技术可被认为是现有技术，或者可被认为不是现有技术。因此，应当理解，本章节中的任何陈述应当从这个角度来阅读，而不应视为对现有技术的任何承认。
通常，在物理设计中，先进工艺节点处的性能和可靠性可能由于当金属线缩小时金属电阻和通孔电阻的增大而受到限制。例如，随着金属线宽度减小，金属线的电阻和将金属线连接在一起的通孔的电阻会增大。此外，当电流密度增加时，较窄的金属线可能会对电迁移敏感。
参考物理设计，图1A-图1C示出了本领域中已知的单元(cell)100的常规布局的各种示图。具体地，图1A涉及具有在输出负载充电期间的电流流动100A的单元100，图1B涉及具有在输出负载放电期间的电流流动100B的单元100，以及图1C涉及具有在输出负载充电期间的电流流动100C的单元100的等效电阻性电路。
参考高级工艺节点(例如，＜28nm)，p型场效应晶体管(PFET)110可使用局部金属互连M0耦合到n型FET(NFET)112。此外，M0还可用于耦合到VSS和VDD电源轨。另一金属互连M1可以是单元100的输出引脚，其可以在一个方向(即，第一方向)上延伸，并且可以使用通孔V0耦合到M0。通常，在高级工艺节点中，可能不允许输出引脚M1沿与第一方向相反的第二方向延伸(单向布线)。在布线步骤期间，M1输出引脚还可使用通孔V1和另一金属互连M2耦合到其它单元。通常，M2可能仅在与M1垂直的方向上延伸，并且在高级工艺节点中，可能不允许M2沿第二方向延伸(单向布线)。此外，无论有效高还是有效低，依据晶体管类型，被激活的栅极(输入网(input net))允许电流流过晶体管110。
图1A-图1B描述了单元100的不同连接和电阻模型。如图所示，来自M0的输出网(output net)电阻可以由V0+M1+V1+M2组成。此外，M1输出引脚应该被实现为维持电流流动，而没有明显的电迁移劣化。图1A示出了箭头以指示在输出负载充电期间的电流流动，例如，当M0(作为将NFET耦合到PFET的输出网)从0切换到1时的电流流动。此外，图1B示出了箭头以指示输出负载放电期间的电流流动，例如当M0(作为将NFET耦合到PFET的输出网)从1切换到0时的电流流动。
图1C示出了从M0(作为将NFET耦合到PFET的输出网)而言的具有在输出负载充电100C期间的电流流动的单元100的等效电阻性网络。如图所示，RV0，RM1，RV1，RM2_1和RM2_2分别是V0，M1，V1和M2的电阻。在这种情况下，电流可以在M2电阻之间分流。因此，M0和M2之间的总电阻可以是：R1＝RV0+RM1+RV1。
发明内容
为了实现物理设计中的电阻减小，提供了集成电路和制造集成电路的方法。
根据一方面，提供了一种集成电路，包括：具有多个晶体管的单元，所述多个晶体管包括第一类型的第一晶体管和不同于所述第一类型的第二类型的第二晶体管；将所述第一晶体管耦合到所述第二晶体管的第一线；将所述第一线耦合到输出布线的第二线；以及进一步将所述第一线耦合到所述输出布线的冗余线。
根据另一方面，提供了一种集成电路，包括：第一类型的第一晶体管；与所述第一类型不同的第二类型的第二晶体管；电耦合所述第一晶体管和所述第二晶体管的第一互连；以及通过在所述第一互连和输出布线连接之间布置多个导电分支将所述第一互连电耦合到所述输出布线连接的多个第二互连。
根据另一方面，提供了一种制造集成电路的方法，包括：使用第一线将第一晶体管电耦合到第二晶体管；使用第二线将所述第一线电耦合到输出线；以及使用冗余线将所述第一线电耦合到所述输出线。
上述方案可以减少各种类型的电路部件(例如，单元、标准单元、晶体管等)的电阻，以改善物理设计中的电路性能。
附图说明
本文中参考附图描述了各种技术的实施方式。然而，应当理解，附图仅示例示出了本文所描述的各种实施方式，但不意味着限制本文所描述的各种技术的实施例。
图1A-图1C示出了本领域中已知的单元布局的示图。
图2A-图2E示出了根据本文描述的各种实施方式的用于减小物理设计中的电阻的单元布局的示图。
图3A-图3B示出了根据本文描述的各种实施方式的用于减小物理设计中的电阻的多指单元布局的示图。
图4示出了根据本文描述的各种实施方式的用于减小物理设计中的电阻的方法的过程流程图。
图5示出了根据本文描述的各种实施方式的用于减小物理设计中的电阻的系统的示图。
具体实施方式
本文描述的各种实施方案涉及物理设计中的电阻减小和用于改进的产量、输出网电阻(output net resistance)和电迁移的标准单元布局。例如，可以改进和/或减少各种类型的电路部件(例如，单元、标准单元、晶体管等)的电阻，以改善物理设计中的电路性能。在这种情况下，可以利用冗余布线来改善输出负载充电和放电期间的电流流动，这可以在减少定时延迟的情况下提供更高速度。在一些情况下，可以使用添加冗余输出线的特定单元布局来减小电阻。如本文所述，特定单元布局可被用于提高制造产量和单元输出网电阻，从而提供更高的性能并降低单元对金属电迁移的敏感度。当在集成电路中实现时，该技术可以提高电路部件(例如，单元、标准单元、晶体管等)的性能。
因此，现在将参考图2A-图5更详细地描述用于减小物理设计中的电阻的集成电路和方法的各种实施方式。
参考物理设计，图2A-图2E示出了根据本文描述的各种实施方式的用于减小物理设计中的电阻的单元200的布局的各种示图。特别地，图2A涉及单元200的布局，其中箭头示出在输出负载充电期间的电流流动200A；图2B涉及单元200的布局，其中箭头示出在输出负载放电期间的电流流动200B；而图2C涉及单元200的布局的等效电阻性电路200C，其中箭头示出在输出负载充电期间的电流流动。此外，图2D涉及单元200的另一布局，其中箭头示出在输出负载充电期间的电流流动200D；而图2E涉及单元200的另一布局，其中箭头示出在输出负载放电期间的电流流动200E。
参考图2A，利用单元200的实例示出了集成电路的标准单元布局。单元200可以包括多个晶体管210、212，其包括第一类型(例如，p型)的第一晶体管210和不同于第一类型的第二类型(例如，n型)的第二晶体管212。单元200可以包括将第一晶体管210耦合到第二晶体管212的第一线M0。单元200可以包括将第一线M0耦合到输出布线M2的第二线M1(输出引脚)。单元200可以包括进一步将第一线M0耦合到输出布线M2的冗余线M1R(冗余输出引脚)。第二线M1提供输出布线M2的第一导电路径或分支，而冗余线M1R提供输出布线M2的第二路径或分支。输出布线M2将单元200耦合到单元网络中的一个或多个其他单元。
在一些实施方式中，第一晶体管210可以是p型场效应晶体管(PFET)，而第二晶体管212可以是n型FET(NFET)。第一线M0可以包括将第一晶体管210电耦合到第二晶体管212的第一金属线。第一线M0可以包括一条或多条附加线，其将第一晶体管210电耦接到具有第一极性的第一电源轨，以及将第二晶体管212电耦合到具有不同于第一极性的第二极性的第二电源轨。此外，第一电源轨可以提供处于第一极性的第一电压，诸如源电压(VDD)，而第二电源轨可以提供处于第二极性的第二电压，诸如地电压(VSS或GND)。
在一些实施方式中，第一线M0可以与输出布线M2平行布置，第二线M1可以垂直于第一线M0和输出布线M2布置。冗余线M1R可以布置成与第二线M1平行。在一些情况下，冗余线M1R可以包括将第一线M1电耦合到输出布线M2的多条冗余线(例如，布置成平行于第二线M1)，从而提供输出布线M2的多个导电路径或分支。
如图2A中的箭头所示，在输出负载充电期间，电流经由第一线M0、第二线M1和冗余线M1R通过第一晶体管210流向输出布线M2。此外，在输出负载充电期间，第二晶体管212可以是不活动的。
如图2B中的箭头所示，在输出负载放电期间，电流从输出布线M2经由第一线M0、第二线M1和冗余线M1R流过第二晶体管212。此外，在输出负载放电期间，第一晶体管210可以是不活动的。
在输出负载充电和/或放电期间，冗余线M1R可以降低单元200的输出网电阻。在各种实施方式中，在输出负载充电和/或放电期间，冗余线M1R可以降低单元200对电迁移的敏感度，因为流过单元200的电流在第二线M1和冗余线M1R之间分流。
在一些实施方案中，通过图2A-图2B中所示的方式，线M0、M1、M1R、M2(例如，金属互连)中的每一个可形成在互连的不同层上且利用通孔V0、V1(例如，金属通孔)垂直耦合在一起。在通用概念中，网络中的每个层可以具有多个平行的几何形状。对于相邻层，这可以得到用于通孔的多个交叉点(或在一般情况下的开口)。在一些情况下，这可能有助于性能和电迁移。此外，这些层可能表现出电阻性问题，导致相对于总电容而言可能为小量的电容，这可能影响性能也可能不影响性能。
如图2A-图2B中所示，本文描述的各种实施方式涉及并且针对使用特定布局来减小单元200的电阻，该特定布局添加了冗余的平行输出引脚M1、M1R。此外，图2A、2B中的单元200的配置导致图2C的等效电阻性网络。为了简单起见，图2C中省略了通孔V1之间的M2电阻，因为在一些实际情况下该电阻可以忽略。
如图2A-图2C中所示，电流在具有相似的V0、M1和V1电阻的两个并联分支M1、M1R之间分流。附加RM0电阻可以对应于布置在两个通孔V0之间的M0部分。在这种情况下，M0和M2之间的总电阻为：
R2＝R1(RM0+R1)/(RM0+2R1)
其也可以写为：
R2＝R1(1+r)/(2+r)，其中r＝RM0/R1
因此，M0和M2之间的总电阻已经从R1减小到R2。缩减因子F是：
F＝R2/R1＝(1+r)/(2+r)
在RM0＝0(r＝0)的理想情况下，缩减因子为0.5。在一些情况下，RM0值越低，缩减因子越好。可以通过最小化两个M1输出引脚之间的距离来最小化RM0。
此外，电流在两个冗余M1、M1R输出引脚之间分流，其中最大分量在对应于F的无RM0的分支中流动，而最小分量在对应于(1-F)的具有RM0的分支中流动。由于每个冗余MR1输出引脚中的电流小于非冗余M1输出引脚中的电流，因此冗余M1R输出引脚配置对电迁移不那么敏感。
在一些实施方案中，两个冗余输出引脚M1、M1R的情况可外推到多个(两个或更多个)冗余输出引脚，其中可包括额外的平行输出引脚，只要单元200提供足够的空间来容纳它们。增加冗余输出引脚的数量可以进一步降低输出网电阻，并且可以进一步降低对电迁移的敏感度。因此，上述电阻公式可被推广到多个冗余输出引脚。
例如，对于对应于N个M0分段的总数为(N+1)个平行输出引脚，M0和M2之间的总电阻可以根据下式计算：
Figure GDA0003256011940000061
其中使用以下递归公式计算R01：
Figure GDA0003256011940000062
以及
R0N＝RM0N+R1
缩减因子可以根据以下公式推导：
Figure GDA0003256011940000071
为了说明一般化公式，上面描述的对应于N+1＝2或N＝1的两个冗余输出引脚的情况可以计算如下：
R01＝RM0+R1
得到：
Figure GDA0003256011940000072
相当于上面的公式：
Figure GDA0003256011940000073
示出三个冗余输出引脚(N＝2)的情况，现在考虑在V0之间具有RM01和RM02电阻的两个M0部分。在这种情况下，一般化公式转换为：
R02＝RM02+R1
Figure GDA0003256011940000074
Figure GDA0003256011940000075
使用多个输出冗余管脚意味着使用冗余的V0和V1，这种配置可以因此提高制造产量。对于无冗余输出引脚的情况，失效的V0或V1(V0或V1不接触其底部或顶部金属层或具有高的电阻值)可能导致故障。
先前对图2A-图2C的说明示出了用于描述如本文所述的技术的单指PFET/NFET。在实践中，可以从多个并行的指收集电流，例如，如图3A-图3B中所示。例如，图3A-图3B示出了根据本文所述的各种实施方式的单元300的多指单元布局的示图，该多指单元布局用于减小物理设计中的电阻。特别地，图3A涉及单元300的多指单元布局，其中箭头示出在输出负载充电期间的电流流动300A；图3B涉及单元300的多指单元布局，其中箭头示出在输出负载放电期间的电流流动300B。
参考图2D-图2E，利用单元200的其它实例示出了集成电路的标准单元布局，其中类似的特征提供与参考图2A-图2B所描述的类似的范围和操作。此外，如本文所述，第二线M1提供到输出布线M2的第一导电路径或分支，而冗余线M1R提供到输出布线M2的第二路径或分支。输出布线M2将单元200耦合到单元网络中的一个或多个其他单元。在一些实施方式中，如参考图2D-图2E所示，单元200可以包括冗余输出布线M2R。冗余输出布线M2R进一步将单元200耦合到单元网络中的一个或多个其他单元。此外，冗余输出布线M2R可以与输出布线M2平行布置，而第二线M1可以布置为垂直于第一线M0和冗余输出布线M2R。冗余输出布线M2R可以包括多条冗余输出布线(例如，平行于输出布线M2布置)，从而提供到单元网络中的一个或多个其他单元以及输出布线M2的多个导电路径或分支。
如图2D中的箭头所示，在输出负载充电期间，电流经由第一线M0、第二线M1和冗余线M1R通过第一晶体管210流向输出布线M2、M2R。在输出负载充电期间，第二晶体管212可以是不活动的。
如图2E中的箭头所示，在输出负载放电期间，电流从输出布线M2、M2R经由第一线M0、第二线M1和冗余线M1R流过第二晶体管212。在输出负载放电期间，第一晶体管210可以是不活动的。
在输出负载充电和/或放电期间，一条或多条冗余输出布线M2R连同输出布线M2可以减小单元200的输出网电阻。在各种实施方式中，在输出负载充电和/或放电期间，一条或多条冗余输出布线M2R连同输出布线M2可以降低单元200对电迁移的敏感度，因为通过单元200的电流在输出布线M2和一条或多条冗余输出布线M2R之间分流。
如本文所述，输出布线M2可以包括彼此平行的多条输出布线。该一条或多条冗余输出布线M2R可以是彼此平行的多条输出布线M2的一部分。此外，第二线M1和冗余线M1R可被耦合到多条输出布线M2、M2R中的每一个。在一些实施方式中，输出布线M2、M2R可以形成在互连的多个层中，其中互连的每个层包括至少两条平行的线。此外，互连的每个层可以通过多个通孔(例如，通过至少四个通孔)耦合到互连的位于下面的前一层，并且通过多个通孔(例如，至少两个通孔)耦合到互连的位于上面的后一层。
参考图3A-图3B，利用单元300的实例示出了集成电路的多指单元布局。单元300可以包括多个晶体管310、312，其包括第一类型(例如，PFET)的第一晶体管310和不同于第一类型的第二类型(例如，NFET)的第二晶体管312。如图所示，PFET 310和NFET 312中的每一个具有多个指，其中单元300可以包括将PFET 310的多个指耦合到NFET 312的相应多个指的第一线M0。单元300可以包括将第一线M0耦合到输出布线M2的第二线M1(输出引脚)。单元300可以包括进一步将第一线M0耦合到输出布线M2的冗余线M1R(冗余输出引脚)。如本文所述，第二线M1提供到输出布线M2的第一导电路径或分支，并且冗余线M1R提供到输出布线M2的第二路径或分支。输出布线M2将单元300耦合到单元网络中的一个或多个其他单元。
此外，如图3A中的箭头所示，在输出负载充电期间，电流经由第一线M0、第二线M1和冗余线M1R通过PFET 310的指流向输出布线M2。在输出负载充电期间，NFET 312可以是不活动的。
如图3B中的箭头所示，在输出负载放电期间，电流从输出布线M2经由第一线M0、第二线M1和冗余线M1R流过NFET 312。此外，在输出负载放电期间，PFET 310可以是不活动的。
在输出负载充电和/或放电期间，冗余线M1R可以降低单元300的输出网电阻。在各种实施方式中，在输出负载充电和/或放电期间，冗余线M1R可以降低单元300对电迁移的敏感度，因为通过单元300的电流在第二线M1和冗余线M1R之间分流。
本文所描述的各种实施方式涉及使用多个冗余平行M1、M1R输出引脚的标准单元布局。在一些情况下，该配置使得能够降低输出网电阻，从而提高定时性能。在一些其他情况下，该配置使得能够由于冗余通孔的增加而提高制造产量。在另外一些情况下，该配置使得能够降低对电迁移的敏感度，因为总电流在多个不同的路径或分支中分流，并且每个路径或分支收集总电流的一部分。
图4示出了根据本文描述的各种实施方式的用于减小物理设计中的电阻的方法的过程流程图。应当理解，尽管方法400指示了操作执行的特定顺序，但是在一些实例中，操作的某些部分可以以不同的顺序且在不同的系统上执行。在其它实例中，可以向方法400添加额外的操作或步骤和/或从方法400省略操作或步骤。此外，图4的计算设备400可以被配置为执行方法400。在一些实施方式中，方法400可以被实现为程序或软件指令过程，配置为减小物理设计中的电阻以提高性能。
在框410，方法400可以使用第一线将第一晶体管电耦合到第二晶体管。在框420，方法400可以使用第二线将第一线与输出线电耦合。在框430，方法400可以使用一条或多条冗余线将第一线电耦合到输出线。
在一些实施方式中，方法400可以指代制造集成电路的方法。在输出负载充电和/或放电期间，一条或多条冗余线可以减小集成电路的输出网电阻。此外，在一些情况下，在输出负载充电和/或放电期间，一条或多条冗余线可以降低集成电路对电迁移的敏感度，因为电流在第二线和一条或多条冗余线之间分流。
图5示出了根据本文描述的各种实施方式的用于减小物理设计中的电阻的系统500的框图。此外，系统500可以被配置为用于制造具有这样的单元的集成电路，所述单元具有根据本文描述的各种实施方式的具备改善的产量、输出网电阻和电迁移的标准单元布局。
参考图5，系统500可以包括被配置为减小物理设计中的电阻的基于计算机的系统。系统500可以与至少一个计算设备504相关联，所述计算设备504被实现为专用机器，该专用机器被配置为如本文所描述的减小物理设计中的电阻。在一些实现中，计算设备504可以包括任何标准元件和/或部件，包括至少一个处理器510、存储器512(例如非瞬时性计算机可读存储介质)、一个或更多个数据库540、电源、外设和可能未在图5中具体示出的各种其他计算元件和/或部件。计算设备504可以包括存储在非瞬时性计算机可读介质512上的指令，所述指令可由至少一个处理器510执行。计算设备504可以与显示设备550(例如，监视器或其他显示器)相关联，所述显示设备550可以用于提供用户界面(UI)552，例如图形用户界面(GUI)。在一些情况下，UI 552可以用于从用户接收用于管理、操作和/或利用计算设备504的各种参数和/或偏好。因此，计算设备504可以包括用于提供输出到用户的显示设备550，并且显示设备550可以包括用于从用户接收输入的UI 552。
在各种实施方式中，计算设备504可被配置为实现用于减小物理设计中的电阻的各种方法和/或技术。例如，计算设备504可被配置为分析集成电路的单元的操作条件。此外，参考图5，计算设备504可以包括电阻缓和器模块520(或布局优化器)，其被配置为使至少一个处理器510实现参考图2A-图4描述的一种或多种技术，包括涉及物理设计中的电阻减小以及用于改善产量、输出网电阻和电迁移的标准单元布局的技术。电阻缓和器模块520可以以硬件和/或软件来实现。如果以软件实现，则电阻缓和器模块520可被存储在存储器512和/或数据库540中。如果以硬件实现，则电阻缓和器模块520可以是配置为与处理器510接口连接的单独处理部件。
在各种实施方式中，电阻缓和器模块520可被配置为使得至少一个处理器510执行如本文中参考图2A-图4所描述的各种技术。例如，电阻缓和器模块520可被配置为使得至少一个处理器510分析集成电路的单元的操作条件。电阻缓和器模块520可被配置为使得至少一个处理器510帮助制造具有一个或多个参考图2A-图3描述的单元的集成电路。
例如，参考图4的方法400，电阻缓和器模块520可被配置为使得至少一个处理器510帮助制造具有一个或多个单元的集成电路，该单元具有第一类型的第一晶体管和不同于第一类型的第二类型的第二晶体管。集成电路可以包括电耦合第一晶体管和第二晶体管的第一互连。此外，集成电路可以包括多个第二互连，该第二互连通过在第一互连和输出布线连接之间布置多个导电分支而将第一互连电耦合到输出布线连接。第一互连可以平行于输出布线连接，并且该多个第二互连可以垂直于第一互连和输出布线连接布置。在输出负载充电和放电期间，多个第二互连可以减小集成电路的输出网电阻。此外，在输出负载充电和放电期间，因为电流在多个第二互连之间分流，因此多个第二互连可以降低集成电路对电迁移的敏感度。
此外，参考图5，计算设备504可以包括仿真器模块522，仿真器模块522被配置为使得至少一个处理器510生成集成电路的一个或多个仿真。仿真器模块522可以被称为可以以硬件和/或软件实现的仿真部件。如果以软件实现，则仿真器模块522可以存储在存储器512或数据库540中。如果以硬件实现，仿真器模块522可以是被配置为与处理器510接口连接的单独的处理部件。在一些情况下，仿真器模块522可以包括SPICE仿真器，其被配置为生成集成电路的SPICE仿真。通常，SPICE是指“具有集成电路强调的仿真程序(SimulationProgram with Integrated Circuit Emphasis)”的首字母缩略词，其是开放源模拟电子电路仿真器。此外，SPICE是由半导体工业用来检查集成电路设计的完整性和预测集成电路设计的行为的通用软件程序。因此，在一些情况下，电阻缓和器模块520可被配置为与仿真器模块522接口连接，以基于对集成电路的一个或多个仿真(例如，SPICE仿真)来生成定时数据，所述仿真可被用于分析集成电路的定时数据以识别定时劣化的实例。此外，电阻缓和器模块520可被配置为使用对集成电路的一个或多个仿真(包括例如SPICE仿真)来辅助实现物理设计中的电阻减小，以及辅助实现标准单元布局，以如本文所述改善产量、输出网电阻和电迁移。
在一些实现中，计算设备504可以包括一个或多个数据库540，其被配置为存储和/或记录与减小物理设计中的电阻有关的各种信息。在一些情况下，数据库540可被配置为存储和/或记录与集成电路、操作条件和/或定时数据相关的信息。此外，数据库540可被配置为参考仿真数据(包括例如SPICE仿真数据)来存储和/或记录与集成电路和定时数据相关的信息。
本文描述了集成电路的各种实施方式。在一些实施方案中，集成电路可包括具有多个晶体管的单元，所述多个晶体管包括第一类型的第一晶体管和不同于第一类型的第二类型的第二晶体管。集成电路可以包括将第一晶体管耦合到第二晶体管的第一线。集成电路可以包括将第一线耦合到输出布线的第二线。集成电路可以包括进一步将第一线耦合到输出布线的冗余线。
本文描述了集成电路的各种实施方式。在一些实施方式中，集成电路可以包括第一类型的第一晶体管、不同于第一类型的第二类型的第二晶体管、以及电耦合第一和第二晶体管的第一互连。集成电路可以包括通过在第一互连和输出布线连接之间布置多个导电分支而将第一互连电耦合到输出布线连接的多个第二互连。
本文描述了制造集成电路的方法的各种实施方式。在一些实施方案中，所述方法可以包括利用第一线将第一和第二晶体管电耦合。该方法可以包括利用第二线将第一线与输出线电耦合。该方法可以包括使用一条或多条冗余线将第一线电耦合到输出线。
本文描述的各种技术的实施方式可以与许多通用或专用计算系统环境或配置一起操作。可适合使用本文所述的各种技术的计算系统、环境和/或配置的示例包括但不限于个人计算机、服务器计算机、手持或膝上型设备、多处理器系统、基于微处理器的系统、机顶盒、可编程消费电子产品、网络PC、小型计算机、大型计算机、智能电话、平板计算机、可穿戴计算机、云计算系统、虚拟计算机、海洋电子设备等。
本文所描述的各种技术可以在由计算机执行的诸如程序模块之类的计算机可执行指令的一般上下文中实现。程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等。此外，每个程序模块可以以其自己的方式实现，而不需要都以相同的方式实现。虽然程序模块可在单个计算系统上执行，但是应当理解，在一些实现中，程序模块可以在适于彼此通信的分开的计算系统或设备上实现。程序模块还可以是硬件和软件的某种组合，其中由程序模块执行的特定任务可以通过硬件、软件或两者的某种组合来完成。
本文描述的各种技术可以在分布式计算环境中实现，其中任务由通过通信网络(例如通过硬连线链路、无线链路或其各种组合)链接的远程处理设备执行。在分布式计算环境中，程序模块可以位于本地和远程的计算机存储介质中，包括例如存储器存储设备等。
此外，本文提供的讨论可以被认为针对某些特定实施方式。应当理解，本文提供的讨论是为了使本领域普通技术人员能够制作和使用由权利要求的主题所限定的任何主题。
应当注意，权利要求的主题不限于本文提供的实施方式和示例说明，而是包括那些实施方式的修改形式，包括根据权利要求的实施方式的部分和不同实施方式的要素的组合。应当理解，在任何这样的实施方式的开发中，如在任何工程或设计项目中，应当做出许多实现特定的决定以实现开发者的特定目标，诸如符合系统相关的和商业相关的约束，这些约束在不同的实施方式中可以不同。此外，应当理解，这样的开发努力可能是复杂和耗时的，但是对于受益于本公开的普通技术人员来说，仍将是设计、制造和制造的常规任务。
已经详细参考了各种实现方式，这些实施方式的示例在附图中示出。在下面的详细描述中，阐述了许多具体细节以提供对本文提供的公开的透彻理解。然而，本文提供的公开可以在没有这些具体细节的情况下实施。在一些其他实例中，没有详细描述公知的方法、过程、组件、电路和网络，以免不必要地模糊实施例的细节。
还应当理解，尽管这里可能使用了术语第一、第二等来描述各种要素，但是这些要素不应受这些术语限制。这些术语仅用于将一个要素与另一个要素区分开。例如，第一要素可以被称为第二要素，并且类似地，第二要素可以被称为第一要素。第一要素和第二要素分别都是要素，但是它们被认为是不同的元件。
在本文提供的公开的描述中使用的术语是为了描述特定实施方式的目的，而不是旨在限制本文提供的公开。除非上下文另有明确说明，否则在本文提供的公开的描述和所附权利要求中使用的单数形式“一”、“一个”和“该”也旨在包括复数形式。如本文所使用的术语“和/或”是指并且包括一个或多个相关列出项目的任何和所有可能的组合。当在本说明书中使用时，术语“包括”、“包含”和/或“具有”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。
如本文所使用的，根据上下文，术语“如果”可以被解释为意指“……时”或“基于”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[条件或事件]”可以取决于上下文被解释为意味着“在确定……时”或“响应于确定”或“在检测到[条件或事件]”或“响应于检测到[条件或事件]”。术语“上”和“下”；“上面”和“下面”；“向上”和“向下”；“下面”和“上面”；以及指示在给定点或元件上方或下方的相对位置的其它类似术语，可结合本文所述的各种技术的一些实施方式来使用。
虽然前述内容涉及本文所描述的各种技术的实施方式，但可根据本文的公开内容设计其它及进一步的实施方式，其可由所附权利要求书确定。
尽管已经以专用于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中定义的主题不一定限于上述具体特征或动作。相反，上述具体特征和动作是作为实现权利要求的示例形式而公开的。

Claims (20)

1.一种集成电路，包括：
具有多个晶体管的单元，所述多个晶体管包括第一类型的第一晶体管和不同于所述第一类型的第二类型的第二晶体管；
将所述第一晶体管耦合到所述第二晶体管的第一线；
将所述第一线耦合到输出布线的第二线；以及
进一步将所述第一线耦合到所述输出布线的冗余线。
2.根据权利要求1所述的集成电路，其中，所述第一晶体管包括p型场效应晶体管“PFET”，且所述第二晶体管包括n型FET“NFET”。
3.根据权利要求1所述的集成电路，其中，所述第一线包括将所述第一晶体管电耦合到所述第二晶体管的第一金属线。
4.根据权利要求1所述的集成电路，其中，所述第一线包括额外的线，所述额外的线将所述第一晶体管电耦合到具有第一极性的第一电源轨以及将所述第二晶体管电耦合到具有不同于所述第一极性的第二极性的第二电源轨。
5.根据权利要求1所述的集成电路，其中，所述第一线平行于所述输出布线，且所述第二线被布置为垂直于所述第一线和所述输出布线。
6.根据权利要求1所述的集成电路，其中，所述冗余线平行于所述第二线。
7.根据权利要求1所述的集成电路，其中，所述冗余线包括将所述第一线电耦合到所述输出布线的多条冗余线。
8.根据权利要求1所述的集成电路，其中，所述输出布线包括彼此平行的多条输出布线，所述第二线耦合到所述多条输出布线中的每一条，并且所述冗余线耦合到所述多条输出布线中的每一条。
9.根据权利要求8所述的集成电路，其中，所述多条输出布线形成在互连的多个层上，互连的每个层包括至少两条平行线，互连的每个层通过至少四个通孔耦合到互连的位于下面的前一层，且通过至少两个通孔耦合到互连的位于上面的后一层。
10.根据权利要求1所述的集成电路，其中，在输出负载充电期间，电流经由所述第一线、所述第二线和所述冗余线通过所述第一晶体管流向所述输出布线，且在输出负载充电期间，所述第二晶体管是不活动的。
11.根据权利要求1所述的集成电路，其中，在输出负载放电期间，电流从所述输出布线经由所述第一线、所述第二线和所述冗余线流过所述第二晶体管，且在输出负载放电期间，所述第一晶体管是不活动的。
12.根据权利要求1所述的集成电路，其中，在输出负载充电和放电期间，所述冗余线减小所述单元的输出网电阻。
13.根据权利要求1所述的集成电路，其中，在输出负载充电和放电期间，由于通过所述单元的电流在所述第二线和所述冗余线之间分流，所述冗余线降低了所述单元对电迁移的敏感度。
14.一种集成电路，包括：
第一类型的第一晶体管；
与所述第一类型不同的第二类型的第二晶体管；
电耦合所述第一晶体管和所述第二晶体管的第一互连；以及
通过在所述第一互连和输出布线连接之间布置多个导电分支将所述第一互连电耦合到所述输出布线连接的多个第二互连。
15.根据权利要求14所述的集成电路，其中，所述第一互连平行于所述输出布线连接，并且所述多个第二互连被布置为垂直于所述第一互连和所述输出布线连接。
16.根据权利要求14所述的集成电路，其中，在输出负载充电和放电期间，所述多个第二互连降低了所述集成电路的输出网电阻。
17.根据权利要求14所述的集成电路，其中，在输出负载充电和放电期间，由于电流在所述多个第二互连之间分流，所述多个第二互连降低了所述集成电路对电迁移的敏感度。
18.一种制造集成电路的方法，包括：
使用第一线将第一晶体管电耦合到第二晶体管；
使用第二线将所述第一线电耦合到输出线；以及
使用冗余线将所述第一线电耦合到所述输出线。
19.根据权利要求18所述的方法，其中，在输出负载充电和放电期间，所述冗余线减小了所述集成电路的输出网电阻。
20.根据权利要求18所述的方法，其中，在输出负载充电和放电期间，由于电流在所述第二线和所述冗余线之间分流，所述冗余线减小了所述集成电路对电迁移的敏感度。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10452804B2 (en) * 2017-03-02 2019-10-22 Arm Limited Technique for distributing routing into superfluous metal section of an integrated circuit
US10692808B2 (en) * 2017-09-18 2020-06-23 Qualcomm Incorporated High performance cell design in a technology with high density metal routing
KR102596609B1 (ko) 2018-11-16 2023-10-31 삼성전자주식회사 반도체 장치의 제조 방법 및 레이아웃 디자인 시스템
KR102157355B1 (ko) 2019-04-23 2020-09-18 삼성전자 주식회사 표준 셀들을 포함하는 집적 회로, 이를 제조하기 위한 방법 및 컴퓨팅 시스템
TWI733171B (zh) * 2019-08-23 2021-07-11 智原科技股份有限公司 積體電路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214397A (ja) * 2006-02-10 2007-08-23 Nec Corp 半導体集積回路
CN103518202A (zh) * 2011-03-30 2014-01-15 美商新思科技有限公司 标准单元设计中的电源布线

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4524176B2 (ja) * 2004-12-17 2010-08-11 パナソニック株式会社 電子デバイスの製造方法
JP4783022B2 (ja) * 2005-01-17 2011-09-28 株式会社東芝 半導体集積回路装置
JP2006339355A (ja) * 2005-06-01 2006-12-14 Nec Electronics Corp 半導体集積回路装置及びその設計方法
JP2008118004A (ja) * 2006-11-07 2008-05-22 Nec Electronics Corp 半導体集積回路
KR101426486B1 (ko) * 2008-07-17 2014-08-05 삼성전자주식회사 테스트 장치 및 반도체 집적 회로 장치
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置
US8381162B2 (en) 2010-10-05 2013-02-19 Arm Limited Method of adapting a layout of a standard cell of an integrated circuit
WO2013082611A2 (en) * 2011-12-02 2013-06-06 Robust Chip Inc. Soft error hard electronics layout arrangement and logic cells
US8836040B2 (en) * 2012-11-07 2014-09-16 Qualcomm Incorporated Shared-diffusion standard cell architecture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214397A (ja) * 2006-02-10 2007-08-23 Nec Corp 半導体集積回路
CN103518202A (zh) * 2011-03-30 2014-01-15 美商新思科技有限公司 标准单元设计中的电源布线

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