KR20170077805A - 물리적 설계의 저항 완화 - Google Patents

물리적 설계의 저항 완화 Download PDF

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장 룩 펠루와
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Abstract

여기에 기술된 다양한 실시예는 완화된 저항을 갖는 집적 회로에 관한 것이다. 이러한 집적 회로는 제1 타입의 제1 트랜지스터 및 이러한 제1 타입과 상이한 제2 타입의 제2 트랜지스터를 포함하는 복수의 트랜지스터를 갖는 셀을 포함할 수 있다. 이러한 집적 회로는 제1 트랜지스터를 제2 트랜지스터에 결합하는 제1 와이어를 포함할 수 있다. 이러한 집적 회로는 제1 와이어를 출력 루팅 와이어에 결합하는 제2 와이어를 포함할 수 있다. 이러한 집적 회로는 제1 와이어를 출력 루팅 와이어에 추가 결합하는 중복 와이어를 포함할 수 있다.

Description

물리적 설계의 저항 완화{RESISTANCE MITIGATION IN PHYSICAL DESIGN}
본 섹션은 여기에 기술된 다양한 기술을 이해하는 것과 관련된 정보를 제공하기 위한 것이다. 본 섹션의 제목이 암시하는 바와 같이, 이것은 종래기술이 아닌 관련 분야에 대한 것이다. 일반적으로, 관련 분야는 종래기술로 여겨지거나 여겨지지 않을 수 있다. 따라서, 본 섹션의 임의의 언급은 이러한 관점에서 읽어야 하고 종래기술의 임의의 허용으로 읽어서는 안된다는 것을 이해해야 한다.
일반적으로, 물리적 설계에서, 고급 프로세스 노드에서의 성능 및 신뢰도는 금속선이 축소됨에 따라 금속 저항의 증가에 의해 그리고 저항을 통해 제한될 수 있다. 예를 들어, 금속선 폭이 감소됨에 따라, 그 저항은 금속선을 함께 접속하는 비아의 저항을 따라 증가된다. 또한, 보다 좁은 금속선은 전류 밀도가 증가함에 따라 일렉트로마이그레이션에 민감할 수 있다.
물리적 설계와 관련하여, 도 1a 내지 도 1c는 당업계에 알려진 바와 같은 셀(100)의 종래 레이아웃의 다양한 도면을 도시하고 있다. 특히, 도 1a는 출력 부하 충전 동안의 전류 흐름의 셀(100)(100A)을 나타내고, 도 1b는 출력 부하 방전 동안의 전류 흐름의 셀(100)(100B)을 나타내고, 도 1c는 출력 부하 충전 동안의 전류 흐름의 셀(100)의 등가 저항 회로(100C)를 나타낸다.
고급 프로세스 노드(예를 들어, < 28 nm)와 관련하여, p형 전계 효과 트랜지스터(PFET)(110)는 로컬 금속 인터커넥트 M0를 사용하여 n형 FET(NFET)(112)에 결합될 수 있다. 또한, M0는 VSS 및 VDD 전력 레일에 결합하는데도 사용될 수 있다. 다른 금속 인터커넥트 M1는 하나의 방향(즉, 제1 방향)으로 뻗을 수 있고 비아 V0를 사용하여 M0에 결합될 수 있는 셀(100)의 출력 핀일 수 있다. 일반적으로, 고급 프로세스 노드에서, 출력 핀 M1은 제1 방향과 반대인 제2 방향으로 뻗는 것이 허용되지 않을 수 있다(단방향 루트). 이러한 M1 출력 핀은 또한 루팅(routing) 단계 동안 비아 V1 및 다른 금속 인터커넥트 M2를 사용하여 다른 셀에 결합될 수 있다. 일반적으로, M2는 M1의 수직 방향으로만 뻗을 수 있고, 고급 프로세스 노드에서, M2는 제2 방향으로 뻗는 것이 허용되지 않을 수 있다(단방향 루트). 또한, 액티브 하이 또는 로우에 관계없이, 활성화된 게이트(순 입력)에 의해 전류는 타입에 따라 트랜지스터(110, 120)를 통과하여 흐를 수 있다.
도 1a 내지 도 1b는 셀(100)의 상이한 접속 및 저항 모델링을 설명하고 있다. 도시된 바와 같이, M0로부터의 출력 순 저항(넷)은 V0 + M1+ V1 + M2로 구성될 수 있다. 또한, M1 출력 핀은 상당한 일렉트로마이그레이션 열화 없는 전류 흐름을 유지하도록 구현되어야 한다. 도 1a는 예를 들어, M0가 (NFET를 PFET에 결합하는 출력 넷으로서) 0으로부터 1로 전환할 때와 같은, 출력 부하 충전 동안의 전류 흐름을 나타내는 화살표를 보여주고 있다. 또한, 도 1b는 M0가 (NFET를 PFET에 결합하는 출력 넷으로서) 1로부터 0으로 전환할 때와 같은, 출력 부하 방전 동안의 전류 흐름을 나타내는 화살표를 보여주고 있다.
도 1c는 출력 부하 충전 동안의 전류 흐름의 셀(100)의 (NFET를 PFET에 결합하는 출력 넷으로서의) M0로부터의 등가 저항망을 보여주고 있다. 도시된 바와 같이, RV0, RM1, RV1, RM2_1 및 RM2_2 는 각각 V0, M1, V1 및 M2 저항이다. 이러한 예에서, 전류는 M2 저항 사이에서 분할될 수 있다. 따라서, M0와 M2 사이의 전체 저항은 R1 = RV0 + RM1 + RV1일 수 있다.
다양한 기술의 실시예가 첨부된 도면을 참조하여 여기에 기술되어 있다. 그러나, 첨부된 도면은 여기에 기술된 다양한 실시예만을 설명하고 있고 여기에 기술된 다양한 기술의 실시예를 제한하는 것은 아니라는 것을 이해해야 한다.
도 1a 내지 도 1c는 당업계에 알려진 셀 레이아웃의 도면이다.
도 2a 내지 도 2e는 여기에 기술된 다양한 실시예에 따른 물리적 설계에서 저항을 완화하기 위한 셀 레이아웃의 도면이다.
도 3a 내지 도 3b는 여기에 기술된 다양한 실시예에 따른 물리적 설계에서 저항을 완화하기 위한 멀티-핑거 셀 레이아웃의 도면이다.
도 4는 여기에 기술된 다양한 실시예에 따른 물리적 설계에서 저항을 완화하기 위한 방법의 순서도이다.
도 5는 여기에 기술된 다양한 실시예에 따른 물리적 설계에서 저항을 완화하기 위한 시스템의 도면이다.
여기에 기술된 다양한 실시예는 향상된 수율, 출력 순 저항, 및 일레트로마이그레이션을 위한 표준 셀 레이아웃 및 물리적 설계에서의 저항 완화에 관한 것이다. 예를 들어, 다양한 타입의 회로 구성요소(예를 들어의 셀, 표준 셀, 트랜지스터 등)의 저항은 물리적 설계에서 회로 성능을 향상시키기 위해 수정되고 및/또는 감소될 수 있다. 이러한 예에서, 출력 부하 충전 및 방전 동안의 전류는 감소된 타이밍 지연에 의해 보다 높은 속도를 제공할 수 있는 중복 배선에 의해 향상될 수 있다. 일부 경우에, 저항은 중복 출력 와이어를 추가하는 특정 셀 레이아웃을 사용하여 감소될 수 있다. 여기에 기술된 바와 같이, 특정 셀 레이아웃은 제조 수율 및 셀 출력 순 저항을 향상시키기 위해 사용될 수 있어서, 보다 높은 성능을 제공하고 금속 일렉트로마이그레이션에 대한 셀 감도를 줄일 수 있다. 이러한 기술은 집적 회로에서 구현될 때 회로 구성요소(예를 들어, 셀, 표준 셀, 트랜지스터 등)의 성능을 향상시킬 수 있다.
이에 따라, 물리적 설계에서 저항을 완화하기 위한 집적 회로 및 방법의 다양한 실시예를 이제 도 2a 내지 도 5를 참조하여 여기에서 보다 상세하게 설명할 것이다.
물리적 설계와 관련하여, 도 2a 내지 도 2e는 여기에 기술된 다양한 실시예에 따른 물리적 설계에서 저항을 완화하기 위한 셀(200)의 레이아웃의 다양한 도면을 도시하고 있다. 특히, 도 2a는 화살표가 출력 부하 충전 동안의 전류 흐름을 도시하는 셀(200)의 레이아웃(200a)을 나타내고, 도 2b는 화살표가 출력 부하 방전 동안의 전류 흐름을 도시하는 셀(200)의 레이아웃(200b)을 나타내고, 도 2c는 화살표가 출력 부하 충전 동안의 전류 흐름을 도시하는 셀(200)의 레이아웃의 등가 저항 회로(200c)에 관한 것이다. 또한, 도 2d는 화살표가 출력 부하 충전 동안의 전류 흐름을 도시하는 셀(200)의 다른 레이아웃(200d)을 나타내고, 도 2e는 화살표가 출력 부하 방전 동안의 전류 흐름을 도시하는 셀(200)의 다른 레이아웃(200e)을 나타낸다.
도 2a와 관련하여, 집적 회로의 표준 셀 레이아웃이 셀(200)의 예로서 도시되어 있다. 셀(200)은 제1 타입(예를 들어, p형)의 제1 트랜지스터(210) 및 제1 타입과 상이한 제2 타입(예를 들어, n형)의 제2 트랜지스터(212)를 포함하는 복수의 트랜지스터(210, 212)를 포함할 수 있다. 이러한 셀(200)은 제1 트랜지스터(210)를 제2 트랜지스터(212)에 연결하는 제1 와이어(M0)를 포함할 수 있다. 셀(200)은 제1 와이어(M0)를 출력 루팅 와이어(M2)에 연결하는 제2 와이어(M1)(출력 핀)를 포함할 수 있다. 셀(200)은 제1 와이어(M0)를 출력 루팅 와이어(M2)에 추가 연결하는 중복 와이어(M1R)(중복 출력 핀)를 포함할 수 있다. 제2 와이어(M1)은 출력 루팅 와이어(M2)에 제2 도전성 경로 또는 지선을 제공하고, 중복 와이어(M1R)은 출력 루팅 와이어(M2)에 제2 경로 또는 지선을 제공한다. 출력 루팅 와이어(M2)는 셀(200)을 셀 네트워크의 하나 이상의 다른 셀에 결합한다.
일부 실시예에서, 제1 트랜지스터(210)는 p형 전계 효과 트랜지스터(PFET)일 수 있고, 제2 트랜지스터(212)는 n형 FET(NFET)일 수 있다. 제1 와이어(M0)는 제1 트랜지스터(210)를 제2 트랜지스터(212)에 전기 결합하는 제1 금속 와이어를 포함할 수 있다. 제1 와이어(M0)는 제1 극성을 갖는 제1 전력 레일에 제1 트랜지스터(210)를 전기 결합하고 제1 극성과 상이한 제2 극성을 갖는 제2 전력 레일에 제2 트랜지스터(212)를 전기 결합하는 하나 이상의 추가 와이어를 포함할 수 있다. 또한, 제1 전력 레일은 예를 들어, 소스 전압(VDD)과 같은 제1 극성에서의 제1 전압을 제공하고, 제2 전력 레일은 예를 들어, 접지 전압(VSS 또는 GND)과 같은 제2 극성에서의 제2 전압을 제공할 수 있다.
일부 실시예에서, 제1 와이어(M0)는 출력 루팅 와이어(M2)에 병렬로 배치될 수 있고, 제2 와이어(M1)는 제1 와이어(M0) 및 출력 루팅 와이어(M2)에 수직으로 배치될 수 있다. 중복 와이어(M1R)는 제2 와이어(M1)에 병렬로 배치될 수 있다. 일부 경우에, 중복 와이어(M1R)는 제1 와이어(M1)를 출력 루팅 와이어(M2)에 전기 결합하는 (예를 들어, 제2 와이어(M1)에 병렬로 배치된) 복수의 중복 와이어를 포함하여 출력 루팅 와이어(M2)에 복수의 도전성 경로 또는 지선을 제공할 수 있다.
도 2a에 화살표로 도시한 바와 같이, 출력 부하 충전 동안, 전류는 제1 와이어(M0), 제2 와이어(M1), 및 중복 와이어(M1R)를 통해 제1 트랜지스터(210)를 통과하여 출력 루팅 와이어(M2)로 흐른다. 또한, 출력 부하 충전 동안, 제2 트랜지스터(212)는 비활성일 수 있다.
도 2b에 화살표로 도시한 바와 같이, 출력 부하 방전 동안, 전류는 제1 와이어(M0), 제2 와이어(M1), 및 중복 와이어(M1R)를 통해 출력 루팅 와이어(M2)로부터 제2 트랜지스터(212)를 통과하여 흐른다. 또한, 출력 부하 방전 동안, 제1 트랜지스터(210)는 비활성일 수 있다.
출력 부하 충전 및/또는 방전 동안, 중복 와이어(M1R)는 셀(200)의 출력 순 저항을 줄일 수 있다. 다양한 실시예에서, 출력 부하 충전 및/또는 방전 동안, 중복 와이어(M1R)는 셀(200)을 통과하는 전류가 제2 와이어(M1)와 중복 와이어(M1R) 사이에서 분할됨에 따라 일레트로마이그레이션에 대한 셀(200)의 감도를 줄일 수 있다.
일부 실시예에서, 와이어 M0, M1, M1R, M2(예를 들어, 금속 인터커넥트)의 각각은 도 2a 내지 도 2b에 도시된 방식으로 비아(V0, V1)(예를 들어, 금속 비아)에 의해 상이한 레벨의 인터커넥트에서 형성되고 함께 수직으로 결합될 수 있다. 일반화된 개념에서, 네트워크의 각각의 층은 다수의 병렬 기하학 구조를 가질 수 있다. 인접 층에 있어서, 이로 인해, 비아에 대한 다수의 교차점(또는 일반적인 경우에 컷)을 얻을 수 있다. 일부 경우에, 이것은 성능 및 일렉트로마이그레이션에 도움이 될 수 있다. 또한, 이러한 층은 저항성 이슈를 나타내어, 전체 커패시턴스에 대해 상대적으로 작은 양의 커패시턴스가 얻어져, 성능에 영향을 주거나 주지 않을 수 있다.
도 2a 내지 도 2b에 도시된 바와 같이, 여기에 기술된 다양한 실시예는 중복 병렬 출력 핀(M1, M1R)을 추가하는 특정 레이아웃을 사용하여 셀(200)의 저항을 줄이는 것에 관한 것이다. 또한, 도 2a 및 도 2b의 셀(200)의 구성은 도 2c의 등가의 저항 네트워크에 이른다. 단순히 하기 위해, 비아(V1) 사이의 M2 저항이 도 2c에서 생략되어 있는데, 그 이유는 이러한 저항이 일부 실제 경우에 무시될 수 있기 때문이다.
도 2a 내지 도 2c에 도시된 바와 같이, 전류는 유사한 V0, M1, 및 V1 저항을 갖는 2개의 병렬 지선 M1, M1R 사이에서 분할된다. 추가 RM0 저항은 2개의 비아 V0 사이에 배치된 M0 부분에 상응할 수 있다. 이러한 예에서, M0과 M2 사이의 전체 저항은 다음과 같다.
R2 = R1(RM0 + R1)/(RM0 + 2R1)
이것은 또한 다음과 같이 쓸 수 있다.
R2 = R1(1 + r)/(2 + r), r = RM0/R1
따라서 M0과 M2 사이의 전체 저항은 R1으로부터 R2로 감소될 수 있다. 감소 인자 F는 다음과 같다.
F = R2/R1 = (1 + r)/(2 + r)
감소 인자는 RM0=0 (r=0)인 이상적인 경우에 0.5이다. 일부 경우에, RM0=0 값이 낮을수록, 감소 인자는 보다 좋다. RM0는 2개의 M1 출력 핀 사이의 거리를 최소화함으로써 최소화될 수 있다.
또한, 전류는 2개의 중복 M1, M1R 출력 핀 사이에서 분할되는데 F에 상응하는 RM0 없는 지선에서 최대 부분이 흐르고, (1-F)에 상응하는 RM0을 갖는 지선에서 최소 부분이 흐른다. 각각의 중복 MR1의 전류가 논-중복 M1 출력 핀에 대한 전류 보다 작아짐에 따라, 중복 M1R 출력 핀 구성은 일렉트로마이그레이션에 덜 민감하다.
일부 실시예에서, 2개의 중복 출력 핀 M1, M1R 경우는 다수의 (2개 이상의) 중복 출력 핀으로 외삽될 수 있는데, 추가 병렬 출력 핀이 셀(200)이 이들을 수용하기에 충분한 공간을 제공하는 한 포함될 수 있다. 중복 출력 핀의 수가 증가하면 출력 순 저항이 더 감소되고 일렉트로마이그레이션에 대한 민감도가 더 감소될 수 있다. 이에 따라, 상기 저항 방정식은 다수의 중복 출력 핀으로 일반화될 수 있다.
예를 들어, N개의 M0 세그먼트에 상응하는 병렬의 (N+1) 개의 출력 핀의 전체 수에 있어서, M0와 M2 사이의 전체 저항은 다음으로부터 계산될 수 있다.
Figure pat00001
여기에서, R01은 다음의 전류 방정식을 사용하여 계산된다.
Figure pat00002
그리고
Figure pat00003
이러한 감소 인자는 다음으로부터 추정될 수 있다.
Figure pat00004
일반화된 방정식을 설명하기 위해, N+1=2 또는 N=1에 상응하는, 상술된 2개의 중복 출력 핀 경우는 다음과 같이 계산된다.
Figure pat00005
이것은 다음을 산출한다.
Figure pat00006
이것은 다음과 같은 상기 방정식과 등가이다.
Figure pat00007
3개의 중복 출력 핀 경우(N=2)를 설명할 때, RM01 및 RM02 저항을 갖는 2개의 M0 부분이 이제 V0s 사이에서 처리된다. 이러한 예에서, 일반화된 방정식은 다음으로 전환된다.
Figure pat00008
다수의 출력 중복 핀의 사용은 중복 V0 및 V1의 사용을 의미하여, 이러한 구성은 제조 수율을 향상시킬 수 있다. 논-중복 출력 핀의 경우에, 하락하는 V0 또는 V1 (V0 또는 V1은 높은 저항 값을 갖거나 이들의 하부 또는 상부 금속층에 접촉하지 않는다)은 비기능을 유발할 수 있다.
도 2a 내지 도 2c의 이전의 설명은 여기에 기술된 바와 같은 기술을 설명하기 위해 단일 핑거 PFET/NFET를 보여주고 있다. 실제, 전류는 예를 들어, 도 3a 내지 도 3b에 도시된 바와 같이, 다수의 핑거로부터 병렬로 모일 수 있다. 예를 들어, 도 3a 내지 도 3b는 여기에 기술된 다양한 실시예에 따라 물리적 설계에서 저항을 완화하기 위한 셀(300)의 멀티-핑거 셀 레이아웃의 도면을 도시하고 있다. 특히, 도 3a는 화살표가 출력 부하 충전 동안의 전류 흐름을 도시하는 셀(300)의 멀티-핑거 셀 레이아웃(300A)을 나타내고, 도 3b는 화살표가 출력 부하 방전 동안의 전류 흐름을 도시하는 셀(300)의 멀티-핑거 셀 레이아웃(300B)을 나타낸다.
도 2d 내지 도 2e와 관련하여, 유사한 특징이 도 2a 내지 도 2b를 참조하여 설명된 것과 유사한 범위 및 동작을 제공하는, 셀(200)의 다른 예를 갖는 집적 회로의 표준 셀 레이아웃이 도시되어 있다. 또한, 여기에 기술된 바와 같이, 제2 와이어 M1은 출력 루팅 와이어 M2에 제1 도전성 경로 또는 지선을 제공하고, 중복 와이어 M1R은 출력 루팅 와이어 M2에 제2 경로 또는 지선을 제공한다. 출력 루팅 와이어 M2는 셀(200)을 셀 네트워크의 하나 이상의 다른 셀에 결합한다. 일부 실시예에서, 도 2d 내지 도 2e를 참조하여 도시된 바와 같이, 셀(200)은 중복 출력 루팅 와이어 M2R을 포함할 수 있다. 중복 출력 루팅 와이어 M2R은 또한 셀(200)을 셀 네트워크의 하나 이상의 다른 셀에 결합한다. 또한, 중복 출력 루팅 와이어 M2R은 출력 루팅 와이어 M2에 병렬로 배치될 수 있고 제2 와이어 M1은 제1 와이어 M0 및 중복 출력 루팅 와이어 M2R에 수직으로 배치될 수 있다. 중복 출력 루팅 와이어 M2R은 (예를 들어, 출력 루팅 와이어 M2에 병렬로 배치된) 복수의 중복 출력 루팅 와이어를 포함하여 출력 루팅 와이어 M2를 따라 셀 네트워크의 하나 이상의 다른 셀에 복수의 도전성 경로 또는 지선을 제공할 수 있다.
도 2d의 화살표에 의해 도시된 바와 같이, 출력 부하 충전 동안, 전류는 제1 와이어 M0, 제2 와이어 M1, 및 중복 와이어 M1R을 통해 제1 트랜지스터(210)를 통과하여 출력 루팅 와이어 M2, M2R로 흐른다. 출력 부하 충전 동안, 제2 트랜지스터(212)는 비활성일 수 있다.
도 2e의 화살표에 의해 도시된 바와 같이, 출력 부하 방전 동안, 전류는 제1 와이어 M0, 제2 와이어 M1, 및 중복 와이어 M1R을 통해 출력 루팅 와이어 M2, M2R로부터 제2 트랜지스터(212)를 통과하여 흐른다. 출력 부하 방전 동안, 제1 트랜지스터(210)는 비활성일 수 있다.
출력 부하 충전 및/또는 방전 동안, 출력 루팅 와이어 M2를 따른 하나 이상의 중복 출력 루팅 와이어 M2R은 셀(200)의 출력 순 저항을 감소시킬 수 있다. 다양한 실시예에서, 출력 부하 충전 및/또는 방전 동안, 출력 루팅 와이어 M2를 따른 하나 이상의 중복 출력 루팅 와이어 M2R은 셀(200)을 통과하는 전류가 출력 루팅 와이어 M2와 하나 이상의 중복 출력 루팅 와이어 M2R 사이에서 분할됨에 따라 일렉트로마이그레이션에 대한 셀(200)의 감도를 줄일 수 있다.
여기에 기술된 바와 같이, 출력 루팅 와이어 M2는 서로 병렬인 복수의 출력 루팅 와이어를 포함할 수 있다. 이러한 하나 이상의 중복 출력 루팅 와이어 M2R은 서로 병렬인 복수의 출력 루팅 와이어 M2의 일부일 수 있다. 또한, 제2 와이어 M1 및 중복 와이어 M1R은 복수의 출력 루팅 와이어 M2, M2R의 각각에 결합될 수 있다. 일부 실시예에서, 출력 루팅 와이어 M2, M2R은 각각의 레벨이 적어도 2개의 병렬 와이어를 각각 포함하는 인터커넥트의 다수의 레벨에서 형성될 수 있다. 또한, 인터커넥트의 각각의 레벨은 다수의 비아(예를 들어, 적어도 4개의 비아) 만큼 아래의 인터커넥트의 이전의 레벨에 결합될 수 있고 다수의 비아(예를 들어, 적어도 2개의 비아) 만큼 상부 인터커넥트의 다음 레벨에 결합될 수 있다.
도 3a 내지 도 3b에, 셀(300)의 예로서 집적 회로의 멀티-핑거 셀 레이아웃이 도시되어 있다. 셀(300)은 제1 타입(예를 들어, PFET)의 제1 트랜지스터(310) 및 제1 타입과 상이한 제2 타입(예를 들어, NFET)의 제2 트랜지스터(312)를 포함하는 복수의 트랜지스터(310, 312)를 포함할 수 있다. 도시된 바와 같이, PFET(310) 및 NFET(312)의 각각은 다수의 핑거를 갖고 있고, 셀(300)은 PFET(310)의 다수의 핑거를 NFET(312)의 상응하는 다수의 핑거에 결합하는 제1 와이어 M0를 포함할 수 있다. 셀(300)은 제1 와이어 M0를 출력 루팅 와이어 M2에 결합하는 제2 와이어 M1(출력 핀)을 포함할 수 있다. 셀(300)은 제1 와이어 M0를 출력 루팅 와이어 M2에 더 결합하는 중복 와이어 M1R(중복 출력 핀)를 포함할 수 있다. 여기에 기술된 바와 같이, 제2 와이어 M1은 제1 도전성 경로 또는 지선을 출력 루팅 와이어 M2에 제공하고, 중복 와이어 M1R은 제2 경로 또는 지선을 출력 루팅 와이어 M2에 제공한다. 출력 루팅 와이어 M2는 셀(300)을 셀 네트워크의 하나 이상의 다른 셀에 결합한다.
또한, 도 3a의 화살표로 도시된 바와 같이, 출력 부하 충전 동안, 전류는 제1 와이어 M0, 제2 와이어 M1, 및 중복 와이어 M1R을 통해 PFET(310)의 핑거를 통과하여 출력 루팅 와이어 M2로 흐른다. 출력 부하 충전 동안, NFET(312)는 비활성일 수 있다.
도 3b의 화살표로 도시된 바와 같이, 출력 부하 방전 동안, 전류는 제1 와이어 M0, 제2 와이어 M1, 및 중복 와이어 M1R을 통해 출력 루팅 와이어 M2로부터 NFET(312)를 통과하여 흐른다. 또한, 출력 부하 방전 동안, PFET(310)는 비활성일 수 있다.
출력 부하 충전 및/또는 방전 동안, 중복 와이어 M1R은 셀(300)의 출력 순 저항을 줄일 수 있다. 다양한 실시예에서, 출력 부하 충전 및/또는 방전 동안, 중복 와이어 M1R는 셀(300)을 통과하는 전류가 제2 와이어 M1과 중복 와이어 M1R 사이에서 분할됨에 따라 일렉트로마이그레이션에 대한 셀(300)의 감도를 줄일 수 있다.
여기에 기술된 다양한 실시예는 다수의 중복 병렬 M1, M1R 출력 핀을 사용하는 표준 셀 레이아웃에 관한 것이다. 일부 경우에, 이러한 구성에 의해 출력 순 저항이 감소될 수 있어서 타이밍 성능을 향상시킬 수 있다. 일부 다른 경우에, 이러한 구성에 의해 중복 비아의 증가로 인해 제조 수율이 향상될 수 있다. 일부 다른 경우에, 이러한 구성에 의해, 전체 전류가 다수의 상이한 경로 또는 지선에서 분할되고, 각각의 경로 또는 지선이 이러한 전체 전류의 일부를 모음에 따라 일렉트로마이그레이션에 대한 감도가 감소될 수 있다.
도 4는 여기에 기술된 다양한 실시예에 따라 물리적 설계에서 저항을 완화하기 위한 방법의 순서도를 도시하고 있다. 방법(400)이 특정 동작 실행 순서를 나타내고 있지만, 일부 경우에, 이러한 동작의 특정 부분은 상이한 순서로, 그리고 상이한 시스템에서 실행될 수 있다는 것을 이해해야 한다. 다른 예에서, 추가 동작 또는 단계가 방법(400)에 추가되고 및/또는 생략될 수 있다. 또한, 도 4의 컴퓨팅 장치(400)는 방법(400)을 실행하도록 구성될 수 있다. 일부 실시예에서, 방법(400)은 성능을 향상시키기 위해 물리적 설계에서 저항을 완화하도록 구성된 프로그램 또는 소프트웨어 명령어 프로세스로서 구성될 수 있다.
블록 410에서, 방법(400)은 제1 와이어로 제1 트랜지스터를 제2 트랜지스터에 전기 결합할 수 있다. 블록 420에서, 방법(400)은 제1 와이어를 제2 와이어로 출력 와이어에 전기 결합할 수 있다. 블록 430에서, 방법(400)은 하나 이상의 중복 와이어에 의해 제1 와이어를 출력 와이어에 전기 결합할 수 있다.
일부 실시예에서, 방법(400)은 집적 회로의 제조 방법을 나타내고 있다. 출력 부하 충전 및/또는 방전 동안, 하나 이상의 증복 와이어는 집적 회로의 출력 순 저항을 감소시킬 수 있다. 또한, 일부 경우에, 출력 부하 충전 및/또는 방전 동안, 하나 이상의 중복 와이어는 전류가 제2 와이어와 하나 이상의 중복 와이어 사이에 분할됨에 따라 일렉트로마이그레이션에 대한 집적 회로의 감도를 줄일 수 있다.
도 5는 여기에 기술된 다양한 실시예에 따라 물리적 설계에서 저항을 완화하기 위한 시스템(500)의 블록도를 도시하고 있다. 또한, 시스템(500)은 여기에 기술된 다양한 실시예에 따라 수율, 출력 순 저항, 및 일렉트로마이그레이션이 향상된 표준 셀 레이아웃을 갖는 셀을 갖는 집적 회로를 제조하도록 구성될 수 있다.
도 5에서, 시스템(500)은 물리적 설계에서 저항을 완화하도록 구성된 컴퓨터 기반 시스템을 포함할 수 있다. 이러한 시스템(500)은 여기에 기술된 바와 같이, 물리적 설계에서 저항을 완화하도록 구성된 전용 머신으로서 구현되는 적어도 하나의 컴퓨팅 디바이스(504)와 연관될 수 있다. 일부 실시예에서, 컴퓨팅 디바이스(504)는 적어도 하나의 프로세서(510), 메모리(512)(예를 들어, 비임시 컴퓨터-판독가능 저장 매체), 하나 이상의 데이터베이스(540), 전력부, 주변부, 및 도 5에 특별히 도시되지 않은 다양한 다른 컴퓨팅 요소 및/또는 구성요소를 포함하는, 임의의 표준 요소 및/또는 구성요소를 포함할 수 있다. 이러한 컴퓨팅 디바이스(504)는 적어도 하나의 프로세서(510)에 의해 실행가능한 비임시 컴퓨터-판독가능 매체(512)에 저장된 명령어를 포함할 수 있다. 이러한 컴퓨팅 디바이스(504)는 예를 들어, 그래피컬 사용자 인터페이스(GUI)와 같은 사용자 인터페이스(UI)(552)를 제공하는데 사용될 수 있는 디스플레이 디바이스(550)(예를 들어, 모니터 또는 다른 디스플레이)와 연관될 수 있다. 일부 예에서, UI(552)는 컴퓨팅 디바이스(504)를 관리하고, 동작하고 및/또는 사용하기 위한 사용자로부터 다양한 파라미터 및/또는 프리퍼런스를 수신하는데 사용될 수 있다. 그래서, 컴퓨팅 디바이스(504)는 출력을 사용자에게 제공하기 위한 디스플레이 디바이스(550)를 포함할 수 있고, 이러한 디스플레이 디바이스(550)는 이러한 사용자로부터 입력을 수신하기 위한 UI(552)를 포함할 수 있다.
다양한 실시예에서, 컴퓨팅 디바이스(504)는 물리적 설계에서 저항을 완화하기 위한 다양한 방법 및/또는 기술을 구현하도록 구성될 수 있다. 예를 들어, 컴퓨팅 디바이스(504)는 집적 회로의 셀에 대한 동작 상태를 분석하도록 구성될 수 있다. 또한, 도 5에서, 컴퓨팅 디바이스(504)는 적어도 하나의 프로세서(510)가 향상된 수율, 출력 순 저항, 및 일렉트로마이그레이션을 위한 표준 셀 레이아웃 및 물리적 설계에서의 저항 완화와 관련된 기술을 포함하는, 도 2a 내지 도 4를 참조하여 설명된 하나 이상의 기술을 구현하도록 구성된 저항 완화기 모듈(520)(또는 레이아웃 최적화기)을 포함할 수 있다. 이러한 저항 완화기 모듈(520)은 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 소프트웨어로 구현되면, 저항 완화기 모듈(520)은 메모리(512) 및/또는 데이터베이스(540)에 저장될 수 있다. 하드웨어로 구현되면, 저항 완화기 모듈(520)은 프로세서(510)와 인터페이스 접속하도록 구성된 별개의 처리 구성요소일 수 있다.
다양한 실시예에서, 저항 완화기 모듈(520)은 적어도 하나의 프로세서(510)가 도 2a 내지 도 4를 참조하여 여기에 기술된 바와 같은 다양한 기술을 실행하도록 구성될 수 있다. 예를 들어, 저항 완화기 모듈(520)은 적어도 하나의 프로세서(510)가 집적 회로의 셀에 대한 동작 상태를 분석하도록 구성될 수 있다. 이러한 저항 완하기 모듈(520)은 적어도 하나의 프로세서(510)가 도 2a 내지 도 3를 참조하여 설명된 바와 같은 하나 이상의 셀을 갖는 집적 회로를 제조하는 것을 돕도록 구성될 수 있다.
예를 들어, 도 4의 방법(400)을 참조하면, 저항 완화기 모듈(520)은 적어도 하나의 프로세서(510)가 제1 타입의 제1 트랜지스터 및 이러한 제1 타입과 상이한 제2 타입의 제2 트랜지스터를 갖는 하나 이상의 셀을 갖는 집적 회로를 제조하는 것을 돕도록 구성될 수 있다. 이러한 집적 회로는 제1 및 제2 트랜지스터를 전기 결합하는 제1 인터커넥트를 포함할 수 있다. 또한, 집적 회로는 제1 인터커넥트와 출력 루팅 접속부 사이에 복수의 도전성 지선을 배치함으로써 제1 인터커넥트를 출력 루팅 접속부에 전기 결합하는 복수의 제2 인터커넥트를 포함할 수 있다. 제1 인터커넥트는 출력 루팅 접속부에 병렬일 수 있고, 복수의 제2 인터커넥트는 제1 인터커넥트 및 출력 루팅 접속부에 수직으로 배치될 수 있다. 출력 부하 충전 및 방전 동안, 복수의 제2 인터커넥트는 집적 회로의 출력 순 저항을 줄일 수 있다. 또한, 출력 부하 충전 및 방전 동안, 복수의 제2 인터커넥트는 전류가 복수의 제2 인터커넥트 사이에서 분할됨에 따라 일렉트로마이그레이션에 대한 집적 회로의 감도를 줄일 수 있다.
또한, 도 5에서, 컴퓨팅 디바이스(504)는 적어도 하나의 프로세서(510)가 집적 회로의 하나 이상의 시뮬레이션을 생성하도록 구성된 시뮬레이터 모듈(522)을 포함할 수 있다. 이러한 시뮬레이터 모듈(522)은 하드웨어 및/또는 소프트웨어로 구현될 수 있는 시뮬레이팅 컴포넌트로 부를 수 있다. 소프트웨어로 구현되면, 시뮬레이터 모듈(522)은 메모리(512) 또는 데이터베이스(540)에 저장될 수 있다. 하드웨어로 구현되면, 시뮬레이터 모듈(520)은 프로세서(510)와 인터페이스 접속되도록 구성된 별개의 프로세싱 컴포넌트일 수 있다. 일부 예에서, 시뮬레이터 모듈(522)은 집적 회로의 SPICE 시뮬레이션을 생성하도록 구성된 SPICE 시뮬레이터를 포함할 수 있다. 일반적으로, SPICE는 개방 소스 아날로그 전자 회로 시뮬레이터인, Simulation Program with Integrated Circuit Emphasis의 약자이다. 또한, SPICE는 집적 회로 설계의 완전성을 체크하고 집적 회로 설계의 동작을 예측하기 위해 반도체 산업에서 사용되는 범용 소프트웨어 프로그램이다. 따라서, 일부 예에서, 저항 완화기 모듈(520)은 타이밍 열화의 예를 식별하기 위해 집적 회로의 타이밍 데이터를 분석하는데 사용될 수 있는 집적 회로의 하나 이상의 시뮬레이션(예를 들어, SPICE 시뮬레이션)에 기초하여 타이밍 데이터를 생성하도록 시뮬레이터 모듈(522)과 인터페이스 접속하도록 구성될 수 있다. 또한, 저항 완화기 모듈(520)은 향상된 수율, 출력 순 저항, 및 일렉트로마이그레이션에 대한 표준 셀 레이아웃 및 물리적 설계에서의 저항 완화를 돕기 위한 집적 회로의 (예를 들어, SPICE 시뮬레이션을 포함하는) 하나 이상의 시뮬레이션을 사용하도록 구성될 수 있다.
일부 실시예에서, 컴퓨팅 디바이스(504)는 물리적 설계에서 저항을 완화하는 것과 관련된 다양한 정보를 저장 및/또는 기록하도록 구성된 하나 이상의 데이터베이스(540)를 포함할 수 있다. 일부 예에서, 데이터베이스(540)는 집적 회로, 동작 상태, 및/또는 타이밍 데이터와 관련된 정보를 저장 및/또는 기록하도록 구성될 수 있다. 또한, 데이터베이스(540)는 (예를 들어, SPICE 시뮬레이션 데이터를 포함하는) 시뮬레이션 데이터와 관련하여 집적 회로 및 타이밍 데이터와 관련된 정보를 저장 및/또는 기록하도록 구성될 수 있다.
집적 회로의 다양한 실시예가 여기에 기술되어 있다. 일부 실시예에서, 이러한 집적 회로는 제1 타입의 제1 트랜지스터 및 이러한 제1 타입과 상이한 제2 타입의 제2 트랜지스터를 포함하는 복수의 트랜지스터를 갖는 셀을 포함할 수 있다. 이러한 집적 회로는 제1 트랜지스터를 제2 트랜지스터에 결합하는 제1 와이어를 포함할 수 있다. 이러한 집적 회로는 제1 와이어를 출력 루팅 와이어에 결합하는 제2 와이어를 포함할 수 있다. 이러한 집적 회로는 제1 와이어를 출력 루팅 와이어에 추가 결합하는 중복 와이어를 포함할 수 있다.
집적 회로의 다양한 실시예가 여기에 기술되어 있다. 일부 실시예에서, 집적 회로는 이러한 집적 회로는 1 타입의 제1 트랜지스터, 이러한 제1 타입과 상이한 제2 타입의 제2 트랜지스터, 및 이러한 제1 및 제2 트랜지스터를 전기 결합하는 제1 인터커넥트를 포함할 수 있다. 이러한 집적 회로는 제1 인터커넥트와 출력 루팅 접속부 사이에 복수의 도전성 지선을 배치함으로써 제1 인터커넥트를 출력 루팅 접속부에 전기 결합하는 복수의 제2 인터커넥트를 포함할 수 있다.
집적 회로를 제조하는 방법의 다양한 실시예가 여기에 기술되어 있다. 일부 실시예에서, 이러한 방법은 제1 및 제2 트랜지스터를 제1 와이어에 의해 전기 결합하는 단계를 포함할 수 있다. 이러한 방법은 제2 와이어에 의해 제1 와이어를 출력 와이어에 전기 결합하는 단계를 포함할 수 있다. 이러한 방법은 하나 이상의 중복 와이어에 의해 제1 와이어를 출력 와이어에 전기 결합하는 단계를 포함할 수 있다.
여기에 기술된 다양한 기술의 실시예는 다수의 범용 또는 전용 컴퓨팅 시스템 환경 또는 구성에 의해 동작될 수 있다. 여기에 기술된 다양한 기술과 함께 사용되기에 적합할 수 있는 컴퓨팅 시스템, 환경, 및/또는 구성의 예는 퍼스널 컴퓨터, 서버 컴퓨터, 휴대형 또는 랩탑 디바이스, 멀티프로세서 시스템, 마이크로프로세서 기반 시스템, 셋톱 박스, 프로그래머블 컨슈머 일렉트로닉스, 네트워크 PC, 미니컴퓨터, 메인프레임 컴퓨터, 스마트폰, 태블릿, 웨어러블 컴퓨터, 클라우드 컴퓨팅 시스템, 가상 컴퓨터, 해양 전자 디바이스 등을 포함하지만, 이에 제한되는 것은 아니다.
여기에 기술된 다양한 기술은 컴퓨터에 의해 실행되는, 프로그램 모듈과 같은, 컴퓨터-실행가능 명령어의 일반적인 상황에서 구현될 수 있다. 프로그램 모듈은 특정 태스크를 실행하거나 특정 추상 데이터형을 구현하는 루틴, 프로그램, 오브젝트, 컴포넌트, 데이터 구조등을 포함한다. 또한, 각각의 프로그램 모듈은 자체 방식으로 구현될 수 있고, 모두 동일한 방법으로 구현될 필요는 없다. 프로그램 모듈이 단일 컴퓨팅 시스템에 실행될 수 있지만, 일부 실시예에서, 프로그램 모듈은 서로 통신하도록 구성된 별개의 컴퓨팅 시스템 또는 디바이스에 구현될 수 있다는 것을 이해해야 한다. 프로그램 모듈은 또한 이러한 모듈에 의해 실행되는 특정 태스크가 하드웨어, 소프트웨어, 또는 이들 양측의 일부 조합을 통해 이루어질 수 있는 하드웨어 및 소프트웨어의 일부 조합일 수 있다.
여기에 기술된 다양한 기술은 예를 들어, 유선 링크, 무선 링크, 또는 이들의 다양한 조합에 의해 통신망을 통해 링크되는 원격 처리 디바이스에 의해 태스크가 실행되는 분산 컴퓨팅 환경에서 구현될 수 있다. 분산 컴퓨팅 환경에서, 프로그램 모듈은 예를 들어, 메모리 저장 디바이스 등을 포함하는 근거리 및 원격 컴퓨터 저장 매체 모두에 위치될 수 있다.
또한 여기에 제공된 설명은 특정 실시예에 관한 것이다. 여기에 제공된 설명은 청구범위에 의해 여기에 규정된 임의의 주제를 당업자가 만들고 사용할 수 있도록 할 목적으로 제공되어 있다는 것을 이해해야 한다.
청구범위의 주제는 여기에 제공된 실시예 및 설명에 제한되지 않고 청구범위에 따른 실시예의 일부 및 상이한 실시예의 요소의 조합을 포함하는 수정된 형태의 실시예를 포함한다는 것을 이해해야 한다. 이러한 임의의 실시예의 개발에서, 임의의 공학 또는 설계 프로젝트에서와 같이, 다수의 실시 특정 판단이 실시예마다 다를 수 있는, 시스템 관련 및 사업 관련 제한을 따르는 것과 같은 개발자의 특정 목표를 달성하도록 이루어질 수 있다는 것을 이해해야 한다. 또한, 이러한 개발 노력은 복잡하고 시간이 많이 소요되지만, 이러한 개시를 통해 이익을 취하는 당업자를 위한 설계 및 제조의 일상적인 일이라는 것을 이해해야 한다.
첨부된 도면에서 설명된 다양한 실시예에 대해 상세하게 설명하였다. 다음의 상세한 설명에서, 다수의 특정 상세가 여기에 제공된 개시의 완전한 이해를 위해 제공되어 있다. 그러나, 여기에 기술된 개시는 이러한 특정 세부사항 없이 실시될 수 있다. 일부 다른 예에서, 주지된 방법, 프로시져, 요소, 회로 및 네트워크는 실시예의 세부사항을 불필요하게 흐리지 않도록 상세히 설명되지 않았다.
또한, 용어 제1, 제2 등이 다양한 실시 요소를 설명하기 위해 여기에 사용되지만, 이러한 요소는 이러한 용어에 제한되지 않는다는 것을 이해해야 한다. 이러한 용어는 단지 하나의 요소를 다른 요소와 구별하기 위한 것이다. 예를 들어, 제1 요소는 제2 요소로 부를 수도 있고, 마찬가지로, 제2 요소는 제1 요소로도 부를 수 있다. 제1 요소 및 제2 요소는 모두 각각 요소이지만, 동일한 요소는 아니다.
여기에 제공된 설명에서 사용된 용어는 특정 실시예를 설명하기 위한 것이고 여기에 제공된 것을 제한하기 위한 것은 아니다. 여기에 제공된 상세한 설명 및 첨부된 청구범위에 사용된 바와 같이, 단수 형태는 문맥상 분명히 지시하지 않으면 복수의 형태 역시 포함하고 있다. 여기에 사용된 용어 "및/또는"는 하나 이상의 연관된 아이템의 어느 하나 및 모든 가능한 조합을 가리키고 포함하고 있다. 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은 본 명세서에서 사용될 때, 기술된 특징, 정수, 단계, 동작, 요소 및/또는 구성요소의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소 및/또는 그 그룹의 존재 또는 추가를 제외하지 않는다.
여기에 사용된 바와 같이, 용어 "한다면"은 문맥에 따라, "할 때" 또는 "결정에 응답하여" 또는 "검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 마찬가지로, 구 "결정된다면" 또는 "[언급된 상태 또는 이벤트]가 검출된다면"은 문맥에 따라, "결정시에" 또는 "결정에 응답하여" 또는 "[언급된 상태 또는 이벤트] 검출시에' 또는 "[언급된 상태 또는 이벤트]의 검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 용어 "위" 및 "아래"; "상위" 및 "하위"; "상방으로" 및 "하방으로"; "아래에" 및 "위에"; 주어진 포인트 또는 요소 위 또는 아래의 상대적 위치를 나타내는 다른 유사한 용어가 여기에 기술된 다앙한 기술의 일부 실시예와 함께 사용될 수 있다.
상기는 여기에 기술된 다양한 기술의 실시예에 관한 것이지만, 다음의 청구범위에 의해 결정될 수 있는 다른 그리고 추가 실시예가 본 발명에 따라 가능할 수 있다.
본 발명이 구조적 특징 및/또는 방법 동작에 특정된 언어로 기술되었지만, 첨부된 청구범위에 규정된 주제는 상술된 특정 특징 또는 동작에 반드시 제한되는 것은 아니다. 오히려, 상술된 특정 특징 및 동작은 청구범위를 구현하는 형태의 예로서 개시되어 있다.

Claims (20)

  1. 집적 회로에 있어서,
    제1 타입의 제1 트랜지스터 및 상기 제1 타입과 상이한 제2 타입의 제2 트랜지스터를 포함하는 복수의 트랜지스터를 갖는 셀;
    상기 제1 트랜지스터를 상기 제2 트랜지스터에 결합하는 제1 와이어;
    상기 제1 와이어를 출력 루팅 와이어에 결합하는 제2 와이어; 및
    상기 제1 와이어를 상기 출력 루팅 와이어에 추가 결합하는 중복 와이어를 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 제1 트랜지스터는 p형 전계 효과 트랜지스터(PFET)를 포함하고, 상기 제2 트랜지스터는 n형 FET(NFET)를 포함하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 제1 와이어는 상기 제1 트랜지스터를 상기 제2 트랜지스터에 전기 결합하는 제1 금속 와이어를 포함하는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 제1 와이어는 제1 극성을 갖는 제1 전력 레일에 상기 제1 트랜지스터를 전기 결합하고 상기 제1 극성과 상이한 제2 극성을 갖는 제2 전력 레일에 상기 제2 트랜지스터를 전기 결합하는 추가 와이어를 포함하는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 제1 와이어는 상기 출력 루팅 와이어에 병렬이고, 상기 제2 와이어는 상기 제1 와이어 및 상기 출력 루팅 와이어에 수직으로 배치된 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 중복 와이어는 상기 제2 와이어에 병렬인 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서, 상기 중복 와이어는 상기 제1 와이어를 상기 출력 루팅 와이어에 전기 결합하는 복수의 중복 와이어를 포함하는 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서, 상기 출력 루팅 와이어는 서로 병렬인 복수의 출력 루팅 와이어를 포함하고, 상기 제2 와이어는 상기 복수의 출력 루팅 와이어의 각각에 결합되고, 상기 중복 와이어는 상기 복수의 출력 루팅 와이어의 각각에 결합된 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서, 상기 복수의 출력 루팅 와이어는 인터커넥트의 다수의 레벨에서 형성되고, 인터커넥트의 각각의 레벨은 적어도 2개의 병렬 와이어를 포함하고, 인터커넥트의 각각의 레벨은 적어도 4개의 비아 만큼 아래의 인터커넥트의 이전 레벨에 결합되어 있고 적어도 2개의 비아 만큼 위의 인터커넥트의 다음 레벨에 결합되어 있는 것을 특징으로 하는 집적 회로.
  10. 제1항에 있어서, 출력 부하 충전 동안, 전류는 상기 제1 와이어, 제2 와이어, 및 중복 와이어를 통해 상기 제1 트랜지스터를 통과하여 상기 출력 루팅 와이어로 흐르고, 출력 부하 충전 동안, 상기 제2 트랜지스터는 비활성인 것을 특징으로 하는 집적 회로.
  11. 제1항에 있어서, 출력 부하 방전 동안, 전류는 상기 제1 와이어, 제2 와이어, 및 중복 와이어를 통해 상기 출력 루팅 와이어로부터 상기 제2 트랜지스터를 통과하여 흐르고, 출력 부하 방전 동안, 상기 제1 트랜지스터는 비활성인 것을 특징으로 하는 집적 회로.
  12. 제1항에 있어서, 출력 부하 충전 및 방전 동안, 상기 중복 와이어는 상기 셀의 출력 순 저항을 줄이는 것을 특징으로 하는 집적 회로.
  13. 제1항에 있어서, 출력 부하 충전 및 방전 동안, 상기 중복 와이어는 상기 셀을 통과하는 전류가 상기 제1 와이어와 상기 중복 와이어 사이에서 분할됨에 따라 일렉트로마이그레이션에 대한 상기 셀의 감도를 줄이는 것을 특징으로 하는 집적 회로.
  14. 집적 회로에 있어서,
    제1 타입의 제1 트랜지스터;
    상기 제1 타입과 상이한 제2 타입의 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 제2 트랜지스터를 전기 결합하는 제1 인터커넥트; 및
    상기 제1 인터커넥트와 출력 루팅 접속부 사이에 복수의 도전성 지선을 배치함으로써 상기 제1 인터커넥트를 상기 출력 루팅 접속부에 전기 결합하는 복수의 제2 인터커넥트를 포함하는 것을 특징으로 하는 집적 회로.
  15. 제14항에 있어서, 상기 제1 인터커넥트는 상기 출력 루팅 접속부에 병렬이고, 상기 복수의 제2 인터커넥트는 상기 제1 인터커넥트와 상기 출력 루팅 접속부에 수직으로 배치된 것을 특징으로 하는 집적 회로.
  16. 제14항에 있어서, 출력 부하 충전 및 방전 동안, 상기 복수의 제2 인터커넥트는 상기 집적 회로의 출력 순 저항을 감소시키는 것을 특징으로 하는 집적 회로.
  17. 제14항에 있어서, 출력 부하 충전 및 방전 동안, 상기 복수의 제2 인터커넥트는 전류가 상기 복수의 제2 인터커넥트 사이에서 분할됨에 따라 일렉트로마이그레이션에 대한 상기 집적 회로의 감도를 줄이는 것을 특징으로 하는 집적 회로.
  18. 집적 회로를 제조하는 방법에 있어서,
    제1 트랜지스터를 제2 트랜지스터에 제1 와이어에 의해 전기 결합하는 단계;
    상기 제1 와이어를 출력 와이어에 제2 와이어에 의해 전기 결합하는 단계; 및
    상기 제1 와이어를 상기 출력 와이어에 중복 와이어에 의해 전기 결합하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  19. 제18항에 있어서, 출력 부하 충전 및 방전 동안, 상기 중복 와이어는 상기 집적 회로의 출력 순 저항을 감소시키는 것을 특징으로 하는 집적 회로 제조 방법.
  20. 제18항에 있어서, 출력 부하 충전 및 방전 동안, 상기 중복 와이어는 전류가 상기 제1 와이어와 상기 중복 와이어 사이에서 분할됨에 따라 일렉트로마이그레이션에 대한 상기 집적 회로의 감도를 줄이는 것을 특징으로 하는 집적 회로 제조 방법.
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