KR102596609B1 - 반도체 장치의 제조 방법 및 레이아웃 디자인 시스템 - Google Patents
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Abstract
반도체 장치의 수율, 신뢰성 및 공정성을 개선하는 반도체 장치의 제조 방법 및 레이아웃 디자인 시스템이 제공된다. 반도체 장치의 제조 방법은, 반도체 장치의 설계 정보 및 공정 정보를 포함하는 데이터 베이스를 제공하고, 데이터 베이스에 기초하는 기계 학습(machine learning)을 이용하여, 반도체 장치의 불량 패턴을 예측하는 예측 모델을 생성하고, 예측 모델을 이용하여 대상 디자인 레이아웃 내의 대상 패턴을 선택하되, 대상 패턴은 대상 네트와, 대상 네트와 연결되는 대상 비아와, 대상 네트와 다른 레벨에서 대상 비아와 연결되는 교차 네트를 포함하고, 대상 네트에 인접하는 주변 패턴을 분석하고, 분석된 주변 패턴에 기초하여, 대상 네트와 동일 레벨에서 교차 네트와 교차하는 리던던트 네트와, 리던던트 네트와 교차 네트를 연결하는 리던던트 비아를 생성하고, 리던던트 네트 및 리던던트 비아가 소정의 디자인 룰을 만족하는지 여부를 검사하는 것을 포함한다.
Description
본 발명은 반도체 장치의 제조 방법 및 레이아웃 디자인 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 리던던트 네트(redundant net) 및 리던던트 비아(redundant via)를 포함하는 반도체 장치의 제조 방법 및 레이아웃 디자인 시스템에 관한 것이다.
반도체 장치의 제조 공정이 점차 미세화짐에 따라, 소형화된 반도체 장치에 대한 수요가 날로 증가하고 있다. 이러한 소형화된 반도체 장치를 제조하기 위해서는 완성된 장치의 신뢰성을 확보할 수 있는 레이아웃 디자인이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 장치의 수율, 신뢰성 및 공정성을 개선하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 장치의 수율, 신뢰성 및 공정성을 개선하는 레이아웃 디자인 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 반도체 장치의 설계 정보 및 공정 정보를 포함하는 데이터 베이스를 제공하고, 데이터 베이스에 기초하는 기계 학습(machine learning)을 이용하여, 반도체 장치의 불량 패턴을 예측하는 예측 모델을 생성하고, 예측 모델을 이용하여 대상 디자인 레이아웃 내의 대상 패턴을 선택하되, 대상 패턴은 대상 네트와, 대상 네트와 연결되는 대상 비아와, 대상 네트와 다른 레벨에서 대상 비아와 연결되는 교차 네트를 포함하고, 대상 네트에 인접하는 주변 패턴을 분석하고, 분석된 주변 패턴에 기초하여, 대상 네트와 동일 레벨에서 교차 네트와 교차하는 리던던트 네트와, 리던던트 네트와 교차 네트를 연결하는 리던던트 비아를 생성하고, 리던던트 네트 및 리던던트 비아가 소정의 디자인 룰을 만족하는지 여부를 검사하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 반도체 장치의 대상 디자인 레이아웃을 제공하고, 대상 디자인 레이아웃 내의 대상 패턴을 선택하되, 대상 패턴은 제1 방향으로 연장되는 대상 네트와, 대상 네트와 연결되는 제1 대상 비아와, 대상 네트와 다른 레벨에서 제1 방향과 교차하는 제2 방향으로 연장되며 제1 대상 비아와 연결되는 제1 교차 네트를 포함하고, 대상 네트에 인접하는 주변 패턴을 분석하되, 주변 패턴은 대상 네트와 동일 레벨에서 제1 방향으로 각각 연장되며 서로 이격되는 제1 주변 네트 및 제2 주변 네트를 포함하고, 제1 주변 네트와 제2 주변 네트 사이에, 대상 네트와 동일 레벨에서 제1 방향으로 연장되는 리던던트 네트를 생성하고, 리던던트 네트와 제1 교차 네트를 연결하는 제1 리던던트 비아를 생성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 반도체 장치의 대상 디자인 레이아웃을 제공하고, 대상 디자인 레이아웃 내의 대상 패턴을 선택하되, 대상 패턴은 제1 방향으로 연장되는 대상 네트와, 대상 네트와 연결되는 제1 대상 비아와, 제1 대상 비아와 이격되며 대상 네트와 연결되는 제2 대상 비아와, 대상 네트와 다른 레벨에서 제1 방향과 교차하는 제2 방향으로 연장되며 제1 대상 비아와 연결되는 제1 교차 네트와, 대상 네트와 다른 레벨에서 제2 방향으로 연장되며 제2 대상 비아와 연결되는 제2 교차 네트를 포함하고, 대상 네트에 인접하는 주변 패턴을 분석하되, 주변 패턴은 대상 네트와 동일 레벨에서 제1 방향으로 연장되며 대상 네트와 이격되는 제1 주변 네트를 포함하고, 대상 네트와 동일 레벨에서 제1 방향으로 연장되고, 제1 주변 네트를 사이에 두고 대상 네트와 이격되는 제1 리던던트 네트를 생성하고, 제1 리던던트 네트와 제1 교차 네트를 연결하는 제1 리던던트 비아와, 제1 리던던트 네트와 제2 교차 네트를 연결하는 제2 리던던트 비아를 생성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 레이아웃 디자인 시스템은, 프로세서, 프로세서를 이용하여, 반도체 장치의 대상 디자인 레이아웃 내의 대상 패턴을 선택하는 선택부, 및 프로세서를 이용하여, 대상 패턴 내에 리던던트 네트 및 리던던트 비아를 생성하는 생성부를 포함하고, 대상 패턴은, 대상 네트와, 대상 네트와 연결되는 대상 비아와, 대상 네트와 다른 레벨에서 대상 비아와 연결되는 제1 교차 네트를 포함하고, 생성부는, 대상 네트에 인접하는 주변 패턴을 분석하는 분석 모듈과, 분석된 주변 패턴에 기초하여, 대상 네트와 동일 레벨에서 제1 교차 네트와 교차하는 리던던트 네트와, 리던던트 네트와 제1 교차 네트를 연결하는 리던던트 비아를 생성하는 생성 모듈과, 리던던트 네트 및 리던던트 비아가 소정의 디자인 룰을 만족하는지 여부를 검사하는 검사 모듈을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2a는 도 1의 대상 패턴 선택 단계를 설명하기 위한 순서도이다.
도 2b는 도 1의 대상 패턴 선택 단계를 설명하기 위한 개념도이다.
도 3a는 도 1의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 3b는 도 1의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 레이아웃도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 5는 도 4의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면들이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 8은 도 7의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 10은 도 9의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면들이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 14 및 도 15는 도 13의 타이밍 손상 검사 단계를 설명하기 위한 예시적인 도면이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 레이아웃 디자인 시스템을 설명하기 위한 블록도이다.
도 20은 도 19의 선택부를 설명하기 위한 블록도이다.
도 21은 도 19의 생성부를 설명하기 위한 블록도이다.
도 2a는 도 1의 대상 패턴 선택 단계를 설명하기 위한 순서도이다.
도 2b는 도 1의 대상 패턴 선택 단계를 설명하기 위한 개념도이다.
도 3a는 도 1의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 3b는 도 1의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 레이아웃도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 5는 도 4의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면들이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 8은 도 7의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 10은 도 9의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면들이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다.
도 14 및 도 15는 도 13의 타이밍 손상 검사 단계를 설명하기 위한 예시적인 도면이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 레이아웃 디자인 시스템을 설명하기 위한 블록도이다.
도 20은 도 19의 선택부를 설명하기 위한 블록도이다.
도 21은 도 19의 생성부를 설명하기 위한 블록도이다.
이하에서, 도 1 내지 도 17을 참조하여, 본 발멸의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2a는 도 1의 대상 패턴 선택 단계를 설명하기 위한 순서도이다. 도 2b는 도 1의 대상 패턴 선택 단계를 설명하기 위한 개념도이다. 도 3a는 도 1의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다. 도 3b는 도 1의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 레이아웃도이다. 도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다. 도 5는 도 4의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면들이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 대상 디자인 레이아웃 내의 대상 패턴을 선택하고(S10), 상기 대상 패턴 내에 리던던트 네트 및 리던던트 비아를 생성하고(S20), 디자인 룰 검사를 수행하는 것을(S30) 포함한다.
도 1, 도 2a 및 도 2b를 참조하면, 대상 디자인 레이아웃 내의 대상 패턴을 선택하는 것은(S10), 데이터 베이스(DB)를 제공하고(S110), 데이터 베이스(DB)로부터 피쳐 셋(FS; feature set)을 생성하고(S120), 피쳐 셋(FS)에 기초하는 기계 학습(machine learning)을 이용하여 불량 패턴을 예측하는 예측 모델(PM)을 생성하고(S130), 예측 모델(PM)을 이용하여 대상 디자인 레이아웃 내의 대상 패턴을 선택하는 것을(S140)을 포함할 수 있다.
구체적으로, 먼저, 데이터 베이스가 제공될 수 있다(S110). 데이터 베이스(DB)는 예를 들어, 반도체 장치의 설계 정보 및 공정 정보를 포함할 수 있다.
반도체 장치의 설계 정보는 디자인 레이아웃 도면, 상기 디자인 레이아웃 도면에 기초하여 시뮬레이션(simulation)에 의해 가공된 정보 등을 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 반도체 장치의 설계 정보는 데이터의 형태에 한정되지 않는다.
반도체 장치의 공정 정보는 특정 노드(예를 들어, 7nm, 8nm, 10nm, 14nm 등)에 해당하는 반도체 장치의 공정 조건을 특정하는 정보, 해당 공정 조건에서 측정된 실측값(experimental value)을 기준으로 불량 패턴을 정의하는 정보, 해당 공정 조건에 대한 시뮬레이션 정보 등을 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 반도체 장치의 공정 정보는 데이터의 형태에 한정되지 않는다.
데이터 베이스(DB)는 복수의 반도체 장치로부터 제공될 수 있다. 예를 들어, 제1 반도체 장치(SD1)의 설계 정보 및 공정 정보가 제1 데이터 베이스로 제공될 수 있고, 제1 반도체 장치(SD1)와 다른 제2 반도체 장치(SD2)의 설계 정보 및 공정 정보가 제2 데이터 베이스로 제공될 수 있다.
이어서, 데이터 베이스(DB)로부터 피쳐 셋(FS)을 생성할 수 있다(S120). 피쳐 셋(FS)을 생성하는 것은 예를 들어, 데이터 베이스(DB)로부터 반도체 장치의 정상 패턴(NP)과 불량 패턴(FP)을 분리하는 것을 포함할 수 있다. 예를 들어, 도 2b에 도시된 것처럼, 피쳐 셋(FS)은 제1 반도체 장치(SD1)의 정상 패턴(NP; 또는 논핫스팟(non-hot spot))의 피쳐(feature)를 포함하는 제1 피쳐 셋(FS1)과, 상기 제1 반도체 장치(SD1)의 불량 패턴(FP; 또는 핫스팟(hot spot))의 피쳐를 포함하는 제2 피쳐 셋(FS2)을 포함할 수 있다.
이어서, 피쳐 셋(FS)에 기초하는 기계 학습을 이용하여 반도체 장치의 불량 패턴을 예측하는 예측 모델(PM)을 생성할 수 있다(S130). 예를 들어, 상기 제1 피쳐 셋(FS1) 및 상기 제2 피쳐 셋(FS2)에 기초하는 기계 학습이 수행될 수 있다. 이에 따라, 반도체 장치의 불량 패턴을 예측하는 예측 모델(PM)이 생성될 수 있다.
상기 기계 학습은 예를 들어, SVM(support vector machine), 군집화(clustering), 분류(classification), 회귀 분석(regression) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 예측 모델(PM)을 이용하여 대상 디자인 레이아웃 내의 대상 패턴을 선택할 수 있다(S140). 이에 따라, 대상 디자인 레이아웃 내에서 불량 패턴이 예측되는 대상 패턴이 선택될 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 대상 패턴 내에 리던던트 네트 및 리던던트 비아를 생성하는 것은(S20), 상기 대상 패턴 내의 제1 대상 네트(110), 대상 비아(112, 114) 및 교차 네트(210, 220)를 특정하고(S210), 제1 대상 네트(110)에 인접하는 주변 네트(120, 130)를 분석하고(S220), 제1 대상 네트(110) 및 대상 비아(112, 114)에 대응되는 리던던트 네트 및 리던던트 비아를 생성하는 것을(S230) 포함할 수 있다.
본 명세서에서, 네트(net)는 대상 디자인 레이아웃 내의 배선을 지칭할 수 있다. 예를 들어, 네트는 대상 디자인 레이아웃 내의 인터커넥트(interconnect), 라우팅(routing), 금속 배선(metal line) 등을 지칭할 수 있다.
이하의 설명에서, 대상 패턴은 예시적으로 도 3b에 도시된 패턴 모양을 갖는 것으로 설명한다. 예를 들어, 도 3b에 도시된 것처럼, 대상 패턴은 제1 대상 네트(110), 제1 교차 네트(210), 제2 교차 네트(220), 제1 대상 비아(112) 및 제2 대상 비아(114)를 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 대상 패턴은 다른 다양한 패턴 모양을 가질 수 있음은 물론이다.
구체적으로, 먼저, 대상 패턴 내의 제1 대상 네트(110), 대상 비아(112, 114) 및 교차 네트(210, 220)를 특정할 수 있다(S210).
제1 대상 네트(110)는 대상 디자인 레이아웃 내에서 불량이 예측되는 네트일 수 있다. 제1 대상 네트(110)는 예를 들어, 제1 방향(Y)으로 길게 연장될 수 있다.
제1 교차 네트(210) 및 제2 교차 네트(220)는 제1 대상 네트(110)와 교차하는 네트일 수 있다. 예를 들어, 제1 교차 네트(210)는 제1 방향(Y)과 교차하는 제2 방향(X)으로 길게 연장될 수 있다. 제2 교차 네트(220)는 제1 교차 네트(210)와 이격되어 제2 방향(X)으로 길게 연장될 수 있다.
제1 교차 네트(210) 및 제2 교차 네트(220)는 제1 대상 네트(110)와 다른 레벨에 배치될 수 있다. 도 3b에서, 제1 교차 네트(210) 및 제2 교차 네트(220)는 모두 제1 대상 네트(110)보다 낮은 레벨에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 교차 네트(210) 및 제2 교차 네트(220) 중 하나가 제1 대상 네트(110)보다 높은 레벨에 배치될 수도 있고, 제1 교차 네트(210) 및 제2 교차 네트(220)가 모두 제1 대상 네트(110)보다 높은 레벨에 배치될 수도 있다.
제1 대상 비아(112)는 서로 다른 레벨에 배치되는 제1 대상 네트(110)와 제1 교차 네트(210)를 연결할 수 있다. 제2 대상 비아(114)는 제1 대상 비아(112)와 이격되어 서로 다른 레벨에 배치되는 제1 대상 네트(110)와 제2 교차 네트(220)를 연결할 수 있다. 예를 들어, 제1 교차 네트(210)와 제2 교차 네트(220)가 서로 동일한 레벨에 배치되는 경우에, 제1 대상 비아(112)와 제2 대상 비아(114)는 서로 동일한 레벨에 배치될 수 있다.
도 3b에서, 제1 대상 네트(110)는 제1 대상 비아(112) 및 제2 대상 비아(114)를 넘어 길게 연장되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 대상 비아(112) 및 제2 대상 비아(114)가 제1 대상 네트(110)와 연결되기만 한다면, 제1 대상 비아(112) 및 제2 대상 비아(114) 중 적어도 하나는 제1 대상 네트(110)의 말단에 배치될 수도 있다. 예를 들어, 제1 대상 비아(112)는 제1 대상 네트(110)의 일단에 배치되고, 제2 대상 비아(114)는 제1 대상 네트(110)의 타단에 배치될 수 있다.
마찬가지로, 제1 교차 네트(210)는 제1 대상 비아(112)를 넘어 길게 연장되고, 제2 교차 네트(220)는 제2 대상 비아(114)를 넘어 길게 연장되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 대상 비아(112)는 제1 교차 네트(210)의 일단에 배치되고, 제2 대상 비아(114)는 제2 교차 네트(220)의 일단에 배치될 수도 있다.
이어서, 제1 대상 네트(110)에 인접하는 주변 네트(120, 130)를 분석할 수 있다(S220).
예를 들어, 제1 주변 네트(120) 및 제2 주변 네트(130)가 제1 대상 네트(110)에 인접하게 배치될 수 있다. 제1 주변 네트(120) 및 제2 주변 네트(130)는 예를 들어, 제1 방향(Y)으로 길게 연장될 수 있다. 또한, 제1 주변 네트(120) 및 제2 주변 네트(130)는 제1 대상 네트(110)와 제2 방향(X)으로 이격될 수 있다.
몇몇 실시예에서, 제1 주변 네트(120)는 제1 대상 네트(110)의 일측에 인접할 수 있고, 제2 주변 네트(130)는 제1 대상 네트(110)의 타측에 인접할 수 있다. 즉, 제1 대상 네트(110)는 제1 주변 네트(120)와 제2 주변 네트(130) 사이에 개재될 수 있다.
도 3b에서, 제1 주변 네트(120) 및 제2 주변 네트(130)는 모두 제1 교차 네트(210) 및 제2 교차 네트(220)와 교차하는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 주변 네트(120) 및 제2 주변 네트(130)는 모두 제1 교차 네트(210) 및 제2 교차 네트(220) 중 적어도 하나와 교차하지 않을 수도 있다.
리던던트 비아(112R, 114R)를 생성하는 것은(S234a), 리던던트 네트(110R)를 생성한(S232a) 후에 수행되는 것으로 설명되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 리던던트 비아(112R, 114R)를 생성하는 것은(S234a), 리던던트 네트(110R)를 생성하기(S232a) 전에 수행될 수도 있고, 리던던트 네트(110R)를 생성하는 것과(S232a) 동시에 수행될 수도 있다.
이어서, 제1 대상 네트(110) 및 대상 비아(112, 114)에 대응되는 리던던트 네트 및 리던던트 비아를 생성할 수 있다(S230). 리던던트 네트 및 리던던트 비아를 생성하는 것은(S230), 도 4 내지 도 18을 참조하여 구체적으로 설명한다.
다시 도 1을 참조하면, 디자인 룰 검사를 수행할 수 있다(S30). 예를 들어, 생성된 리던던트 네트 및 리던던트 비아가 소정의 디자인 룰을 만족하는지 여부가 검사될 수 있다.
몇몇 실시예에서, 생성된 리던던트 네트 및 리던던트 비아가 소정의 디자인 룰을 만족하는 경우에, 생성된 리던던트 네트 및 리던던트 비아를 포함하는 결과 디자인 레이아웃이 제공될 수 있다. 생성된 리던던트 네트 및 리던던트 비아가 소정의 디자인 룰을 만족하지 못하는 경우에, 생성된 리던던트 네트 및 리던던트 비아는 대상 디자인 레이아웃으로부터 제거될 수 있다.
몇몇 실시예에서, 대상 디자인 레이아웃 내의 대상 패턴을 선택하는 것은(S10) 도 2a 및 도 2b에 관한 설명에서 상술한 방법 이외의 방법으로 수행될 수도 있다.
예를 들어, 반도체 장치의 설계 정보로부터 반도체 장치의 성능에 큰 영향을 주는 네트 등의 정보가 제공될 수 있고, 이러한 네트 등이 대상 패턴으로 선택될 수도 있다. 예를 들어, 반도체 장치의 동기화(synchronization)에 이용되는 클락 네트(clock net), 반도체 장치에 전력을 입출력하는 파워 네트(power net), 또는 반도체 장치에 입출력되는 신호들의 타이밍 결정에 이용되는 타이밍 크리티컬 네트(timing-critical net) 등이 대상 패턴으로 선택될 수도 있다.
또한, 예를 들어, 도 2a 및 도 2b에 관한 설명에서 상술한 방법에 의해 대상 패턴이 정의되지 않을 수 있다. 이러한 경우에, 대상 디자인 레이아웃 내에서 리던던트 네트 또는 리던던트 비아의 추가가 가능한 임의의 패턴이 대상 패턴으로 선택될 수도 있다.
도 4 및 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 리던던트 네트 및 리던던트 비아를 생성하는 것은(S230), 제1 대상 네트(110)보다 큰 폭을 갖는 리던던트 네트(110R)를 생성하고(S232a), 대상 비아(112, 114)보다 큰 폭을 갖는 리던던트 비아(112R, 114R)를 생성하고(S234a), 제1 대상 네트(110) 및 대상 비아(112, 114)를 리던던트 네트(110R) 및 리던던트 비아(112R, 114R)로 대체하는 것을(S236a) 포함할 수 있다.
구체적으로, 먼저, 제1 대상 네트(110)보다 큰 폭을 갖는 리던던트 네트(110R)를 생성할 수 있다(S232a). 리던던트 네트(110R)는 제1 대상 네트(110)에 의해 대상 디자인 레이아웃 내에서 발생될 수 있는 불량을 방지하는 네트일 수 있다. 리던던트 네트(110R)는 예를 들어, 제1 대상 네트(110)와 동일 레벨에서 제1 방향(Y)으로 길게 연장될 수 있다.
몇몇 실시예에서, 리던던트 네트(110R)는 제1 주변 네트(120)와 제2 주변 네트(130) 사이에 생성될 수 있다.
몇몇 실시예에서, 리던던트 네트(110R)는 제1 대상 네트(110)보다 큰 폭을 가질 수 있다. 예를 들어, 도 5에 도시된 것처럼, 리던던트 네트(110R)의 제2 방향(X)으로의 폭(W21)은 제1 대상 네트(110)의 제2 방향(X)으로의 폭(W11)보다 클 수 있다.
몇몇 실시예에서, 제1 대상 네트(110)에 인접하는 주변 네트를 분석하는 것은(S220), 제1 대상 네트(110)의 양 측에 인접하는 주변 네트와의 간격을 분석하는 것을 포함할 수 있다. 예를 들어, 제1 대상 네트(110)에 인접하는 주변 네트를 분석하는 것은(S220), 제1 대상 네트(110)와 제1 주변 네트(120) 사이의 거리(D11) 및 제1 대상 네트(110)와 제2 주변 네트(130) 사이의 거리(D12)를 측정하는 것을 포함할 수 있다. 측정된 거리(D11, D12)가 소정의 거리 이상인 경우에, 제1 대상 네트(110)보다 큰 폭을 갖는 리던던트 네트(110R)가 생성될 수 있다(232a).
이어서, 제1 대상 비아(112) 및 제2 대상 비아(114)보다 큰 폭을 갖는 제1 리던던트 비아(112R) 및 제2 리던던트 비아(114R)를 생성할 수 있다(S234a).
제1 리던던트 비아(112R)는 서로 다른 레벨에 배치되는 리던던트 네트(110R)와 제1 교차 네트(210)를 연결할 수 있다. 제2 리던던트 비아(114R)는 제1 리던던트 비아(112R)와 이격되어 서로 다른 레벨에 배치되는 리던던트 네트(110R)와 제2 교차 네트(220)를 연결할 수 있다.
도 5에서, 리던던트 네트(110R)는 제1 리던던트 비아(112R) 및 제2 리던던트 비아(114R)를 넘어 길게 연장되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 리던던트 비아(112R) 및 제2 리던던트 비아(114R)가 리던던트 네트(110R)와 연결되기만 한다면, 제1 리던던트 비아(112R) 및 제2 리던던트 비아(114R) 중 적어도 하나는 리던던트 네트(110R)의 말단에 배치될 수도 있다.
몇몇 실시예에서, 리던던트 비아(112R, 114R)는 대상 비아(112, 114)보다 큰 폭을 가질 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 리던던트 비아(112R)의 제2 방향(X)으로의 폭(W22)은 제1 대상 비아(112)의 제2 방향(X)으로의 폭(W12)보다 클 수 있다.
도 5에서, 제1 리던던트 비아(112R)의 폭 및 제2 리던던트 비아(114R)의 폭이 모두 제1 대상 비아(112)의 폭 및 제2 대상 비아(114)의 폭보다 큰 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 리던던트 비아(112R)의 폭은 제1 대상 비아(112)의 폭보다 크고, 제2 리던던트 비아(114R)의 폭은 제2 대상 비아(114)의 폭과 실질적으로 동일할 수도 있다.
제1 리던던트 비아(112R)와 제2 리던던트 비아(114R)가 이격되는 거리(E12)는 제1 대상 비아(112)와 제2 대상 비아(114)가 이격되는 거리(E11)와 동일한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제1 대상 네트(110), 제1 대상 비아(112) 및 제2 대상 비아(114)를 각각 리던던트 네트(110R), 제1 리던던트 비아(112R) 및 제2 리던던트 비아(114R)로 대체할 수 있다(S236a).
몇몇 실시예에서, 디자인 룰 검사를 수행하는 것은(S30), 생성된 리던던트 네트(110R) 및 리던던트 비아(112R, 114R)에 대한 디자인 룰 검사를 수행하는 것을 포함할 수 있다. 예를 들어, 리던던트 네트(110R)에 대한 디자인 룰 검사를 수행하는 것은, 리던던트 네트(110R)와 제1 주변 네트(120) 사이의 거리(D21) 및 리던던트 네트(110R)와 제2 주변 네트(130) 사이의 거리(D22)를 측정하는 것을 포함할 수 있다.
몇몇 실시예에서, 측정된 거리(D21, D22)가 소정의 디자인 룰을 만족하는 경우에, 리던던트 네트(110R)를 포함하는 결과 디자인 레이아웃이 제공될 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 대상 디자인 레이아웃에서 불량이 예측되는 패턴(대상 패턴)에 리던던트 네트 및 리던더시 비아를 형성함으로써, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 교차 네트(210)와 제2 교차 네트(220)는 서로 다른 레벨에 배치될 수 있다.
예를 들어, 도시된 것처럼, 제1 교차 네트(210)는 리던던트 네트(110R)보다 낮은 레벨에 배치될 수 있고, 제2 교차 네트(220)는 리던던트 네트(110R)보다 높은 레벨에 배치될 수 있다.
제1 리던던트 비아(112R)는 리던던트 네트(110R)와 제1 교차 네트(210)를 연결할 수 있고, 제2 리던던트 비아(114R)는 리던던트 네트(110R)와 제2 교차 네트(220)를 연결할 수 있다. 이에 따라, 제1 리던던트 비아(112R)와 제2 리던던트 비아(114R)는 서로 다른 레벨에 배치될 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다. 도 8은 도 7의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 리던던트 네트 및 리던던트 비아를 생성하는 것은, 주변 네트(예를 들어, 제2 주변 네트(130))를 사이에 두고 제1 대상 네트(110)와 이격되는 리던던트 네트(110R)를 생성하고(S232b), 리던던트 네트(110R)와 교차 네트(210, 220)를 연결하는 리던던트 비아(112R, 114R)를 생성하는 것을(S234b) 포함할 수 있다.
구체적으로, 먼저, 주변 네트(예를 들어, 제2 주변 네트(130))를 사이에 두고 제1 대상 네트(110)와 이격되는 리던던트 네트(110R)를 생성할 수 있다(S232b).
몇몇 실시예에서, 제2 주변 네트(130)에 인접하는 제3 주변 네트(140)가 배치될 수 있다. 예를 들어, 제3 주변 네트(140)는 제2 주변 네트(130)를 사이에 두고 제1 대상 네트(110)와 이격될 수 있다.
제1 주변 네트(120), 제2 주변 네트(130) 및 제3 주변 네트(140)는 모두 제2 교차 네트(220)와 교차하지 않는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 주변 네트(120), 제2 주변 네트(130) 및 제3 주변 네트(140) 중 적어도 하나는 제2 교차 네트(220)와 교차할 수도 있다.
몇몇 실시예에서, 리던던트 네트(110R)는 제2 주변 네트(130)와 제3 주변 네트(140) 사이에 생성될 수 있다. 이에 따라, 리던던트 네트(110R)는 제2 주변 네트(130)를 사이에 두고 제1 대상 네트(110)와 이격될 수 있다.
몇몇 실시예에서, 제1 대상 네트(110)에 인접하는 주변 네트를 분석하는 것은(S220), 제1 대상 네트(110) 주변에 배치되는 주변 네트들 간의 간격을 분석하는 것을 포함할 수 있다. 예를 들어, 제1 대상 네트(110)에 인접하는 주변 네트를 분석하는 것은(S220), 제2 주변 네트(130)와 제3 주변 네트(140) 사이의 거리(D33)를 측정하는 것을 포함할 수 있다. 측정된 주변 네트들 간의 거리(D33)가 소정의 거리 이상인 경우에, 제2 주변 네트(130)와 제3 주변 네트(140) 사이에 리던던트 네트(110R)가 생성될 수 있다(232b).
몇몇 실시예에서, 제2 주변 네트(130)와 제3 주변 네트(140) 사이의 거리(D33)는 제1 대상 네트(110)와 제1 주변 네트(120) 사이의 거리(D31) 및 제1 대상 네트(110)와 제2 주변 네트(130) 사이의 거리(D32)보다 클 수 있다.
리던던트 네트(110R)의 제2 방향(X)으로의 폭(W31)은 제1 대상 네트(110)의 제2 방향(X)으로의 폭(W11)과 동일한 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 리던던트 네트(110R)의 폭은 제1 대상 네트(110)의 폭과 다를 수도 있다.
이어서, 리던던트 네트(110R)와 교차 네트(210, 220)를 연결하는 리던던트 비아(112R, 114R)를 생성할 수 있다(S234b).
제1 리던던트 비아(112R)는 서로 다른 레벨에 배치되는 리던던트 네트(110R)와 제1 교차 네트(210)를 연결할 수 있다. 제2 리던던트 비아(114R)는 제1 리던던트 비아(112R)와 이격되어 서로 다른 레벨에 배치되는 리던던트 네트(110R)와 제2 교차 네트(220)를 연결할 수 있다.
제1 리던던트 비아(112R)의 제2 방향(X)으로의 폭(W32)은 제1 대상 비아(112)의 제2 방향(X)으로의 폭(W12)과 동일한 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 리던던트 비아(112R)의 폭은 제1 대상 비아(112)의 폭과 다를 수도 있다. 마찬가지로, 제2 리던던트 비아(114R)의 폭은 제2 대상 비아(114)의 폭과 다를 수 있다.
몇몇 실시예에서, 제1 리던던트 비아(112R)와 제2 리던던트 비아(114R)가 이격되는 거리(E22)는 제1 대상 비아(112)와 제2 대상 비아(114)가 이격되는 거리(E21)와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 디자인 룰 검사를 수행하는 것은(S30), 생성된 리던던트 네트(110R) 및 리던던트 비아(112R, 114R)에 대한 디자인 룰 검사를 수행하는 것을 포함할 수 있다. 예를 들어, 리던던트 네트(110R)에 대한 디자인 룰 검사를 수행하는 것은, 리던던트 네트(110R)와 제2 주변 네트(130) 사이의 거리(D41) 및 리던던트 네트(110R)와 제3 주변 네트(140) 사이의 거리(D42)를 측정하는 것을 포함할 수 있다.
몇몇 실시예에서, 측정된 거리(D41, D42)가 소정의 디자인 룰을 만족하는 경우에, 리던던트 네트(110R)를 포함하는 결과 디자인 레이아웃이 제공될 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 대상 디자인 레이아웃에서 불량이 예측되는 패턴(대상 패턴)에 불량이 발생하더라도, 대상 패턴을 보완하는 리던던트 네트 및 리던더시 비아를 형성함으로써, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다. 도 10은 도 9의 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면들이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 리던던트 네트 및 리던던트 비아를 생성하는 것은, 주변 네트(예를 들어, 제2 주변 네트(130))를 사이에 두고 제1 대상 네트(110)와 이격되는 리던던트 네트(110R)를 생성하고(S232b), 교차 네트(예를 들어, 제2 교차 네트(220))로부터 연장되는 연장 네트(220E)를 생성하고(S236b), 리던던트 네트(110R)와 연장 네트(220E)를 연결하는 제2 리던던트 비아(114R)를 형성하는 것을(S234b') 포함할 수 있다.
몇몇 실시예에서, 제2 대상 비아(114)는 제2 교차 네트(220)의 말단에 배치될 수 있다. 예를 들어, 제2 교차 네트(220)는 제2 주변 네트(130)와 제3 주변 네트(140) 사이의 영역까지 연장되지 않을 수 있다. 이에 따라, 제2 교차 네트(220)는 리던던트 네트(110R)와 중첩되지 않을 수 있다.
연장 네트(220E)는 제2 교차 네트(220)의 말단으로부터 제2 방향(X)으로 연장될 수 있다. 이에 따라, 연장 네트(220E)는 제2 주변 네트(130)와 제3 주변 네트(140) 사이의 영역까지 연장될 수 있다. 또한, 연장 네트(220E)는 리던던트 네트(110R)와 중첩될 수 있다. 연장 네트(220E)는 제2 교차 네트(220)와 동일 레벨에 배치될 수 있다.
이어서, 리던던트 네트(110R)와 연장 네트(220E)를 연결하는 제2 리던던트 비아(114R)를 생성할 수 있다(S234b'). 이에 따라, 제2 리던던트 비아(114R)는 제1 리던던트 비아(112R)와 이격되어 서로 다른 레벨에 배치되는 리던던트 네트(110R)와 제2 교차 네트(220)를 연결할 수 있다. 몇몇 실시예에서, 제2 리던던트 비아(114R)는 연장 네트(220E)와 직접(directly) 연결될 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 교차 네트(210)와 제2 교차 네트(220)는 서로 다른 레벨에 배치될 수 있다.
예를 들어, 도시된 것처럼, 제1 교차 네트(210)는 제1 대상 네트(110) 및 리던던트 네트(110R)보다 낮은 레벨에 배치될 수 있고, 제2 교차 네트(220) 및 연장 네트(220E)는 제1 대상 네트(110) 및 리던던트 네트(110R)보다 높은 레벨에 배치될 수 있다. 이에 따라, 제1 대상 비아(112)와 제2 대상 비아(114)는 서로 다른 레벨에 배치될 수 있고, 제1 리던던트 비아(112R)와 제2 리던던트 비아(114R)는 서로 다른 레벨에 배치될 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 대상 네트(110)와 리던던트 네트(110R) 사이에 복수의 주변 네트(예를 들어, 제2 주변 네트(130) 및 제3 주변 네트(140))가 개재될 수 있다.
몇몇 실시예에서, 제3 주변 네트(140)에 인접하는 제4 주변 네트(150)가 배치될 수 있다. 예를 들어, 제4 주변 네트(150)는 제2 주변 네트(130) 및 제3 주변 네트(140)를 사이에 두고 제1 대상 네트(110)와 이격될 수 있다.
몇몇 실시예에서, 리던던트 네트(110R)는 제3 주변 네트(140)와 제4 주변 네트(150) 사이에 생성될 수 있다. 이에 따라, 리던던트 네트(110R)는 제2 주변 네트(130) 및 제3 주변 네트(140)를 사이에 두고 제1 대상 네트(110)와 이격될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 순서도이다. 도 14 및 도 15는 도 13의 타이밍 손상 검사 단계를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 리던던트 네트 및 리던던트 비아를 생성하는 것은, 생성된 리던던트 네트 및 리던던트 비아에 대한 타이밍 손상(timing hurt) 검사를 수행하는 것을(S238b) 더 포함할 수 있다.
타이밍 손상 검사는, 예를 들어, 생성된 배선 경로의 길이를 측정함으로써 수행될 수 있다. 여기서, 배선 경로는 전기적 신호가 전달되는 경로를 의미한다.
예를 들어, 생성된 리던던트 네트에 대한 배선 경로의 길이가 대상 네트에 대한 배선 경로의 길이와 실질적으로 동일한 경우에, 생성된 리던던트 네트 및 리던던트 비아를 포함하는 결과 디자인 레이아웃이 제공될 수 있다. 생성된 리던던트 네트에 대한 배선 경로의 길이가 대상 네트에 대한 배선 경로의 길이보다 긴 경우에, 생성된 리던던트 네트 및 리던던트 비아는 대상 디자인 레이아웃으로부터 제거될 수 있다.
예를 들어, 제2 교차 네트(220)의 좌측(이하에서, 제1 지점(P1))으로부터 제1 교차 네트(210)의 우측(이하에서, 제2 지점(P2))으로 이어지는 제1 배선 경로(RP1) 및 제2 배선 경로(RP2)가 정의될 수 있다.
제1 배선 경로(RP1)는 제1 대상 네트(110)를 지나며 제1 지점(P1)으로부터 제2 지점(P2)으로 이어질 수 있다. 예를 들어, 도 14에 도시된 것처럼, 제1 배선 경로(RP1)의 길이는, 제1 지점(P1)으로부터 제2 대상 비아(114)까지 제2 교차 네트(220)를 따라 이어지는 거리(L11)와, 제2 대상 비아(114)로부터 제1 대상 비아(112)까지 제1 대상 네트(110)를 따라 이어지는 거리(L12)와, 제1 대상 비아(112)로부터 제2 지점(P2)까지 이어지는 거리(L13)의 합일 수 있다.
제2 배선 경로(RP2)는 리던던트 네트(110R)를 지나며 제1 지점(P1)으로부터 제2 지점(P2)으로 이어질 수 있다. 예를 들어, 도 15에 도시된 것처럼, 제2 배선 경로(RP2)의 길이는, 제1 지점(P1)으로부터 제2 리던던트 비아(114R)까지 제2 교차 네트(220)를 따라 이어지는 거리(L21)와, 제2 리던던트 비아(114R)로부터 제1 리던던트 비아(112R)까지 제1 대상 네트(110)를 따라 이어지는 거리(L22)와, 제1 리던던트 비아(112R)로부터 제2 지점(P2)까지 이어지는 거리(L23)의 합일 수 있다.
몇몇 실시예에서, 제1 배선 경로(RP1)의 길이(L11+L12+L13)는 제2 배선 경로(RP2)의 길이(L21+L22+L23)와 실질적으로 동일할 수 있다. 이에 따라, 리던던트 네트(110R)를 포함하는 결과 디자인 레이아웃이 제공될 수 있다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 복수의 리던던트 네트(110Ra, 110Rb)가 생성될 수 있다.
예를 들어, 제1 주변 네트(120)와 제2 주변 네트(130) 사이에, 제1 대상 네트(110)보다 큰 폭을 갖는 제1 리던던트 네트(110Ra)가 생성될 수 있다. 예를 들어, 제1 리던던트 네트(110Ra)의 제2 방향(X)으로의 폭(W41)은 제1 대상 네트(110)의 제2 방향(X)으로의 폭(W11)보다 클 수 있다.
몇몇 실시예에서, 제1 리던던트 네트(110Ra)와 연결되는 리던던트 비아(112Ra, 114Ra)는 대상 비아(112, 114)보다 큰 폭을 가질 수 있다. 예를 들어, 제1 리던던트 비아(112Ra)의 제2 방향(X)으로의 폭(W42)은 제1 대상 비아(112)의 제2 방향(X)으로의 폭(W12)보다 클 수 있다.
또한, 예를 들어, 제2 주변 네트(130)를 사이에 두고, 제1 대상 네트(110)와 이격되는 제2 리던던트 네트(110Rb)가 생성될 수 있다. 예를 들어, 제2 리던던트 네트(110Rb)는 제2 주변 네트(130)와 제3 주변 네트(140) 사이에 생성될 수 있다.
몇몇 실시에에서, 제2 리던던트 네트(110Rb)와 제1 교차 네트(210)를 연결되는 제3 리던던트 비아(112Rb)와, 제2 리던던트 네트(110Rb)와 제2 교차 네트(220)를 연결하는 제4 리던던트 비아(114Rb)가 생성될 수 있다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 대상 네트(110)보다 큰 폭을 가지며, 주변 네트를 사이에 두고 제1 대상 네트(110)와 이격되는 리던던트 네트(110R)가 생성될 수 있다.
예를 들어, 제2 주변 네트(130)와 제3 주변 네트(140)사이에, 제1 대상 네트(110)보다 큰 폭을 갖는 리던던트 네트(110R)가 생성될 수 있다. 예를 들어, 리던던트 네트(110R)의 제2 방향(X)으로의 폭(W61)은 제1 대상 네트(110)의 제2 방향(X)으로의 폭(W51)보다 클 수 있다.
몇몇 실시예에서, 리던던트 비아(112R, 114R)는 대상 비아(112, 114)보다 큰 폭을 가질 수 있다. 예를 들어, 제1 리던던트 비아(112R)의 제2 방향(X)으로의 폭(W62)은 제1 대상 비아(112)의 제2 방향(X)으로의 폭(W52)보다 클 수 있다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 리던던트 네트 및 리던던트 비아 생성 단계를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 2개 이상의 대상 네트에 대하여 각각의 대상 네트에 대응되는 리던던트 네트 및 리던던트 비아가 생성될 수 있다.
예를 들어, 대상 패턴은 제2 대상 네트`, 제3 및 제4 대상 비아(117, 119), 및 제3 및 제4 교차 네트(215, 225)를 더 포함할 수 있다.
제1 대상 네트`와 마찬가지로, 제2 대상 네트`는 대상 디자인 레이아웃 내에서 불량이 예측되는 네트일 수 있다. 제2 대상 네트`는 제1 대상 네트`와 이격될 수 있다. 예를 들어, 제2 대상 네트`는 제1 대상 네트`와 다른 기능을 수행하는 네트일 수 있다. 제2 대상 네트`는 제1 방향(Y)으로 길게 연장되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 교차 네트` 및 제4 교차 네트`는 제2 대상 네트`와 교차하는 네트일 수 있다. 예를 들어, 제3 교차 네트`는 제2 방향(X)으로 길게 연장될 수 있다. 제4 교차 네트`는 제2 교차 네트`와 이격되어 제2 방향(X)으로 길게 연장될 수 있다. 또한, 제3 교차 네트` 및 제4 교차 네트`는 제1 대상 네트(110)와 다른 레벨에 배치될 수 있다. 몇몇 실시예에서, 제3 교차 네트`는 제1 교차 네트`와 이격될 수 있고, 제4 교차 네트`는 제2 교차 네트`와 이격될 수 있다.
제3 대상 비아`는 서로 다른 레벨에 배치되는 제2 대상 네트`와 제3 교차 네트`를 연결할 수 있다. 제4 대상 비아`는 제3 대상 비아`와 이격되어 서로 다른 레벨에 배치되는 제2 대상 네트`와 제4 교차 네트`를 연결할 수 있다.
몇몇 실시예에서, 제1 대상 네트`에 대응되는 제1 리던던트 네트`가 생성될 수 있고, 제2 대상 네트`에 대응되는 제2 리던던트 네트`가 생성될 수 있다. 마찬가지로, 제1 및 제2 대상 비아(112, 114)에 대응되는 제1 및 제2 리던던트 비아(112Ra, 114Ra)가 생성될 수 있고, 제3 및 제4 대상 비아(117, 119)에 대응되는 제3 및 제4 리던던트 비아(112Rb, 114Rb)가 생성될 수 있다.
예를 들어, 제1 주변 네트(120)와 제2 주변 네트(130) 사이에, 제1 대상 네트(110)보다 큰 폭을 갖는 제1 리던던트 네트(110Ra)가 생성될 수 있다. 예를 들어, 제1 리던던트 네트(110Ra)의 제2 방향(X)으로의 폭(W41)은 제1 대상 네트(110)의 제2 방향(X)으로의 폭(W11)보다 클 수 있다.
몇몇 실시예에서, 제1 리던던트 네트(110Ra)와 연결되는 제1 및 제2 리던던트 비아(112Ra, 114Ra)는 제1 및 제2 대상 비아(112, 114)보다 큰 폭을 가질 수 있다. 예를 들어, 제1 리던던트 비아(112Ra)의 제2 방향(X)으로의 폭(W42)은 제1 대상 비아(112)의 제2 방향(X)으로의 폭(W12)보다 클 수 있다.
또한, 예를 들어, 제4 주변 네트(150)를 사이에 두고, 제2 대상 네트(115)와 이격되는 제2 리던던트 네트(110Rb)가 생성될 수 있다. 제2 리던던트 네트(110Rb)는 제1 리던던트 네트(110Ra)와 이격될 수 있다. 예를 들어, 제2 리던던트 네트(110Rb)는 제3 주변 네트(140)와 제4 주변 네트(150) 사이에 생성될 수 있다.
몇몇 실시에에서, 연장 네트(220E)는 제4 교차 네트`의 말단으로부터 제2 방향(X)으로 연장될 수 있다. 이에 따라, 제4 리던던트 비아`는 제2 리던던트 네트(110Rb)와 제4 교차 네트`를 연결할 수 있다.
이하에서, 도 1 내지 도 21을 참조하여, 본 발멸의 기술적 사상의 몇몇 실시예에 따른 레이아웃 디자인 시스템을 설명한다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 레이아웃 디자인 시스템을 설명하기 위한 블록도이다. 도 20은 도 19의 선택부를 설명하기 위한 블록도이다. 도 21은 도 19의 생성부를 설명하기 위한 블록도이다.
이하에서 사용되는 '부(unit)' 또는 '모듈(module)'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 특정한 역할들을 수행할 수 있다.
그러나, '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱(addressing)할 수 있는 저장 매체에 있도록 구성될 수도 있고, 하나 또는 그 이상의 프로세서(processor)들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다.
구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수도 있다.
도 19 내지 도 21을 참조하면, 몇몇 실시예에 따른 레이아웃 디자인 시스템은 프로세서(1000) 및 저장부(2000)를 포함한다.
저장부(2000)는 선택부(2100) 및 생성부(2200)를 포함할 수 있다.
선택부(2100)는 프로세서(1000)를 이용하여, 반도체 장치의 대상 디자인 레이아웃 내의 대상 패턴을 선택할 수 있다. 몇몇 실시예에서, 선택부(2100)는 입력 모듈(2110), 예측 모듈(2120) 및 선택 모듈(2130)을 포함할 수 있다.
입력 모듈(2110)은 반도체 장치의 설계 정보 및 공정 정보를 포함하는 데이터 베이스(예를 들어, 도 2b의 DB)를 제공받을 수 있다.
예측 모듈(2120)은 입력 모듈(2110)로부터 제공된 데이터 베이스에 기초하는 기계 학습(machine learning)을 이용하여, 반도체 장치의 불량 패턴을 예측하는 예측 모델(예를 들어, 도 2b의 PM)을 생성할 수 있다.
선택 모듈(2130)은 예측 모듈(2120)로부터 제공된 예측 모델을 이용하여, 대상 디자인 레이아웃 내에서 불량 패턴이 예측되는 대상 패턴을 선택할 수 있다.
생성부(2200)는 프로세서(1000)를 이용하여, 선택부(2100)로부터 선택된 대상 패턴 내에 리던던트 네트 및 리던던트 비아를 생성할 수 있다. 몇몇 실시예에서, 생성부(2200)는 분석 모듈(2210), 생성 모듈(2220) 및 검사 모듈(2230)을 포함할 수 있다.
분석 모듈(2210)은 선택부(2100)로부터 선택된 대상 패턴에 인접하는 주변 패턴(예를 들어, 도 3b의 120, 130)을 분석할 수 있다.
생성 모듈(2220)은 분석 모듈(2210)에 의해 분석된 주변 패턴에 기초하여, 리던던트 네트(예를 들어, 도 5의 110R) 및 리던던트 비아(예를 들어, 도 5의 112R, 114R)를 생성할 수 있다. 생성 모듈(2220)은 예를 들어, 도 4 내지 도 17에 관한 설명에서 상술한 방법을 이용하여 리던던트 네트 및 리던던트 비아를 생성할 수 있다.
검사 모듈(2230)은 생성 모듈(2220)에 의해 생성된 리던던트 네트 및 리던던트 비아가 소정의 디자인 룰을 만족하는지 여부를 검사할 수 있다. 생성된 리던던트 네트 및 리던던트 비아가 소정의 디자인 룰을 만족하는 경우에, 몇몇 실시예에 따른 레이아웃 디자인 시스템은, 생성된 리던던트 네트 및 리던던트 비아를 포함하는 결과 디자인 레이아웃을 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 대상 네트 110R: 리던던트 네트
112, 114: 대상 비아 112R, 114R: 리던던트 비아
120, 130: 주변 네트
1000: 프로세서 2000: 저장부
2100: 선택부 2200: 생성부
2110: 입력 모듈 2120: 예측 모듈
2130: 선택 모듈 2210: 분석 모듈
2220: 생성 모듈 2230: 검사 모듈
DB: 데이터 베이스 SD1, SD2: 반도체 장치
NP: 정상 패턴 FP: 불량 패턴
FS: 피쳐 셋 PM: 예측 모델
112, 114: 대상 비아 112R, 114R: 리던던트 비아
120, 130: 주변 네트
1000: 프로세서 2000: 저장부
2100: 선택부 2200: 생성부
2110: 입력 모듈 2120: 예측 모듈
2130: 선택 모듈 2210: 분석 모듈
2220: 생성 모듈 2230: 검사 모듈
DB: 데이터 베이스 SD1, SD2: 반도체 장치
NP: 정상 패턴 FP: 불량 패턴
FS: 피쳐 셋 PM: 예측 모델
Claims (20)
- 반도체 장치의 설계 정보 및 공정 정보를 포함하는 데이터 베이스를 제공하고,
상기 데이터 베이스에 기초하는 피쳐 셋(feature set)을 기계 학습(machine learning)하여, 반도체 장치의 불량 패턴을 예측하는 예측 모델을 생성하고,
상기 예측 모델을 이용하여 대상 디자인 레이아웃 내의 대상 패턴을 선택하되, 상기 대상 패턴은 대상 네트와, 상기 대상 네트와 연결되는 대상 비아와, 상기 대상 네트와 다른 레벨에서 상기 대상 비아와 연결되는 교차 네트를 포함하고,
상기 대상 네트에 인접하는 주변 패턴을 분석하고,
분석된 상기 주변 패턴에 기초하여, 상기 대상 네트와 동일 레벨에서 상기 교차 네트와 교차하는 리던던트 네트와, 상기 리던던트 네트와 상기 교차 네트를 연결하는 리던던트 비아를 생성하고,
상기 리던던트 네트 및 상기 리던던트 비아가 소정의 디자인 룰을 만족하는지 여부를 검사하는 것을 포함하고,
상기 피쳐 셋은 정상 패턴의 피쳐를 포함하는 제1 피쳐 셋과, 불량 패턴의 피쳐를 포함하는 제2 피쳐 셋을 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 예측 모델을 생성하는 것은, 상기 데이터 베이스로부터 상기 정상 패턴 및 상기 불량 패턴을 분리하여 상기 제1 피쳐 셋 및 상기 제2 피쳐 셋을 포함하는 상기 피쳐 셋을 생성하는 것을 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 주변 패턴은, 상기 대상 네트의 일측에 인접하는 제1 주변 네트와, 상기 대상 네트의 타측에 인접하는 제2 주변 네트를 포함하고,
상기 주변 패턴을 분석하는 것은, 상기 대상 네트와 상기 제1 주변 네트 사이의 거리 및 상기 대상 네트와 상기 제2 주변 네트 사이의 거리를 측정하는 것을 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 주변 패턴은, 상기 대상 네트의 일측에 인접하는 제1 주변 네트와, 상기 제1 주변 네트를 사이에 두고 상기 대상 네트와 이격되는 제2 주변 네트를 포함하고,
상기 주변 패턴을 분석하는 것은, 상기 제1 주변 네트와 상기 제2 주변 네트 사이의 거리를 측정하는 것을 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 리던던트 네트는 상기 대상 네트보다 큰 폭을 갖고,
상기 리던던트 비아는 상기 대상 비아보다 큰 폭을 갖고,
상기 리던던트 네트 및 상기 리던던트 비아를 생성하는 것은, 상기 대상 네트 및 상기 대상 비아를 각각 상기 리던던트 네트 및 상기 리던던트 비아로 대체하는 것을 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 주변 패턴은, 상기 대상 네트와 동일 레벨에서 상기 대상 네트와 이격되는 주변 네트를 포함하고,
상기 리던던트 네트는, 상기 주변 네트를 사이에 두고 상기 대상 네트와 이격되는 반도체 장치의 제조 방법. - 제 6항에 있어서,
상기 리던던트 네트 및 상기 리던던트 비아를 생성한 후에, 상기 리던던트 네트를 지나는 배선 경로에 대한 타이밍 손상(timing hurt) 검사를 수행하는 것을 더 포함하는 반도체 장치의 제조 방법. - 반도체 장치의 대상 디자인 레이아웃을 제공하고,
상기 대상 디자인 레이아웃 내의 대상 패턴을 선택하되, 상기 대상 패턴은 제1 방향으로 연장되는 대상 네트와, 상기 대상 네트와 연결되는 제1 대상 비아와, 상기 대상 네트와 다른 레벨에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 대상 비아와 연결되는 제1 교차 네트를 포함하고,
상기 대상 네트에 인접하는 주변 패턴을 분석하되, 상기 주변 패턴은 상기 대상 네트와 동일 레벨에서 상기 제1 방향으로 각각 연장되며 서로 이격되는 제1 주변 네트 및 제2 주변 네트를 포함하고,
상기 제1 주변 네트와 상기 제2 주변 네트 사이에, 상기 대상 네트와 동일 레벨에서 상기 제1 방향으로 연장되는 리던던트 네트를 생성하고,
상기 리던던트 네트와 상기 제1 교차 네트를 연결하는 제1 리던던트 비아를 생성하는 것을 포함하는 반도체 장치의 제조 방법. - 제 8항에 있어서,
상기 대상 네트는 상기 제1 주변 네트와 상기 제2 주변 네트 사이에 배치되고,
상기 주변 패턴을 분석하는 것은, 상기 대상 네트와 상기 제1 주변 네트 사이의 거리 및 상기 대상 네트와 상기 제2 주변 네트 사이의 거리를 측정하는 것을 포함하는 반도체 장치의 제조 방법. - 제 9항에 있어서,
상기 리던던트 네트를 생성하는 것은, 상기 대상 네트를 상기 대상 네트보다 큰 폭을 갖는 상기 리던던트 네트로 대체하는 것을 포함하고,
상기 제1 리던던트 비아를 생성하는 것은, 상기 대상 비아를 상기 대상 비아보다 큰 폭을 갖는 상기 제1 리던던트 비아로 대체하는 것을 포함하는 반도체 장치의 제조 방법. - 제 8항에 있어서,
상기 제1 주변 네트는 상기 대상 네트와 상기 제2 주변 네트 사이에 배치되고,
상기 주변 패턴을 분석하는 것은, 상기 제1 주변 네트와 상기 제2 주변 네트 사이의 거리를 측정하는 것을 포함하는 반도체 장치의 제조 방법. - 제 8항에 있어서,
상기 대상 패턴은, 상기 대상 네트의 타단과 연결되는 제2 대상 비아와, 상기 대상 네트와 다른 레벨에서 상기 제2 방향으로 연장되며 상기 제2 대상 비아와 연결되는 제2 교차 네트를 더 포함하는 반도체 장치의 제조 방법. - 제 12항에 있어서,
상기 리던던트 네트의 타단과 상기 제2 교차 네트를 연결하는 제2 리던던트 비아를 생성하는 것을 더 포함하는 반도체 장치의 제조 방법. - 제 13항에 있어서,
상기 제1 리던던트 비아와 상기 제2 리던던트 비아가 이격되는 거리는, 상기 제1 대상 비아와 상기 제2 대상 비아가 이격되는 거리와 실질적으로 동일한 반도체 장치의 제조 방법. - 반도체 장치의 대상 디자인 레이아웃을 제공하고,
상기 대상 디자인 레이아웃 내의 대상 패턴을 선택하되, 상기 대상 패턴은 제1 방향으로 연장되는 대상 네트와, 상기 대상 네트와 연결되는 제1 대상 비아와, 상기 제1 대상 비아와 이격되며 상기 대상 네트와 연결되는 제2 대상 비아와, 상기 대상 네트와 다른 레벨에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 대상 비아와 연결되는 제1 교차 네트와, 상기 대상 네트와 다른 레벨에서 상기 제2 방향으로 연장되며 상기 제2 대상 비아와 연결되는 제2 교차 네트를 포함하고,
상기 대상 네트에 인접하는 주변 패턴을 분석하되, 상기 주변 패턴은 상기 대상 네트와 동일 레벨에서 상기 제1 방향으로 연장되며 상기 대상 네트와 이격되는 제1 주변 네트를 포함하고,
상기 대상 네트와 동일 레벨에서 상기 제1 방향으로 연장되고, 상기 제1 주변 네트를 사이에 두고 상기 대상 네트와 이격되는 제1 리던던트 네트를 생성하고,
상기 제1 리던던트 네트와 상기 제1 교차 네트를 연결하는 제1 리던던트 비아와, 상기 제1 리던던트 네트와 상기 제2 교차 네트를 연결하는 제2 리던던트 비아를 생성하는 것을 포함하는 반도체 장치의 제조 방법. - 제 15항에 있어서,
상기 대상 네트를 지나며 상기 제1 교차 네트로부터 상기 제2 교차 네트로 이어지는 제1 배선 경로의 길이는, 상기 리던던트 네트를 지나며 상기 제1 교차 네트로부터 상기 제2 교차 네트로 이어지는 제2 배선 경로의 길이와 실질적으로 동일한 반도체 장치의 제조 방법. - 제 15항에 있어서,
상기 제2 교차 네트로부터 상기 제2 방향으로 연장되는 연장 네트를 생성하는 것을 더 포함하고,
상기 연장 네트의 일단은 상기 제2 리던던트 비아와 직접(directly) 연결되는 반도체 장치의 제조 방법. - 제 15항에 있어서,
상기 제1 리던던트 네트의 상기 제2 방향으로의 폭은 상기 대상 네트의 상기 제2 방향으로의 폭보다 크고,
상기 제1 리던던트 비아의 상기 제2 방향으로의 폭은 상기 대상 비아의 상기 제2 방향으로의 폭보다 큰 반도체 장치의 제조 방법. - 프로세서;
상기 프로세서를 이용하여, 반도체 장치의 대상 디자인 레이아웃 내의 대상 패턴을 선택하는 선택부; 및
상기 프로세서를 이용하여, 상기 대상 패턴 내에 리던던트 네트 및 리던던트 비아를 생성하는 생성부를 포함하고,
상기 대상 패턴은, 대상 네트와, 상기 대상 네트와 연결되는 대상 비아와, 상기 대상 네트와 다른 레벨에서 상기 대상 비아와 연결되는 제1 교차 네트를 포함하고,
상기 생성부는,
상기 대상 네트에 인접하는 주변 패턴을 분석하는 분석 모듈과,
분석된 상기 주변 패턴에 기초하여, 상기 대상 네트와 동일 레벨에서 상기 제1 교차 네트와 교차하는 상기 리던던트 네트와, 상기 리던던트 네트와 상기 제1 교차 네트를 연결하는 리던던트 비아를 생성하는 생성 모듈과,
상기 리던던트 네트 및 상기 리던던트 비아가 소정의 디자인 룰을 만족하는지 여부를 검사하는 검사 모듈을 포함하고,
상기 선택부는,
반도체 장치의 설계 정보 및 공정 정보를 포함하는 데이터 베이스를 제공받는 입력 모듈과,
상기 데이터 베이스에 기초하는 피쳐 셋(feature set)을 기계 학습(machine learning)하여, 반도체 장치의 불량 패턴을 예측하는 예측 모델을 생성하는 예측 모듈과,
상기 예측 모델을 이용하여 상기 대상 디자인 레이아웃 내의 상기 대상 패턴을 선택하는 선택 모듈을 포함하고,
상기 피쳐 셋은 정상 패턴의 피쳐를 포함하는 제1 피쳐 셋과, 불량 패턴의 피쳐를 포함하는 제2 피쳐 셋을 포함하는 레이아웃 디자인 시스템. - 삭제
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