KR20000060456A

KR20000060456A - 리소그래피 공정으로부터 야기되는 불량 발생 지점 예측 방법

Info

Publication number: KR20000060456A
Application number: KR1019990008770A
Authority: KR
Inventors: 박철홍
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-03-16
Filing date: 1999-03-16
Publication date: 2000-10-16

Abstract

기존의 방법보다 적은 비용으로 그리고, 보다 빠른 시간 내에 리소그래피 공정으로부터 야기되는 불량 발생 지점을 예측하는 방법에 관해 기재하고 있다. 본 발명에 따른 불량 발생 지점 예측 방법은, (a) 각각이 서로 다른 폭과 스페이스를 가지는 복수개의 테스트 패턴을 제작하고, (b) 상기 테스트 패턴들 각각에 대한 에어리얼 이미지(aerial image)를 시뮬레이션한 다음, (c) 입력되는 패턴의 폭에 대해 리소그래피 공정에 의해 형성될 패턴의 스페이스를 예측하는 삽입함수(interpolation function)를 제작한다. 그리고, (d) 상기 삽입함수에 의해 계산된 결과를 이용하여 결함 검출을 위한 룰을 추출(rule extract)하고 이를 이용하여 룰 파일(rule file)을 작성한 후, (e) 상기 룰 파일을 이용하여 상기 마스크 패턴에 대한 디자인 룰 체크(DRC)를 실행한다.

Description

리소그래피 공정으로부터 야기되는 불량 발생 지점 예측 방법{Method for predicting the location of defects induced by lithography process}

본 발명은 반도체 장치의 불량 발생 지점 예측 방법에 관한 것으로, 특히 리소그래피 공정으로부터 야기되는 브리지 불량과 같은 치명적인 불량이 발생될 가능성이 있는 지점을 예측하는 방법에 관한 것이다.

반도체 장치의 각종 패턴이 포토리소그래피 기술에 의하여 형성된다는 것은 널리 알려져 있다. 포토리소그래피 기술에 의하면, 반도체 웨이퍼상의 절연막이나 도전막 등, 패턴을 형성하여야 할 막 위에 X선이나 자외선 등과 같은 광선의 조사에 의해 용해도가 변화하는 포토레지스트막을 형성하고, 이 포토레지스트막의 소정 부위를 광선에 노출시킨 후, 현상액에 대하여 용해도가 큰 부분을 제거하여 포토레지스트 패턴을 형성하고, 상기 패턴을 형성하여야 할 막의 노출된 부분을 에칭에 의해 제거함으로써 배선이나 전극 등과 같은 각종 패턴을 형성한다.

이와 같이 형성된 각종 패턴은 그 사이즈나 집적도에 있어서 칩 전체에 걸쳐 균일하게 형성되지는 않는다. 따라서, 칩 내부의 일부 영역에서 초점심도(DOF;Depth Of Focus) 또는 광조사량(exposure dose)과 같은 리소그래피 공정의 마진이 부족한 문제가 발생될 수 있으며, 이는 반도체 장치의 제조 수율(yield)을 저하시키는 하나의 원인으로 작용한다.

예를 들어, 셀 어레이부, 주변회로부 및 코아부로 구분되는 반도체 메모리 장치에 있어서 리소그래피 공정의 조건은 통상, 최소 디자인 룰로 형성되는 셀 어레이부를 중심으로 최적화된다. 따라서, 셀 어레이부에 비해 상대적으로 집적도가 낮은 주변회로부나 코아부의 패턴들은 공정조건이 최적화되지 않은 상태 즉, 초점심도 또는 광조사량 마진이 취약한 상태에서 형성된다. 그 결과, 주변회로부 또는 코아부 내의 패턴들이 최초의 설계대로 형성되지 않는 문제가 발생되며 심지어는 전기적으로 절연되어야할 이웃한 패턴들이 서로 연결되는 브리지(bridge) 불량 등과 같은 결함이 발생될 수 있다. 그리고, 집적도가 증가되면 셀 어레이부 내의 패턴들이 더욱 고밀도로 형성되므로 상기 결함이 발생될 가능성은 더욱 커지게 된다.

칩 상에 형성되는 패턴이 설계치에 충실하게 되도록 하기 위한 한 방법으로서 OPC(Optical Proximity Correction) 기술을 이용하여 마스크를 보정하는 방법이 제안된 바 있다.

그러나, 상기 OPC 기술을 이용하면 칩 전체에 대한 패턴이 필요하기 때문에마스크 제작상의 어려움은 물론 많은 양의 CD(Critical Demension)를 측정해야 하는 문제가 있다. 즉, 종래의 OPC 기술에 의하면 많은 양의 패턴을 제작하여야 하고, CD를 측정해야하므로 불량을 예측하는데에는 많은 시간이 소요된다. 이러한 패턴 제작이나 CD 측정을 위한 시간의 소요는 반도체 장치의 제조비용을 상승시키는 원인이 된다.

본 발명이 이루고자 하는 기술적 과제는, 기존의 방법보다 적은 비용으로 그리고, 보다 빠른 시간 내에 리소그래피 공정으로부터 야기되는 불량 발생 지점을 예측하는 방법을 제공하는 것이다.

도 1은 본 발명의 일 실시예에 따른 불량 발생 지점 예측 방법을 설명하기 위해 도시한 공정 흐름도이다.

도 2는 본 발명의 일 실시예에 따라 제작된 테스트 패턴의 구조를 도시한 평면도이다.

상기 과제를 이루기 위한 본 발명에 따른 불량 발생 지점 예측 방법은, (a) 각각이 서로 다른 폭과 스페이스를 가지는 복수개의 테스트 패턴을 제작하고, (b) 상기 테스트 패턴들 각각에 대한 에어리얼 이미지(aerial image)를 시뮬레이션한 다음, (c) 입력되는 패턴의 폭에 대해 리소그래피 공정에 의해 형성될 패턴의 스페이스를 예측하는 삽입함수(interpolation function)를 제작한다. 그리고, (d) 상기 삽입함수에 의해 계산된 결과를 이용하여 결함 검출을 위한 룰을 추출(rule extract)하고 이를 이용하여 룰 파일(rule file)을 작성한 후, (e) 상기 룰 파일을 이용하여 상기 마스크 패턴에 대한 디자인 룰 체크(DRC)를 실행한다.

여기서, 상기 룰을 추출하는 (d)단계는, (d-1) 상기 삽입함수를 이용하여 전체 디자인 영역에서의 패턴 스페이스 값을 계산하는 단계와, (d-2) 계산된 각각의 패턴 스페이스 값과 최소 디자인 스페이스 값과 비교하고 상기 계산된 스페이스 값들을 복수개의 영역으로 분류하는 단계를 포함한다.

그리고, 계산된 스페이스 값을 분류하는 상기 (d-2) 단계는, 계산된 패턴 스페이스 값의 차이가 상기 최소 디자인 스페이스의 20％ 미만인 경우 "불량 가능성이 미세함"으로, 20％∼40％ 사이에 속한 경우 "불량 가능성 있음"으로, 40％∼60％ 사이에 속한 경우 "브리지 불량 발생됨"으로 구성되는 것이 바람직하다.

본 발명에 의하면 소정의 테스트 패턴들에 대한 에어리얼 이미지 시뮬레이션을 이용하기 때문에 반도체 장치 제조 공정에서 자주 발생되는 포토레지스트의 변화나 생산라인의 변화에 의존하지 않는다. 그리고, 기존의 OPC 기술과는 달리 많은 개수의 테스트 패턴이 필요치 않아 종래의 방법에 비해 5∼7배 정도 검출 속도가 빨라진다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 일 실시예에 따른 불량 발생 지점 예측 방법을 설명하기 위해 도시한 공정 흐름도이고, 도 2는 본 발명의 일 실시예에 따라 제작된 테스트 패턴(TP)의 구조를 도시한 평면도이다. 본 발명의 실시예는 반도체 장치 제조시 리소그래피 공정에 의해 야기될 수 있는 패턴 불량 특히, 브리지 불량이 발생되는 지점을 예측하는 방법에 대해 기술된다.

먼저, 단계 (a)를 참조하면, 복수개의 테스트 패턴을 제작한다.

구체적으로, 각각이 서로 다른 폭과 스페이스를 가지는 복수개의 테스트 패턴들을 제작한다. 상기 복수개의 테스트 패턴들 각각은 도 2에 도시된 바와 같이, 소정의 스페이스(S)를 가지는 적어도 두 개의 이웃한 패턴(P1,P2)들을 구비하고, 각 패턴(P1,P2)은 서로 다른 선폭(B1,B2)을 가지는 것이 바람직하다. 또한, 상기 복수개의 테스트 패턴(TP) 각각은 서로 다른 스페이스(S)와 선폭(B1,B2)으로 형성되는 것이 바람직하다.

본 발명의 바람직한 실시예에 따른 상기 테스트 패턴(TP)은, 브리지성 불량과 같은 치명적인 불량이 발생되는 임계적 근사 패턴을 보다 효율적으로 추출할 수 있도록, 상기 브리지 불량이 발생될 가능성이 있는 최소 스페이스에 근접한 스페이스(S)를 가지도록 형성된다.

다음, 단계 (b)를 참조하면, 상기 테스트 패턴(TP)들 각각에 대한 에어리얼 이미지(aerial image)를 시뮬레이션한다.

구체적으로, 상기 단계 (a)에서 제작된 각 테스트 패턴들에 대한 상기 에어리얼 이미지를 측정하고, 그 결과를 이용하여 리소그래피 공정후 형성될 패턴의 스페이스 CD를 계산한다. 특히, 상기 에어리얼 이미지 모델을 이용하여 이웃한 패턴(P1,P2)이 소정크기 예컨대, 0.1μm씩 변화될때의 스페이스 CD를 계산한다.

여기서, 상기 에어리얼 이미지는 광원으로부터 포토마스크를 투과하여 형성되는 빛의 세기 분포를 일컬으며, 포토리소그래피 장비에서 기인된 광학적 현상만을 반영하기 때문에 포토레지스트로 인한 영향은 정확하게 반영되지 않는다. 그러나, 본 발명자의 실험에 의하면, 에어리얼 이미지 모델을 이용한 시뮬레이션 결과와 실험치와의 오차가 10％ 미만인 것으로 측정되었고, 브리지 불량과 같은 패턴간의 불량은 설계치와 비교하여 60％ 이상 벗어날 경우에 발생되므로 상기 에어리얼 이미지 모델을 이용한 시뮬레이션 결과는 유용하게 사용될 수 있음을 확인하였다.

그리고, 상기 에어리얼 이미지 모델을 이용한 시뮬레이션은, 포토레지스트 또는 반사방지막(ARC;Anti-Reflective Coating)을 구성하는 물질의 특성에 무관하여 반도체 장치 제조 공정에서 자주 발생되는 포토레지스트의 변화나 생산라인의 변화에 의존하지 않으므로 시뮬레이션을 위한 별도의 실험 모델 제작이 필요치 않은 장점이 있다.

계속해서, 다음 단계 (c)를 참조하면, 보간 함수(interpolation function)를 제작하고 전체 디자인에 대한 CD를 계산한다.

구체적으로, 상기 단계 (b)에서 계산된 스페이스 CD를 이용하여 보간 함수를 제작한다. 그리고, 상기 보간 함수를 이용하여 전체 디자인에 대한 스페이스 CD를 계산한다.

상기 에어리얼 이미지 시뮬레이션은 많은 양의 테스트 패턴 제작과 계산을 필요로하지만, 상기 단계 (b)에서 계산된 CD를 이용하여 보간 함수를 제작하게 되면 전체 디자인 영역에 대한 CD를 훨씬 빠른 시간 내에 계산할 수 있다.

여기서, 상기 보간 함수는 예컨대, 3차 다항식의 형태로 표현될 수 있으며, 상기 보간 함수에 의하면 입력되는 패턴의 선폭에 대해 리소그래피 공정 후 형성될 패턴의 스페이스를 예측할 수 있다.

단계 (d)를 참조하면, 상기 보간 함수를 이용하여 계산된 전체 디자인 영역에 대한 스페이스 CD를 근거로, 불량 발생 가능성을 예측할 수 있는 몇가지 룰을 추출하고 이를 기초로 룰 파일(rule file)을 작성한다.

구체적으로, 전체 디자인 영역에서 계산된 패턴 스페이스 CD의 차이(skew)를 기준으로 하여 복수개 예컨대, 적어도 세가지 종류로 분류된 룰을 추출한다. 상기 룰은 불량 발생 가능성을 판단하는 기준이 되며, 상기 추출된 룰에 기초하여 DRC 실행을 위한 룰 파일을 작성한다.

본 발명의 바람직한 실시예에 따라 추출된 상기 적어도 세가지의 룰은, 계산된 패턴 스페이스 CD의 차이가 최소 디자인 스페이스 CD의 20％ 미만인 경우 "불량 가능성이 미세함"(제1 룰)으로, 20％∼40％ 사이에 속한 경우 "브리지 불량 가능성 있음"(제2 룰)으로, 40％∼60％ 사이에 속한 경우 "브리지 불량 발생됨"(제3 룰)으로 분류된다. 상기와 같이 분류된 본 실시예에서는 브리지성 불량이 발생되는 경우즉, 브리지성 불량과 같은 치명적인 불량이 발생되는 임계적 근사 패턴은 상기 제3 룰로 한정된다.

그리고, 추출된 상기 세가지의 룰에 기초하여 복수개의 룰 테이블을 작성하고 이들로부터 디자인 룰 체크(DRC) 실행을 위한 룰 파일을 작성한다. 여기서, 상기 룰 테이블은 일정한 패턴 스페이스(S)에 대해 하나씩 작성될 수 있으며, 각 룰 테이블은 복수개의 선폭(도 2의 B1,B2)에 대해 해당되는 룰이 표기된다.

단계 (e)를 참조하면, 칩 전체에 대한 디자인 룰 체크(DRC)를 실행한다.

구체적으로, 상기 단계 (d)에서 작성된 룰 파일을 이용하여 칩 전체에 대한 디자인 룰 체크(DRC)를 실행한다. 상기 디자인 룰 체크를 통해 칩 전체 영역을 바(bar)와 스페이스(space)의 크기로 검색하고 상기 각각의 룰에 해당되는 부분을 검출해낸다. 특히 전체 칩 영역에 있어서, 상기 제3 룰로 검출되는 패턴은 리소그래피 공정을 이용한 실제 패턴 형성시 브리지 불량이 발생될 패턴으로서, 보정이 필요한 취약 패턴에 해당된다.

상기 DRC 결과에 따르면, 각각의 룰에 해당되는 패턴의 위치 파악이 가능하며 특히 브리지성 불량과 같은 치명적인 불량이 발생되는 임계적 근사 패턴이 형성되는 지점 즉, 제3 룰에 해당되는 지점을 파악할 수 있다. 이러한 DRC 결과를 이용하여 초점심도 또는 광조사량 마진이 취약한 영역을 모니터링할 수 있을 뿐만 아니라 이 결과를 마스크 제작시 반영함으로써 리소그래피 공정에 의해 브리지 불량이 발생되는 것을 사전에 예방할 수 있다.

도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 포토리소그래피 공정에서 야기되는 브리지성 불량과 같은 치명적인 불량이 발생될 수 있는 임계적 근사 패턴이 전체 칩 레벨에서 추출될 수 있으므로, 주변회로부 및 코아부에서의 브리지 불량 패턴의 발생이 예방될 수 있다. 이때, 소정의 테스트 패턴들에 대한 에어리얼 이미지 시뮬레이션을 이용하기 때문에 반도체 장치 제조 공정에서 자주 발생되는 포토레지스트의 변화나 생산라인의 변화에 의존하지 않는 장점이 있다. 그리고, 상기 에어리얼 이미지 시뮬레이션을 통해 계산된 스페이스 CD 값을 이용하여 소정의 삽입함수가 제작되기 때문에 기존의 OPC 기술과는 달리 많은 개수의 테스트 패턴이 필요치 않아 종래의 방법에 비해 5∼7배 정도 검출 속도가 빨라진다.

Claims

리소그래피 공정으로부터 야기되는 불량이 발생될 지점을 예측하는 방법에 있어서,

(a) 각각이 서로 다른 폭과 스페이스를 가지는 복수개의 테스트 패턴을 제작하는 단계;

(b) 상기 테스트 패턴들 각각에 대한 에어리얼 이미지(aerial image)를 시뮬레이션(simulation)하는 단계;

(c) 입력되는 패턴의 선폭에 대해 리소그래피 공정에 의해 형성될 패턴의 스페이스를 예측하는 보간 함수(interpolation function)를 제작하는 단계;

(d) 상기 보간 함수에 의해 계산된 결과를 이용하여 결함 검출을 위한 룰을 추출(rule extract)하고 이를 이용하여 룰 파일(rule file)을 작성하는 단계; 및

(e) 상기 룰 파일을 이용하여 상기 마스크 패턴에 대한 디자인 룰 체크(DRC)를 수행하는 단계를 구비하는 것을 특징으로 하는 불량 지점 예측 방법.
제1항에 있어서, 룰을 추출하는 상기 (d)단계는,

(d-1) 상기 삽입함수를 이용하여 전체 디자인 영역에서의 패턴 스페이스 값을 계산하는 단계; 및

(d-2) 계산된 각각의 패턴 스페이스 값과 최소 디자인 스페이스 값과 비교하고 상기 계산된 스페이스 값들을 복수개의 영역으로 분류하는 단계를 구비하는 것을 특징으로 하는 불량 지점 예측 방법.
제1항에 있어서, 디자인 룰 체크(DRC)를 실행하는 상기 (e) 단계 후,

리소그래피 공정에 의해 패턴 불량이 발생되는 것을 사전에 예방할 수 있도록, 각각의 룰에 해당되는 패턴의 위치를 파악하고 이를 마스크 제작시 반영하는 단계를 더 구비하는 것을 특징으로 하는 불량 지점 예측 방법.