KR100828026B1 - 집적회로 설계패턴의 레이아웃 수정방법 및 이를 수행하기위한 장치 - Google Patents
집적회로 설계패턴의 레이아웃 수정방법 및 이를 수행하기위한 장치 Download PDFInfo
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Abstract
서로 독립적인 결함의 동시에 고려하여 자동으로 설계패턴의 레이아웃을 수정할 수 있는 설계패턴의 수정방법 및 장치가 개시된다. 서로 독립적인 다수 결함의 발생정도에 관한 정보를 제공하는 다수의 결함 특성함수를 각각 생성하고, 결함 특성함수 사이의 상관관계를 나타내는 표준화 계수(normalization coefficient)를 결정한다. 다수의 결함 특성함수 및 표준화 계수에 근거하여 서로 독립적인 다수 결함을 고려한 통합결함의 발생정도에 관한 정보를 제공하는 단일한 통합 특성함수를 생성한다. 설계패턴을 통합 특성함수를 기준으로 평가하여 통합 불량의 발생정도가 최소화되도록 설계패턴을 수정한다. 설계패턴 전체의 레이아웃을 일정한 기준에 따라 자동으로 수정할 수 있다.
Description
도 1은 종래의 DFM 툴을 이용하여 획득한 각 결함의 특성함수를 나타내는 그래프이다.
도 2a는 본 발명의 일실시예에 의한 설계패턴의 레이아웃을 나타내는 평면도이다.
도 2b는 도 2a에 도시한 설계패턴에 대하여 공정을 수행한 결과 나타나는 실제패턴을 나타내는 평면도이다.
도 3은 본 발명의 일실시예에 따라 설계패턴을 자동으로 수정하는 방법을 나타내는 흐름도이다.
도 4는 본 발명의 일실시예에 따라 단위공정에 의해 기판 상에 형성된 실제패턴에 대한 결함 특성함수를 나타내는 그래프이다.
도 5는 도 3에 도시된 표준화 계수를 결정하는 단계를 상세하게 나타내는 흐름도이다.
도 6은 도 4에 도시된 각 결함유형에 대한 결함 특성함수를 이용하여 구한 통합 특성함수를 나타내는 그래프이다.
도 7은 상기 통합 특성함수를 이용하여 상기 설계패턴을 수정하는 방법을 나타내는 흐름도이다.
도 8은 본 발명의 일실시예에 의한 설계패턴 레이아웃 자동 수정장치를 나타내는 구성도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 설계패턴 110: 제1 설계패턴
120: 제2 설계패턴 130: 제3 설계패턴
140: 제4 설계패턴 200: 실제패턴
210: 제1 공정패턴 220: 제2 공정패턴
230: 제3 공정패턴 240: 제4 공정패턴
242: 추가영역 250: 추가패턴
500: 분석유닛 600: 수정기준 생성유닛
700: 수정유닛 800: 제어유닛
900: 수정장치
본 발명은 집적회로의 설계패턴 레이아웃에 관한 수정방법 및 장치에 관한 것으로서, 보다 상세하게는 자동으로 서로 다른 종류의 결함을 동시에 고려하여 집적회로의 불량을 최소화 활 수 있는 집적회로용 설계패턴의 레이아웃 수정 방법 및 이를 수행하기 위한 수정 장치에 관한 것이다.
일반적으로 반도체 소자와 같은 집적회로는 기판에 전사되어 집적회로를 형성하는 전사 회로 패턴(transcription circuit pattern)인 설계패턴을 제작하는 설계(design) 단계와 상기 회로 패턴을 반도체 기판에 형성하는 제조 공정(fabrication process) 단계를 통하여 구현된다. 예를 들면, 설계단계에서는 반도체 소자에 포함될 회로패턴을 마스크 필름에 형성하고 제작단계에서는 상기 마스크 필름에 형성된 회로패턴을 다양한 단위공정을 통하여 반도체 기판인 웨이퍼 상에 형성한다.
이때, 상기 설계패턴은 요구되는 소자특성을 구현하기 위한 이론적인 관점에서 설계된 회로패턴이므로, 다양한 공정 특성과 기법을 통하여 상기 설계패턴을 웨이퍼 상에 형성한 실제 회로패턴인 실제패턴과는 상이할 수 있다. 실제 제작공정 단계에서는 상기 설계패턴과 실제패턴과의 차이가 허용할 수 있는 범위 내에 있으면 불량으로 처리하지 않고 용인하고 있으며, 이와 같은 허용범위를 제조공정의 허용오차로 설계 단계에서 반영하고 있다.
그러나, 최근 반도체 집적회로의 집적도가 향상됨에 따라 반도체 소자의 선폭(design rule), 접촉영역(contact area) 또는 임계치수(critical dimension) 등이 지속적으로 감소하고 있으며, 이에 따라 설계단계에서 예측한 회로특성을 구현하지 못하는 공정불량(process failure)이 증가하고 제조공정의 수율이 현저히 감소하고 있다. 제조공정 단계에서 발생한 불량을 설계패턴에 반영시켜 반도체 장치의 수율을 향상하려는 다양한 노력이 진행되고 있다. 이와 같이, 제조공정에서 발 생한 공정불량을 설계단계에 반영하여 설계패턴의 레이아웃을 수정하는 일련의 과정은 제조지향형 설계(Design For Manufacturing, DFM)로 알려져 있다.
상기 제조지향형 설계는 상기 공정불량을 야기하는 대표적인 결함을 검출하여 그 유형을 확정하고 상기 결함의 발생을 최소화함으로써 전체적인 공정불량을 최소화하고 있다. 예를 들면, 상기 대표적인 유형의 결함 발생을 최소화하기 위해 상기 설계패턴의 윤곽(layout)을 수정하는 과정이 상기 제조지향형 설계에 포함될 수 있다.
일반적인 집적회로의 제조공정에서, 상기 공정결함을 야기하는 결함(defect)은 제조공정이 수행되는 동안의 외부환경에 의해 임의적으로 발생한 파티클(particle)이나 보이드(void)에 의해 발생하는 임의결함(random defect), 상기 레이아웃의 웨이퍼에 대한 불완전한 전사(print)에 기인한 구조형 결함(systematic defect) 및 상기 레이아웃의 불완전한 전사에 기인하여 결함을 야기하지는 않지만 반도체 장치의 성능저하를 유발하는 변수형 결함(parametric defect)으로 분류한다.
상기 임의결함은 각 단위공정을 수행하는 중에 의도하지 않게 발생하는 결함으로서 제조공정 중에 임의로 발생하는 파티클이나 보이드에 의해 발생하는 전기적 혹은 물리적 결함(electrical/physical defect)을 포함한다. 이와 대조적으로, 상기 구조형 결함은 임의의 단위 공정을 수행하여 형성된 실제패턴이 설계상의 회로패턴과 불일치하여 발생하는 결함으로서 집적회로를 제조하기 위한 각 단위공정이 허용할 수 있는 평균적인 공정 정밀도에 의해 결정되는 결함이다. 공정을 수행하는 시스템의 구조적 특징은 동일함에도 불구하고 축소된 선폭(critical dimension, CD)을 갖는 회로패턴을 형성하는 경우, 기판에 대한 설계패턴의 전사도(printability)는 감소하고 불량의 가능성은 그만큼 증가한다. 반도체 소자의 집적도 증가에 따라 각 단위공정은 더욱 정밀하게 수행될 것을 요구하므로 상기와 같은 구조형 결함의 가능성은 더욱 증대한다. 상기 변수형 결함은 테스트 과정에서는 결함으로 검출되지 않지만, 설계패턴과 실제패턴의 차이에 의해 반도체 소자의 성능열화를 초래함으로써 결과적으로 수율저하를 초래한다. 따라서, 상기 임의결함이나 구조형 결함은 직접적으로 공정불량을 야기하여 반도체 소자의 작동 자체를 불가능하게 하는 파괴적 결함(catastrophic defect)이지만, 상기 변수형 결함은 직접적인 공정불량은 야기하지 않지만 반도체 소자의 성능에 영향을 미쳐 결과적으로 공정 불량으로 취급되는 성능 결함(performance defect)이다. 즉, 상기 각 결함은 발생원인이 서로 독립적이어서 상기 공정불량에 끼치는 영향도 서로 개별적이다.
종래의 제조지향형 설계(DFM)에 의하면, 공정 엔지니어가 서로 독립적인 각각의 결함유형에 대하여 공정불량을 최소화 할 수 있는 설계패턴의 임계 물리량인 공정 특성변수를 확정하면, 설계 엔지니어가 각 결함유형으로부터 발생하는 공정불량을 종합적으로 판단하여 상기 개별적인 결함들을 모두 고려한 통합 결함에 의해 발생할 수 있는 공정불량을 최소화 할 수 있는 공정 특성변수인 수정값을 정하고 상기 수정값을 기준으로 설계패턴 전체를 수정한다.
그러나, 각 유형별 결함이 서로 독립적이므로 각각의 결함으로부터 발생하는 불량을 최소화하기 위한 설계패턴의 레이아웃 수정에 대한 자동화는 가능하지만 상 기 통합결함에 의한 공정불량을 최소화 할 수 있는 공정 특성변수를 확정하는 과정은 자동화 할 수 없다는 문제점이 있다.
특정 단위공정을 수행한 샘플 셀에 대하여 경험이 풍부한 공정 엔지니어가 수정되어야 할 사항과 위치를 표시해 주면, 설계 엔지니어가 상기 수정사항과 위치를 전체 셀에 대한 설계패턴의 레이아웃에 반영하여 종래의 설계패턴을 수정한다. 따라서, 수정된 설계패턴을 이용하여 제조공정을 수행할 경우, 공정 엔지니어가 제시한 유형의 결함으로부터 발생하는 공정불량은 전체 셀에 대하여 현저히 줄일 수 있으므로 수율을 향상할 수 있다. 예를 들면, 공정 엔지니어는 콘택과 액티브 영역의 오버랩 마진, 비트라인과 콘택의 오버랩 마진 또는 고립 비트라인의 광근접 보상 마진을 확보하기 위한 샘플 셀에 대한 설계패턴의 수정 위치와 수정 내역(modification specification)을 제시할 수 있다. 이때, 공정 엔지니어는 각 불량에 대한 설명과 수정 위치에 관한 매뉴얼을 형성하고 수정위치가 많을 경우에는 수정의 우선순위도 정하여 설계 엔지니어에 제공한다. 상기한 바와 같은 공정 엔지니어의 작업은 임의결함, 구조형 결함 및 변수형 결함의 각각에 대하여 수행되고, 서로 독립적으로 설계패턴의 레이아웃 수정에 반영된다.
최근에는 샘플 셀의 크기와 종류가 다양해지고 집적도의 증가에 따라 샘플 셀 내에서 검출되는 결함의 수도 증가하기 때문에, 상술한 바와 같은 공정 엔지니어의 샘플 셀에 대한 결함분석에는 다양한 DFM 툴(DFM tool)이 이용되고 있다. 특히, 수정위치와 불량의 종류뿐만 아니라 레이아웃 수정 전과 후의 수율 개선정도까지 자동으로 계산할 수 있어 종전의 제조 지향형 설계(DFM)의 정확도와 효율을 향 상하고 있다. 예를 들면, 상기 임의결함에 대해서는 결함이 발생할 가능성이 높은 임계 영역(Critical Area)을 분석할 수 있는 CAA 장비(Critical Area Analysis Device, CAA device)가 DFM 툴로서 널리 이용되고 있으며, 상기 구조용 결함에 대해서는 결함을 야기하는 특정 공정 특성의 임계오차(critical feature)를 분석하기 위한 CFA 장비(Critical Feature Analysis Device, CFA device)가 상기 DFM 툴로서 널리 이용되고 있다. 한편, 상기 변수형 결함에 대해서는 레이아웃의 전사도(printability)를 시각적으로 표현할 수 있는 LFD 장치(Litho-Friendly Design device)가 상기 DFM 툴로서 널리 이용되고 있다. 상기한 바와 같은 DFM 툴을 이용하여 각 결함 유형들에 관한 개별적인 수정 내역을 자동으로 얻을 수 있다.
그러나, 상기 결함들의 각각은 서로 특성이 다르고 특히 파괴적 결함과 성능 결함은 물리적 차원도 서로 다르게 표시되므로, 각각의 결함들 사이의 상호관계를 확인하는 것이 불가능하다. 따라서, 상기 각 결함들에 대한 DFM 툴을 이용한 특성함수를 수득한 다음, 경험이 풍부한 공정 엔지니어가 샘플 셀을 대상으로 각 유형별 결함들에 대한 정보 및 수정사항을 표시하면 이를 토대로 경험이 풍부한 설계 엔지니어가 샘플 셀에 기초한 수정정보를 기초로 전체 라이브러리 셀(library cell)에 대한 설계패턴의 레이아웃을 수동으로 수정한다.
도 1은 종래의 DFM 툴을 이용하여 획득한 각 결함의 특성함수를 나타내는 그래프이다. 도 1에서 그래프 I은 CAA 장치를 이용하여 획득한 임의결함에 대한 특성함수를 나타내고 있으며, 그래프 II는 LFD 장치를 이용하여 획득한 변수형 결함에 대한 특성함수를 나타내고 있다. 이때, 도 1의 가로축은 공정특성 변수를 나타내고 있으며 세로축은 결함들의 물리량을 나타내고 있다.
예를 들면, 레이아웃의 수정 목표를 패턴의 간격 또는 허용 공정오차를 최적화 할 수 있는 설계패턴의 전체적인 윤곽(layout)을 확정하고자 하는 경우, 상기 결함 특성함수는 설계패턴을 형성하는 특정 구조물 사이의 간격 또는 특정 설계패턴으로부터의 거리를 변수로 획득될 수 있다. 즉, 도 1의 가로축에 나타난 공정특성 변수는 설계패턴의 간격으로 표시하면 상기 임의결함이나 변수형 결함 모두에 공통적으로 적용할 수 있는 변수로 기능할 수 있다.
이때, 상기 임의결함은 백분율인 결함율(defect ratio)로 표시되지만, 상기 변수형 결함은 반도체 소자의 성능저하로 표시될 것이므로 소자의 성능을 나타내는 특정 물리량으로 표시된다. 예를 들면, 상기 변수형 결함은 전류의 세기, 전압, 시트 저항 또는 정전용량 등으로 표시될 수 있다. 따라서, 도 1의 세로축은 결함율 또는 특정 물리량으로 표시된다. 그러므로, 그래프 I 및 그래프 II는 경험 있는 공정 엔지니어에 의해 해석되고 이를 근거로 설계 엔지니어에 의해 반영되어 설계패턴의 최적 레이아웃을 결정한다. 따라서, 상기 결함율의 단위인 백분율과 상기 특정 물리량 사이의 표준화 계수(normalizing parameter)가 존재하지 않는 한 독립적인 유형의 결함들을 동시에 반영하여 레이아웃을 최적하게 수정할 수 있는 자동화 툴은 개발할 수 없다. 이에 따라, 샘플 셀에 기초한 공정 엔지니어의 결함분석에 근거하여 설계 엔지니어의 주관에 따라 전체 라이브러리 셀에 반영할 수 있는 설계패턴의 레이아웃을 수정하고 있다.
그러나, 이와 같은 제조지향형 설계의 수동 작업은 설계 엔지니어의 주관적 경험에 의존하고 있으므로 수정내용에 일관성이 부족하고 수정내용을 누락할 수 있는 문제점이 있다. 또한, 수정된 전체 라이브러리 셀에 대한 설계패턴을 공정 엔지니어가 검토(DEM review)하는 경우에 설계 엔지니어와 공유할 수 있는 검토 기준이 확정되지 않아 공정 엔지니어의 주관적 경험에 의존해야만 하는 문제점이 있다.
따라서, 상기 제조 지향형 설계의 일관성 및 레이아웃 수정시간 단축을 위해 독립적인 유형의 결함들을 동시에 반영하여 자동으로 레이아웃을 수정할 수 있는 자동화 공정이 제조 지향형 설계공정에 요구되고 있다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 서로 다른 유형의 결함을 동시에 고려하여 설계패턴의 레이아웃을 자동으로 수정하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 서로 다른 유형의 결함을 동시에 반영하여 레이아웃을 자동으로 수정할 수 있는 설계패턴 수정장치를 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 발명의 일 실시예에 의하면 집적회로 제조용 설계패턴의 수정방법이 개시된다. 설계패턴(design pattern)에 대응하는 다수의 실제패턴(processed pattern)이 형성된 기판으로부터 결함검사용 샘플을 선택하고, 선택된 상기 실제패턴을 불량(failure)의 종류에 따라 분류되고 일정한 윤곽(layout)을 갖는 모델패턴이 지정된 불량단위 별로 저장한다. 상기 각 불량단위로 저장된 실제패턴을 분석하여 상기 불량을 야기하는 서로 독립적인 다수 결 함(defect)의 발생정도에 관한 정보를 제공하는 다수의 결함 특성함수를 각각 생성한다. 상기 결함 특성함수 사이의 상관관계를 나타내는 표준화 계수(normalization coefficient)를 결정하고, 상기 다수의 결함 특성함수 및 상기 표준화 계수에 근거하여 서로 독립적인 상기 다수 결함을 고려한 통합결함의 발생정도에 관한 정보를 제공하는 단일한 통합 특성함수를 생성한다. 상기 모델패턴에 대응하는 상기 설계패턴을 상기 통합 특성함수를 기준으로 평가하여 상기 통합 불량의 발생정도가 최소화되도록 상기 설계패턴을 수정한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 실시예에 의하면 집적회로 제조용 설계패턴의 수정장치가 개시된다. 설계패턴 수정장치는 분석유닛, 수정기준 생성유닛, 수정유닛 및 상기 분석유닛, 수정기준 생성유닛 및 상기 수정유닛과 전기적으로 연결되어 상기 통합결함의 발생정도를 최소화시키도록 자동으로 상기 분석유닛, 상기 수정기준 생성유닛 및 상기 수정유닛을 제어하는 제어유닛을 포함한다. 상기 분석유닛은 설계패턴에 대응하여 형성된 실제패턴을 구비하는 검사대상 셀을 분석하여 불량을 야기하는 서로 독립적인 다수 결함의 발생정도를 알려주는 결함 특성함수를 생성한다. 상기 수정기준 생성유닛은 상기 분석유닛에서 생성된 다수의 결함 특성함수를 가공하여 서로 독립적인 상기 다수 결함을 모두 고려한 통합 결함의 발생정도를 알려주는 통합 특성함수를 생성한다. 상기 수정유닛은 상기 수정기준 생성유닛에서 생성된 상기 통합 특성함수를 이용하여 상기 설계패턴을 수정한다.
본 발명에 의하면, 서로 다른 독립적인 결함들인 임의결합, 구조형 결함 및 변수형 결함 사이의 표준화 계수를 확정하고 상기 표준화 계수를 이용하여 각 결함의 특성함수를 반영한 통합 특성함수를 구한다. 상기 통합 특성함수의 극소점에 대응하는 공정특성 변수에 대응하도록 설계패턴의 레이아웃을 수정함으로써 집적회로 제조공정의 수율을 증대한다. 또한, 제조공정에서 작업자의 주관적인 경험을 객관화함으로써 공정수행의 안정성을 제고하고 공정흐름을 표준화 할 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 하기의 실시예들은 예시적으로 제시된 것으로서 본 발명이 하기의 실시예들에 제한되는 것이 아님은 자명하며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양한 다른 형태로 구현할 수 있음은 자명하다.
설계패턴의 레이아웃(layout) 자동 수정방법
도 2a는 본 발명의 일실시예에 의한 설계패턴의 레이아웃을 나타내는 평면도이며, 도 2b는 도 2a에 도시한 설계패턴에 대하여 공정을 수행한 결과 나타나는 실제패턴을 나타내는 평면도이다.
도 2a를 참조하면, 본 발명의 일실시예에 의한 설계패턴은 기판(미도시)의 제1 층에 형성될 제1 설계패턴(110), 상기 제1 설계패턴(110)의 제1 측부(110a)와 접촉하며 상기 제1 층에서 상기 제1 패턴과 수직하게 연장하는 제2 설계패턴(120), 상기 제2 설계패턴(120)과 일정한 허용오차(AE)만큼 이격되어 동일한 제1 층에 형 성될 제3 설계패턴(130) 및 상기 제1 설계패턴(110)과 나란하게 위치하며 상기 제1 측부(110a)로부터 제1 이격거리(d1)만큼 이격되고 상기 제2 설계패턴(120)의 제2 측부(120b)로부터 제2 이격거리(d2)만큼 이격되어 위치하는 제4 설계패턴(140)을 포함한다.
예를 들면, 상기 제1 설계패턴(110)은 기판 상에 소정의 크기로 형성된 도전성 구조물이며 상기 제2 설계패턴(120)은 상기 도전성 구조물과 접촉하여 배치되는 제1 액티브 영역일 수 있다. 또한, 상기 제3 설계패턴(130)은 상기 제1 액티브 영역과 인접하게 배치되는 콘택 영역일 수 있으며, 상기 제4 설계패턴(140)은 상기 제1 액티브 영역의 내부에 형성되는 폴리실리콘 라인일 수 있다. 예를 들면, 상기 제4 설계패턴은 액티브 영역에 형성되는 게이트 라인을 포함할 수 있다. 따라서, 본 실시예의 경우 상기 설계패턴(100)은 상기 제2 및 제4 설계패턴(120, 140)의 오버랩 영역에 반도체 소자의 게이트 전극이 위치하도록 제조된다.
상기 설계패턴(100)은 반도체 기판 상에 전사될 때 다양한 공정조건에 의해 변형되고 왜곡된다. 예를 들면, 상기 설계패턴(100)의 각 모서리는 광 근접 효과(optical proximity effect) 등과 같은 공정 한계에 의해 정확하게 전사되지 못하고, 도 2b에 도시된 바와 같이 각 모서리가 곡선형태로 라운드 되어 전사된다. 이에 따라, 상기 설계패턴(100)에 대응하는 실제패턴(200)은 곡선 형태의 레이아웃을 갖는다. 특히, 상기 제1 설계패턴(110)의 제1 측부(110a)와 상기 제2 설계패턴(120)의 제1 측부(120a)는 상대적으로 큰 수직편차를 갖고 접촉하고 있으므로 다른 모서리 영역보다 라운드 폭이 크게 형성되어 상대적으로 큰 곡률반경을 갖는 제 1 커브(252)를 형성한다.
따라서, 상기 제2 설계패턴(120)에 대응하는 실제패턴(200)인 제2 공정패턴(220)은 상기 제2 설계패턴(120)보다 확장된 면적을 가지며, 상기 제4 설계패턴(140)에 대응하는 실제패턴(200)인 제4 공정패턴(240)과 상기 제2 공정패턴(220)의 오버랩 영역은 추가영역(250)만큼 증가한다. 이에 따라, 상기 추가영역(250)에 형성된 제4 공정패턴(240)은 소자의 작동시 불량원인으로 기능한다. 이하에서는, 상기 추가영역(250)에 형성된 제4 공정패턴(240)을 추가패턴(242)으로 지칭한다.
본 실시예의 경우, 액티브 영역인 상기 제2 공정패턴(220)에 형성되는 상기 제4 공정패턴(240)은 게이트 전극으로 기능하므로, 상기 추가패턴(242)은 설계 단계에서 예상하지 않은 추가 게이트 전극으로 기능한다. 상기 추가 게이트 전극은 설계 단계에서 비액티브 영역으로 예측된 영역으로 전류를 누설함으로써 소자의 작동불량을 초래한다.
이때, 상기 제4 공정패턴(240)이 상기 제1 공정패턴(210a)과 인접하게 위치한다면, 상기 추가패턴(242)의 면적이 충분히 크게 형성되고 상기 추가패턴(242)을 구비하는 소자는 아예 작동불능이 되어 결함으로 체크될 수 있다. 그러나, 상기 제4 공정패턴(240)이 상기 제1 공정패턴(210a)으로부터 상대적으로 이격되어 위치한다면, 상기 추가패턴(242)의 면적이 충분히 작게 형성되고 상기 추가패턴(242)을 누설되는 전류는 소자의 성능을 저하시킬 수는 있어도 소자의 동작을 저해하지는 못한다. 따라서, 본 실시예의 경우 상기 제1 설계패턴(110)과 상기 제4 설계패턴(140) 사이의 간격인 제1 이격거리(d1)를 수정함으로써 상기 공정패턴(200)에서 발생할 수 있는 변수형 결함의 발생을 최소화 할 수 있다.
그러나, 본 실시예의 경우, 상기 제2 설계패턴(120)의 제2 측부(120b)와 상기 제4 설계패턴(140) 사이의 간격인 제2 이격거리(d2)는 일정하게 유지될 것이 공정조건으로 요구되므로, 상기 제1 이격거리(d1)의 증가는 상기 제2 설계패턴(120)과 제3 설계패턴(130) 사이의 허용오차(AE)를 감소시키는 결과를 초래한다.
상기 허용오차(AE)의 감소는 상기 제2 설계패턴(120)과 상기 제3 설계패턴(130) 사이에 위치하는 임의의 파티클에 의해 발생할 수 있는 임의결함 및 상기 설계패턴(100)의 전사 정밀도(printability)를 나타내는 상기 구조형 결함에 기인하는 불량을 증가시킨다.
따라서, 상기 임의결함 및 구조형 결함에 기인하는 불량 증가를 감수하고서라도 변수형 결함에 의한 성능저하를 방지함으로써 소자의 전체적인 수율을 증가시킬 수 있는 제1 이격거리(d1)를 적정하게 설정할 수 있다. 종래에는 상기 적정거리를 엔지니어의 주관적 경험에 의존하여 찾을 수 있었지만 본 발명에 의하면 컴퓨터 시뮬레이션을 이용하여 자동으로 수득할 수 있는 장점이 있다.
이하, 본 발명의 일실시예에 의한 설계패턴의 자동 수정방법을 상설한다. 일실시예로서, 도 2a 및 도 2b에 도시된 레이아웃을 갖는 설계패턴 및 실제패턴을 대상으로 상기 적정거리를 자동으로 수득하는 과정을 예시적으로 개시한다. 그러나, 하기하는 바와 같은 자동 수정방법은 결함의 종류 및 설계패턴의 레이아웃이 상이하다 할지라도 동일하게 적용할 수 있음은 자명하다.
도 3은 본 발명의 일실시예에 따라 설계패턴을 자동으로 수정하는 방법을 나 타내는 흐름도이다.
도 3을 참조하면, 최초 작성된 설계패턴을 이용하여 집적회로 제조를 위한 단위공정을 수행하고, 상기 단위공정에 의해 다수의 실제패턴이 형성된 셀을 구비하는 기판(미도시)으로부터 소정 규모의 결함검사용 샘플 셀을 선택한다(단계 S100).
상기 기판 상에는 상기 단위공정에 의해 상기 설계패턴(design pattern)이 전사되어 다양한 실제패턴(processed pattern)이 형성된다. 예를 들면, 상기 단위공정은 기판 상에 스위치용 트랜지스터를 형성하기 위한 게이트 형성공정, 층간 절연막을 관통하는 콘택 형성 공정, 또는 트랜지스터와 콘택이 형성된 기판 상에 금속배선을 형성하기 위한 배선공정을 포함한다. 이때, 상기 실제패턴은 상기 단위공정의 공정조건이나 설계패턴의 윤곽특성(layout characteristic) 등과 같은 공정 환경에 의해 결정되는 다양한 결함(defect)들을 포함한다. 게이트(gate)나 콘택(contact)과 같은 구조물의 선폭이나 스페이스 감소, 접촉부재의 오버랩(overlap) 마진 감소, 게이트 전극에서의 누설전류 증가 또는 커패시터(capacitor)에서의 기생 커패시턴스 증가와 같은 다양한 결함들이 발생할 수 있다. 게이트 전극을 형성하는 공정에서는 라인 스페이스나 선폭에서 결함이 발생할 가능성이 높고, 콘택을 형성하는 공정에서는 오버랩 또는 정렬결함(mis-alignment)이 발생할 가능성이 높으며, 소자의 임계치수(critical dimension)가 낮을수록 실제패턴의 결함가능성은 더욱 높아진다. 또한, 상기 설계패턴의 윤곽이 충분한 간격을 갖거나 단순한 윤곽을 갖는다면 상대적으로 결함이 발생할 가능성은 낮다. 따라 서, 상기 기판에 형성된 실제패턴은 단위공정의 종류와 공정조건 및 설계패턴의 윤곽에 따라 결정되는 다양한 종류의 결함을 포함하고 있으며, 상기 결함들은 상기 기판의 전면에 걸쳐서 균등하게 분포한다. 이하에서는, 상기 단위공정을 통하여 기판의 유효영역에 형성된 각 작동단위(operation unit)를 라이브러리 셀이라 명명한다.
일실시예로서, 상기 라이브러리 셀의 검사영역을 한정하여 샘플 셀을 특정함으로써 상기 샘플 셀을 선택할 수 있다. 이어서, 상기 샘플 셀을 대상으로 결함의 종류, 위치, 유형 및 발생정도를 파악하기 위한 결함분석 작업을 수행한다. 이에 따라, 상기 샘플 셀에 포함된 실제패턴을 불량의 종류에 따라 분류되고 일정한 윤곽을 갖는 모델패턴이 지정된 불량단위별로 분류하여 저장한다(S200).
상기 공정불량은 공정 현장에서 과거의 경험적 데이터에 근거하여 종류별로 분류되어 불량단위를 형성하고 상기 각 공정불량을 야기하는 전형적인 특정 윤곽(layout)이 상기 불량단위에 대하여 일대일로 지정된다. 일실시예로서, 상기 공정불량은 접촉부재의 불충분한 오버랩, 게이트 전극의 누설전류, 커패시터에서의 기생 커패시턴스, 도전라인의 전기적 단락(electrical short) 및 층간 절연막의 보이드(void)를 포함할 수 있다. 상기 모델패턴의 윤곽은 상기 검출된 불량과 패턴 윤곽의 상호관계에 관한 과거의 경험적 데이터로부터 추론된 것으로서 확률적으로 검출된 불량을 야기할 가능성이 가장 높은 레이아웃을 갖는 패턴이다.
일실시예로서, 상기 각 불량단위의 모델패턴과 상기 샘플 셀의 실제패턴을 비교하고, 상기 모델패턴과 일치하는 레이아웃을 갖는 실제패턴을 상기 모델패턴에 대응하는 상기 각 불량단위에 저장한다.
이어서, 상기 각 불량단위로 저장된 실제패턴을 분석하여 상기 불량단위에 대응하는 공정불량을 야기하는 서로 독립적인 다수 결함(defect)의 발생정도에 관한 정보를 제공하는 다수의 결함 특성함수를 각각 생성한다(단계 S300).
일실시예로서, 상기 불량단위에 저장된 실제패턴에 대하여 제조 지향형 설계(DMF) 장비를 이용하여 결함분석을 수행한다. 상기 불량단위에 대응하는 공정불량을 야기하는 결함을 임의 결함(random defect), 구조형 결함(systematic defect) 및 변수형 결함(parametric defect)으로 분류하고, 각 결함 유형에 상응하는 DMF 장비를 이용하여 분석한다. 예를 들면, 상기 임의결함을 분석하기 위한 DFM 장비로서 CAA 장치를 이용하며, 상기 구조형 결함을 분석하기 위한 DFM 툴로서 CFA 장치를 이용한다. 또한, 상기 변수형 결함을 분석하기 위한 DFM 장비로서 LFD 장치를 이용할 수 있다. 그러나, 이와 같은 장치는 예시적인 것에 불과하며 작동자의 편의나 작업환경 등에 따라 다양한 DFM 장비가 사용될 수 있음은 자명하다.
언급한 바와 같이, 상기 샘플 셀에 분포된 결함은 수행된 공정조건과 설계패턴의 레이아웃에 따라 다양하게 발생할 수 있지만, 이하에서는, 도 2a에 도시된 바와 같은 레이아웃을 갖는 설계패턴(100)을 이용하여 단위공정을 수행하고 도 2b에 도시된 바와 같은 레이아웃을 갖는 실제패턴(200)에 발생한 라인 간격 및 스페이스 결함을 반영하여 상기 설계패턴을 자동으로 수정하는 방법을 예시적으로 개시한다. 즉, 도 2a 및 도 2b에서 발생한 공정불량은 추가 패턴에 누설전류 및 상기 허용오차(AE)의 감소로 인한 단락이며, 이를 야기하는 결함은 제1 공정패턴 및 제4 공정 패턴 사이의 라인 간격 결함 및 상기 제2 공정패턴 및 제3공정패턴 사이의 스페이스 결함을 포함한다.
상기 실제패턴(200)에 형성된 간격 및 스페이스 결함은 상기 제1 공정패턴(210)과 상기 제4 공정패턴(240) 사이에서 누설전류에 의한 성능감소를 수반하는 변수형 결함과 상기 제2 공정패턴(220)과 상기 제3 공정패턴(230) 사이에서 파티클에 의한 임의결함 및 허용오차(AE)의 감소에 의한 구조형 결함으로 분류할 수 있다.
상기 불량단위에 대응하는 불량을 방지할 수 있는 상기 실제패턴(200)의 임계 물리량을 상기 실제패턴을 형성하기 위한 단위공정의 공정 특성변수로 설정한다. 즉, 상기 모델 패턴에 대응하는 레이아웃을 갖는 상기 실제패턴에 대하여 상기 공정 특성변수를 기준으로 레이아웃을 수정하는 경우 상기 불량단위에 대응하는 공정불량의 발생이 가장 큰 영향을 받는다.
이어서, 상기 실제패턴에 대하여 결함 분석공정을 수행하여 상기 실제패턴의 공정 특성변수와 상기 결함 사이의 이산분포를 수득한다. 일실시예로서, 상기 실제패턴(200)에 대하여 CAA, CFA 및 LFD 장치를 이용하여 개별적으로 결함 분석을 수행하여 서로 독립적인 상기 임의결함, 구조형 결함 및 변수형 결함에 대한 각각의 이산분포를 수득한다. 각 결함유형에 대한 상기 이산분포를 통계적 기법을 이용하여 상기 결함 발생정도와 상기 공정 특성변수 사이의 연속함수인 결함 특성함수를 추론한다.
도 4는 본 발명의 일실시예에 따라 단위공정에 의해 기판 상에 형성된 실제 패턴에 대한 결함 특성함수를 나타내는 그래프이다.
상기 결함특성 함수는 결함발생에 가장 큰 영향을 미치는 특정 물리량을 변수로 하여 생성되며, 상기 공정 특성변수는 결함의 종류와 유형에 따라 달라질 수 있다. 특히, 동일한 유형의 결함에서도 결함과의 상관관계를 알고 싶은 특정변수를 상기 공정 특성변수로 선택할 수 있다. 예를 들면, 콘택에 관한 구조형 결함에 관한 결함 특성함수는 콘택과 도전층의 주변부까지의 거리를 공정 특성변수로 선택하며, 임의결합에 있어서는 파티클이 위치하는 양 구조물 사이의 이격거리를 공정 특성 변수로 선택할 수 있다.
본 실시예의 경우, 상기 제2 공정패턴(220)과 상기 제4 공정패턴(240) 사이의 간격인 제2 이격거리(d2)는 일정하게 고정될 것이 요구되므로, 실제패턴(200)의 결함 가능성은 제1 이격거리(d1) 또는 허용 공정오차(AE)에 의해 결정된다. 따라서, 상기 제1 이격거리(d1) 또는 상기 허용 공정오차를 공정특성 변수로 선택한다. 일실시예로서, 도 4에서 가로축(x축)은 상기 제1 이격거리를 나타내며, 세로축은 상기 DMF 툴을 통하여 확인된 불량률 또는 소자성능을 나타낸다.
도 4를 참조하면, CAA 장치를 이용하여 확인한 임의결함에 관한 특성함수는 그래프 I로 나타나며, CFA 장치를 이용하여 확인한 구조형 결함에 관한 특성함수는 그래프 II로 나타난다. 또한, LFD 장치를 이용하여 확인한 변수형 결함에 관한 특성함수는 그래프 III으로 나타난다.
따라서, 상기 제1 이격거리(d1)가 증가할수록 상기 추가패턴(242)이 작게 형성되므로 소자의 성능이 저하될 가능성은 낮아지지만, 상기 제2 공정패턴(220)과 상기 제3 공정패턴(230) 사이의 허용 공정오차(AE)가 감소하여 파타클에 의한 임의결함 및 공정마진의 감소에 의한 구조형 결함의 발생가능성은 점차 증가하는 것을 확인할 수 있다. 이때, 상기 임의결함과 구조형 결함은 불량률로서 백분율 단위로 표시되지만, 상기 변수형 결함은 일실시예로서 누설전류의 단위인 mA 단위로 표시된다.
이어서, 서로 독립적인 상기 결함특성 함수 상호간의 상관관계를 나타내는 표준화 계수(normalization parameter)를 결정한다(단계 S400). 상기 표준화 계수는 서로 다른 단위(physical dimension)를 갖는 상기 결합 특성함수를 임의로 설정된 기준함수에 대한 비율을 나타내는 무차원 변수이다. 도 5는 도 3에 도시된 표준화 계수를 결정하는 단계를 상세하게 나타내는 흐름도이다.
도 4 및 도 5를 참조하면, 상기 다수의 결함 특성함수 중의 어느 하나를 기준함수로 선택하고 상기 기준함수를 제외한 나머지 결함 특성함수를 조정함수로 선택한다(단계 S410). 일실시예로서, 상기 임의결함에 대한 결함 특성함수인 그래프 I을 기준함수로 선택하고 나머지 구조형 결함과 변수형 결함에 관한 결함 특성함수인 그래프 II 및 그래프 III을 조정함수로 선택한다.
즉, 그래프 I을 고정하고 그래프 II 및 그래프 III을 적정한 값만큼 평행 이동시켜 3개의 그래프가 서로 일치하는 삼중점을 찾고, 상기 삼중점을 형성하기 위한 그래프 II 및 그래프 III의 평행이동 정도를 나타내는 계수를 그래프 II 및 그래프 III에 관한 표준화 계수로 설정한다.
그러나, 그래프 II 및 그래프 III의 평행이동에 의해 결정되는 상기 삼중점 은 상기 그래프 I 상에 무수히 존재하므로, 상기 삼중점을 일의적으로 결정하기 위하여 상기 모델패턴의 윤곽에 따라 결정되는 패턴 수정지수(correction index)를 상기 공정 특성변수로 상기 각 결함 특성함수에 대입한다(단계 S420).
상기 패턴 수정지수는 각 불량단위에 대응하는 모델패턴에 고유하게 적용되는 지수로서, 제조지향형 설계과정을 통하여 수정하고자하는 설계패턴의 윤곽 및 공정 한정요인에 따라 경험적으로 설정되는 값으로서, 모델패턴의 레이아웃에 대하여 경험적 데이터에 의해 가장 작은 불량률 및 가장 높은 수율을 제공하는 공정 특성 변수값이다. 따라서, 상기 패턴 수정지수는 과거의 결함분석 결과를 분석한 경험적 데이터 또는 숙련된 공정 엔지니어의 직관에 의해 모델패턴과 같은 레이아웃을 가진 패턴인 경우 불량률을 가장 낮게 형성할 수 있는 공정 특성변수값을 의미한다. 본 실시예의 경우, 상기 설계패턴은 'L'자 윤곽의 레이아웃을 가지며 상기 제2 이격거리(d2)가 고정된다는 공정 한정요인을 포함하고 있다. 따라서, 본 실시예에 대하여 결정된 상기 패턴 수정지수는 제2 이격거리(d2)가 고정된다는 공정 한정요인과 'L'자 레이아웃을 갖는 패턴에 대하여 상기 임의결함, 구조형 결함 및 변수형 결함을 최소화 할 수 있는 제1 이격거리(d1) 또는 상기 허용 공정오차(AE)를 의미한다.
이어서, 상기 패턴 수정지수에 대하여 기준함수에 대한 각 조정함수의 비율을 계산하여 각 조정함수의 표준화 계수로 저장한다(단계S430).
일실시예로서, 상기 패턴 수정지수에 대응되는 임의결함 특성함수의 불량률과 상기 변수형 결함에 관한 특성함수의 성능 사이의 비율인 제1 표준화 계수(M)와 상기 설계패턴 수정지수에 대응되는 임의결함 특성함수의 불량률과 상기 구조형 결함에 관한 특성함수의 불량률 사이의 비율인 제2 표준화 계수(N)를 구한다.
상기 임의결함에 관한 특성함수를 f(x), 상기 구조형 결함에 관한 특성함수를 g(x) 및 상기 변수형 결함에 관한 특성함수를 h(x)라 하면, 상기 제1 및 제2 표준화 계수(M,N)는 다음의 식과 같이 주어진다.
상기 실제패턴(200)에 관한 패턴 수정지수를 0.23으로 가정하면,
과 같이 상기 제1 및 제2 표준화 계수를 확정할 수 있다.
이어서, 상기 다수의 결함 특성함수 및 상기 표준화 계수에 근거하여 서로 독립적인 상기 다수 결함을 고려한 통합결함의 발생정도에 관한 정보를 제공하는 단일한 통합 특성함수를 생성한다(단계 S500). 즉, 상기 제1 및 제2 표준화 계수를 이용하여 상기 그래프 I 내지 그래프 III에 기초한 통합 특성함수를 구한다.
일실시예로서, 상기 그래프 I 내지 그래프 III의 합을 새로운 통합특성 함수로 설정한다. 즉, 상기 조정함수의 각 조정함수에 대한 상기 표준화 계수를 곱하여 상기 각 조정함수에 대한 표준함수를 수득한다. 이어서, 상기 기준함수와 상기 조정함수를 대수적으로 합하여 상기 통합 특성함수를 생성한다. 따라서, 본 실시예에 의한 통합 특성함수는 하기하는 바와 같은 식(3)으로 나타낼 수 있다.
언급한 바와 같이, 상기 패턴 수정지수는 상기 실제(200)패턴의 윤곽과 공정 한정요인을 반영하여 전체적인 불량률을 최소화할 수 있는 최적 공정특성 변수값으로서 직관 또는 경험에 의해 설정되는 값이다. 따라서, 상기 통합특성 함수는 상기 설계패턴(100)에 대하여 상기 제1 이격거리(d1)의 변화에 따라 임의결함, 구조형 결함 및 변수형 결함을 모두 고려한 통합 결함 비율을 나타낸다.
상기 식 (3)을 확장하여 임의의 패턴 수정지수에 대하여 통합 결함율을 나타내는 통합 특성함수는 식 (4)와 같이 주어진다.
도 6은 도 4에 도시된 각 결함유형에 대한 결함 특성함수를 이용하여 구한 통합 특성함수를 나타내는 그래프이다.
도 6에 도시된 바와 같이, 상기 통합 특성함수 A(x)는 상기 패턴 수정지수인 0.23에서 극소점을 갖는 이차함수 형태로 나타난다. 즉, 결함분석이 수행된 샘플 셀에 대해서는 상기 제1 이격거리를 0.23㎛로 설정하는 경우 통합 결함의 발생율이 최소임을 보여주고 있다.
본 실시예에서는 상기 통합 특성함수로서 상기 조정함수와 상기 표준함수의 산술적인 합을 일예로 개시하고 있지만, 공정불량 및 이를 야기하는 결함의 발생원인 및 위치와 공정 한정요인 등을 고려하여 바람직한 통합 특성함수를 생성할 수 있음은 자명하다.
이어서, 상기 모델패턴에 대응하는 상기 설계패턴을 상기 통합 특성함수를 기준으로 평가하여 상기 통합 불량의 발생정도가 최소화되도록 상기 설계패턴의 레이아웃을 수정한다(단계 S600). 도 7은 상기 통합 특성함수를 이용하여 상기 설계패턴을 수정하는 방법을 나타내는 흐름도이다.
도 7을 참조하면, 상기 설계패턴으로부터 상기 모델패턴과 동일한 레이아웃을 갖는 수정대상 패턴을 검색하고 상기 수정대상 패턴으로부터 공정 특성값을 검출한다(단계 S610). 이때, 상기 설계패턴은 기판 전체에 적용되는 모패턴이므로 상기 샘플 셀뿐만 아니라 라이브러리 셀 전체에 적용되며, 상기 샘플 셀에 포함된 실제패턴(200)에 전사된 패턴 뿐 아니라 상기 샘플 셀을 제외한 나머지 기판의 유효 영역에 전사되는 패턴까지 포함한다. 따라서, 상기 설계패턴으로부터 상기 모델패턴과 동일한 윤곽을 갖는 수정대상 패턴을 검색하고 상기 수정대상 패턴으로부터 공정 특성값을 검출한다.
이어서, 상기 수정대상 패턴의 상기 공정 특성값에 대응하는 상기 통합 특성함수의 함수값을 실제 결함율로 저장하고, 상기 패턴 수정지수에 대응하는 상기 통합 특성함수의 함수값을 수정 결함율로 저장하고(단계 S620), 상기 실제 결함율 및 상기 수정 결함율을 비교한다(단계 S630). 상기 실제 결함율은 현재의 설계패턴이 전사된 실제패턴이 갖는 예상 통합 결함율이며 상기 수정 결함율은 상기 수정대상 패턴으로부터 발생할 수 있는 통합 결함율이다. 일실시예로서, 상기 수정대상 패턴의 공정 특성값과 상기 패턴 수정지수의 차이만큼 상기 수정대상 패턴을 보정한다 (단계 S630). 따라서, 수정된 패턴을 모패턴으로 이용함으로써 라이브러리 셀에 형성되는 실제패턴의 결함율을 최소화 할 수 있다.
따라서, 결함분석에 포함되지 않은 셀에 적용되는 설계패턴을 상기 통합 특성함수에 근거하여 자동으로 수정할 수 있다. 즉, 상기 설계패턴(100)과 동일한 윤곽과 공정 한정사항을 구비하는 다른 설계패턴에 대해서는 동일한 설계패턴 수정지수가 적용되므로 상기 통합 특성함수의 최소값을 기준으로 설계패턴의 레이아웃을 자동으로 수정하면 설계 엔지니어의 수작업에 의한 에러를 방지할 수 있다. 또한, 라이브러리 셀에 대한 설계패턴의 수정 레이아웃을 검토하는 공정 엔지니어도 상기 통합 특성함수를 기준으로 수정의 타당성을 검토할 수 있으므로 수정기준을 공정 엔지니어와 설계 엔지니어 사이에 공유할 수 있다.
예를 들면, 라이브러리 셀에 적용되는 미분석 설계패턴이 상기 설계패턴(100)과 동일한 윤곽 및 공정 한정사항을 갖는다면, 상기 통합 특성함수를 이용하여 미분석 설계패턴의 제1 이격거리에 대응하는 불량률이 상기 통합 특성함수의 최소값과 일치하지 않는다면 상기 미분석 설계패턴의 제1 이격거리와 상기 설계패턴 수정지수의 차이를 보정해 줌으로써 미분석 설계패턴의 레이아웃을 수정할 수 있다. 이러한 수정은 상기 통합 설계패턴을 이용하여 전산 시스템을 이용하여 자동으로 수행할 수 있으며, 수정의 기준에 대하여 설계 엔지니어와 공정 엔지니어 사이에서 용이하게 공유할 수 있으므로 수정의 효율성과 정확도를 향상할 수 있다.
상술한 바와 같은 통합 특성함수를 이용하여 자동으로 레이아웃이 수정된 설계패턴을 이용하여 공정을 수행하면 검출된 결함군에 포함된 결함에 기인하는 불량 률을 최소화함으로써 반도체 소자의 수율을 최대화 할 수 있다.
상기와 같은 자동수정 과정을 상기 샘플 셀에서 검출된 모든 종류의 불량에 대해 동일하게 적용함으로써 샘플 셀로부터 검출된 모든 결함에 대하여 상기 통합 특성함수를 각각 구하고, 상기 각 통합 특성함수를 이용하여 라이브러리 셀 전체에 적용되는 미분석 설계패턴을 자동으로 수정한다.
뿐만 아니라, 샘플 셀의 분석 데이터에 기초하여 라이브러리 셀 전체에 적용되는 설계패턴의 레이아웃을 수정하는 설계 엔지니어와 상기 수정된 설계패턴을 검토(DFM review)하는 공정 엔지니어 사이에 동일한 수정기준을 공유할 수 있으므로 레이아웃의 수정 및 검토과정에 소요되는 시간을 단축하고 제조 지향형 설계의 효율을 높일 수 있다.
설계패턴의 레이아웃 자동 수정 장치
도 8은 본 발명의 일실시예에 의한 설계패턴 레이아웃 자동 수정장치를 나타내는 구성도이다.
도 8을 참조하면, 상기 레이아웃 자동 수정장치(900)는 설계패턴에 대응하여 형성된 실제패턴을 구비하는 검사대상 셀을 분석하여 불량을 야기하는 서로 독립적인 다수 결함의 발생정도를 알려주는 결함 특성함수를 생성하는 분석유닛(500), 상기 분석유닛(500)에서 생성된 다수의 결함 특성함수를 가공하여 서로 독립적인 상기 다수 결함을 모두 고려한 통합 결함의 발생정도를 알려주는 통합 특성함수를 생성하는 수정기준 생성유닛(600) 및 상기 수정기준 생성유닛(600)에서 생성된 상기 통합 특성함수를 이용하여 상기 설계패턴을 수정하는 수정유닛(700) 및 상기 분석유닛(500), 수정기준 생성유닛(600) 및 상기 수정유닛(700)과 전기적으로 연결되어 상기 통합결함의 발생정도를 최소화시키도록 자동으로 상기 분석유닛, 상기 수정기준 생성유닛 및 상기 수정유닛을 제어하는 제어유닛(800)을 포함한다.
일실시예로서, 상기 분석유닛(500)은 상기 설계패턴(design pattern)에 대응하는 다수의 실제패턴(processed pattern)이 형성된 기판(미도시)으로부터 결함검사용 샘플 셀을 추출하는 샘플 추출기(510), 상기 샘플 추출기(510)로부터 추출된 상기 샘플 셀에 포함된 상기 실제패턴을 불량(failure)의 종류에 따라 분류되고 일정한 윤곽을 갖는 모델패턴이 지정된 불량 단위별로 분류하는 분류기(520) 및 상기 분류기(520)에 상기 각 불량단위로 분류되어 저장된 실제패턴을 분석하여 상기 불량을 야기하는 서로 독립적인 다수 결함(defect)의 발생정도에 관한 정보를 제공하는 다수의 결함 특성함수를 각각 생성하는 함수 생성기(530)를 포함한다.
일실시예로서, 상기 실제패턴이 형성된 기판(W)은 평탄한 상부면을 갖는 지지대 상에 위치하며 상기 샘플 추출기(510)는 상기 기판(W)의 상부에 위치하여 상기 기판(W) 상에 형성된 라이브러리 셀의 일부를 광학적으로 한정한다.
한정된 상기 샘플 셀에 포함된 상기 실제패턴은 상기 분류기(520)로 입력되어 불량의 종류에 따라 분류되어 저장된다. 상기 분류기(520)는 상기 모델패턴을 저장하는 주 저장부(521) 및 상기 실제패턴을 분류한 분류패턴을 저장하는 보조 저장부(522)를 포함한다. 상기 주 저장부(521)에는 제조공정에서 빈번하게 발생하는 불량단위별로 불량 발생 가능성이 높은 윤곽을 갖는 모델패턴이 입력된다. 상기 보 조 저장부(522)에는 상기 샘플 셀에 포함된 실제패턴을 상기 모델패턴과 비교하여 상기 각 불량단위별로 저장한다.
일실시예로서, 상기 함수 생성기(530)는 상기 불량을 제어할 수 있는 임계 물리량인 공정 특성변수를 입력하는 변수입력기(531), 상기 분류패턴의 각 결함 발생정도를 분석하는 분석기(532) 및 상기 변수입력기(531)에 저장된 상기 공정 특성변수와 상기 분석기(532)에서 확인한 상기 결함 발생정도에 관한 상관관계를 추론하여 상기 결함 특성함수를 각각 생성하는 함수 추론기(533)를 포함한다.
상기 분석기(532)는 제조공정 환경에 의해 임의적으로 발생하는 임의 결함(random defect)에 관한 결함 특성함수를 생성하기 위한 CAA 장비, 상기 설계패턴의 불완전한 전사(print)에 기인한 구조형 결함(systematic defect)에 관한 결함 특성함수를 생성하기 위한 CFA 장비 및 상기 설계패턴의 불완전한 전사에 기인한 집적회로의 성능저하를 유발하는 변수형 결함(parametric defect)에 관한 결함 특성함수를 생성하기 위한 LFD 장비를 포함한다.
상기 변수 입력기(531)를 통하여 상기 공정불량을 야기하는 상기 실제패턴의 물리량인 공정 특성변수가 검출되고 상기 함수 추론기(533)는 상기 각 불량단위별로 저장된 실제패턴의 공정 특성변수와 상기 각 결함율 사이의 이산분포를 수득하고 이를 통계적으로 가공하여 상기 각 결함에 관한 결함 특성함수를 생성한다.
상기 수정기준 생성유닛(600)은 상기 공정 특성변수와 동일한 단위를 갖고 상기 모델패턴의 윤곽에 따라 결정되는 패턴 수정지수를 입력하는 지수 입력기(610), 상기 결함 특성함수를 기준함수와 상기 기준함수를 제외한 나머지 함수인 조정함수로 분류하고 상기 수정지수에 대응하는 상기 기준함수의 값에 대한 각 조정함수의 값에 대한 비율을 계산하여 각 조정함수에 대한 표준화 계수로 저장하는 제1 연산기(620) 및 상기 기준함수와 상기 표준화 계수에 의해 조정된 상기 각 조정함수를 서로 연산하여 상기 통합 특성함수를 생성하는 통합기(630)를 포함한다.
일실시예로서, 경험적 데이터 또는 숙달된 엔지니어의 직관에 의해 상기 패턴 수정지수가 상기 지수 입력기(610)에 입력되면 상기 제1 연산기(620)는 상기 기준함수 및 각 조정함수에 대한 상기 패턴 수정지수의 비율을 연산하여 각 조정함수에 대한 표준화 계수를 얻는다. 상기 통합기(630)는 상기 각 조정함수를 상기 표준화 계수를 이용하여 표준함수로 전환하고 상기 기준함수 및 표준함수를 연산하여 상기 통합 결함함수를 생성한다. 본 실시예에서는, 상기 표준함수는 상기 조정함수 및 상기 표준화 계수의 곱을 포함하며, 상기 통합 특성함수는 상기 기준함수와 상기 각 표준함수의 산술적 합을 포함한다.
일실시예로서, 상기 수정유닛(700)은 상기 설계패턴으로부터 상기 모델패턴과 동일한 윤곽을 갖는 수정대상 패턴을 검색하고 상기 수정대상 패턴으로부터 공정 특성변수를 검출하는 검출기(710), 상기 검출기(710)로부터 검출된 상기 수정대상 패턴의 공정 특성변수에 대응하는 상기 통합 특성함수의 함수값을 연산하여 실제 결함율로 저장하고 상기 패턴 수정지수에 대응하는 상기 통합 특성함수의 함수값을 연산하여 수정 결함율로 저장하는 제2 연산기(720), 상기 실제 결함율과 상기 수정 결함율을 비교하는 비교기(730) 및 상기 수정대상 패턴의 공정 특성변수와 상기 패턴 수정지수를 이용하여 상기 수정대상 패턴의 보정량을 결정하는 수정 자(740)를 포함한다.
일실시예로서, 상기 수정 대상패턴에 대한 실제 결함율과 상기 수정 결함율의 차이가 허용오차 범위를 넘는 경우에는 상기 수정대상 패턴의 공정 특성변수와 상기 패턴 수정지수의 차이만큼 상기 수정대상 패턴의 공정 특성변수를 보정한다. 이에 따라, 상기 라이브러리 셀에 대한 모패턴인 설계패턴 전체의 레이아웃을 상기 통합 특성함수를 기준으로 일정한 기준에 의해 자동으로 수정할 수 있다.
상술한 바와 같이 본 발명에 의하면, 서로 다른 단위를 갖는 독립적인 다수의 결함율을 동시에 평가할 수 있는 통합 결함특성 함수를 생성하여 라이브러리 셀 전체에 대한 모패턴으로 기능하는 설계패턴 전체의 레이아웃을 일정한 기준에 따라 자동으로 수정할 수 있다. 이에 따라, 설계패턴의 레이아웃 수정과정에서 설계 엔지니어의 수동 작업에 의한 실수를 방지할 수 있고 공정 엔지니어와 레이아웃 수정기준을 공유할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (23)
- 설계패턴(design pattern)에 대응하는 다수의 실제패턴(processed pattern)이 형성된 기판으로부터 결함검사용 샘플을 선택하는 단계;선택된 상기 실제패턴을 불량(failure)의 종류에 따라 분류되고 일정한 윤곽(layout)을 갖는 모델패턴이 지정된 불량단위 별로 저장하는 단계;상기 각 불량단위로 저장된 실제패턴을 분석하여 상기 불량을 야기하는 서로 독립적인 다수 결함(defect)의 발생정도에 관한 정보를 제공하는 다수의 결함 특성함수를 각각 생성하는 단계;상기 결함 특성함수 사이의 상관관계를 나타내는 표준화 계수(normalization coefficient)를 결정하는 단계;상기 다수의 결함 특성함수 및 상기 표준화 계수에 근거하여 서로 독립적인 상기 다수 결함을 고려한 통합결함의 발생정도에 관한 정보를 제공하는 단일한 통합 특성함수를 생성하는 단계; 및상기 모델패턴에 대응하는 상기 설계패턴을 상기 통합 특성함수를 기준으로 평가하여 상기 통합 불량의 발생정도가 최소화되도록 상기 설계패턴을 수정하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제1항에 있어서, 상기 샘플을 선택하는 단계는 상기 집적회로의 구동단위를 형성하는 다수의 셀이 상기 기판의 유효영역에 배치된 라이브러리 셀의 검사영역을 한정하여 샘플 셀을 특정하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제1항에 있어서, 상기 샘플에 포함된 실제패턴을 상기 불량단위별로 분류하는 단계는상기 각 불량단위의 모델패턴과 상기 샘플의 실제패턴을 비교하는 단계; 및상기 모델패턴의 윤곽과 일치하는 윤곽을 갖는 상기 실제패턴을 상기 모델패턴에 대응하는 상기 각 불량단위에 저장하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제3항에 있어서, 상기 불량은 접촉부재의 불충분한 오버랩, 게이트 전극의 누설전류, 커패시터에서의 기생 커패시턴스, 도전라인의 전기적 단락(electrical short) 및 층간절연막의 보이드(void)를 포함하며, 상기 모델패턴의 윤곽은 상기 불량과 패턴 윤곽의 상호관계에 관한 과거의 경험적 데이터로부터 추론된 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제1항에 있어서, 상기 각 불량단위에 포함된 다수의 실제패턴을 분석하는 단계는 제조지향 설계(Design For Manufacture, DMF) 장비를 이용하여 상기 다수의 각 결함에 대하여 개별적으로 수행되는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제5항에 있어서, 상기 결함 특성함수를 생성하는 단계는상기 불량을 제어할 수 있는 상기 실제패턴의 물리량을 공정 특성변수로 설정하는 단계;상기 실제패턴의 공정 특성변수와 상기 결함 사이의 이산분포를 수득하는 단계; 및상기 이산분포로부터 연속적인 함수를 추론하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제6항에 있어서, 상기 공정특성 변수는 기판 상에 형성되는 구조물 사이의 이격거리 또는 구조물의 공정 허용오차를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제6항에 있어서, 상기 표준화 계수를 결정하는 단계는상기 다수의 결함 특성함수 중의 어느 하나를 기준함수로 선택하고, 상기 기준함수를 제외한 나머지 결함 특성함수를 조정함수로 선택하는 단계;상기 모델패턴의 윤곽에 따라 결정되는 패턴 수정지수를 상기 공정 특성변수로 대입하는 단계; 및상기 패턴 수정지수에 대하여 상기 기준함수에 대한 상기 조정함수의 각 비율을 계산하여 상기 각 조정함수의 표준화 계수로 저장하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제8항에 있어서, 상기 패턴 수정지수는 상기 통합결함을 최소화하는 상기 모델패턴의 공정 특성변수인 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제8항에 있어서, 상기 통합 특성함수를 생성하는 단계는상기 조정함수와 각 조정함수에 대한 상기 표준화 계수를 곱하여 상기 각 조정함수에 대한 표준함수를 수득하는 단계; 및상기 각 표준함수와 상기 기준함수를 대수적으로 합하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제8항에 있어서, 상기 설계패턴을 수정하는 단계는상기 설계패턴으로부터 상기 모델패턴과 동일한 윤곽을 갖는 수정대상 패턴을 검색하고 상기 수정대상 패턴으로부터 공정 특성값을 검출하는 단계;상기 수정대상 패턴의 공정 특성값에 대응하는 상기 통합 특성함수의 함수값을 실제 결함율로 저장하고, 상기 패턴 수정지수에 대응하는 상기 통합 특성함수의 함수값을 수정 결함율로 저장하는 단계;상기 실제 결함율 및 상기 수정 결함율을 비교하는 단계; 및상기 수정대상 패턴의 공정 특성값과 상기 패턴 수정지수의 차이만큼 상기 수정대상 패턴을 보정하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제5항에 있어서, 상기 다수의 결함은 제조공정 환경에 의해 임의적으로 발생하는 임의 결함(random defect), 상기 설계패턴의 불완전한 전사(print)에 기인한 구조형 결함(systematic defect) 및 상기 설계패턴의 불완전한 전사에 기인한 집적회로의 성능저하를 유발하는 변수형 결함(parametric defect)을 포함하는 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제12항에 있어서, 상기 임의결함 및 상기 구조형 결함의 발생정도는 백분율로 표시되며 상기 변수형 결함의 발생정도는 전류 또는 전위차를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 제12항에 있어서, 상기 제조지향 설계 장비는 상기 임의결함에 관한 결함 특성함수를 생성하기 위한 CAA 장비, 상기 구조형 결함에 관한 결함 특성함수를 생성하기 위한 CFA 장비 및 상기 변수형 결함에 관한 결함 특성함수를 생성하기 위한 LFD 장비를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정방법.
- 설계패턴에 대응하여 형성된 실제패턴을 구비하는 검사대상 셀을 분석하여 불량을 야기하는 서로 독립적인 다수 결함의 발생정도를 알려주는 결함 특성함수를 생성하는 분석유닛;상기 분석유닛에서 생성된 다수의 결함 특성함수를 가공하여 서로 독립적인 상기 다수 결함을 모두 고려한 통합 결함의 발생정도를 알려주는 통합 특성함수를 생성하는 수정기준 생성유닛;상기 수정기준 생성유닛에서 생성된 상기 통합 특성함수를 이용하여 상기 설계패턴을 수정하는 수정유닛; 및상기 분석유닛, 수정기준 생성유닛 및 상기 수정유닛과 전기적으로 연결되어 상기 통합결함의 발생정도를 최소화시키도록 자동으로 상기 분석유닛, 상기 수정기준 생성유닛 및 상기 수정유닛을 제어하는 제어유닛을 포함하는 것을 특징으로 하는 집적회로용 설계패턴의 수정장치.
- 제15항에 있어서, 상기 분석유닛은 상기 설계패턴(design pattern)에 대응하는 다수의 실제패턴(processed pattern)이 형성된 기판으로부터 결함검사용 샘플 셀을 추출하는 샘플 추출기, 상기 샘플 추출기로부터 추출된 상기 샘플 셀에 포함된 상기 실제패턴을 불량(failure)의 종류에 따라 분류되고 일정한 윤곽을 갖는 모델패턴이 지정된 불량단위별로 분류하는 분류기, 및 상기 분류기에 상기 각 불량단위로 분류되어 저장된 실제패턴을 분석하여 상기 불량을 야기하는 서로 독립적인 다수 결함(defect)의 발생정도에 관한 정보를 제공하는 다수의 결함 특성함수를 각각 생성하는 함수 생성기를 포함하는 것을 특징으로 하는 집적회로용 설계패턴의 수정장치.
- 제16항에 있어서, 상기 분류기는 상기 모델패턴을 저장하는 주 저장부 및 상기 실제패턴을 분류한 분류패턴을 저장하는 보조 저장부를 포함하는 것을 특징으로 하는 집적회로용 설계패턴의 수정장치.
- 제17항에 있어서, 상기 함수 생성기는 상기 불량을 제어할 수 있는 상기 실제패턴의 물리량인 공정 특성변수를 입력하는 변수입력기, 상기 분류패턴의 각 결함 발생정도를 분석하는 분석기 및 상기 변수입력기에 저장된 상기 공정 특성변수와 상기 분석기에서 확인한 상기 결함 발생정도에 관한 상관관계를 추론하여 상기 결함 특성함수를 각각 생성하는 함수 추론기를 포함하는 것을 특징으로 하는 집적회로용 설계패턴의 수정장치.
- 제18항에 있어서, 상기 분석기는 제조공정 환경에 의해 임의적으로 발생하는 임의 결함(random defect)에 관한 결함 특성함수를 생성하기 위한 CAA 장비, 상기 설계패턴의 불완전한 전사(print)에 기인한 구조형 결함(systematic defect)에 관한 결함 특성함수를 생성하기 위한 CFA 장비, 및 상기 설계패턴의 불완전한 전사에 기인한 집적회로의 성능저하를 유발하는 변수형 결함(parametric defect)에 관한 결함 특성함수를 생성하기 위한 LFD 장비를 포함하는 것을 특징으로 하는 집적회로용 설계패턴의 수정장치.
- 제18항에 있어서, 상기 수정기준 생성유닛은 상기 공정 특성변수와 동일한 단위를 갖고 상기 모델패턴의 윤곽에 따라 결정되는 수정지수를 입력하는 지수 입력기, 상기 결함 특성함수를 기준함수와 상기 기준함수를 제외한 나머지 함수인 조정함수로 분류하고 상기 패턴 수정지수에 대응하는 상기 기준함수의 값에 대한 각 조정함수의 값에 대한 비율을 계산하여 각 조정함수에 대한 표준화 계수로 저장하는 제1 연산기, 및 상기 기준함수와 상기 표준화 계수에 의해 조정된 상기 각 조정함수를 서로 연산하여 상기 통합 특성함수를 생성하는 통합기를 포함하는 것을 특징으로 하는 집적회로용 설계패턴의 수정장치.
- 제20항에 있어서, 상기 통합 특성함수는 상기 기준함수와 상기 각 조정함수를 산술적으로 합산한 것을 특징으로 하는 집적회로용 설계패턴의 수정장치.
- 제18항에 있어서, 상기 수정유닛은 상기 설계패턴으로부터 상기 모델패턴과 동일한 윤곽을 갖는 수정대상 패턴을 검색하고 상기 수정대상 패턴으로부터 공정 특성변수를 검출하는 검출기, 상기 검출기로부터 검출된 상기 수정대상 패턴의 공정 특성변수에 대응하는 상기 통합 특성함수의 함수값을 연산하여 실제 결함율로 저장하고 상기 패턴 수정지수에 대응하는 상기 통합 특성함수의 함수값을 연산하여 수정 결함율로 저장하는 제2 연산기, 상기 실제 결함율과 상기 수정 결함율을 비교하는 비교기 및 상기 수정대상 패턴의 공정 특성변수와 상기 패턴 수정지수를 이용하여 상기 수정대상 패턴의 보정량을 결정하는 수정자를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정장치.
- 제22항에 있어서, 상기 보정량은 상기 수정대상 패턴의 공정 특성변수와 상기 패턴 수정지수의 차이를 포함하는 것을 특징으로 하는 집적회로 제조용 설계패턴의 수정장치.
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