KR20170086585A - 반도체 제조 공정을 위한 개선된 공정 제어 기술 - Google Patents

반도체 제조 공정을 위한 개선된 공정 제어 기술 Download PDF

Info

Publication number
KR20170086585A
KR20170086585A KR1020177016538A KR20177016538A KR20170086585A KR 20170086585 A KR20170086585 A KR 20170086585A KR 1020177016538 A KR1020177016538 A KR 1020177016538A KR 20177016538 A KR20177016538 A KR 20177016538A KR 20170086585 A KR20170086585 A KR 20170086585A
Authority
KR
South Korea
Prior art keywords
overlay
data
model
input data
input
Prior art date
Application number
KR1020177016538A
Other languages
English (en)
Other versions
KR102521159B1 (ko
Inventor
제프리 드루 데이비드
Original Assignee
스트림 모자이크, 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스트림 모자이크, 인코퍼레이티드 filed Critical 스트림 모자이크, 인코퍼레이티드
Publication of KR20170086585A publication Critical patent/KR20170086585A/ko
Application granted granted Critical
Publication of KR102521159B1 publication Critical patent/KR102521159B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/705—Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/706835—Metrology information management or control
    • G03F7/706837—Data analysis, e.g. filtering, weighting, flyer removal, fingerprints or root cause analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N20/00—Machine learning
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N7/00—Computing arrangements based on specific mathematical models
    • G06N7/01—Probabilistic graphical models, e.g. probabilistic networks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Physics (AREA)
  • Artificial Intelligence (AREA)
  • Evolutionary Computation (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Medical Informatics (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Probability & Statistics with Applications (AREA)
  • Algebra (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

반도체 제조 공정의 공정 변동을 측정 및/또는 보상하기 위한 기술이다. 기계 학습 알고리즘은 업스트림 데이터, 입력 데이터 구성 및 사전 처리, 입력 데이터를 관심있는 특정 피처에 대한 입력 데이터와 연관시키는 광범위한 입력 데이터 세트에 사용된다. 상관 관계는 공정 조정을 위해 사용될 수 있다. 이 기술은 오버레이, 임계 치수 및 수율 예측과 같은 반도체 제조 공정의 임의의 피처 또는 단계에 적용될 수 있다.

Description

반도체 제조 공정을 위한 개선된 공정 제어 기술{IMPROVED PROCESS CONTROL TECHNIQUES FOR SEMICONDUCTOR MANUFACTURING PROCESSES}
관련 출원에 대한 상호 참조
본 출원은 2014년 11월 25일자로 출원된 미국 특허출원 제62/084,551호(발명의 명칭: System and Methods for Overlay Error Compensation, Measurements, and Lithography Apparatus Control), 2014년 12월 14일자로 출원된 미국 특허출원 제62/091,567호(발명의 명칭: System and Methods for Yield Prediction, Test Optimization, and Burn-In Optimization), 및 2015년 1월 15일자로 출원된 미국 특허 출원 제62/103,946호(발명의 명칭: System and Methods for Using Algorithms for Semiconductor Manufacturing)의 우선권을 주장하며, 이들 각각은 그 전문이 본원에 참고로 포함된다.
기술분야
본 개시는 일반적으로 반도체 제조 공정에 관한 것으로, 특히, 리소그래피, 수율 예측, 및 반도체 제조 공정의 기타 측면을 위한 개선된 공정 제어 기술에 관한 것이다.
반도체 제조 산업은 복잡하고 까다로운 비즈니스로 알려져 있으며, 디바이스 아키텍처 및 공정 기술의 주요 변화로 계속 발전하고 있다. 전통적으로, 반도체 산업은 정교한 첨단 장비, 고도의 공장 자동화, 및 자본 투자 및 유지 보수 비용으로 수십억 달러의 비용을 요하는 초 청정 제조 시설을 특징으로 한다.
수십 년 동안, 반도체 제조는 무어의 법칙(Moore's Law) 및 평면 트랜지스터 아키텍처에 의해 주도되었다. 이로 인해 트랜지스터 비용 스케일링 및 개별 공정/층이 자체 기술 궤도를 독립적으로 따를 수 있는 잘 정의된 인터페이스에 대한 예측가능한 자체 유지 로드맵이 제공되었다. 그러나, MEMS와 같이 20nm 이하의 노드와 기타 널리 사용되는 디바이스 아키텍처를 제공하기 위해 산업이 확장함에 따라, 새로운 공정이 요구되며 반도체 제조를 위한 새로운 접근이 연구되고 구현되고 있다.
20nm 이하 노드의 경우, 완전히 새로운 디바이스 아키텍처가 필요하다. 이와 함께, 사물 인터넷(Internet of Things; IoT)의 급격한 성장은 MEMS 시장을 주도하고 있다. 이러한 변화는 업계에 어려움과 전례없는 도전을 가져왔으며 일반적으로 제조 수율이 낮아졌다.
이러한 새로운 아키텍처로 접근 가능한 수율 및 디바이스 성능 수준을 달성하기 위해서, 매운 엄격한 공정 사양을 달성해야 한다. 따라서, 더 나은 공정 제어 및 집적 체계가 그 어느 때보다 필요하다.
업계의 현재의 특정한 도전 중 하나의 예는 20nm 이하 노드 제조를 위한 리소그래피 공정이다. EUV 리소그래피 기술은 알려져 있지만 생산을 위해 아직 널리 채택되지 않았기 때문에 193nm 이머젼 리소그래피는 마스크 및 공정 단계를 추가하는 멀티 패터닝 방식을 통해 기능을 확장해야 하므로 복잡하고 비용이 많이 든다.
다양한 공정들은 또한 더 복잡한 통합을 필요로 하므로, 더 이상 서로 독립적으로 개발될 수 없다. 예를 들어, finFET의 3차원 아키텍처 및 3-D NAND뿐만 아니라 해당 공정 단계들 사이의 복잡한 관계는 공정 변동성이 디바이스 성능 및 수율에 영향을 미칠 수 있는 방식을 변화시켰다. 일례로, 많은 반도체 제조사들이 finFET 라인에서 낮은 수율을 경험하고 있으며, 수율을 증가시키기 위한 필요성이 절실하다. 메모리 공간에서, 3-D NAND는 지배적인 아키텍처가 되었으며, 공정 제어가 3-D NAND 공정 층(layer)을 위한 주요 문제이다. IoT 공간은, 디바이스가 무어의 법칙에 반드시 필적하지 않는 기술을 통합하는 "무어 이상의 무어(More-than-Moore)" 추세에 의해 점차 지배되고 있다. 이러한 성장하는 시장 공간은 다양하고 특수한 공정에 의해 주도되며, 제조 솔루션을 구현할 때 수율을 개선하고 제조 비용을 절감할 수 있는 새로운 방법이 필요하다.
도 1은 반도체 디바이스를 만들기 위한 공정을 도시한 흐름도이다.
도 2는 도 1의 공정의 상이한 단계 사이의 관계, 및 공정 변동 및 제품 성능에 미치는 누적 효과를 도시한 블록도이다.
도 3A는 오버레이 오차없는 디바이스의 두 개의 상이한 층에 형성된 피처(feature)의 평면도이다.
도 3B는 오버레이 오차를 갖는 디바이스의 두 개의 상이한 층에 형성된 피처의 평면도이다.
도 4는 임계 치수 오차를 갖는 디바이스의 단일 층에 형성된 피터의 평면도이다.
도 5A는 임계 치수 또는 오버레이 오차없는 디바이스의 두 개의 상이한 층에 형성된 피처를 갖는 기판의 측면 평면도이다.
도 5B는 임계 치수 또는 오버레이 오차없는 디바이스의 두 개의 상이한 층에 형성된 피처를 갖는 기판의 측면 평면도이다.
도 6은 모델을 훈련 및 배치하는 방법을 도시하는 흐름도이다.
도 7은 입력 데이터 및 입력 데이터용 소스의 예를 도시하는 블록도이다.
도 8은 배치된 모델을 사용하여 공정 조정을 행하는 방법을 도시하는 흐름도이다.
도 9는 DBO 측정과 CD-SEM 측정 사이의 오차를 도시하는 그래프이다.
도 10은 분류 알고리즘 및 신뢰 메트릭을 사용하는 수율 예측을 도시하는 흐름도이다.
도 11은 수율을 예측하기 위해 모델을 훈련 및 배치하는 방법을 도시하는 흐름도이다.
도 12는 수율 예측 시스템의 일 실시예의 블록도이다.
도 13은 제조된 제품의 상태를 가중 테스트 데이터, 신뢰 메트릭 및 분류의 함수로서 결정하는 공정를 도시하는 수학식들을 도시한다.
도 14는 번-인 타임을 최적화하기 위한 공정을 도시하는 수학식들을 도시한다.
도 15는 예측 분석을 위한 반도체 제조 공정에서의 추가 어플리케이션을 도시한 블록도이다.
1. 개요
본 개시는 반도체 제조공정의 생산 공정에서의 공정 변동을 측정 및/또는 보상하고, 공정의 임의의 단계의 수율을 예측하고, 테스트 및 번-인(burn-in) 공정을 최적화하기 위하여 이들 기술을 사용하기 위한 새로운 기술을 설명한다. 예를 들어, 기계 학습 알고리즘은 새로운 유형의 입력 데이터를 통합함으로써 데이터 분석에 대한 새로운 접근을 생성하는 데 사용될 수 있으며, 데이터는 보다 효과적으로 상관, 구성, 및 사전 처리된 다음, 공정 조정에 사용될 수 있다. 이전 생산 공정의 데이터는 타깃 파라미터에 대한 모델을 작성하는 데 사용될 수 있으며, 현재 생산 런으로부터의 데이터는 모델에 입력되어 타깃 파라미터에 대한 예측을 생성하고, 예측을 실제 데이터와 상관시키는 데 사용될 수 있다.
2. 일반적인 반도체 제조 공정
도 1은 실제로 수백 개의 단계가 존재할 수 있는 전형적인 반도체 제조 공정(100)의 하이 레벨 도면이다. 일반적으로, 데이터는 생산 런을 위한 공정의 모든 단계와 하위 단계에서 수집될 수 있으며, 예측된 전체 공정의 총 수율뿐만 아니라 각 단계별로 수율이 계산될 수 있다.
웨이퍼 제조는 단계 102에서 일어나는데, 다수의 집적회로가 웨이퍼로 알려진, 실리콘과 같은 반도체 기판의 단일 슬라이스 상에 형성된다. 상이한 집적 회로들을 구현하기 위해서는 다양한 순서로 많은 단계가 필요하다. 예를 들어, 증착(deposition)은 웨이퍼 상에 절연층을 성장시키는 공정이다. 확산(diffusion)은 전기적 특성을 바꾸기 위해 웨이퍼의 영역으로 불순물을 베이킹하는 공정이다. 이온 주입(ion implantation)은 전기적 특성을 바꾸기 위하여 실리콘에 불순물을 주입하는 다른 공정이다. 이 단계들 사이에서, 리소그래피 공정은 웨이퍼의 영역이 이미지로 패터닝되도록 하고, 이어서 마스크가 웨이퍼를 가로질러 도포된 포토레지스트를 노광하는 데 사용되며, 노광된 포토레지스트는 현상된다. 그 후 패턴은 식각되어 현상된 포토레지스트의 선택된 영역이 제거된다. 마지막으로, 금속화(metalliation)는 웨이퍼 상에 형성된 다양한 디바이스/회로 사이에 전기적 상호 접속을 형성하는 특수한 증착 공정이다. 제조 공정은 후-제조 단계로 이동하기까지 몇 달이 걸릴 수 있다.
웨이퍼 테스트 및 분류(sorting)는 단계 104에서 발생한다. 웨이퍼가 제조된 후에, 웨이퍼 상에 형성된 모든 개별 집적 회로는 예를 들어 웨이퍼 프로브를 사용하여 테스트 패턴을 적용함으로써 기능적 결함에 대해 테스트된다. 회로는 테스트 절차를 통과하거나 실패할 수 있으며, 실패한 회로는 표시되거나 인식, 예를 들어 웨이퍼 맵을 나타내는 파일에 저장된다.
조립 및 패키징은 단계 106에서 이루어진다. 웨이퍼는 별도의 개별 회로 또는 다이들로 다이싱되고, 웨이퍼 분류 및 테스트를 통과하는 각각의 다이는 패키지를 형성하기 위해 프레임에 본딩되고 전기적으로 연결된다. 각각의 다이/패키지는 회로를 보호하기 위해 캡슐화된다.
단계 108에서, 패키지 내의 회로가 여전히 예상대로 동작하는지를 보장하기 위하여 패키지는 무작위 전기 테스트를 받는다.
단계 110에서, 나머지 패키지는 극단적이지만 가능한 동작 조건에 노출됨으로써 번-인 사이클을 통과한다. 번-인은 일정 기간 동안 전기 테스트, 열 노출, 스트레스 선별 또는 이들의 조합을 포함할 수 있다. 번-인 테스트는 결함이 있는 구성 요소를 보여준다.
마지막으로, 단계 112에서, 전기 테스트의 마지막 라운드가 나머지 패키지들에 대해 수행된다.
3. 기계 학습 알고리즘(Machine Learning Algorithm)
거대한 스케일로 병렬 처리를 수행하는 것과 같은 컴퓨팅 기술 및 데이터 분석 기술에 있어서의 최근의 발전은 기계 학습 알고리즘, 데이터 마이닝(data mining) 및 예측 분석에서 진전을 가져왔다. 기계 학습은 데이터로부터 학습 가능한 시스템을 구축하고 연구하는 것을 포함하는 인공지능의 한 분야이다. 이러한 유형의 알고리즘은 병렬 처리 기능과 함께 물리적으로 데이터를 모델링할 필요없이 훨씬 더 큰 데이터 세트를 처리할 수 있다. 이는 오버레이 오차 및 임계 치수(CD) 변동에 대한 리소그래피 장치 상의 보정을 행하기 위해 데이터 분석을 통합할 수 있는 가능성을 열어준다. 예를 들어, 오버레이 오차(예를 들어, CD 계측, 온-스캐너 데이터, 웨이퍼 형상 및 기하학적 메트롤로지(geometry metrology), DBO 측정)를 수정하기 위해 일반적인 파라미터를 사용하는 것 외에, 업스트림 공정 및 메트롤로지로부터의 공정 파라미터 및 기타 메트롤로지는 또한 기계 학습 알고리즘을 학습하는 데 사용될 수 있다.
데이터는 반도체 및 전자 제조 분야에서 항상 중요한 역할을 해왔다. 반도체 산업에서, 데이터는 WIP(work-in-progress)를 추적하기 위해 처음부터 수동으로 수집된다. 수집된 데이터 유형에는 메트롤로지 데이터(IC 제조 공정 전반에 걸쳐 행해진 측정), 파라메트릭 테스트 데이터, 다이 테스트 데이터, 최종 테스트 데이터, 결함 데이터, 공정 데이터 및 장비 데이터가 포함된다. 표준 통계 및 공정 제어 기술을 사용하여 데이터 세트를 분석 및 활용하여 수율 및 제조 효율성을 향상시켰다. 많은 경우에, 분석은 도메인 전문가에 의해 수동적인 "임시 방편(ad-hoc)" 방식으로 수행되었다.
그러나, 디바이스 노드가 작아지고 허용 오차가 더 엄격해짐에 따라, 공장은 보다 자동화되고 데이터를 수집하는 능력은 향상되었다. 데이터를 수집할 수 있는 능력은 향상되었지만, 데이터의 절반만 처리된 것으로 추정되어 왔다. 또한, 처리되고 저장되는 데이터 중 90% 이상이 다시 액세스되지 않는다.
앞으로 나아가면서, 데이터 볼륨 및 속도는 계속해서 급속하게 증가한다. 반도체 공정 툴의 데이터 수집 속도에 대한 최근의 표준은 1Hz이다. 반도체용 국제 기술 로드맵(International Technology Roadmap for Semiconductor: ITRS)는 데이터 수집 속도에 대한 요구 사항이 3년 내에 100Hz에 도달할 것으로 예측한다. 대부분의 전문가들은 보다 현실적인 속도가 10Hz라고 믿는다. 10Hz 속도조차도 데이터 속도가 10배 증가한다. 더 빠른 데이터 속도 외에도, 반도체 제조 공정에서 더 많은 센서가 배치되고 있다. 예를 들어, 어플라이드 머티리얼 팩토리 오토메이션(Applied Materials Factory Automation) 그룹은 첨단 기술 요구 사항으로 인해 센서가 40% 증가하는 것을 보여주는 로드맵을 가지고 있다.
현재 수집된 대단한 양의 센서 데이터가 주어지고 낮은 데이터 보유율을 감안할 때, 반도체 산업의 문제를 해결하기 위해 데이터 과학의 진보가 이루어질 수 있고 이루어져야 한다. 반도체 및 전자 산업에서 효율성을 향상시키기 위해 데이터를 활용하기 위한 몇 가지 진전이 있었다. 예를 들어, 마이크로 칩 제조 공장은 데이터를 결합 및 분석하여 특정 공정을 위한 툴이 유지 보수가 필요한 시기를 예측하거나 팹(fab)의 처리량을 최적화한다.
따라서, 예측 분석 및 기계 학습 알고리즘을 사용하여 반도체 산업이 직면하고 있는 문제점을 해결할 수 있다. 반도체 제조에 대한 자세한 내용을 더 깊이 파고들고 예측 분석을 적용하여 수율 문제를 신속하게 감지 및 해결하고, 개별 제조 단계의 사양(specification)을 강화하고 타깃을 정하는 방법을 알고 있으면, 생산량이 늘어날 수 있다. 도 2는 공정 변화가 제품 성능에 미치는 누적 효과의 예를 도시한다. 관계는, 리소그래피 및 에칭 단계(202)의 임계 치수, 유전체막 두께(204) 및 막 저항률(206)과 같은 공정 단계의 핵심 성능 지표(key performance indicator: KPI), 채널 길이 및 폭(212), 트랜지스터 및 다이오드 문턱값(214) 및 저항(216)과 같은 파라미터들, 및 최대 주파수(222) 및 최대 전류(224)와 같은 제품 성능을 연관시키는 복잡하고 어렵다. 예측 분석을 사용하여 그러한 관계를 계량화한 다음, 관계를 활용하여 제품 성능을 예측하고 향상시킬 수 있다.
반도체 산업은 예측 분석 및 기계 학습 알고리즘을 적용하기 위한 몇 가지 고유한 과제를 제시한다. 이러한 과제 중 일부는, 대부분의 배치(batch) 공정의 비선형성, 제품 믹스로 인한 멀티모드 배치 궤적(multimodal batch trajectories), 공정 드리프트 및 시프트, 적은 양의 훈련 데이터(어쩌면 많지 않은 양), (종종 의도적으로 조정된) 가변 지속 기간을 갖는 공정 단계이다.
예측 분석을 적절히 채용하기 위해서는 이들 과제에 대한 충분한 이해가 필요하다. 적절하게 적용된다면, 예측 분석은 다른 기술을 사용하여 발견하기 어려운 복잡한 상관 관계를 찾을 수 있다. 이러한 보다 깊은 이해와 통찰력을 활용하면 수율을 높이고 장치 성능을 개선하며 이전과 비교할 수 없는 비용 절감 효과를 얻을 수 있다.
일례에서, 기계 학습 알고리즘은 수율 예측에 사용될 수 있다. 제품에 대한 수율 예측은 임의의 많은 제조 단계가 완료된 후의 제품의 품질 또는 유용성에 대한 예측을 지칭한다. 주어진 제조 단계에서 제품의 수율 예측이 "양호(good)"이면 해당 생산 단계에서 해당 생산품을 사용할 수 있을 것으로 예상되며 처리를 계속해야 한다. 수율 예측이 "불량(bad)"으로 예측되면, 그 제품은 불량 또는 그 제조 단계에서 사용할 수 없는 것으로 예측되므로 계속 처리가 요구되지 않는다. 수율 예측은 제품의 계속 처리가 비용 면에서 유용한 것인지 판단하는 데 유용하다. 일부 실시예에서, 수율 예측은 제품 처리를 계속할지를 결정하는 하나의 구성 요소이다. 수율 예측은 반드시 제품의 처리를 계속할지 여부를 결정하는 데 있어서 유일한 변수는 아니다.
다른 예에서, 가상 메트롤로지는 기계 학습 알고리즘을 사용하여 막 두께 및 임계 치수(CD)와 같은 메트롤로지 메트릭을, 실제 측정을 하지 않고도 실시간으로 예측할 수 있다. 이는 처리량(throughput)에 큰 영향을 줄 수 있으며 값비싼 TEM 또는 SEM x-단면 측정의 필요성을 줄여준다. 생산 설비로부터의 센서 데이터와 샘플링된 웨이퍼의 실제 메트롤로지 값을 기초로 하여 알고리즘을 훈련함으로써 가상 메트롤로지는 모든 웨이퍼에 대한 메트롤로지 값을 예측할 수 있다. 알고리즘은 입력 데이터와 측정된 타깃 세트를 사용하여 모델을 학습할 수 있는 감독된 학습 알고리즘이 될 수 있다. 타깃은 제어되어야 하는 임계 치수일 수 있다. 입력 데이터는 업스트림 메트롤로지 또는 (온도 및 런 시간과 같은) 공정 장비로부터의 데이터일 수 있다.
또 다른 예에서, 인-시츄 또는 특정 반도체 공정이 완료된 후에 이루어진 메트롤로지 측정은 가상 메트롤로지 시스템을 위한 입력 데이터의 일부로서 사용될 수 있다. 예를 들어, 메트롤로지 데이터는 현재의 리소그래피 단계 이전의 하나 이상의 처리 단계에서 발생한 CMP 단계 후에 수집될 수 있다. 이러한 메트롤로지 측정은 또한 각 메트롤로지 시스템에 의해 결정된 두께 데이터, 또는 굴절률 및 흡수 계수일 수 있다.
다른 예에서, 메트롤로지 데이터는 에칭 공정 동안 수집될 수 있다. 발광 스펙트럼 또는 포토루미네슨스(photoluminescence)로부터의 스펙트럼 데이터는 입력 데이터로서 이용될 수 있다. 데이터 변환 또는 피처 엔지니어링은 에칭, 증착 또는 CMP와 같은 특정 공정 동안 수집된 인-시츄 스펙트럼 데이터 또는 다른 센서 데이터에 대해 수행될 수 있다. 일례로, 복수의 스펙트럼이 처리 중에 인-시츄로 수집될 수 있다. 사용된 스펙트럼 세트는 처리 중에 수집된 모든 스펙트럼일 수 있고, 처리 중에 수집된 스펙트럼의 서브세트일 수 있다. 평균, 표준 편차, 최소 및 최대와 같은 통계는 시간 경과에 따른 스펙트럼 세트의 각 파장 간격에서 수집되어 데이터 입력으로 사용될 수 있다. 다른 예로서, 주어진 스펙트럼에 대해 유사한 통계를 수집할 수 있으며, 이러한 통계의 시계열을 데이터 입력으로 사용할 수 있다. 또 다른 예로서, 스펙트럼에서 피크와 계곡은 식별되어 (유사한 통계 변환을 적용한) 데이터 입력으로서 사용될 수 있다. 스펙트럼은 공정 또는 시스템 노이즈를 감소시키기 위해 표준화되거나 필터링(예를 들어, 저역 통과 필터)될 필요가 있을 수 있다. 인-시츄 스펙트럼 데이터의 예는 웨이퍼로부터의 반사 계측, 광 방출 스펙트럼(optical emissions spectra: OES) 또는 포토루미네슨스를 포함한다.
또 다른 예에서, 가상 메트롤로지 모델의 타깃은 웨이퍼 프로브 테스트의 출력 또는 웨이퍼 프로브 테스트에 의해 이루어진 측정치일 수 있다. 또한, 최종 웨이퍼 전기 테스트, 웨이퍼 정렬 테스트 및 웨이퍼 수용 테스트의 출력을 가상 메트롤로지 모델에 대한 타깃으로 사용할 수 있다. 최종 웨이퍼 전기 테스트 파라미터의 예는 다이오드 특성, 구동 전류 특성, 게이트 산화물 파라미터, 누설 전류 파라미터, 금속층 특성, 저항 특성, 비아(via) 특성 등을 포함하지만 이에 한정되지는 않는다. 웨이퍼 정렬 파라미터의 예로는 클럭 검색 특성, 다이오드 특성, 스캔 로직 전압, 정적 IDD, IDDQ, VDD min, 전원 공급 장치 개방 쇼트 특성, 링 오실레이터 주파수 등이 있지만 이에 한정되지는 않는다. 가상 메트롤로지 모델의 타깃은 최종 테스트의 결과가 될 수 있다. 타깃은 서로 다른 전기적 및 온도 조건에서, 그리고 번-인 또는 번-인 단계에서 발생하는 테스트와 같은 디바이스 신뢰성 스트레스의 전후에 여러 번 발생하는 테스트에서 비롯될 수 있다. 타깃은 기능적, 구조적 및 시스템 수준의 테스트가 혼합된 전기 테스트에서 비롯될 수 있다.
또 다른 예에서, 기계 학습 알고리즘을 사용하여 제조 공정 단계를 제어할 수 있다. 상술한 바와 같이, 가상 계측을 사용하여 제조 공정 단계를 위한 임계 치수 또는 필름 두께를 예측할 수 있다. 이 제조 단계의 처리 전 또는 처리 중에, 예측은 그 처리 단계에 대한 임의의 수의 처리 파라미터(예를 들면, 런 시간)를 설정 및/또는 제어하는 데 사용될 수 있다.
또 다른 예에서, 기계 학습 알고리즘을 사용하여 제조 공정 또는 공정 단계에서 특정 툴에 언제 불량 또는 손상이 발생할지를 예측할 수 있다. 기계 결함 또는 고장을 파악하고 결함의 근본 원인을 신속하게 발견하는 것이 반도체 제조에서 필수적일 수 있다. 제조 공정에서 결함을 보다 잘 감지하고 해결할 수 있다면 가동 중단 시간과 스크랩을 줄일 수 있다. 이는 결함 감지 및 분류(fault detection and classification: FDC)라고도 한다. 결함이 발생하기 전에 예측할 수 있다면 가동 중단 시간을 최적으로 계획하고 스크랩을 더욱 줄일 수 있다. 일례로, 결정 트리를 사용하여 어떤 입력 피처가 공정의 결함을 가장 잘 예측할 수 있는지 판별하고 결함 감지에 대한 결정 규칙을 개발할 수 있다.
4. 리소그래피 및 오버레이 오차
상술한 바와 같이, 리소그래피 공정은 20nm 이하 노드 제조에 대한 과제를 제시한다. 리소그래피 장치는 기판 상에, 통상적으로는 기판의 타깃 영역 상에 원하는 패턴을 적용하는 기계이다. 개별 집적 회로(IC) 층의 회로 패턴은 통상적으로 마스크 또는 레티클로 지칭되며 패턴을 타깃 상으로 전사하는 패터닝 디바이스에 의해 생성된다. 전형적으로, 패턴은 기판 상에 형성된 방사선에 민감한 물질층(예를 들어, 레지스트) 상에 이미징에 의해 전사된다. 연속적으로 패터닝된 인접 타깃 영역의 네트워크는 하나의 기판 상에 존재할 것이다.
하나의 유형의 리소그래피 장치는 타깃 영역의 전체 패턴이 단일 인스턴스에서 노출되는 스테퍼(stepper)이다. 다른 유형의 리소그래피 장치는 스캐너로서, 타깃 영역이 주어진 방향으로 방사선 빔으로 패턴을 스캐닝함으로써 조사되고, 이 방향에 평행한 또는 역 평행한 기판을 스캐닝한다.
후속 층들에서의 패터닝된 피처들의 위치는 디바이스를 적절히 구현하기 위해 매우 정밀해야 한다. 모든 피처는 특정 공차 내에서 형성된 크기와 모양을 가져야 한다. 인접한 층의 피처 사이의 오프셋 또는 불일치(mismatch)를 나타내는 오버레이 오차는 제조된 디바이스가 제대로 작동하게 하려면 최소화하고 허용 오차 이내여야 한다. 따라서, 오버레이 측정은 레지스트 층 상의 마스크로 노광된 주어진 패턴의 오버레이 오차를 결정하는 데 중요하다.
오버레이 측정 모듈은 전형적으로 광학 검사 시스템을 사용하여 오버레이 측정을 수행한다. 기판 상의 패턴의 위치에 대한 레지스트층 내의 마스크 패턴의 위치는 광학 소스에 의해 조명되는 기판 상의 광학 마커(marker)로부터의 광학 응답을 측정함으로써 결정된다. 광학 마커에 의해 생성된 신호는 센서 장치에 의해 측정된다. 센서의 출력을 사용하여 오버레이 오차를 도출할 수 있다. 전형적으로, 오버레이 오차가 측정되는 패턴은 타깃 영역들 사이의 스크라이브 레인 내에 위치한다.
오버레이를 측정하기 위한 두 가지 공통 개념은 이미지 기반 오버레이(image based overlay; IBO) 및 회절 기반 오버레이(diffraction based overlay; DBO)이다. IBO의 경우, 기판 패턴의 이미지 위치는 레지스트 층의 마스크 패턴 위치와 비교된다. 오버레이 오차는 이들 두 이미지 위치를 비교한 결과이다. 이미징 접근은, 두 계층의 정렬을 직접적으로 보여주는 "그림"의 분석을 기반으로 하기 때문에 개념적으로 간단하다. 예를 들어, 박스-인-박스(box-in-box) 또는 라인-인-라인(line-in-line) 정렬 마크는 두 개의 층에서 공통으로 사용된다. 그러나, IBO 오차 측정은 진동 및 측정 중의 초점의 품질에 민감할 수 있으며, 이로 인해 그림이 흐려질 수 있다. 광학계의 수차(aberration)는 IBO 측정의 정확성을 더욱 감소시킬 수 있다.
DBO의 경우, 제1 회절격자 패턴은 패턴 층 상에 위치하고, 동일한 피치를 갖는 제2 회절격자 패턴은 레지스트층에 위치한다. 제2 격자는 명목상으로 제1 격자의 상부에 있어야 하고, 회절 패턴의 강도를 측정함으로써 오버레이 측정이 구해질 수 있다. 두 격자 사이에 오버레이 오차가 있으면 회절 패턴에서 검출 가능하다. DBO는 IBO에 비해 진동에 덜 민감하다.
멀티-패터닝 솔루션이 작동하도록 하기 위해, 특히 현재 구현되고 있는 극히 작은 치수에 비추어, 보다 세밀하고 정확한 마스크 오버레이에 대한 필요성이 대단히 중요해지고 있다. 마스크 오버레이 오차를 최소화하는 것 외에, 오버레이 오차 및 임계 치수(CD) 편차의 결합이 단락, 접속 불량 및 오작동 디바이스로 이어질 수 있으므로, 임계 치수 균일성(critical dimension uniformity; CDU)이 매우 중요해지고 있다.
예를 들어, 도 3A는 제1층 상에 형성된 피처(302) 및 제2층 상에, 예를 들어 제1층 위에, 명백한 오버레이 오차 없이 형성된 피처(304)를 갖는 디바이스(300)의 일부의 평면도를 도시한다. 다른 피처(도시되지 않음) 또한 피처(304)와 직접 정렬되어 제1층 상에 형성되고, 따라서 오버레이 오차를 발생시키지 않는다.
대조적으로, 도 3B는 제1층 상에 형성된 피처(312, 313)를 갖는 상이한 디바이스(310)의 일부의 평면도를 도시한다. 피처(314)는 제2층 상에 형성되고 제1층 상의 피처(313)와 정렬되어야 하지만, 본 예에서는 피처(313, 314)의 오정렬로 인한 오버레이 오차(311)를 나타낸다.
도 4는 단일 층에 형성된 피처 사이에 CD 변동을 갖는 디바이스(400)의 일부의 평면도를 도시한다. 따라서, 피처들 사이의 치수는 "x"로 설계되고 피처는 그 치수는 피처 401과 402 사이 및 피처 403과 404 사이에서 관찰된다. 그러나, 피처 402와 403 사이의 치수는 임계 치수 오차인 "x보다 작다".
도 5A는 기판(501) 및 기판의 상면에 형성된 피처들의 제1층(502)을 갖는 디바이스(500)의 측면도이다. 피처들의 제2층(503)은 두 개의 상이한 리소그래피 단계에서 제1층(502)의 상면에 형성된다. 예를 들어, 제1 리소그래피 단계에서 피처(511-514)가 형성되고, 제2 리소그래피 단계에서 피처(515-517)가 형성된다. 이 예에서, 상이한 리소그래피 단계에서 형성된 피처들 사이의 치수가 일관되게 "x"이기 때문에 상이한 층 상의 피처들 사이에 명백한 오버레이 오차가 없고 CD 오차도 없다.
도 5B는 기판(521), 기판의 상면에 형성된 피처들의 제1층(522), 및 두 개의 상이한 리소그래피 단계에서 제1층(502)의 상면 상에 형성된 피처들의 제2층(503)을 갖는 상이한 디바이스(520)의 측면도로서, 제1 리소그래피 단계에서 형성된 피처(531-534) 및 제2 리소그래피 단계에서 형성된 피처(535-537)를 포함한다. 그러나, 본 예에서, 피처(535-537)가 제1층에 대해 오정렬된 것처럼, 제2 리소그래피 단계에서 명백한 오버레이 오차(550)가 존재한다. 또한, 상이한 리소그래피 단계에서 형성된 피처 사이에 CD 오차가 존재하는데, 피처의 한 측면 상의 치수는 "x보다 크고" 피처의 다른 측면 상의 치수는 "x보다 작다".
따라서, 오버레이 오차 및 CD 오차에 대한 결정 및 보상 적용은 리소그래피 공정에서 매우 중요하다. 아래의 표 1은 더욱 작은 노드에 대해 허용 가능한 오버레이 오차 및 CD 오차에 대해 계속 늘어나는 버짓(budget)을 보여준다.
기술 노드 (nm) 28 20 14 10
오버레이 버짓 (nm) 9.0 6.0 4.5 3.5
CD 사양 (nm) 4.5 3.0 2.0 1.3
오버레이 및 CD 오차를 유발하는 패터닝 오차의 많은 원인들이 있다. 예를 들어, 레티클은 배치 오차, CD 균일성 오차 및 헤이즈(haze) 결함을 유발할 수 있다. 리소그래피 및 에칭 공정은 포커스 및/또는 노광 오차, 오버레이 문제, 에칭 프로파일 문제(CD 및 형상과 같은) 및 다른 결함을 가질 수 있다. 웨이퍼 제조 및 기타 공정은 웨이퍼 형상 및 균일성, 필름 특성 균일성, CMP 균일성, 열처리, 및 후면 및 에지 결함에 관한 문제를 가질 수 있다.
처리 기술이 10nm 및 7nm와 같이 보다 작고 작은 노드로 이동함에 따라, 이용 가능한 메트롤로지 솔루션의 능력에 대한 심각한 우려가 있다. 이러한 솔루션의 불확실성을 최소화하여 오버레이 및 CD 오차를 수정하기 위해 스캐너 또는 스테퍼를 적절하게 조정해야 한다. 오버레이는 x-y 좌표계 또는 오버레이를 나타내는 벡터로 정의될 수 있지만, 오버레이에 대한 보정에 조정을 제공할 수 있는 많은 구성 요소가 리소그래피 장치에 존재한다.
따라서, 오버레이 오차 및 CD 오차와 같은 리소그래피 패턴 오차를 측정 및/또는 보상하기 위한 새로운 기술이 설명된다. 기계 학습 알고리즘은 데이터 처리 및 공정 제어에 대한 새로운 접근을 만들어내는 데 사용될 수 있다. 예를 들어, 더 많고 다양한 유형의 입력 데이터가 기계 학습 알고리즘에 제공될 수 있으며, 데이터는 오차를 수정하는 리소그래피 장치의 하나 이상의 파라미터를 조정하는 방법을 결정하기 위해 보다 효과적으로 조직되고 사전 처리될 수 있다.
도 6을 참조하면, 흐름도는 오버레이 오차 및 CD 오차와 같은 리소그래피 공정의 오차를 수정하기 위해 반도체 제조 공정을 평가하는 모델을 생성 및 배치하기 위한 방법(600)을 도시한다. 단계 602에서, 타깃이 선택된다. 일 실시예에서, 타깃은 오버레이 측정(예를 들어, IBO 측정, DBO 측정, CD-SEM, TEM 등)이며 x 및 y 방향의 선형 오버레이 오프셋일 수 있다. 타깃은 또한 레티클 위치, 레티클 회전 또는 레티클 배율과 같은 오버레이 오차를 최소화하도록 제어될 필요가 있는 기타 리소그래피 장치 파라미터일 수 있다. 타깃은 트랜지스터의 온/오프 전류, 트랜지스터 문턱값 또는 트랜지스터의 건강상태를 정량화하는 기타 파라미터와 같은 파라미터 데이터일 수 있다. 또한, 타깃은 웨이퍼 상의 주어진 다이 또는 영역의 기능성(통과 또는 불량으로 측정되는 경우도 있음)과 같은 생산량 정보일 수 있다. 타깃은 또한 반도체 디바이스 성능 데이터일 수 있다.
단계 604에서, 타깃을 평가하는 데 유용한 파라미터들이 식별되고, 단계 606에서 상기 파라미터들에 관련된 입력 데이터가 수집된다. 모든 입력 데이터 세트는 특정 출력 또는 타깃과 연관된다. 예를 들어, 측정된 값과 관측된 값의 세트는 오버레이 오프셋과 연관될 수 있다. 이들 값은 모델에 대한 입력 벡터가 될 것이고, 예를 들어, 측정된 오프셋과 같은 타깃과 연관될 것이다. n개의 입력 변수가 있는 경우, 각 타깃에 대한 입력 벡터 크기는 1×n이 된다. 따라서, m개의 타깃이 있으면, 크기가 m×n인 입력 데이터 행렬이 있고 타깃과 관련된 입력 데이터 행렬의 각 행이 있다. 이것은 기계 학습 알고리즘을 위한 행렬 형식의 전형적인 훈련 세트이다. 이 행렬의 예시는 아래 표 2에 주어진다.
타깃 입력 데이터
타깃 1 입력 피처
1,1		 입력 피처
1,2		 . . . 입력 피처
1,n
타깃 2 입력 피처
2,1		 입력 피처
2,2		 입력 피처
2,n
. . .
타깃 m 입력 피처
m,1		 입력 피처
m,2		 입력 피처
m,n
타깃 데이터는 다른 공정가 완료된 후에 수집될 수 있거나 반도체 디바이스가 거의 모든 프로세싱을 완료한 후에 수집될 수 있다. 포스트 패키징 데이터 또한 타깃으로 사용될 수 있다.
오버레이 오차 보정 및 리소그래피 장치 제어에서 이미 규칙적으로 사용되는 파라미터 중 일부는 이 입력 데이터 세트의 일부로서 사용될 것이다. 예를 들어, 이들 정규적으로 사용되는 파라미터는 메트롤로지 장비, 웨이퍼 형상 및 기하학적 측정치로부터의 DBO 측정 또는 리소그래피 장치로부터의 파라미터를 포함할 수 있다.
가장 장요한 것은, 업스트림 반도체 공정 및 메트롤로지로부터의 다른 파라미터 또한 알고리즘에 대한 입력으로 사용될 수 있다는 것이다. 이러한 입력 파라미터에는 광학 반사 계측 또는 엘립소메트리(수직 입사, 편광 또는 비편광, 경사 입사각 및 다양한 방위각)를 포함하여 이전 공정 단계의 다른 메트롤로지 측정치가 포함될 수 있다.
이들 메트롤로지 측정치는 주어진 파장에서 강도로서 알고리즘에 입력될 수 있다. 예를 들어, 메트롤로지 데이터는 특정 프로세싱 단계(예를 들어, 에칭 또는 증착) 이후에 얻어진 반사 계측 측정으로부터 통합될 수 있다. 비편광 광대역 광으로 타깃을 비추어 반사율 측정 데이터를 수집하고 검출 가능한 파장 범위가 250nm ~ 850nm인 경우, 사용자는 250nm에서 850nm까지의 광을 2nm 간격으로 샘플링하여 해당 파장 범위에 대해 총 301개의 스펙트럼 강도 측정치를 얻을 수 있다. 이들 301개의 샘플은 각각 알고리즘의 입력이 된다. 입력 데이터가 타깃과 연관되는 예가 표 3에 도시된다.
타깃 입력 데이터
강도 250nm 강도 252nm . . . 강도 850nm
타깃 1 1.2 1.4 . . . 1.5
타깃 1 1.3 1.2 . . . 1.7
. . . . . . . . . . . . . . .
타깃 m 0.9 0.8 . . . 1.1
메트롤로지 측정은 인-시츄에서, 또는 특정 반도체 공정가 완료된 후에 이루어질 수 있다. 예를 들어, 메트롤로지 데이터는 현재의 리소그래피 단계 이전의 하나 이상의 처리 단계에서 발생한 CMP 단계 후에 수집될 수 있다. 이러한 메트롤로지 측정은 또한 각 메트롤로지 시스템에 의해 결정된 두께 데이터 또는 굴절률 및 흡수 계수일 수 있다. 또 다른 예에서, 메트롤로지 데이터는 에칭 공정 동안 수집될 수 있다. 광 발광 스펙트럼 또는 광 발광으로부터의 스펙트럼 데이터는 입력 데이터로서 이용될 수 있다.
데이터 변환 또는 피처 기술은 에칭, 증착 또는 CMP와 같은 특정 공정 동안 수집된 인-시츄 스펙트럼 데이터 또는 다른 센서 데이터에 대해 수행될 수 있다. 일례로서, 여러 개의 스펙트럼이 처리 중에 인-시츄로 수집될 수 있다. 사용된 스펙트럼 세트는 처리 중에 수집된 모든 스펙트럼일 수도 있고, 처리 중에 수집된 스펙트럼의 서브세트일 수도 있다. 평균, 표준 편차, 최소 및 최대와 같은 통계는 시간 경과에 따른 스펙트럼 세트의 각 파장 간격에서 수집되어 데이터 입력으로 사용될 수 있다. 대안적인 예로서, 주어진 스펙트럼에 대해 유사한 통계를 수집할 수 있으며, 이러한 통계의 시계열을 데이터 입력으로 사용할 수 있다. 또 다른 예로서, 스펙트럼의 피크와 계곡을 식별하여 (유사한 통계 변환을 적용하여) 데이터 입력으로 사용할 수 있다. 스펙트럼은 공정 또는 시스템 잡음을 감소시키기 위해 정규화 또는 필터링(예를 들어, 저역 통과 필터)될 필요가 있을 수 있다. 인-시츄 스펙트럼 데이터의 예는 웨이퍼로부터의 반사 계측, 광 방출 스펙트럼(OES) 또는 포토루미네슨스를 포함한다.
또한 입력 파라미터는 프로브 및 다른 유형의 컨택 측정, 또는 고분해능 프로파일러(high resolution profiler: HRP)와 같은 컨택 측정에 의해 취해진 Rs(전도도, 저항률) 측정치와 같은 비 광학 측정치를 포함할 수 있다.
입력 파라미터는 또한 매칭 네트워크와 에처의 플라즈마 전극 사이에 설치될 수 있는 플라즈마 임피던스 모니터(Plasma Impedance Monitor: PIM)로부터 비롯될 수 있으며, 리액턴스, 임피던스, 저항, 전류, 전압, 전력, 위상 및 기본 주파수 등에 관한 데이터를 제공할 수 있다.
공정 장비 측정치 또는 메트릭은, 가스 유량 센서, 전력 센서, 압력 센서, 온도 센서, 전류 센서, 전압 센서 등과 같이 알고리즘의 입력으로 사용될 수도 있다. 이 데이터는 오버레이가 측정되고 제어되는 리소그래피 단계 전에 발생한 공정 단계에서 수집될 수 있다. 이들의 예는 공정 시간, RF 주파수 및 에칭 챔버로부터의 전력, 전류 및 임피던스 측정, CMP 연마 시간, CMP 툴로부터의 모터 전류, CVD 증착 시간 및 질량 유량 제어기로부터의 정보, 온도, 압력 등을 포함한다. 이 데이터는 수행되는 리소그래피 단계로부터 임의의 또는 모든 업스트림 공정으로부터의 데이터일 수 있다.
채널 폭 및 깊이, 트랜지스터 문턱값, 및 저항과 같은 파라메트릭 데이터 및 측정치 또한 알고리즘에 대한 입력으로 사용될 수 있다.
DBO 기술에서 사용된 회절 스펙트럼 또는 데이터 또한 입력 데이터의 일부일 수 있다. 위에서 언급한 모든 입력은 DBO 출력의 미세한 변화와 상관 관계가 있으므로 에치에서 CD 측정치가 주어지면 오버레이 오차 보상이나 더 나은 리소그래피 제어의 더 나은 제어를 가져올 수 있다.
에칭 후 이루어진 CD 측정치는 입력으로서 분리하는 중요한 파라미터이다. 위에서 논의한 바와 같이, 이들 측정값은 오버레이 오차와 관련되어 디바이스 성능 또는 수율을 결정한다.
DBO 측정 시스템에서, 회절된 광은 오버레이를 측정하는 데 사용된다. 그러나 업스트림 공정이 변경되면 스펙트럼 측징에 영향을 줄 수 있다. 예를 들어, 업스트림 필름 특성의 굴절률에 변화가 있으면 스펙트럼 특징이 변경될 수 있다. 마찬가지로, 공정 시프트로 인해 회절 격자의 측벽 각이 변하면, 스펙트럼 특징의 변화를 일으킬 수 있다. 따라서 회절 스펙트럼에 영향을 미칠 수 있는 업스트림 데이터로 기계 학습 알고리즘을 학습함으로써 업스트림 공정과 회절 격자의 스펙트럼 특징 간의 상관관계가 발견되면 오버레이 오차가 엄격해지거나 오버레이 측정이 더욱 정확해질 수 있다.
도 6으로 돌아가면, 단계 608에서, 필터링, 정규화 및/또는 정리 단계가 입력 데이터에 대해 수행될 수 있다.
단계 610에서, 치수 감소 또는 피처 선택 단계가 수행된다. 이 단계의 목적은 알고리즘의 입력 파라미터 수를 줄이는 것이다. 치수 감소 기술은 일반적으로, 예를 들어, 주요 구성 요소 분석(principle component analysis; PCA)으로 알려져 있다.
단계 612에서, 다음에, 데이터는 훈련을 위한 알고리즘에 공급된다. 알고리즘은 많은 서로 다른 유형의 알고리즘 중의 하나일 수 있다. 기계 학습 알고리즘의 예에는, CART(분류 및 회귀 트리(Classification and Regression Trees), C5.0, C4.5, 및 CHAID와 같은 결정 트리, 지원 벡터 회귀(Support Vector Regression), 퍼셉트론(Perceptron), 역 전파(Back Propagation), 딥 학습(Deep Learning (빅데이터 인에이블드(BigData enabled) 가능))을 포함한 인공 신경망(Artificial Neural Networks), 및 부스팅/배깅(Boosting/Bagging), 랜덤 포레스트(Random Forests) 및 GBM(Gradient Boosting Machine)을 포함하는 앙상블(Ensemble)을 포함한다. 최상의 알고리즘은 단일 알고리즘이 아닐 수 있지만, 알고리즘의 앙상블이 될 수 있다.
특히, GBM 및 랜덤 포레스트 알고리즘이 최상의 결과를 만들어낼 수 있다. 위에서 언급한 것을 포함하여 다른 기계 학습 알고리즘도 잘 작동할 수 있으며 고려되어야 한다.
훈련 입력 데이터 및 훈련 타깃이 주어지면, 알고리즘은 단계 614에서 모델을 생성할 것이다. 모델은 단계 616에서 배치될 수 있다.
도 7은 측정치, 계산된 파라미터, 또는 모델링된 파라미터일 수 있는, 특정 타깃에 관련된 다수의 입력 파라미터(712a, 712b,...712x)를 갖는 매트릭스(712)인 입력 피처 세트(710)에 대한 입력 데이터를 수집하는 일례를 도시한다. 입력 데이터는 웨이퍼 제조 동안, 웨이퍼 테스트 및 정렬 및/또는 웨이퍼 프로브 테스트 시 또는 전에 수집될 수 있다. 예를 들어, 에칭, CMP, 갭 충진, 블랭킷, RTP 등을 위한 단계 동안 공정 장비(720)로부터 입력 데이터가 수집될 수 있으며, 공정 지속 시간, 온도, 압력, RF 주파수 등과 같은 공정 변수를 포함할 수 있다. 입력 데이터는 또한 CD, 웨이퍼 형상, 막 두께, 막 저항, 인라인 또는 인-시츄 측정치 등과 같은 메트롤로지 데이터(730)를 포함할 수 있다. 입력 데이터는 또한 채널 길이, 채널 폭, 채널 깊이, 트랜지스터 문턱값, 저항 등과 같은 파라메트릭 데이터(740)를 포함할 수 있다.
도 8은 모델의 사용을 도시한다. 단계 802에서, 특정된 입력 데이터는 예를 들어 입력 벡터로서 수집되고, 다음에 단계 804에서 모델로 공급된다. 특정된 데이터의 일부가 1×n 벡터에 존재하지 않으면, 입력 벡터에서 누락된 데이터를 대체하거나 추정할 수 있는 여러 가지 기술이 있다.
알고리즘 모델에 공급되는 1×n 크기의 입력 벡터 각각에 대해, 스코어가 단계 806에서 생성될 것이다. 스코어는 입력 데이터가 주어지면, 모델에 의해 만들어지는 타깃의 예측이다. 모델에 의해 생성된 스코어는 모델을 생성한 알고리즘을 훈련하기 위한 타깃으로 사용된 모든 측정 항목에 해당한다. 예를 들어, 알고리즘을 훈련하기 위해 타깃에 대해 DBO 측정이 사용된 경우, 스코어는 예측된 DBO 측정 값이 된다. 타깃이 파라미터 테스트 값인 경우, 스코어는 해당 파라미터 테스트 값의 예측이 될 것이다. 전형적인 상황에서, 스코어는 오버레이 오프셋 예측, 예를 들어, x 방향 또는 y 방향에서의 오프셋일 수 있다. 단계 808에서, 스코어는 리소그래피 장치의 하나 이상의 구성 요소에 대해 행해질 조정을 결정하는 데 사용된다. 예를 들어, 오프셋 데이터는 제어 시스템에 인가되어 리소그래피 장치 파라미터 또는 "제어 노브(knob)"에 대한 조정을 수행하여 오버레이 오차를 조정할 수 있다.
스코어 외에, 모델은 또한 스코어 예측이 얼마나 신뢰할 수 있는지를 설명하는 신뢰도 메트릭을 출력할 수 있다. 이는 스코어를 사용할지 여부 또는 다른 전통적인 측정과 관련하여 해당 예측의 사용에 가중치를 적용할지 여부를 결정하는 데 유용할 수 있다. 예를 들어, 예측된 오프셋이 3.0nm이고 DBO 측정 오프셋이 6nm이고 예측에서 0.8nm의 신뢰도(1.0 가중)가 있는 경우, 최종 예측된 오프셋은 다음과 같이 될 수 있다.
(3.0 * 0.8) + (6.0 * 0.2) = 3.6 nm
전술한 바와 같이, CD 오차 및 오버레이 오차의 컨벌루션(convolution)은 디바이스 성능에 영향을 미칠 수 있다. 디바이스 성능을 최적화하기 위해 주어진 CD에 대한 오버레이를 조정하는 것이 필요할 수 있다. 일 실시예에서, 기계 학습 알고리즘은 초점, 전력, 또는 x-y 방향 제어와 같은 리소그래피 장치 제어 파라미터가 타깃인 모델을 생성하기 위해 CD 오차 측정 및 오버레이 오차 측정과 함께 상기 언급된 입력 데이터 모두 또는 일부와 함께 사용될 수 있다. 목표는 리소그래피 장치 출력이 최상의 반도체 디바이스 성능 또는 수율을 가져오도록 리소그래피 장치 제어 파라미터(주어진 측정된 CD)를 최적화하는 것이다.
새로운 입력 데이터 및 대응하는 타깃 데이터가 생성됨에 따라, 알고리즘은 보다 나은 스코어를 제공하는, 보다 양호한 모델을 생성하도록 재훈련될 수 있다. 알고리즘 세트는 동일한 입력 및 타깃 데이터 세트를 사용하여 동시에 훈련될 수 있다. 최고의 출력을 내는 알고리즘은 궁극적으로 배치되는 알고리즘이 될 수 있다. 대안으로, 알고리즘의 앙상블은 채용될 최상의 알고리즘으로 식별될 수 있다. 최상의 알고리즘은 훈련 데이터 세트에 대한 유효성 테스트를 통해 최상의 결과를 제공하는 알고리즘으로 식별된다. 예를 들어, k-평균 교차 유효성 검사(k-means cross validation)는 알고리즘 유효성 검사에 널리 사용되는 기술이다.
상술한 바와 같이, 입력 데이터 세트는 전처리를 거쳐야 한다. 전처리 단계는 입력 데이터 세트의 품질을 향상시키고 모델에 의해 만들어진 예측의 정확성과 정밀성을 높일 수 있다. 일부 실시예에서, 기타 데이터 준비 기술이 데이터의 정규화 또는 파라미터화와 같이 입력 데이터에 적용될 수 있다.
또한, z-스코어는 데이터의 드리프트 및 시프트를 보상하기 위해 생성될 수 있다. 예를 들어, 툴이 교정되면 입력 데이터가 시프트된다. 시프트가 발생하면 입력 데이터의 전체 평균 및 표준 편차가 변경되어 모델에서 결과가 좋지 않을 수 있다. 공정 툴이 교정을 받는 경우와 같이, 시프트가 발생했을 때 사람이나 알고리즘이 신호를 보낼 수 있으며, 교정 후 잘못된 예측이 발생하지 않음을 확인하기 위하여 "청취 모드"(알고리즘 예측이 제품에 적용되지 않음)에서 일정 기간 동안 데이터를 수집할 수 있다. 일정 기간 후, z-스코어는 그 데이터로부터 생성된다. 상기 z-스코어는 교정 전에 발생된 데이터의 z-스코어와 유사해야 한다. 이것은 교정이 행해지기 전 후에 데이터를 정규화하는 일례이다.
일부 실시예에서, 업스트림 공정 장비 및 메트롤로지 데이터로부터 생성된 가상 메트롤로지 예측이 모델에 대한 입력으로서 사용될 수 있다. 이는 기본적으로 가상 메트롤로지 예측이 첫 번째 알고리즘에 의해 결정되는 다단계 모델 또는 알고리즘을 필수적으로 나타낸다. 예를 들어, 출력을 오버레이 오차 보상, 오버레이 오차 측정 또는 수율 예측을 위해 설계된 다른 알고리즘의 입력으로 사용할 수 있다.
알고리즘에 의한 예측은 모든 테스트 및 제조가 제품에 대해 완료된 후에 행해질 수 있다. 전형적인 상황에서, 목표는 제품이 모든 최종 테스트를 성공적으로 통과했더라도 제품이 출하 후 및/또는 사용중에 불량일 경우를 예측하는 것이다.
알고리즘은 기계 학습 알고리즘의 유형인 분류(classification) 또는 회귀 알고리즘(regression algorithm)일 수 있지만, 많은 다른 유형의 알고리즘 중 하나 일 수 있다. 사용될 수 있는 이들 알고리즘의 일부의 예는, 결정 트리(Decision Trees), 분류 및 회귀 트리(Classification and Regression Trees; CART), C5.0, C4.5, CHAID, 지원 벡터 회귀(Support Vector Regression), 인공 신경망, 퍼셉트론, 역 전파, 심층 학습, 앙상블, 부스팅/배깅, 랜덤 포레스트, 그래디언트 부스팅 머신(Gradient Boosting Machine; GBM), 아다부스트(AdaBoost)를 포함한다.
일부 실시예에서, 최상의 알고리즘은 단일 알고리즘이 아니라 알고리즘의 앙상블일 수 있다. 앙상블 알고리즘은 서로 다른 기술을 사용하여 어떤 알고리즘 또는 알고리즘 조합이 최상의 예측인지를 결정한다. 예를 들어, 앙상블 알고리즘은 앙상블의 모든 알고리즘으로부터 평균 권장을 취할 수 있다. 다른 예에서, 앙상블 알고리즘은 최종 추천을 하기 위해 투표 방식을 사용할 수 있다. 앙상블 알고리즘은 최적의 예측을 생성하기 위해 개별 알고리즘의 집합에 적용된 서로 다른 가중치 체계를 사용할 수 있다.
특히, GBM(Gradient Boosting Machine) 및 랜덤 포레스트 알고리즘을 사용하여 양호한 예측이 이루어졌다.
스코어는 모델이 배치될 때 모델로 공급되는 각각의 입력 벡터에 대해 수행된 예측이다. 예를 들어 웨이퍼 테스트에서 웨이퍼가 "양호한" 것으로 식별되는지 여부를 예측하는 것이 목표인 경우, 입력 벡터는 해당 웨이퍼와 관련된 모든 입력 데이터로 구성될 수 있으며 그 입력 데이터는 모델에 입력되어 예측이 이루어진다.
일부 실시예에서, 모델은 또한 스코어가 얼마나 신뢰할 수 있는 지를 설명 할 수 있는 신뢰도 메트릭을 출력할 수 있다. 이는 스코어를 사용할지를 결정하거나, 최종 테스트를 최적화하거나, 번-인 시간을 계산하는 데 유용하거나, 최종 수율 예측에 사용될 수 있다. 다단계 알고리즘의 경우, 신뢰도 메트릭을 후속 알고리즘에 대한 입력으로서 사용할 수 있다.
경향 메트릭(propensity metric)은, 알고리즘이 분류 알고리즘이고, 일 실시예에서, 0과 1 사이의 값을 가질 때 생성될 수 있다. 예로서, 경향 값이 0에 가까울 경우, 예측은 하나의 분류(예를 들어, 거짓)일 가능성이 있다. 경향 값이 1에 가까울 경우, 예측은 다른 분류(예를 들어, 진실)일 가능성이 있다. 경향 메트릭은 알고리즘이 주어진 예측을 하는 데 얼마나 자신이 있는지를 나타낼 수 있다. 즉, 경향 메트릭이 0 또는 1에 가까울수록 예측 정확도가 높아진다. 다단계 알고리즘의 경우, 경향 메트릭은 후속 알고리즘에 대한 입력으로 사용될 수 있다.
일 실시예에서, 새로운 입력 데이터 및 대응하는 타깃 데이터가 생성될 때, 알고리즘은 보다 나은 스코어를 제공할 수 있는 보다 나은 모델을 생성하도록 재훈련될 수 있다.
일부 실시예에서, 알고리즘의 세트는 동일한 입력 및 타깃 데이터 세트와 동시에 훈련될 수 있다. 최적의 출력을 제공하는 알고리즘을 배치용으로 선택할 수 있다.
일례에서, 알고리즘은 핀 구조의 전계효과트랜지스터(finFET) 구조의 프로세싱 및 제조에 적용될 수 있다. 가용성(flowable) 갭-필링 필름 재료 특성은 가변적이고 필름 밀도와 광학 특성에 영향을 줄 수 있다. 이로 인해 필름 두께를 측정하고 제어하는 데 사용되는 광학 메트롤로지가 혼동되어 잘못된 필름 두께 측정을 초래할 수 있다. finFET의 제조에서, 이는 게이트 높이의 잘못된 측정을 초래할 수 있으며, 따라서 게이트 높이가 가변적 일 수 있다. 가변 게이트 높이는 증가된 게이트 커패시턴스, 누설 및 더 높은 구동 전류에 대한 필요성을 초래할 수 있다. 따라서, 알고리즘(들)에 대한 입력은 에칭 공정 파라미터, 유동성 CVD 공정 파라미터, CMP 공정 파라미터, 산화물 메트롤로지 출력, TEM 및 항복 결과일 수 있다. 이 알고리즘은 에칭 공정, 유동성 CVD 공정 및 CMP 공정의 문제점을 검출하고 해결하는 데 사용될 수 있다.
에칭 깊이는 게이트 높이를 결정하는 데 큰 역할을 할 수 있다. 에칭 공정은 게이트 측벽 각도에 영향을 미쳐 게이트 성능과 광학 메트롤로지 측징에 영향을 미칠 수 있다. 일부 실시예에서, 에칭 공정 파라미터는 상기 모델에 대한 입력 파라미터로서 사용되어 문제를 검출하거나 CMP 공정를 제어하거나, 또는 제어를 위한 타깃이 될 수 있다. 알고리즘은 공정을 제어하고 공정 문제를 감지하며 보다 엄격한 게이트 사양을 얻을 수 있다. 일부 실시예에서, 에칭 공정 파라미터는 리소그래피 툴 제어를 결정하는 입력으로 사용될 수 있다. 에칭 툴 공정 파라미터는 가상 메트롤로지의 경우와 같이 에칭률 또는 최종 에칭 깊이를 예측하는 데 사용될 수 있습니다. 가상 메트롤로지 알고리즘의 출력은 예를 들어 중간 단계 알고리즘과 같은 리소그래피 툴 제어에 대한 입력으로 사용될 수 있다.
알고리즘은 3D-NAND 또는 수직 NAND 메모리 구조의 처리 및 제조에도 적용될 수 있다. 수직 NAND (3-D NAND) 구조를 형성하기 위해, 반도체 제조사는 교대로 산화물 및 질화물 또는 산화물 및 전도체 층의 층을 사용한다. 이 스택은 2um 높이와 같이 매우 두꺼울 수 있으며 더 두껍게 계속 확장된다. 그 결과 높은 응력, 박리 및 균열이 발생한다.
응력 문제를 해결하기 위해, 알고리즘은 이러한 필름의 블랭킷 증착의 공정 파라미터(예를 들어, 가스 유동, 온도, 공정 사이클 시간)를 입력으로 사용할 수 있을 뿐만 아니라, 이러한 필름 스택을 측정하는 데 사용되는 인-시츄 및 인라인 메트롤로지(광대역 광 메트롤로지 포함)이 사용된다. 물리적 모델링을 명시적으로 적용할 필요없이, 생산/검사/스트레스 테스트와 위에서 언급한 입력 간의 상관관계를 발견하여 블랭킷 증착 문제를 즉시 확인할 수 있다.
3차원 메모리 특성화 및 고장 분석은 많은 문제점을 제시하며, 보다 우수한 특성화에 대한 큰 필요성이 존재한다. 현재 TEM 및 x-선 기술이 사용되지만 처리량이 낮아 재료 상태가 변경될 수 있다. 또한, 프로브 결함 및 인라인 결함 검사의 상관 관계는 많은 결함이 포함되어 있기 때문에 어렵다. 전자빔 검사는 구조적 결함을 확인하는 데 점점 더 많이 사용되고 있지만 추가 비용이 발생한다. 일부 실시예에서, 갭 필 공정 파라미터는 알고리즘(들)에 대한 입력으로서 사용된다. 전자빔 3D 검사는 알고리즘의 타깃으로 사용할 수도 있다.
5. 오버레이 오차에 대한 공정 예
오버레이 공정은 하나 이상의 훈련 웨이퍼 상에서 수행될 수 있고, 훈련 웨이퍼는 실제 오버레이 오차에 대해 분석된다. 오버레이 오차를 측정하는 가장 정확한 방법은 CD-SEM 또는 TEM이다. 두께, 직경 웨이퍼 형상 변화, 면내 변위, 응력-유도된 국부 곡률, 웨이퍼 두께 및 평면도 변화, 전면 및 후면 표면 나노 토포그래피(NT), 웨이퍼 에지 롤-오프(ERO), 슬립 라인(slip lines)과 같은 모든 사용 가능한 웨이퍼 형상 파라미터, 초점(x, y, z), 회전(x, y, z), 초점 기울기, 선량 오차, 초점 잔차, 배율, 비대칭 배율, 비대칭 회전과 같은 스캐너 매개 변수, 막 두께, 트렌치 깊이, 금속 게이트 리세스, 높은 k 리세스, 측벽 각도, 레지스트 높이, 하드마스크 높이, 피치 워킹과 같은 CD 측정치, 굴절률 및 흡수 계수(n 및 k 광학 상수)와 같은 필름 특성 파라미터, DBO 및 IBO(DBO 측정 자체와 함께 회절 특징 강도 값을 포함할 수도 있음)와 같은 다른 오버레이 측정의 매개 변수는 해당 실제 오버레이 오류를 대상으로 훈련 모델에 대한 입력으로 사용된다. 실제 오버레이 측정의 웨이퍼 상의 위치는 적용 가능한 경우 해당 사이트에 대한 모든 입력 파라미터의 위치와 일치한다. 온도, 압력, 공정 지속 시간 등과 같은 일부 공정 파라미터 및 기타 툴 관련 파라미터는 웨이퍼 단위로 수집되며 특정 사이트에 맵핑될 수 없다. 오히려, 특정 웨이퍼에 대한 모든 사이트는 사이트 특정 정보가 적용 가능하지 않거나 사용 가능하지 않을 때 웨이퍼에 대해 수집된 동일한 값을 포함한다. 대안적으로, 오버레이 오차 측정의 공간 해상도가 주어진 입력 파라미터(예를 들어, 웨이퍼 상의 9-사이트 CD 측정)의 공간 해상도보다 큰 경우, 가장 가까운 입력 파라미터는 실제 오버레이 오차 측정치에 맵핑될 것이다. 이렇게 하는 좋은 방법은 k-평균 클러스터링이다. 다른 기술은 입력 파라미터 또는 3차 스플라인(cubic spline)의 값을 결정하기 위해 보간(3 차원)을 포함한다.
DBO 및 IBO는 공정 및 기하학적 영향으로 인해 오버레이를 측정하기 위한 완벽한 기술이 아니라는 것이 일반적으로 알려져 있다. 예를 들어, 도 9는 143회의 측정에 대해 DBO와 오버레이의 보다 정확한 CD-SEM 표현 간의 오차를 도시한다. 회절 스펙트럼의 각 파장에서의 세기와 같은 DBO 파라미터가 DBO 예측 측정치와 함께 입력 데이터 세트에 포함되는 경우, 도 9에 도시된 오차를 리소그래피 툴의 공정 파라미터와 상관시키는 것이 가능하다.
하나의 접근은 DBO 측정치 및 CD-SEM 측정치 사이의 델타로서 타깃을 특정한다. DBO와 CD-SEM 또는 TEM 사이에 연관된 오차는 입력 데이터 세트에 기인할 수 있으며 생산시 수정될 수 있다.
훈련 입력 데이터 세트가 구성되면, 그것은 정정된다. 훈련 입력 데이터에는 손상된 값이 있을 수 있으며, 이 경우 손상된 값은 제거되고 공란(blank) 또는 널(null) 값으로 대체된다. 데이터 세트에는 로트(lot) 또는 웨이퍼 ID와 같은 다양한 정보 기능에 대한 일관성없는 값이 포함될 수도 있다. 예를 들어, 로트 설명은 어떤 경우에는 "로트_A"로, 다른 경우에는 "로트.A"로 나타날 수 있다. 이 값들은 모두 "로트.A"와 같은 동일한 명칭으로 변환되어야 할 것이다.
다음에, 입력 데이터는 정규화되거나 변환된다. 예를 들어, 툴 교정의 경우, 데이터를 평균 이동해야 할 필요가 있을 수 있다. 주어진 입력 데이터 세트 내의 다른 모집단 또는 분포에 대한 입력 데이터 세트로부터 z-스코어를 계산할 수도 있다. 예를 들어, 시간 A와 시간 B 사이에 주어진 툴 교정을 위해 입력의 일부가 수집되면, 해당 데이터는 정규화되거나 해당 데이터 부분에 대해 z-스코어가 생성된다. 시간 B와 시간 C 사이에 다른 툴 교정이 사용되면 해당 부분에 대해 정규화 또는 z-스코어 생성이 수행된다. 결과적으로 툴 교정에 영향을 받지 않는 완전한 데이터 세트가 생성된다. 데이터 변환의 필요성을 창출할 수 있는 툴 교정 이외의 이벤트는 업스트림 공정 변경 및 소모품 변경이다. 생산이 시작되면 동일한 변환이 적용되어야 할 필요가 있다는 점에 유의하는 것이 중요하다. 변환을 만들기 위해 실시간 생산에서 충분한 데이터를 수집하기 위해, 변환을 만들기 위해 사용자가 지정한 데이터 양을 수집할 때까지 예측이 적용되지 않을 수 있다. 그러나, 변환된 데이터가 모델에 대해 중요한 피처가 아니라고 판단될 수 있다.
훈련 데이터 세트는 훈련, 테스트 및 유효성 검증 부분으로 분할되어 지나치게 적합하지 않거나 지나치게 바이어스되지 않는 강건한 모델이 구축되도록 보장할 수 있다. 전형적인 분할은 60%의 교육, 30%의 테스트 및 10%의 유효성 검사가 될 수 있다. IBM SPSS Modeler와 같은 분석 플랫폼에 구현된 부스트 또는 부트스트랩 집계 모델과 같은 일부 모델의 경우, 검증 데이터 세트가 모델을 더욱 최적화하는 데 사용되는 반면, 완전히 블라인드되지 않은 상태에서 테스트 데이터 세트를 사용하여 모델을 더욱 최적화하는 데 사용되므로, 테스트 및 유효성 설정 세트를 분리해야 한다. 표준 선형 회귀와 같은 다른 유형의 모델의 경우, 분할을 훈련과 테스트만으로 분리할 수 있다. 모델이 특정 교육 세트에 과도하게 적합하지 않도록 모델 구축 단계에서 k-fold 교차 검증과 같은 기법을 사용할 수 있다는 점에 유의하는 것이 중요하다. 여기에는 모든 데이터가 훈련 또는 테스트 부분을 보는 것을 보장하도록 데이터 세트의 교육/테스트/ 유효성 검사 부분을 회전시키는 작업이 포함된다.
주어진 입력이 다수의 누락되거나 손상된 값을 갖는다면, 그 입력 특징은 모델을 훈련 시키는 데 있어서 고려 사항으로부터 제거될 수 있다. 예를 들어 주어진 입력 기능에 대해 데이터의 50% 이상이 존재하지 않으면 해당 입력 기능을 버릴 수 있다. 대안적으로, 누락된 데이터 필드가 명목상의 값으로 채워지거나 값이 없는 레코드가 훈련 데이터 세트에서 완전히 제거될 수 있다. 어떤 기술을 사용할지 결정하는 것은 주어진 입력 피처의 중요성에 대한 인간의 판단에 기초하여 결정될 수 있다.
그 데이터 세트는 또한 주어진 키에 대해 병합되어야 할 수도 있다. 키는 전형적으로 웨이퍼 또는 스캐너의 x-y 좌표이거나 다이 번호 일 수 있다. 위에서 언급한 바와 같이, 데이터 세트는 주어진 키(3차 스플라인, 보간 또는 가장 가까운 이웃)에 맵핑되어야 할 수 있다. 특정 다이 또는 그 위치와 같은 웨이퍼 상의 위치는 해당 사이트에 대한 모든 입력 파라미터의 위치와 일치한다. 온도, 압력, 공정 지속 시간 등과 같은 일부 공정 파라미터 및 기타 툴 관련 파라미터는 웨이퍼 단위로 수집되며 특정 현장에 맵핑할 수 없다. 오히려, 특정 웨이퍼에 대한 모든 사이트는 사이트 특정 정보가 적용 가능하지 않거나 사용 가능하지 않을 때 웨이퍼에 대해 수집된 동일한 값을 포함한다. 대안적으로, 다이 위치의 공간 해상도가 주어진 입력 파라미터의 공간 해상도(예를 들어, 웨이퍼 상의 9-사이트 CD 측정)보다 큰 경우, 가장 가까운 입력 파라미터는 실제 다이에 맵핑될 것이다. 이렇게 하는 좋은 방법은 k-평균 클러스터링이다. 다른 기술로는 입력 매개 변수 또는 3차 스플라인의 값을 결정하기 위해 보간(3차원)이 포함된다.
훈련 입력 데이터 세트는 수천 개의 입력 피처를 포함할 수 있고, 관련 입력 피처 세트가 결정될 필요가 있을 수 있다. 오버레이 오류와 약한 상관 관계가 있는 관련없는 입력 피처를 제거하는 공정을 구현해야 할 수 있다. 이 공정의 첫 번째 단계에서는 전혀 변경되지 않는 입력 피처는 제거될 수 있다.
기능 선택에는 여러 가지 방법이 있다. 한 가지 방법은 임의의 입력 기능이 오버레이 오류를 예측하는 데 가장 관련이 있는 항목을 식별하는 임의의 포레스트를 구현하는 것이다. 또 다른 기법은 CHAID 결정 트리로서, 또한 중요한 피처를 식별할 것이다. 선형 회귀는 또 다른 기술이다. ANOVA는 또 다른 기술이다.
대안적으로, 치수 감소가 또한 사용될 수 있다. 일반적인 차수 감소 기법에는 부분 최소 자승(partial least squares) 및 주요 성분 분석이 포함되며, 이는 초기 입력 파라미터 큰 세트를 기반으로 새로운 작은 입력 파라미터 세트를 생성할 것이다. 예를 들어, 5,000개 피처의 입력 세트를 데이터의 분산의 상당 부분을 설명할 수 있는 새로 생성된 30개의 기본 구성 요소로 구성된 입력 세트로 줄일 수 있다. 치수 감소 단계의 결과 또는 결과는 모델에 대한 새로운 입력으로 사용될 수 있다. 예를 들어, PCA에 의해 생성된 주요 구성 요소는 모델에 대한 입력이 될 수 있다. 주요 구성 요소는 더 많은 입력 세트에서 감소된 입력 세트를 나타낸다.
원래의 입력 데이터로부터, 일련의 가상 메트롤로지 모델이 구성될 수 있다. 가상 메트롤로지 모델의 목적은 반도체 제조 공정의 주요 척도를 예측하는 것이다. 예를 들어, 에칭 툴 공정 파라미터, 이전 단계 두께 및 증착 툴 공정 파라미터, CMP 공정 파라미터 및 필름의 광학 n 및 k 값과 같은 공정 변수와 같은 소정의 업스트림 변수가 주어진다면, 에칭 깊이가 예측될 수 있다. 일부 실시예에서, 에칭 공정 파라미터는 리소그래피 툴 제어를 결정하는 입력으로 사용될 수 있다. 에칭 툴 공정 파라미터는 (가상 계측의 경우와 같이) 에칭 속도 또는 최종 에칭 깊이를 예측하는데 사용될 수 있다. 그런 다음 가상 메트롤로지 알고리즘의 출력을 중간 단계 알고리즘으로 리소그래피 툴 제어에 대한 입력으로 사용할 수 있다. 중간 단계 알고리즘(또는 가상 메트롤로지 알고리즘)의 출력은 오버레이 오차를 결정하기 위한 입력 변수로 사용될 수 있다.
모델에서의 특정 파라미터는 특정 변형이 시도될 수 있는 최상의 모델을 결정하는데 중요하다. 예측된 오버레이 오차와 실제 오버레이 오차 사이의 오차를 최소화하는 모델 파라미터의 최상의 조합이 선택된다. 예를 들어, 결정 트리의 리프(leaf)에 허용되는 최소 레코드 수를 설정하거나 임의의 포레스트 알고리즘 또는 GBM 모델에 사용된 약한 학습자 수 또는 임의의 포레스트 알고리즘에서 각 약한 학습자의 입력 기능 수를 설정할 수 있다.
후보 모델은 오버레이 오차를 예측하고 이들을 검증 웨이퍼 상의 실제 오버레이 오차와 비교한다. 예측 정확도가 오버레이 버짓 및 기타 고려 사항에 기초하여 특정 임계 값을 만족하면, 후보 모델은 유효하고 훈련 및 검증 웨이퍼와 유사한 처리 조건을 공유하는 다른 생산 웨이퍼의 오버레이 오차를 예측하기 위해 배치될 준비가 된 것으로 간주된다.
모델 또는 다단계 모델과 관련한 파라미터가 선택되면, 모델은 먼저 웨이퍼 생산을 실행으로 오버레이 오류 예측이 이루어진다는 "수신 모드"에서 생산에 구현된다. 예측된 오버레이 오차는 실제 오버레이 오차와 비교될 수 있다. 예측된 오차가 사용자 정의된 임계 값 또는 오버레이 오차 버짓 내에 있는 것으로 판명되면 생산이 계속 실행되고 더 많은 데이터가 수집된다.
그 대신 모델이 실제 측정된 오버레이 오차와 비교하여 정의된 한계 내에서 예측하지 않으면, 그 지점까지 수집된 모든 데이터는 상기 단계에서 개략된 바와 같이 모델을 재훈련시키는 데 사용된다. 모델이 이제 재훈련된 후 사용자 정의 임계 값 내에서 결과를 예측하면 모델은 생산 모드에서 리스닝 모드로 다시 배치된다. 모델이 사용자 지정 기간(예를 들어, 8주 생산) 동안 지정된 오차 한계 (예측-실제 오버레이) 내에서 수행되는 경우, 실제 생산에 사용된 실제 오버레이 측정치 중 일부를 대체 할 수 있다. 시간이 지남에 따라 모델의 성능이 계속 좋아지면 모든 생산에서 오버레이 예측을 사용할 때까지 예측 오버레이에 의존하는 제품이 점점 더 많아진다.
모델은 새로운 데이터가 이용 가능해짐에 따라 사용자 정의된 간격(예를 들어, 일주일에 한 번)으로 계속 재훈련될 것이다. 모델을 재훈련하기 위해, 사용 가능한 전체 데이터 세트를 사용할 수 있다. 모델 훈련을 위해 일정 시간 동안, 예를 들어 최근 3개월 동안만 사용할 수 있는 최신 데이터만 사용하고, 공정이 크게 바뀌면 오래된 데이터는 폐기되므로 유용할 수 있다. 또한 입력 및 타깃 분산의 극단을 정의하는 오래된 데이터를 모델 훈련을 위해 보유하고, 모델 훈련 효율을 유지하거나 메모리 공간을 절약하기 위해 오래된 중복 데이터를 버리는 것이 유익할 수 있다. 실제 오버레이 측정값과 비교를 계속하여 전체 생산 릴리스 후에도 예측된 오버레이의 성능을 계속 모니터링하는 것이 유용할 수 있다. 예상 오버레이와 실제 오버레이 간의 오차가 허용 오차를 벗어나는 경우 예측이, 왜 허용 오차를 벗어났는지의 이유가 결정되고 모델이 재훈련되고 점차 생산으로 다시 릴리스될 때까지 예측은 일정 기간 배치되지 않는다.
일단 후보 모델이 결정되면, 하나 이상의 유효성 검증 웨이퍼가 생산 웨이퍼로부터 선택되고, 패턴화된 웨이퍼 기하 메트롤로지 툴을 사용하여 유효성 확인 웨이퍼에 대한 패턴화된 웨이퍼 기하학적 파라미터가 얻어진다. 오버레이 공정이 하나 이상의 유효성 검증 웨이퍼에 대해 수행되고 하나 이상의 유효성 검증 웨이퍼가 실제 오버레이 오차에 대해 분석된다. 후보 모델은 오버레이 오차를 예측하고 이를 유효성 검증 웨이퍼 상의 실제 오버레이 오차와 비교한다. 예측 정확도가 오버레이 버짓 및 기타 고려 사항에 기초하여 특정 임계 값을 만족하면, 후보 모델은 유효하고 훈련 및 유효성 검증 웨이퍼와 유사한 처리 조건을 공유하는 다른 생산 웨이퍼의 오버레이 오차를 예측하기 위해 배치될 준비가 된 것으로 간주된다.
후보 모델이 유효하다고 검증되면, 나머지 생산 웨이퍼를 웨이퍼의 형상 파라미터를 결정하는 패터닝된 웨이퍼 형상 메트롤로지 툴로 스캐닝된다. 웨이퍼 형상 파라미터 및 배치된 예측 모델에 기초하여, 시스템은 남은 생산 웨이퍼에 대한 오버레이 오차를 예측하고 리소그래피 스캐너를 조정하여 예측된 오버레이 오차를 수정한다. 포인트-투-포인트 예측은 예측된 오버레이를 피드 포워드하고 조정을 적용하여 노출 후 실제 오버레이 오차를 줄이는 데 중요하다.
6. 수율 예측
수율 예측은 일반적으로 반도체 디바이스의 제조에 중요하고, 반도체 디바이스의 제조가 점점 더 비싸게 됨에 따라 더 중요해진다. 수율 예측은 공정의 서로 다른 단계에서 이루어질 수 있다.
제조 공정의 임의의 단계에서 수율이 정확하게 예측될 수 있다면, 이후 공정을 최적화하고 비용을 절감하는 것이 가능해진다. 예를 들어, 디바이스가 웨이퍼 정렬 및 테스트 전에 불량한 것으로 예측될 수 있다면, 그 장치의 추가 테스트 및 처리를 피할 수 있으므로 추가 프로세싱 비용이 절약된다. 전형적으로, 반도체 제조 공정에는 수백 가지 단계가 있다. 웨이퍼 제조 공정은 일반적으로 웨이퍼 테스트 및 분류, 조립/포장, 최종 테스트 및 번-인을 포함하는 제작 후 단계로 이동하기까지 2~3개월이 걸릴 수 있다. 이 단계들 각각에서 예측된 수율을 계산할 수 있다. 제조 수율은 웨이퍼 제조 공정을 거친 우수한 웨이퍼와 주어진 공정에 들어간 모든 웨이퍼의 비율로 측정할 수 있다. 웨이퍼 테스트 수율은 웨이퍼 테스트에서 결정된 흠이 없는 칩과 웨이퍼 테스트에 들어간 모든 칩의 비율로 계산할 수 있다. 조립 및 패키징 수율은 유사한 방식으로, 즉 전체 칩에 대한 양호 칩의 비율을 각각의 공정으로 계산한다.
수율 예측을 위한 기존 기술은 주로 단 변수 분석(univariate analysis)에 기초한다. 예를 들어, 마르코프 사슬(Markov chains)은 결함 수를 감안할 때 칩이 양(positive)의 수율을 가져올지 예측한다. 그러나 다중 변수 분석(multivariate analysis)은 테스트 데이터의 양이 매우 많아짐에 따라 널리 보급되었다. 다중-변수 분석에 사용되는 일반적인 기술은 판별 분석이지만, 이 기술은 데이터가 정상적으로 분산되어 있고 독립적이라고 가정하지만, 항상 그렇지는 않다.
다중-변수 분석에 대한 요구를 더욱 복잡하게 하는 것은 반도체 제조 공정에서 접근 가능한 데이터의 양이 계속 증가한다는 사실이다. 그러나 기계 학습 알고리즘, 데이터 마이닝 및 예측 분석을 사용하면 대용량 데이터 세트를 쉽게 관리할 수 있다. 또한, 많은 기계 학습 알고리즘과 관련된 신뢰도 및 경향 메트릭을 사용하여 웨이퍼 정렬/테스트, 최종 테스트 및 번인 활동을 최적화할 수 있다.
반도체 제조에 있어서, 출하 포장된 칩을 테스트할 때 백만 개당 결함이 있는 부품 수(defective parts per million; DPPM)의 측정이 평가된다. 전형적인 상황에서, 기능적/구조적 테스트 패턴은 웨이퍼 정렬에서 그리고 부품/제품이 포장된 후에 어떤 제품/다이에 결함이 있는지를 결정하기 위해 사용된다. 그런 다음 기능적 시스템 수준 테스트가 수행된다. 각 후속 단계에서의 테스트 비용은 이전 단계보다 훨씬 높을 수 있다. 일반적으로 패키지 제품은 웨이퍼 정렬 또는 기능 테스트 패턴과 동일한 구조 패턴을 사용하여 번-인 챔버 및 로드 보드에서 테스트된다. 설계 복잡성이 증가함에 따라 이러한 테스트 비용은 지난 몇 년 동안 크게 증가했다.
마이크로 칩을 제조하기 위한 통상적인 비즈니스 모델은, 파운드리에서 제조된 후 후속 처리 및 테스트를 위해 팹리스(fabless) 디자인 하우스 또는 패키징 파트너에게 전달되는 파운드리/팹리스 모델이다. "양호한 금형(known good die)"(KGD)이라는 용어는 웨이퍼 분류/테스트 전 또는 그 이전의 다이를 말하며, 패키지 분류된 것과 동일한 품질 및 신뢰성 수준으로 테스트되었다. 다이가 웨이퍼 정렬/테스트 단계에서 통과하지만 웨이퍼 정렬 후 어느 시점에서 결함이 있는 것으로 판명되면, 설계 하우스 또는 패키징 하우스는 웨이퍼 정렬 후에 제품을 제조하는데 걸리는 모든 단계의 비용을 초래할 수 있다. 하나의 비즈니스 모델에서 웨이퍼 정렬을 통과하는 파운드리의 다이는 팹리스 디자인 하우스에서 구입한다. 포장한 후에 다이에 결함이 있는 것으로 판명되면 디자인 하우스에서 다이를 지불한다. 칩 중 하나만이 나쁜 것으로 밝혀지면 패키지 칩의 모든 다이가 폐기되어야 하므로 스택된 IC 또는 멀티 칩 모듈로 들어가는 다이는 매우 비싸다.
따라서, 다이가 패키징된 후에 다이가 기능할 수 있는지를 초기 단계에서 하는 것이 매우 중요하게 된다. 웨이퍼 정렬이나 최종 테스트 또는 사전 번-인의 여러 단계에서 패키지 수율을 더 정확하게 예측할 수 있다면, 결함이 있는 제품의 포스트 패키징을 소유한 업체가 부담하는 비용을 크게 줄일 수 있다. 또한, 예측 및 신뢰도 측정 기준을 결정할 수 있으며 번-인 시간을 최적화하는 데 사용할 수 있으므로 상당한 비용 절감 효과를 얻을 수 있다.
일반적으로, 제품에 대한 수율 예측은 제품의 품질 또는 유용성에 대한 예측을 의미한다. 일 실시예에서, 수율 예측은 "합격" 또는 "불량"(또는 "양호" 또는 "불량" 또는 "사용 가능" 또는 "사용 불가")의 두 값 중 하나 일 수 있다. 예를 들어 주어진 생산 단계에서 제품의 수율 예측이 "합격"인 경우, 해당 생산 단계에서 해당 생산품이 사용 가능할 것으로 예측되며 처리를 계속해야 한다. 수율 예측이 "불량"으로 예측되는 경우, 해당 생산품은 결함이 있거나 해당 제조 단계에서 사용할 수 없으며 계속 처리하는 것은 권장되지 않는다. 수율 예측은 따라서 제품의 가공을 계속하는 것이 비용면에서 효과적인지를 결정하는데 유용하다. 일부 실시예에서, 수율 예측은 제품의 처리를 계속할 것인지를 결정할 때의 하나의 구성 요소이다. 수율 예측은 반드시 제품의 처리를 계속할지 여부를 결정할 때 유일한 변수는 아니다.
본 개시는 웨이퍼 정렬 전, 웨이퍼 정렬 동안 및 웨이퍼 정렬 후에 수율을 예측하기 위한 신규한 기술을 기술한다. 이러한 수율 예측은 웨이퍼 정렬, 최종 테스트, 번-인 및 기타 웨이퍼 후 정렬 테스트에서 더 정확한 예측을 통해 비용을 절감하는 데 사용될 수 있다. 수율 예측과 그와 관련된 신뢰도 메트릭을 사용하여 웨이퍼 정렬 후 수행 할 테스트를 결정할 수도 있다. 수율 예측을 사용하여 번-인 시간을 최적화하고 줄일 수도 있다.
일 실시예에서, 수율 예측은 분류 시스템 또는 알고리즘의 예측 또는 산물일 수 있다. 분류 시스템 및 알고리즘은 알고리즘에 입력 데이터 세트가 주어지면 모든 제조 단계가 완료된 후에 제품이 기능적인지 또는 비기능적일 것인지를 결정할 수 있다. 예를 들어, 분류 시스템이나 알고리즘이 제품이 기능적일 것이라고 예측된다면, 수율 예측은 양성(positive)이거나 제품이 생산될 것이라고 말할 수 있다. 예를 들어, 통과/기능성 제품을 나타내기 위해 "0"이 지정될 수 있으며 불량/비기능적 제품에는 "1"이 할당 될 수 있다.
오버레이 오차와 관련하여 논의한 바와 같이, 수율 예측을 하기 위해 사용된 분류 시스템 또는 알고리즘은 또한, 알고리즘에 대한 입력 데이터가 주어지면 통과 또는 불량 분류와 함께 신뢰도 또는 경향 메트릭을 제공할 수 있다. 신뢰도 또는 경향 메트릭은 정의된 범위 또는 정의되지 않은 범위의 값일 수 있다. 일반적인 상황에서 값은 0과 1 사이의 실수일 수 있다. 이 예에서는, 값이 0에 가까울 경우 신뢰도가 낮다. 값이 1에 가까울수록 신뢰도가 높다.
신뢰도 값을 높게 또는 낮게 비닝(bin)하기 위한 신뢰도 값에 대한 임계 값이 설정될 수 있다. 예를 들어, 신뢰도 메트릭이 0과 1 사이에서 다양하고 임계 값이 0.5로 설정된 경우, 0.5보다 큰 신뢰도 값은 높은 신뢰도로 간주될 것이고, 0.5 미만의 값은 낮은 신뢰도로 간주될 것이다.
신뢰도 또는 경향 메트릭은, 도 10에 도시된 바와 같이, 최종 수율 예측을 만들기 위해 합격 또는 불량 분류와 관련하여 사용될 수 있다. 단계 1002에서, 분류 알고리즘에 데이터가 입력된다. 단계 1004에서 분류 알고리즘이 제품이 통과할 것으로 예측하고, 단계 1006에서 분류 예측에 대한 신뢰도가 높으면, 단계 1008에서의 수율 예측은 제품이 통과될 것이라는 높은 확신이 있다는 것을 의미하는 긍정적인 것으로 언급된다.
그러나, 단계 1006에서 분류 알고리즘이 제품이 통과하지만 신뢰도 값이 낮은 것으로 단계 1004에서 예측하는 경우, 단계 1010의 수율 예측은 부정적인 결과를 생성하지 않도록 음수이다. 어떤 상황에는, 실제로 잘못되었지만 좋을 것으로 예측되는 제품이 제조 업체에게 비용이 많이 드는 경우가 있기 때문에, 이러한 특성의 잘못된 포지티브 판단은 바람직하지 않다.
상기 오버레이 오차 예측에 대한 논의와 유사하게, 기계 학습, 예측 분석 및 데이터 마이닝 알고리즘(모두 알고리즘으로 지칭 됨)을 구현함으로써 수율 예측이 이루어질 수 있다. 오버레이 섹션에서 식별된 입력 데이터 유형은 다른 타깃의 수율 예측 및 평가와도 관련이 있다. 또한, 상기 오버레이 섹션에 기술된 기술 및 예는 수율을 예측하거나 다른 타깃을 평가하는 것과 관련되기 때문에 여기서도 참고로 포함된다. 따라서, 입력 데이터를 식별하고, 입력 데이터를 수집하고, 입력 데이터를 변환하고, 모델을 훈련하고 재훈련하고, 모델을 배치하는 기술은 다른 타깃의 수율 예측 및 평가에 적용할 수 있다. 도 11은 수율을 예측하기 위해 반도체 제조 공정을 평가하기 위해 모델을 생성하고 배치하기 위한 방법(1100)을 도시한다. 단계 1102에서, 타깃이 선택된다. 일 실시예에서, 타깃은 전체 제조 공정에 대한 총 수율이다. 다른 실시예에서, 타깃은 개별 공정 단계에 대한 수율이다. 타깃은 웨이퍼 상의 개별 다이 또는 전체 웨이퍼에 대한 수율일 수 있다. 타깃은 또한 번-인 전 최종 테스트에서의 패키징된 칩 또는 제품의 수율 또는 번-인 후의 최종 테스트에서의 패키징된 칩 또는 제품의 수율일 수 있다.
단계 1104에서, 수율을 평가하는데 유용한 파라미터가 식별되고, 단계 1106에서, 파라미터와 관련된 입력 데이터가 수집된다. 모든 입력 데이터 세트는 특정 출력 또는 타깃과 연관된다. 예를 들어, 측정된 값과 관측된 값의 세트는 실제 항복 값과 연관되며, 이 값은 모델에 대한 입력 벡터로 제공된다.
일반적으로, 알고리즘에 대한 입력 데이터는 웨이퍼 제조 중에 수행된 임의의 또는 모든 공정으로부터의 입력 데이터일 수 있다. 웨이퍼 정렬 및 테스트 이전에 수집된 반도체 제조 공정 및 메트롤로지의 웨이퍼 레벨 데이터는 알고리즘의 전체 입력의 일부 또는 전부로서 사용될 수 있다. 이러한 입력 파라미터는 웨이퍼 제조 공정 중에 수집된 공정 단계 또는 메트롤로지 측정으로부터의 메트롤로지 측정치를 포함할 수 있다. 이러한 측정치에는 광학 반사율 또는 엘립소메트리 데이터 및 주어진 파장에서의 각 측정의 강도가 포함될 수 있다. 메트롤로지 데이터는 특정 처리 단계(예를 들어, CMP 또는 에칭 또는 갭 필 공정) 이후에 측정된 반사 계량 측정으로부터 통합될 수 있습니다. 메트롤로지 측정은 프로브 및 기타 유형의 접촉 측정 또는 HRP 또는 고해상도 프로파일러와 같은 컨택 측정에 의해 수행된 Rs(전도도, 저항률) 측정치와 같은 비 광학적 측정에 의해 생성될 수도 있다.
일부 실시예에서, 입력 데이터의 일부 또는 전부는 웨이퍼 프로브 테스트의 출력 또는 웨이퍼 프로브 테스트에 의해 이루어진 측정치로부터 비롯될 수 있다. 또한, 최종 웨이퍼 전기 테스트, 웨이퍼 정렬 테스트 및 웨이퍼 수용 테스트의 데이터를 입력 데이터로 사용할 수 있다. 최종 웨이퍼 전기 테스트 파라미터의 예는 다이오드 특성, 구동 전류 특성, 게이트 산화물 파라미터, 누설 전류 파라미터, 금속층 특성, 저항 특성, 비아 특성 등을 포함하지만 이에 한정되지는 않는다. 웨이퍼 정렬 파라미터의 예로는 클록 검색 특성, 다이오드 특성, 스캔 로직 전압, 정적 IDD, IDDQ, VDD min, 전원 공급 장치 개방 쇼트 특성, 링 오실레이터 주파수 등이 있지만 이에 한정되지는 않는다.
입력 데이터는 최종 테스트로부터 발생할 수 있다. 입력 데이터는 서로 다른 전기적 및 온도 조건에서, 그리고 번-인 또는 번-인 단계에서 발생하는 테스트와 같은 장치 신뢰성 스트레스의 전후에 여러 번 발생하는 테스트에서 발생할 수 있다. 입력 데이터는 기능 테스트, 구조 테스트 및 시스템 테스트가 혼합된 전기 테스트로부터 발생할 수 있다.
수율 예측 시스템에 대한 입력으로서 작용할 수 있는 테스트 출력은 바이너리 타입(합격/불량)일 수 있거나 아날로그일 수도 있고, 경계 또는 비 제한될 수 있는 실수일 수도 있다. 아날로그 출력은 전압 판독 값 또는 전류 판독 값일 수 있다.
단계 1108에서, 입력 데이터는 필터링, 정규화 및/또는 정리 단계를 거친다. 단계 1110에서, 치수 감소 또는 피처 선택은 알고리즘을 처리하기 위한 입력 파라미터의 수를 감소시키기 위해 수행된다.
단계 1112에서, 데이터는 그 후 훈련을 위한 하나 이상의 알고리즘으로 공급된다. 훈련 입력 데이터 및 훈련 타깃이 주어지면, 알고리즘은 단계 1114에서 실시간 데이터에 작용하도록, 단계 1116에서 배치될 수 있는 모델을 생성할 것이다.
일 실시예에서, 도 13에 도시된 바와 같이, 제조된 제품의 상태는 최종 테스트의 결과에 가중치를 부여하는 함수의 결과, 수율 예측 시스템의 신뢰도 메트릭, 및 수율 예측 시스템의 분류일 수 있다. 상태 예측이 특정된 문턱 값 이상이면, 그 부분은 양호한 것으로 또는 사용할 수 있는 것으로 결정할 수 있다.
일 실시예에서, 알고리즘은 보다 적은 불량을 포함할 수 있는 최종 테스트의 불량률을 결정하기 위해 더 많은 불량을 포함하는 업스트림 테스트로부터의 계산된 경향을 이용한다. 예를 들어, 업스트림 테스트 공정이 끝나면 불량률이 더 높아질 수 있으므로, 더 정확한 예측을 제공하는 모델을 쉽게 생성할 수 있다(예를 들어, CHAID 결정 트리). 모델은 이 업스트림 공정의 불량률을 결정하고 신뢰 및 경향 메트릭과 함께 통과/불량 예측을 생성하도록 구축될 수 있다. 불량 예측, 신뢰 및 경향 메트릭은 입력으로 사용되어 추가의 다운스트림 테스트의 불량을 예측할 수 있다. 이는 다운스트림 테스트의 오류 수가 적어 정확한 모델을 작성하기가 더 어려워지는 경우에 특히 유용하다.
일부 실시예에서, 모델 분류를 위한 데이터 프로세싱 단계는 오버샘플링을 포함할 수 있다. 예를 들어, 훈련 데이터 세트에 100개의 불량 칩과 10,000개의 통과 칩이 있다면, 오버샘플링은 불량한 칩의 행을 100번 복제하여 현재 10,000개의 불량인 행이 있음을 의미한다. 그런 다음이 균형잡인 세트가 모델에 공급된다. 또는, 언더샘플링은 합격된 100개의 칩을 선택하고 나머지 100개의 불량인 칩과 함께 모델로 공급하여 균형잡힌 훈련 세트를 만드는 것을 의미한다. 이는 결정 트리를 생성하는 중요한 단계가 될 수 있다.
일부 실시예에서, 한계는 결정 트리의 리프 노드가 훈련 데이터 세트에 과도 바이어스된 모델 또는 초과 적합 모델이 되지 않도록 얼마나 작게 설정될 수 있는지에 대해 설정된다.
일부 실시예에서, 모델은 데이터의 일부분에 대해 훈련된다. 그런 다음 훈련 단계에서 블라인드된 데이터의 다른 부분에서 테스트된다. k-fold 교차 유효성 검사는 또한 모델의 견고성을 결정하기 위해 적용될 수 있다. 부스티드 온 배기드 알고리즘(boosted on bagged algorithms)의 경우, 교육, 테스트 및 유효성 검사 데이터 세트는 분할될 수 있는데, 테스트 세트를 사용하여 모델을 최적화하는 동안 유효성 검사 세트는 완전히 차단된다.
다음은 수율 예측 알고리즘의 예이다. 입력 데이터는 앞서 설명한 대로 정리, 변환 및 구성된다. 입력 데이터는 위에 설명된 기술을 사용하여 각 다이와 연관되거나 특정 다이에 맵핑될 수 있다. 입력 데이터 세트는 각 다이에 대한 관련 입력 데이터와 함께 제조 공정 전반에 걸쳐 제조된 다이 세트를 포함할 수 있다. 각 다이와 함께 다이의 관련 건강, 즉 합격 또는 불량이 될 수 있다. 일반적으로 대부분의 다이가 통과하지만 최종 테스트 단계가 끝나면 다이의 일부가 불량으로 판정된다. 최종 테스트 공정 동안, 다이는 다양한 테스트 및 신뢰성 스트레스(예를 들어, 번-인)를 겪을 것이며, 다이의 일부는 점차적으로 불량으로 되어 제거될 것이다. 이 모델은 다이의 건강 상태(합격/불량)를 목표로 사용하는 분류 모델 유형이다. 공정 마지막 단계에서 다이 건강(합격 /불량)을 모델로 훈련할 때의 문제는, 이 단계까지 불량 횟수가 대개 매우 적다는 것이다. 예를 들어, 최종 테스트 후 불량 횟수는 1,000,000개 중 단지 100개일 수 있다. 대부분의 분류 모델은 모델을 훈련하는 데 사용된 데이터 세트에서 불량 횟수가 적으면 오류를 정확하게 예측할 수 없다. 이 문제를 완화하기 위해, 중간 모델은 더 많은 불량을 가져올 이전 업스트림 테스트를 중심으로 훈련된다. 불량 횟수는 통과 횟수에 비해 상대적으로 낮을 것이기 때문에(예를 들어, 1,000,000개 중 10,000개의 불량), 오버샘플링과 같은 밸런싱 기술이 데이터 세트에 계속 적용된다. 이 중간 모델로부터, 추후 처리를 계속 수행할 남아있는 모든 다이에 대해 경향 메트릭이 생성된다. 다이가 최종 테스트에 도달할 때까지, 초기 중간 모델의 경향 스코어는 최종 불량 예측 모델을 훈련시키는 추가 입력으로 사용된다. 불량 횟수가 모델 훈련 세트의 합격 횟수와 동일하게 되도록 데이터 세트가 다시 밸런싱(예를 들어, 오버 샘플링)된다. 업스트림 모델의 경향을 입력으로 사용하면, 모델의 전반적인 정확도가 향상될 수 있다. 훈련, 테스트, 유효성 검사 및 교차 유효성 검사 기술을 적용하여 최상의 모델을 결정한다. 앞서 설명한 기술에서는 다양한 모델을 시도한다. 양성 및/또는 거짓 네거티브가 가장 적은 모델(사용자에게 가장 중요한 메트릭에 따라 다름)이 선택된 모델이 된다. 일반적으로, 사용자는 거짓 네거티브를 최소화하는 데 관심을 가질 것이다(즉, 다이가 통과할 것으로 예측하지만 실제로는 불량이다). 이는 덜 엄격한 테스트 또는 번-인을 위해 잘못 라우팅될 수 있음을 의미하므로, 하위 표준 고객에게 배송이 중단되어 현장 고장의 위험이 증가한다.
7. 테스팅 및 번-인 최적화
수율 예측 시스템은 번-인 시간을 계산하고 최적화하는데 사용될 수 있다. 도 14에 도시된 바와 같이, 번-인 시간 계산은 수율 예측 시스템에 의해 산출된 수율 예측 또는 분류, 수율 예측 시스템에 의해 계산된 신뢰도 또는 성향 메트릭, 및/또는 실제 최종 테스트 결과의 함수일 수 있다. 일례로서, 수율 예측 시스템에 의해 수율이 포지티브로 예측되고, 수율 예측 시스템에 의해 계산된 신뢰 메트릭이 비교적 높은 값이면, 번-인 시간은 평균보다 작게 계산될 수 있거나, 완전히 제거될 수 있다. 다른 예에서, 수율 예측 시스템에 의해 제품이 양호하다고 예측되고, 수율 예측 시스템에 의해 신뢰도가 낮게 계산되면, 번-인 시간은 평균보다 더 높게 계산될 수 있다. 다른 예로서, 수율 예측 시스템에 의해 제품이 불량한 것으로 예측된다면, 번-인 시간은 최대값으로 설정될 수 있다.
수율 예측은 또한 최종 테스트를 최적화하기 위해 사용될 수 있다. 예를 들어, 제품이 높은 신뢰도 값으로 양호한 것으로 예측되는 경우, 비싼 테스트를 건너뛸 수 있다. 또 다른 예로, 수율 예측이 양호하지만 신뢰도 값이 낮으면, 수율 예측이 좋고 신뢰도가 낮은 경우보다 철저한 테스트를 구현할 수 있다. 또 다른 예에서, 제품이 양호하다고 예측되는 경우, 가장 엄격한 테스트를 수행할 수 있는 결정을 내릴 수 있으며, 추가 테스트 및 처리를 생략하고 제품 폐기를 결정할 수 있다.
8. 기타 어플리케이션
본 명세서에서 논의된 바와 같이, 예측 분석은 다양한 공정 단계, 파라미터 및 제품 성능 사이의 관계를 발견하는데 사용될 수 있으며, 이는 제품 성능을 예측하고 개선하는데 활용될 수 있다. 예측 분석은 기계 학습 및 병렬 처리의 장점을 통합함으로써 다른 기술을 사용하여 발견하기 어려운 입력 데이터 간의 복잡한 상관관계를 찾을 수 있다. 따라서, 상술한 바와 같이, 수율을 예측하고 오버레이 오차 및 CD 변동을 보정하는 것 이외에, 예측 분석은 성능, 품질 및 수율을 향상시키고 비용을 감소시키기 위해 반도체 제조 공정에서 여러 가지 방법으로 사용될 수 있다. 알고리즘을 사용하여 반도체 제조 공정의 일부 또는 전체를 최적화할 수도 있다.
도 15는 수율 예측/개선, 런-투-런 제어, 웨이퍼-투-웨이퍼 제어, 실시간 및 인-시츄 제어, 가상 메트롤로지, 결함 예측 및 분류, 공장-전체 제어, 및 예측 유지 보수 등을 포함하여, 본원에 기술된 기술들에 대한 몇몇의 추가적인 어플리케이션(1302)을 도시한다. 수율과 관련하여, 본 명세서에 개시된 기술은 수율을 예측하거나, 수율 감소의 근본 원인을 식별하거나, 또는 특히 박스(1304)에 도시된 바와 같이 인라인 공정 데이터에 파라메트릭 결함을 링크할 수 있다. 가상 메트롤로지와 관련하여, 본 명세서에 개시된 기술은 박스(1306)에 도시된 바와 같이 메트롤로지 장비 데이터, 공정 장비 데이터 및 업스트림 데이터를 사용하여 특정 공정 메트릭을 예측할 수 있다. 결함 예측 및 분류와 관련하여, 본 명세서에 개시된 기술들은, 박스(1308)에 도시된 바와 같이, 공정 장비 데이터 및 인-시츄 메트롤로지를 사용하여 공정 장비 상의 결함을 분류하거나 검출할 수 있다. 공장 전체 제어와 관련하여, 본 명세서에 개시된 기술은 박스(1310)에 도시된 바와 같이 공정 데이터에 숨겨진 관계를 발견할 수 있다. 예측 유지와 관련하여, 본 명세서에 개시된 기술은, 박스(1312)에 도시된 바와 같이, 상이한 유형의 결함에 대한 근본 원인을 식별할 수 있고, 인라인 공정 데이터를 사용하여 장래의 결함을 예측할 수 있다.
일부 실시예에서, 가상 메트롤로지는 실제 측정치를 실시간으로 취할 필요없이 필름 두께 및 임계 치수(CD)와 같은 메트롤로지 메트릭을 예측하는 알고리즘을 사용할 수 있다. 이는 처리량에 큰 영향을 줄 수 있으며, 값 비싼 TEM 또는 SEM x-단면 측정의 필요성을 줄여준다. 생산 장비의 센서 데이터와 샘플링된 웨이퍼의 실제 메트롤로지 값을 바탕으로 알고리즘을 훈련함으로써, 가상 메트롤로지는 모든 웨이퍼의 메트롤로지 값을 예측할 수 있다. 알고리즘은 입력 데이터와 측정된 타깃 세트를 사용하여 모델을 학습할 수 있는 감독 학습 알고리즘이 될 수 있다. 타깃은 제어되어야 하는 임계 치수일 수 있다. 입력 데이터는 업스트림 메트롤로지 또는 공정 장비의 데이터(예를 들어, 온도 및 작동 시간)일 수 있다.
기계 결함 또는 고장을 식별하고, 결함의 근본 원인을 신속하게 발견하는 것은 반도체 제조에서 필수적일 수 있다. 제조 공정의 결함을 보다 잘 감지하고 해결할 수 있다면 가동 중지 시간과 스크랩을 줄일 수 있습니다. 이는 오류 감지 및 분류(fault detection and classification; FDC)라고도 한다. 오류가 발생하기 전에 오류를 예측할 수 있다면, 가동 중지 시간을 최적으로 계획하고 스크랩을 더욱 줄일 수 있다. 따라서 알고리즘을 사용하여 제조 공정 또는 공정 단계에서 특정 툴에 결함 또는 결함이 발생할 시기를 예측할 수 있다.
본 발명의 일부 실시예에서, 제조 장비에서 유지 보수가 수행되어야 할 때를 결정하기 위해 알고리즘이 사용될 수 있다. 이를 반도체 제조 공정의 예측 유지 보수라고 한다.
9. 결론
상술한 본 발명의 설명은 당업자가 현재 최선의 모드로 생각되는 것을 제조하고 사용할 수 있게 하지만, 당업자는 본 명세서의 특정 실시예, 방법 및 예에 대한 변형, 조합 및 등가물의 존재를 이해하고 인식할 것이다. 따라서, 본 발명은 상술한 실시예, 방법 및 예에 의해 제한되지 않아야 한다.

Claims (20)

  1. 방법으로서,
    리소그래피 공정 및 적어도 하나의 업스트림 공정으로부터 데이터 프로세싱 장치에 저장된 오버레이 측정 모델로 반도체 웨이퍼의 현재 생산 런(run)의 실시간 입력을 수신하는 단계로서, 상기 오버레이 측정 모델은 오버레이 측정을 위한 복수의 입력 데이터의 다중-변수(multi-variate) 관계를 결정하도록 구성되며, 상기 입력 데이터는 이전의 생산 런에서 리소그래피 공정 및 업스트림 공정으로부터 획득되는, 상기 반도체 웨이퍼의 현재 생산 런의 실시간 입력을 수신하는 단계;
    상기 오버레이 측정 모델을 사용하여 상기 실시간 입력으로부터 예측된 오버레이 측정치를 생성하는 단계; 및
    상기 예측된 오버레이 측정치가 실제 오버레이 측정치와 상관되도록 상기 리소그래피 공정 또는 업스트림 공정을 조정하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 오버레이 측정 모델은 다중-변수 관계를 결정하는 데 사용하기 위한 리소그래피 공정 이후에, 이전 생산 런에서의 공정으로부터 추가적인 입력 데이터를 구하며; 및
    리소그래피 공정 이후의 공정에서 추가 생산된 실시간 입력을 생산 작업마다 모델에 제공하는 단계를 더 포함하는, 방법.
  3. 방법으로서,
    리소그래피 공정의 복수의 생산 런의 복수의 웨이퍼로부터 복수의 오버레이 측정치를 구하는 단계로서, 각각의 오버레이 측정치는 제1층 상에 형성된 제1 피처세트와 상기 제1층 위의 제2층 상에 형성된 제2 피처세트 사이의 오프셋을 나타내는, 상기 복수의 오버레이 측정치를 구하는 단계;
    상기 리소그래피 공정으로부터 구해진 데이터 및 업스트림 공정들로부터 구해진 데이터를 포함하여 각 생산 런으로부터의 입력데이터를 수집하는 단계;
    상기 오버레이 측정치에 대한 상기 입력 데이터의 다중-변수 관계를 결정하기 위해 상기 입력 데이터 세트를 분석하는 단계;
    입력 데이터의 각 세트에 대해 예측된 오버레이 측정치를 생성하는 단계; 및
    상기 예측된 오버레이 측정치가 실제 오버레이 측정치와 연관되도록 상기 리소그래피 공정 또는 업스트림 공정을 조정하는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상기 입력 데이터 및 대응하는 오버레이 측정치의 분석에 기초하여 오버레이 측정을 위한 모델을 생성하는 단계;
    웨이퍼 생산 런을 위한 모델을 배치하는 단계로서, 실시간 입력은 상기 리소그래피 공정과 업스트림 공정으로부터 구해지고 상기 모델에 공급되는, 상기 웨이퍼 생산 런을 위한 모델을 배치하는 단계;
    상기 모델을 사용하여 예측된 오버레이 측정치를 생성하는 단계; 및
    상기 예측된 오버레이 측정치가 실제 오버레이 측정치와 연관되도록 상기 리소그래피 공정 또는 업스트림 공정을 조정하는 단계를 더 포함하는, 방법.
  5. 제3항에 있어서, 상기 리소그래피 공정 및 업스트림 공정으로부터 구해진 상기 데이터는 메트롤로지 및 파라메트릭 데이터를 포함하는, 방법.
  6. 제5항에 있어서, 상기 리소그래피 공정으로부터의 메트롤로지 및 파라메트릭 데이터는 피처 임계 치수, 웨이퍼 모양(shape), 웨이퍼 형상(geometry), 막 두께, 막 저항률, 디바이스 채널 길이, 디바이스 채널 폭, 디바이스 채널 깊이, 디바이스 동작 문턱 값, 및 디바이스 저항을 포함하는, 방법.
  7. 제5항에 있어서, 상기 리소그래피 공정으로부터의 메트롤로지 및 파라메트릭 데이터는 각 업스트림 공정에 대해 공정 지속 시간, 공정 온도, 공정 압력, 공정 주파수 및 광학적 측정치를 포함하는, 방법.
  8. 제3항에 있어서, 상기 오버레이 측정치는 이미지-기반 오버레이 또는 회절-기반 오버레이를 사용하여 얻어지는, 방법.
  9. 제3항에 있어서, 상기 분석하는 단계는 적어도 하나의 기계 학습 알고리즘에 의해 수행되는, 방법.
  10. 제3항에 있어서, 상기 분석하는 단계는 기계 학습 알고리즘들의 조합에 의해 수행되는, 방법.
  11. 제3항에 있어서, 상기 분석하는 단계는 다중-단계 알고리즘에 의해 수행되는, 방법.
  12. 제4항에 있어서,
    업스트림 공정으로부터 구해진 데이터에 기초하여 가상 메트롤로지 모델을 생성하는 단계; 및
    상기 가상 메트롤로지 모델의 출력을 상기 오버레이 측정 모델에 입력으로서 제공하는 단계를 더 포함하는, 방법.
  13. 제4항에 있어서,
    인-시츄 메트롤로지 데이터를 구하는 단계; 및
    상기 인-시츄 메트롤로지 데이터를 상기 오버레이 측정 모델에 입력으로서 제공하는 단계를 더 포함하는, 방법.
  14. 제4항에 있어서,
    상기 입력 데이터의 하나 이상의 세트의 변환을 수행하는 단계; 및
    상기 변환된 입력 데이터를 상기 오버레이 측정 모델에 입력으로서 제공하는 단계를 더 포함하는, 방법.
  15. 제4항에 있어서,
    상기 실시간 입력의 제2 통계 분포가 상기 입력 데이터의 제1 통계 분포로부터 변할 때, 상기 실시간 입력을 정규화하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 상기 정규화하는 단계는 상기 제1 및 제2 통계 분포에 대한 z-스코어를 결정함으로써 구현되는, 방법.
  17. 하나 이상의 명령 시퀀스가 저장된 비 일시적 기계 판독 가능 매체로서, 하나 이상의 프로세서에 의해 실행될 때, 상기 명령은 상기 하나 이상의 프로세서가,
    리소그래피 공정의 복수의 생산 런에서 복수의 웨이퍼로부터 복수의 오버레이 측정치를 얻는 단계로서, 각각의 오버레이 측정치는 제1층 상에 형성된 제1 피처세트와 제1층 위의 제2층 상에 형성된 제2 피처세트 사이의 오프셋을 표시하는, 상기 복수의 오버레이 측정치를 구하는 단계;
    상기 리소그래피 공정으로부터 구해진 데이터 및 업스트림 공정으로부터 구해진 데이터를 포함하여 각 생산 런으로부터의 입력 데이터 세트를 수집하는 단계;
    상기 오버레이 측정치에 대한 상기 입력 데이터의 다중-변수 관계를 결정하기 위해 상기 입력 데이터 세트를 분석하는 단계;
    입력 데이터의 각 세트에 대해 예측된 오버레이 측정치를 생성하는 단계; 및
    상기 예측된 오버레이 측정치가 실제 오버레이 측정치와 연관되도록 상기 리소그래피 공정 또는 업스트림 공정을 조정하는 단계를 실행하게 하는, 비 일시적 기계 판독 가능 매체.
  18. 제17항에 있어서,
    상기 입력 데이터 및 대응하는 오버레이 측정치의 분석에 기초하여 오버레이 측정치에 대한 모델을 생성하는 단계;
    웨이퍼 생산 런을 위한 모델을 배치하는 단계로서, 실시간 입력은 상기 리소그래피 공정 및 업스트림 공정으로부터 구해지고 상기 모델에 공급되는, 상기 웨이퍼 생산 런을 위한 모델을 배치하는 단계;
    상기 모델을 사용하여 예측된 오버레이 측정치를 생성하는 단계; 및
    상기 예측된 오버레이 측정치가 실제 오버레이 측정치와 연관되도록 상기 리소그래피 공정 또는 업스트림 공정을 조정하는 단계를, 하나 이상의 프로세서가 수행하도록 하는 명령을 더 포함하는, 비 일시적 기계 판독 가능 매체.
  19. 시스템으로서,
    적어도 하나의 프로세서; 및
    상기 프로세서에 의해 실행가능한 명령을 포함하는 상기 프로세서에 결합된 메모리로서, 상기 프로세서에 의해 실행될 때, 상기 명령은, 상기 프로세서가,
    리소그래피 공정의 복수의 생산 런에서 복수의 웨이퍼로부터 복수의 오버레이 측정치를 구하고, 각 오버레이 측정치는 제1층 상에 형성된 제1 피처세트와 상기 제1층 위의 제2층 상에 형성된 제2 피처세트 사이의 오프셋을 표시하고;
    상기 리소그래피 공정에서 얻은 데이터와 업스트림 공정에서 얻은 데이터를 포함하여 각 생산 런에서 입력 데이터 세트를 수집하고;
    상기 입력 데이터의 세트를 분석하여 상기 오버레이 측정치에 대한 상기 입력 데이터의 다중-변수 관계를 결정하고;
    입력 데이터의 각 세트에 대해 예측된 오버레이 측정치를 생성하며; 그리고
    상기 예측된 오버레이 측정치가 실제 오버레이 측정치와 연관되도록 상기 리소그래피 공정 또는 업스트림 공정을 조정하도록 하는, 시스템.
  20. 제19항에 있어서, 상기 프로세서가,
    입력 데이터 및 대응하는 오버레이 측정치의 분석에 기초하여 오버레이 측정을 위한 모델을 생성하고;
    실시간 입력이 리소그래피 공정 및 업스트림 공정으로부터 구해지고 모델로 공급되는 웨이퍼 생산 런을 위한 모델을 배치하고;
    상기 모델을 이용하여 예측된 오버레이 측정치를 생성하며; 그리고
    상기 예측된 오버레이 측정치가 실제 오버레이 측정치와 연관되도록 상기 리소그래피 공정 또는 업스트림 공정을 조정하게 하는 명령을 더 포함하는, 시스템.
KR1020177016538A 2014-11-25 2015-11-25 반도체 제조 공정을 위한 개선된 공정 제어 기술 KR102521159B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201462084551P 2014-11-25 2014-11-25
US62/084,551 2014-11-25
US201462091567P 2014-12-14 2014-12-14
US62/091,567 2014-12-14
US201562103946P 2015-01-15 2015-01-15
US62/103,946 2015-01-15
PCT/US2015/062693 WO2016086138A1 (en) 2014-11-25 2015-11-25 Improved process control techniques for semiconductor manufacturing processes

Publications (2)

Publication Number Publication Date
KR20170086585A true KR20170086585A (ko) 2017-07-26
KR102521159B1 KR102521159B1 (ko) 2023-04-13

Family

ID=56010944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177016538A KR102521159B1 (ko) 2014-11-25 2015-11-25 반도체 제조 공정을 위한 개선된 공정 제어 기술

Country Status (5)

Country Link
US (2) US10734293B2 (ko)
JP (1) JP6751871B2 (ko)
KR (1) KR102521159B1 (ko)
CN (1) CN107004060B (ko)
WO (1) WO2016086138A1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190062202A (ko) * 2017-11-28 2019-06-05 캐논 가부시끼가이샤 정보 처리 장치, 컴퓨터 프로그램, 리소그래피 장치, 리소그래피 시스템 및 물품의 제조 방법
KR20200035331A (ko) * 2018-09-26 2020-04-03 가부시키가이샤 코쿠사이 엘렉트릭 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
KR20200101457A (ko) * 2018-01-17 2020-08-27 카이메타 코퍼레이션 위성 안테나의 성능, 제조, 및 설계를 개선하는 방법
US11127134B2 (en) 2018-10-01 2021-09-21 Skc Co., Ltd. Film defect detection method and system
US11609188B2 (en) 2020-05-27 2023-03-21 Hitachi, Ltd. Processing condition determination system and processing condition searching method

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10540608B1 (en) * 2015-05-22 2020-01-21 Amazon Technologies, Inc. Dynamically scaled training fleets for machine learning
KR20180066147A (ko) * 2015-10-08 2018-06-18 에이에스엠엘 네델란즈 비.브이. 산업 공정을 제어하는 장치 및 방법들
US11580375B2 (en) * 2015-12-31 2023-02-14 Kla-Tencor Corp. Accelerated training of a machine learning based model for semiconductor applications
US10817800B2 (en) * 2016-01-20 2020-10-27 Robert Bosch Gmbh Value addition dependent data mining techniques for assembly lines
US20170314129A1 (en) 2016-04-29 2017-11-02 Lam Research Corporation Variable cycle and time rf activation method for film thickness matching in a multi-station deposition system
US20170337482A1 (en) * 2016-05-20 2017-11-23 Suraj Sindia Predictive system for industrial internet of things
KR101744194B1 (ko) * 2016-08-19 2017-06-09 인하대학교 산학협력단 반도체 fab 제조공정에서 유클리드 거리를 활용한 웨이퍼 자동 불량 검사 분류 예측 장치 및 방법
JP6645934B2 (ja) * 2016-08-25 2020-02-14 ファナック株式会社 セルコントロールシステム
US9972478B2 (en) * 2016-09-16 2018-05-15 Lam Research Corporation Method and process of implementing machine learning in complex multivariate wafer processing equipment
US10909095B2 (en) 2016-09-16 2021-02-02 Oracle International Corporation Method and system for cleansing training data for predictive models
CN110023900B (zh) * 2016-10-24 2023-12-12 西门子股份公司 利用质量屋分析识别制造业app联合的计算机实现方法
DE102016013564B3 (de) * 2016-11-15 2017-09-07 Tdk-Micronas Gmbh Verfahren zur Kontrolle der Qualität von integrierten Bauelementen
TWI807987B (zh) 2016-11-30 2023-07-01 美商應用材料股份有限公司 使用神經網路的光譜監測
KR101917006B1 (ko) * 2016-11-30 2018-11-08 에스케이 주식회사 머신 러닝 기반 반도체 제조 수율 예측 시스템 및 방법
DE102016225899A1 (de) * 2016-12-21 2018-06-21 Carl Zeiss Smt Gmbh Verfahren und Vorrichtung zum Modifizieren von Abbildungseigenschaften eines optischen Systems für die Mikrolithographie
EP3343294A1 (en) * 2016-12-30 2018-07-04 ASML Netherlands B.V. Lithographic process & apparatus and inspection process and apparatus
EP3352013A1 (en) * 2017-01-23 2018-07-25 ASML Netherlands B.V. Generating predicted data for control or monitoring of a production process
EP3364247A1 (en) 2017-02-17 2018-08-22 ASML Netherlands B.V. Methods & apparatus for monitoring a lithographic manufacturing process
KR102370339B1 (ko) 2017-02-22 2022-03-04 에이에스엠엘 네델란즈 비.브이. 전산 계측
KR102449586B1 (ko) * 2017-02-24 2022-10-04 에이에스엠엘 네델란즈 비.브이. 기계 학습에 의해 공정 모델들을 결정하는 방법들
JP2019160176A (ja) * 2018-03-16 2019-09-19 ファナック株式会社 部品供給量推定装置及び機械学習装置
EP3396458A1 (en) * 2017-04-28 2018-10-31 ASML Netherlands B.V. Method and apparatus for optimization of lithographic process
CN115220311A (zh) 2017-05-05 2022-10-21 Asml荷兰有限公司 用于预测器件制造工艺的良率的方法
US10303829B2 (en) 2017-05-31 2019-05-28 International Business Machines Corporation Automated method for integrated analysis of back end of the line yield, line resistance/capacitance and process performance
EP3415988A1 (en) * 2017-06-14 2018-12-19 ASML Netherlands B.V. Device manufacturing methods
US10824137B2 (en) * 2017-06-19 2020-11-03 Panasonic Intellectual Property Management Co., Ltd. Mounting board manufacturing system
US11275361B2 (en) * 2017-06-30 2022-03-15 Kla-Tencor Corporation Systems and methods for predicting defects and critical dimension using deep learning in the semiconductor manufacturing process
US10499876B2 (en) * 2017-07-31 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Test key design to enable X-ray scatterometry measurement
KR102382820B1 (ko) * 2017-08-09 2022-04-04 삼성에스디에스 주식회사 공정 관리 방법 및 그 장치
US11248905B2 (en) * 2017-08-16 2022-02-15 Kla-Tencor Corporation Machine learning in metrology measurements
TWI783037B (zh) * 2017-09-25 2022-11-11 美商應用材料股份有限公司 使用機器學習方式以產生製程控制參數的半導體製造
JP6884082B2 (ja) * 2017-10-11 2021-06-09 株式会社Ｓｃｒｅｅｎホールディングス 膜厚測定装置、基板検査装置、膜厚測定方法および基板検査方法
US11049744B2 (en) * 2017-10-24 2021-06-29 International Business Machines Corporation Optimizing semiconductor binning by feed-forward process adjustment
KR20190048491A (ko) 2017-10-31 2019-05-09 삼성전자주식회사 식각 효과 예측 방법 및 입력 파라미터 결정 방법
JP7158846B2 (ja) * 2017-11-30 2022-10-24 キヤノン株式会社 半導体装置および機器
JP6942617B2 (ja) * 2017-11-30 2021-09-29 株式会社日立製作所 データ分析システムおよびデータ分析装置
EP3492985A1 (en) * 2017-12-04 2019-06-05 ASML Netherlands B.V. Method of determining information about a patterning process, method of reducing error in measurement data, method of calibrating a metrology process, method of selecting metrology targets
TWI689724B (zh) 2017-12-15 2020-04-01 財團法人工業技術研究院 晶片溫度計算方法及晶片溫度計算裝置
CN108268899B (zh) * 2018-01-22 2019-03-01 清华大学 一种电子元件的检测方法、装置和设备
WO2019149562A1 (en) * 2018-01-31 2019-08-08 Asml Netherlands B.V. Method to label substrates based on process parameters
EP3525509B1 (en) * 2018-02-07 2021-03-31 Rohde & Schwarz GmbH & Co. KG Method and test system for mobile network testing
WO2019159280A1 (ja) * 2018-02-15 2019-08-22 千代田化工建設株式会社 プラント運転条件設定支援システム、学習装置、及び運転条件設定支援装置
US11029359B2 (en) * 2018-03-09 2021-06-08 Pdf Solutions, Inc. Failure detection and classsification using sensor data and/or measurement data
JP7323541B2 (ja) 2018-03-13 2023-08-08 アプライド マテリアルズ インコーポレイテッド 半導体処理のモニタリングのための機械学習システム
JP7137943B2 (ja) * 2018-03-20 2022-09-15 株式会社日立ハイテク 探索装置、探索方法及びプラズマ処理装置
US20200043764A1 (en) * 2018-03-20 2020-02-06 Tokyo Electron Limited Self-aware and correcting heterogenous platform incorporating integrated semiconductor processing modules and method for using same
US11454949B2 (en) * 2018-03-28 2022-09-27 Kla Corporation Auto-correlation of wafer characterization data and generation of composite wafer metrics during semiconductor device fabrication
JP2019179319A (ja) * 2018-03-30 2019-10-17 富士通株式会社 予測モデル作成装置、予測モデル作成方法および予測モデル作成プログラム
US11084225B2 (en) 2018-04-02 2021-08-10 Nanotronics Imaging, Inc. Systems, methods, and media for artificial intelligence process control in additive manufacturing
JP7090243B2 (ja) * 2018-05-08 2022-06-24 千代田化工建設株式会社 プラント運転条件設定支援システム、学習装置、及び運転条件設定支援装置
DE102018207882A1 (de) * 2018-05-18 2019-11-21 Carl Zeiss Smt Gmbh Vorrichtung und Verfahren zur Analyse eines Elements eines Photolithographieprozesses mit Hilfe eines Transformationsmodells
US11402828B2 (en) * 2018-05-18 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method, system and non-transitory computer-readable medium for reducing work-in-progress
JP7184547B2 (ja) * 2018-06-27 2022-12-06 株式会社Ｓｃｒｅｅｎホールディングス 補正方法、基板処理装置、及び基板処理システム
JP7305430B2 (ja) * 2018-06-29 2023-07-10 キヤノン株式会社 情報処理装置、プログラム、リソグラフィ装置、リソグラフィシステム、および物品の製造方法
CN110660702B (zh) * 2018-06-29 2022-11-29 台湾积体电路制造股份有限公司 覆盖管理方法、覆盖管理系统及计算系统
US10964566B2 (en) * 2018-06-29 2021-03-30 Taiwan Semiconductor Manufacturing Go., Ltd. Machine learning on overlay virtual metrology
DE102018211099B4 (de) * 2018-07-05 2020-06-18 Carl Zeiss Smt Gmbh Verfahren und Vorrichtung zum Bewerten eines statistisch verteilten Messwertes beim Untersuchen eines Elements eines Photolithographieprozesses
US10657420B2 (en) 2018-07-17 2020-05-19 International Business Machines Corporation Modeling post-lithography stochastic critical dimension variation with multi-task neural networks
WO2020032963A1 (en) 2018-08-10 2020-02-13 Hewlett-Packard Development Company, L.P. Predicting thermal behavior in 3d printers
JP2020053550A (ja) * 2018-09-27 2020-04-02 株式会社荏原製作所 研磨装置、研磨方法、及び機械学習装置
US10705514B2 (en) 2018-10-09 2020-07-07 Applied Materials, Inc. Adaptive chamber matching in advanced semiconductor process control
US11971699B2 (en) 2018-10-29 2024-04-30 Hewlett-Packard Development Company, L.P. Thermal mapping
KR101965605B1 (ko) * 2018-11-02 2019-08-13 주식회사 아이브이웍스 박막 증착 공정을 제어하기 위한 장치, 방법 및 명령을 기록한 기록 매체
EP3974906A1 (en) * 2018-11-07 2022-03-30 ASML Netherlands B.V. Determining a correction to a process
EP3654103A1 (en) * 2018-11-14 2020-05-20 ASML Netherlands B.V. Method for obtaining training data for training a model of a semicondcutor manufacturing process
TWI829807B (zh) * 2018-11-30 2024-01-21 日商東京威力科創股份有限公司 製造製程之假想測定裝置、假想測定方法及假想測定程式
EP3891558A1 (en) 2018-12-03 2021-10-13 ASML Netherlands B.V. Method to predict yield of a semiconductor manufacturing process
US11036202B2 (en) * 2018-12-13 2021-06-15 Lam Research Corporation Real-time health monitoring of semiconductor manufacturing equipment
WO2020120050A1 (en) * 2018-12-14 2020-06-18 Asml Netherlands B.V. Apparatus and method for grouping image patterns to determine wafer behavior in a patterning process
WO2020141049A1 (en) 2018-12-31 2020-07-09 Asml Netherlands B.V. Method for metrology optimization
KR102606104B1 (ko) * 2019-01-29 2023-11-29 에이에스엠엘 네델란즈 비.브이. 반도체 제조 공정에서의 의사 결정 방법
US10996572B2 (en) 2019-02-15 2021-05-04 Applied Materials, Inc. Model based dynamic positional correction for digital lithography tools
JP6790154B2 (ja) * 2019-03-07 2020-11-25 東芝デジタルソリューションズ株式会社 協調型学習システム及び監視システム
US20220146991A1 (en) * 2019-03-15 2022-05-12 3M Innovative Properties Company Polishing semiconductor wafers using causal models
CN113874993B (zh) * 2019-03-29 2024-10-18 朗姆研究公司 用于衬底处理系统的基于模型的调度
WO2020207696A1 (en) * 2019-04-09 2020-10-15 Asml Netherlands B.V. Systems and methods for adjusting prediction models between facility locations
JP2020181959A (ja) 2019-04-26 2020-11-05 東京エレクトロン株式会社 学習方法、管理装置および管理プログラム
IL287677B2 (en) * 2019-04-28 2024-06-01 נובה בע מ Manufacturing a semiconductor device with in-line detection for a sensitive area
CN110210718A (zh) * 2019-05-09 2019-09-06 厦门邑通软件科技有限公司 一种基于多维决策树群的提升产品合格率的方法
CN110187499B (zh) * 2019-05-29 2021-10-19 哈尔滨工业大学（深圳） 一种基于神经网络的片上集成光功率衰减器的设计方法
US20200387818A1 (en) * 2019-06-07 2020-12-10 Aspen Technology, Inc. Asset Optimization Using Integrated Modeling, Optimization, and Artificial Intelligence
US11156991B2 (en) 2019-06-24 2021-10-26 Nanotronics Imaging, Inc. Predictive process control for a manufacturing process
CN114096917B (zh) * 2019-07-10 2024-04-16 Asml荷兰有限公司 用于减小模型预测不确定性的模型校准的预测数据选择
US11149532B2 (en) 2019-07-12 2021-10-19 Halliburton Energy Services, Inc. Multiple wellbore hydraulic fracturing through a single pumping system
US11306572B2 (en) 2019-07-12 2022-04-19 Halliburton Energy Services, Inc. Hydraulic fracturing modelling and control
US11340060B2 (en) * 2019-07-23 2022-05-24 Kla Corporation Automatic recipe optimization for overlay metrology system
US20220291590A1 (en) * 2019-08-13 2022-09-15 Asml Netherlands B.V. Modeling method for computational fingerprints
CN114450135A (zh) 2019-09-10 2022-05-06 纳米电子成像有限公司 用于制造过程的系统、方法和介质
US20220344184A1 (en) * 2019-09-25 2022-10-27 Lam Research Corporation Systems and methods for autonomous process control and optimization of semiconductor equipment using light interferometry and reflectometry
US11100221B2 (en) 2019-10-08 2021-08-24 Nanotronics Imaging, Inc. Dynamic monitoring and securing of factory processes, equipment and automated systems
BR112022007091A2 (pt) * 2019-10-15 2022-07-05 Braskem Sa Método e sistema para a modelagem de produção de polipropileno e artigo de polipropileno usando algoritmos de inteligência artificial
CN110929844A (zh) * 2019-10-31 2020-03-27 南方科技大学 芯片成品率预测方法、装置、设备及存储介质
CN114730698A (zh) * 2019-11-15 2022-07-08 株式会社半导体能源研究所 半导体元件的特性预测系统
CN111291928A (zh) * 2020-01-21 2020-06-16 深圳市华星光电半导体显示技术有限公司 显示面板制程参数的优化方法及系统
US11435391B2 (en) 2020-01-22 2022-09-06 Nanya Technology Corporation Dual-sided wafer imaging apparatus and methods thereof
US12078060B2 (en) 2020-01-24 2024-09-03 Halliburton Energy Services, Inc. Fracturing control
US11415971B2 (en) * 2020-02-10 2022-08-16 Globalwafers Co., Ltd. Systems and methods for enhanced wafer manufacturing
US11086988B1 (en) 2020-02-28 2021-08-10 Nanotronics Imaging, Inc. Method, systems and apparatus for intelligently emulating factory control systems and simulating response data
US11328108B2 (en) 2020-03-03 2022-05-10 Pdf Solutions, Inc. Predicting die susceptible to early lifetime failure
US11797735B1 (en) * 2020-03-06 2023-10-24 Synopsys, Inc. Regression testing based on overall confidence estimating
CN115349109A (zh) * 2020-04-02 2022-11-15 Asml荷兰有限公司 用于预测与过程相关联的过程度量的方法和设备
EP3901700A1 (en) * 2020-04-20 2021-10-27 ASML Netherlands B.V. Method and apparatus for predicting a process metric associated with a process
CN117892689A (zh) * 2020-04-06 2024-04-16 诺威有限公司 用于半导体制造的系统、方法及存储介质
US20230153582A1 (en) * 2020-04-20 2023-05-18 Asml Netherlands B.V. Configuration of an imputer model
EP3913435A1 (en) * 2020-05-19 2021-11-24 ASML Netherlands B.V. Configuration of an imputer model
JP7424909B2 (ja) 2020-05-18 2024-01-30 株式会社日立製作所 処理条件探索装置および処理条件探索方法
US11066915B1 (en) 2020-06-09 2021-07-20 Bj Energy Solutions, Llc Methods for detection and mitigation of well screen out
US11028677B1 (en) 2020-06-22 2021-06-08 Bj Energy Solutions, Llc Stage profiles for operations of hydraulic systems and associated methods
US11939853B2 (en) 2020-06-22 2024-03-26 Bj Energy Solutions, Llc Systems and methods providing a configurable staged rate increase function to operate hydraulic fracturing units
US11933153B2 (en) 2020-06-22 2024-03-19 Bj Energy Solutions, Llc Systems and methods to operate hydraulic fracturing units using automatic flow rate and/or pressure control
US11466680B2 (en) 2020-06-23 2022-10-11 Bj Energy Solutions, Llc Systems and methods of utilization of a hydraulic fracturing unit profile to operate hydraulic fracturing units
US11473413B2 (en) 2020-06-23 2022-10-18 Bj Energy Solutions, Llc Systems and methods to autonomously operate hydraulic fracturing units
US11967058B2 (en) * 2020-06-24 2024-04-23 Kla Corporation Semiconductor overlay measurements using machine learning
WO2022008174A1 (en) 2020-07-09 2022-01-13 Asml Netherlands B.V. Method for adjusting a patterning process
US11289387B2 (en) 2020-07-31 2022-03-29 Applied Materials, Inc. Methods and apparatus for backside via reveal processing
CN114065687A (zh) * 2020-08-07 2022-02-18 奥特斯奥地利科技与系统技术有限公司 基于人工智能确定用于制造部件承载件的行动规划
KR20220050664A (ko) * 2020-10-16 2022-04-25 삼성전자주식회사 패턴 특성의 예측을 위한 딥 러닝 모델의 학습 방법 및 반도체 소자 제조 방법
US20220122864A1 (en) * 2020-10-20 2022-04-21 Inference Tech, s.r.o. Smart skip testing method for semiconductor manufacturing
WO2022098354A1 (en) * 2020-11-05 2022-05-12 Kla Corporation Systems and methods for measurement of misregistration and amelioration thereof
WO2022122845A1 (en) * 2020-12-09 2022-06-16 Metryx Limited Method of using sensor-based machine learning to compensate error in mass metrology
CN112541545B (zh) * 2020-12-11 2022-09-02 上海集成电路装备材料产业创新中心有限公司 基于机器学习预测刻蚀工艺后cdsem图像的方法
CN112561873B (zh) * 2020-12-11 2022-11-25 上海集成电路装备材料产业创新中心有限公司 一种基于机器学习的cdsem图像虚拟测量方法
US11989495B2 (en) * 2020-12-31 2024-05-21 Applied Materials, Inc. Systems and methods for predicting film thickness using virtual metrology
US11656274B2 (en) 2021-02-15 2023-05-23 Kla Corporation Systems and methods for evaluating the reliability of semiconductor die packages
US11853042B2 (en) * 2021-02-17 2023-12-26 Applied Materials, Inc. Part, sensor, and metrology data integration
US20220269184A1 (en) * 2021-02-25 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Machine learning on overlay management
WO2022185380A1 (ja) * 2021-03-01 2022-09-09 株式会社日立ハイテク 実験ポイント推薦装置、実験ポイント推薦方法及び半導体装置製造システム
US11532525B2 (en) * 2021-03-03 2022-12-20 Applied Materials, Inc. Controlling concentration profiles for deposited films using machine learning
US11782808B2 (en) * 2021-03-25 2023-10-10 Kyndryl, Inc. Chaos experiment execution for site reliability engineering
US20220352041A1 (en) * 2021-04-30 2022-11-03 Kla Corporation High Resolution Profile Measurement Based On A Trained Parameter Conditioned Measurement Model
CN113488414B (zh) * 2021-07-06 2023-10-13 长鑫存储技术有限公司 晶圆生产监控方法、系统与电子设备
US11669079B2 (en) * 2021-07-12 2023-06-06 Tokyo Electron Limited Tool health monitoring and classifications with virtual metrology and incoming wafer monitoring enhancements
WO2023030807A1 (en) * 2021-09-02 2023-03-09 Asml Netherlands B.V. Method of evaluating selected set of patterns
US20230125695A1 (en) * 2021-10-26 2023-04-27 Nanya Technology Corporation Manufacturing method for semiconductor structures
WO2023151973A1 (en) * 2022-02-10 2023-08-17 Asml Netherlands B.V. Systems and methods for generating sem-quality metrology data from optical metrology data using machine learning
US20230297091A1 (en) * 2022-03-16 2023-09-21 Claritrics Inc d.b.a BUDDI AI System and method for predictive analytics for fitness of test plan
US12105504B2 (en) 2022-04-27 2024-10-01 Applied Materials, Inc. Run-to-run control at a manufacturing system using machine learning
US20240037442A1 (en) * 2022-07-26 2024-02-01 Applied Materials, Inc. Generating indications of learning of models for semiconductor processing
WO2024072670A1 (en) * 2022-09-26 2024-04-04 Lam Research Corporation Automated control of process chamber components
US20240142883A1 (en) * 2022-10-31 2024-05-02 Kla Corporation Overlay Estimation Based on Optical Inspection and Machine Learning
CN116467835B (zh) * 2023-02-07 2024-01-26 山东申东发酵装备有限公司 一种啤酒发酵罐监控系统
US20240354485A1 (en) * 2023-04-18 2024-10-24 Onto Innovation Inc. Tracking and/or predicting substrate yield during fabrication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030229410A1 (en) * 2002-06-07 2003-12-11 Smith Taber H. Integrated circuit metrology
US20060265097A1 (en) * 2005-05-18 2006-11-23 William Roberts Lithography method and system with correction of overlay offset errors caused by wafer processing

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3751647A (en) 1971-09-22 1973-08-07 Ibm Semiconductor and integrated circuit device yield modeling
US5793650A (en) 1995-10-19 1998-08-11 Analog Devices, Inc. System and method of identifying the number of chip failures on a wafer attributed to cluster failures
KR100200480B1 (ko) 1995-12-21 1999-10-01 윤종용 불량 분석 피드백에 의한 반도체 제조공정 제어방법
US7317531B2 (en) * 2002-12-05 2008-01-08 Kla-Tencor Technologies Corporation Apparatus and methods for detecting overlay errors using scatterometry
US6819426B2 (en) 2001-02-12 2004-11-16 Therma-Wave, Inc. Overlay alignment metrology using diffraction gratings
US20020192966A1 (en) * 2001-06-19 2002-12-19 Shanmugasundram Arulkumar P. In situ sensor based control of semiconductor processing procedure
US7337019B2 (en) * 2001-07-16 2008-02-26 Applied Materials, Inc. Integration of fault detection with run-to-run control
KR100431329B1 (ko) * 2001-10-11 2004-05-12 삼성전자주식회사 반도체 웨이퍼 오버레이 보정방법
US6610550B1 (en) 2002-04-03 2003-08-26 Advanced Micro Devices Method and apparatus for correlating error model with defect data
US7117057B1 (en) 2002-09-10 2006-10-03 Taiwan Semiconductor Manufacturing Co. Ltd. Yield patrolling system
US20040167655A1 (en) 2003-02-22 2004-08-26 Scott Middlebrooks Optimal model predictive control of overlay implemented in a ASIC fab
US7089528B2 (en) * 2003-03-11 2006-08-08 International Business Machines Corporation Methods and systems for estimating reticle bias states
US6968253B2 (en) 2003-05-07 2005-11-22 Kla-Tencor Technologies Corp. Computer-implemented method and carrier medium configured to generate a set of process parameters for a lithography process
US7289214B1 (en) 2004-11-23 2007-10-30 N&K Technology, Inc. System and method for measuring overlay alignment using diffraction gratings
DE102005024915B4 (de) 2005-05-31 2016-09-15 Advanced Micro Devices, Inc. Verfahren und System für eine fortschrittliche Prozesssteuerung mit anlagenabhängigen Maschinenkonstanten
US7842442B2 (en) * 2006-08-31 2010-11-30 Advanced Micro Devices, Inc. Method and system for reducing overlay errors within exposure fields by APC control strategies
US20080262769A1 (en) 2007-04-23 2008-10-23 Daniel Kadosh Using multivariate health metrics to determine market segment and testing requirements
US7974728B2 (en) * 2007-05-04 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. System for extraction of key process parameters from fault detection classification to enable wafer prediction
US8111376B2 (en) 2007-05-30 2012-02-07 Kla-Tencor Corporation Feedforward/feedback litho process control of stress and overlay
US7957826B2 (en) * 2007-08-21 2011-06-07 International Business Machines Corporation Methods for normalizing error in photolithographic processes
US7873585B2 (en) 2007-08-31 2011-01-18 Kla-Tencor Technologies Corporation Apparatus and methods for predicting a semiconductor parameter across an area of a wafer
NL1036245A1 (nl) 2007-12-17 2009-06-18 Asml Netherlands Bv Diffraction based overlay metrology tool and method of diffraction based overlay metrology.
US8233494B2 (en) 2008-01-22 2012-07-31 International Business Machines Corporation Hierarchical and incremental multivariate analysis for process control
CN101738991B (zh) * 2008-11-26 2014-09-10 国立成功大学 检测产品品质超规与评估产品实际测量值的方法
JP5391333B2 (ja) 2009-06-17 2014-01-15 エーエスエムエル ネザーランズ ビー．ブイ． オーバレイ測定方法、リソグラフィ装置、検査装置、処理装置、及びリソグラフィ処理セル
EP2392970A3 (en) * 2010-02-19 2017-08-23 ASML Netherlands BV Method and apparatus for controlling a lithographic apparatus
NL2009294A (en) 2011-08-30 2013-03-04 Asml Netherlands Bv Method and apparatus for determining an overlay error.
US10295993B2 (en) 2011-09-01 2019-05-21 Kla-Tencor Corporation Method and system for detecting and correcting problematic advanced process control parameters
US8468471B2 (en) * 2011-09-23 2013-06-18 Kla-Tencor Corp. Process aware metrology
NL2009345A (en) * 2011-09-28 2013-04-02 Asml Netherlands Bv Method of applying a pattern to a substrate, device manufacturing method and lithographic apparatus for use in such methods.
US9400246B2 (en) * 2011-10-11 2016-07-26 Kla-Tencor Corporation Optical metrology tool equipped with modulated illumination sources
US9031684B2 (en) * 2011-11-01 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-factor advanced process control method and system for integrated circuit fabrication
US9002498B2 (en) 2012-02-02 2015-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Tool function to improve fab process in semiconductor manufacturing
US10107621B2 (en) * 2012-02-15 2018-10-23 Nanometrics Incorporated Image based overlay measurement with finite gratings
US9588441B2 (en) 2012-05-18 2017-03-07 Kla-Tencor Corporation Method and device for using substrate geometry to determine optimum substrate analysis sampling
JP2014072313A (ja) * 2012-09-28 2014-04-21 Toshiba Corp アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法
US9875946B2 (en) * 2013-04-19 2018-01-23 Kla-Tencor Corporation On-device metrology
CN104216234B (zh) * 2013-06-05 2016-05-25 中芯国际集成电路制造(上海)有限公司 光刻系统光源对称性的检测方法
US9470743B2 (en) 2014-03-04 2016-10-18 Nvidia Corporation Dynamic yield prediction
US9087176B1 (en) 2014-03-06 2015-07-21 Kla-Tencor Corporation Statistical overlay error prediction for feed forward and feedback correction of overlay errors, root cause analysis and process control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030229410A1 (en) * 2002-06-07 2003-12-11 Smith Taber H. Integrated circuit metrology
US20060265097A1 (en) * 2005-05-18 2006-11-23 William Roberts Lithography method and system with correction of overlay offset errors caused by wafer processing
US7184853B2 (en) * 2005-05-18 2007-02-27 Infineon Technologies Richmond, Lp Lithography method and system with correction of overlay offset errors caused by wafer processing

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190062202A (ko) * 2017-11-28 2019-06-05 캐논 가부시끼가이샤 정보 처리 장치, 컴퓨터 프로그램, 리소그래피 장치, 리소그래피 시스템 및 물품의 제조 방법
KR20200101457A (ko) * 2018-01-17 2020-08-27 카이메타 코퍼레이션 위성 안테나의 성능, 제조, 및 설계를 개선하는 방법
KR20200035331A (ko) * 2018-09-26 2020-04-03 가부시키가이샤 코쿠사이 엘렉트릭 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
US10978361B2 (en) 2018-09-26 2021-04-13 Kokusai Electric Corporation Substrate processing apparatus and recording medium
US11127134B2 (en) 2018-10-01 2021-09-21 Skc Co., Ltd. Film defect detection method and system
US11609188B2 (en) 2020-05-27 2023-03-21 Hitachi, Ltd. Processing condition determination system and processing condition searching method

Also Published As

Publication number Publication date
JP2017536584A (ja) 2017-12-07
CN107004060A (zh) 2017-08-01
CN107004060B (zh) 2022-02-18
US20160148850A1 (en) 2016-05-26
WO2016086138A1 (en) 2016-06-02
US10734293B2 (en) 2020-08-04
KR102521159B1 (ko) 2023-04-13
JP6751871B2 (ja) 2020-09-09
US20180358271A1 (en) 2018-12-13

Similar Documents

Publication Publication Date Title
KR102521159B1 (ko) 반도체 제조 공정을 위한 개선된 공정 제어 기술
US10430719B2 (en) Process control techniques for semiconductor manufacturing processes
KR102353216B1 (ko) 측정치 획득 방법, 프로세스 단계 수행 장치, 계측 장치, 디바이스 제조 방법
US11714357B2 (en) Method to predict yield of a device manufacturing process
CN109863456B (zh) 确定图案化过程的校正的方法
KR102336390B1 (ko) 제품 유닛의 다중-스테이지 처리를 위한 장치 최적화
US6458605B1 (en) Method and apparatus for controlling photolithography overlay registration
US10234401B2 (en) Method of manufacturing semiconductor devices by using sampling plans
KR102308124B1 (ko) 공정 핑거프린트들의 세트의 유지
US6614540B1 (en) Method and apparatus for determining feature characteristics using scatterometry
KR102603071B1 (ko) 반도체 제조 프로세스에서 수율에 영향을 주는 근본 원인을 결정하기 위한 방법
KR20180096776A (ko) 패터닝 공정의 제어 방법, 디바이스 제조 방법, 리소그래피 장치용 제어 시스템 및 리소그래피 장치
KR20200086366A (ko) 컴퓨테이션 기법 기반 정정 및 제어
US6774998B1 (en) Method and apparatus for identifying misregistration in a complimentary phase shift mask process

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant