JP4664708B2 - 欠陥レビューシステム、欠陥レビュー方法、及び電子装置の製造方法 - Google Patents

欠陥レビューシステム、欠陥レビュー方法、及び電子装置の製造方法 Download PDF

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Description

本発明は、欠陥検出に係わり、特に、半導体装置の製造工程における欠陥検出に好適な欠陥レビューシステム、欠陥レビュー方法、及び電子装置の製造方法に関する。
電子装置の製造技術においては、不良原因を早期に発見し、製造工程及び製造装置へフィードバックさせることが、歩留まり維持・向上にとって必要不可欠な作業である。不良原因を早期に発見するためには、欠陥をできるだけ多く検出しし、検出した欠陥の不良原因をより早期に特定する必要がある。
欠陥レビューは、検査装置等で検出された欠陥を光学顕微鏡や走査電子顕微鏡(SEM)等を使って観察し、不良要因毎に分類する作業をいい、プロセスの異常や不良の発生原因を早期に特定するための情報源として非常に重要である。しかし、近年の検査装置の分解能向上及びウエハの大口径化により、検出される欠陥数が急増してきている。このため、欠陥レビューに対する負担が大きくなってきている。検査対象が多くなると、致命欠陥や異常に対して効率良くサンプリングする方法が現状ではないため、無作為にサンプルを選択してレビューすることにより重要欠陥を見落とし、歩留まりを低下させる場合がある。
そこで、膨大な検出欠陥の中から致命欠陥を効率的にレビューし、問題となる製造工程及び製造装置を早期に検出する方法が提案されてきている(例えば、特許文献1参照)。しかし、歩留まりをより向上させるためには、検出された致命欠陥の原因が、製造工程中のシステムに起因するのか、若しくはゴミ等の付着に起因するのか等について早期に特定する必要がある。また、製造工程の多工程化に伴い、ユーザの希望する条件に応じてレビューする目的を自由に選択可能な自由度の高い欠陥レビュー装置の開発が求められている。
特開平2004−281681号公報
本発明は、検出欠陥中の欠陥原因を高速且つ高効率でレビュー可能で、ユーザの希望条件に応じてレビュー目的を選択可能な自由度の高い欠陥レビューシステム、欠陥レビュー方法、及び電子装置の製造方法を提供する。
本発明の第1の特徴は、(イ)複数の処理中間体の中にそれぞれ存在する欠陥を、処理中間体毎に欠陥の大きさにより分類した欠陥情報を記憶する欠陥情報記憶部と、(ロ)欠陥情報を解析するための解析条件を記憶する条件記憶部と、(ハ)欠陥情報及び解析条件を読み出して欠陥情報を解析する解析部と、(ニ)解析の結果と欠陥情報記憶部から読み出した欠陥情報を用いて、処理中間体の処理工程に起因するシステマティック異常量を計算する異常量計算部と、(ホ)計算の結果を用いて、複数の処理中間体毎のシステマティック異常量を分類する分類部と、(ヘ)分類の結果を用いて、複数の処理中間体の中からレビュー対象となる処理中間体を選択するレビュー対象選択部とを備える欠陥レビューシステムであることを要旨とする。本発明の「処理中間体」は、製造工程の進行と共に、随時「新たな処理中間体」に変化するものであり、現在対象とする処理プロセスがなされる基体という意味に定義される。
第2の特徴は、(イ)欠陥情報記憶部が、複数の処理中間体の中にそれぞれ存在する欠陥を、複数の処理中間体毎に欠陥の大きさにより分類した欠陥情報を記憶するステップと、(ロ)条件記憶部が、欠陥情報を解析するための解析条件を記憶するステップと、(ハ)解析部が、欠陥情報及び解析条件を読み出して欠陥情報を解析するステップと、(ニ)異常量計算部が、解析の結果と欠陥情報を用いて、処理中間体の処理工程に起因するシステマティック異常量を計算するステップと、(ホ)分類部が、計算の結果を用いて、複数の処理中間体毎のシステマティック異常量を分類するステップと、(ヘ)レビュー対象選択部が、分類の結果により複数の処理中間体の中からレビュー対象となる処理中間体を選択するステップとを含む欠陥レビュー方法であることを要旨とする。
第3の特徴は、(イ)複数の被処理基体を処理してそれぞれ処理中間体を形成する工程と、(ロ)処理中間体に選定された複数の検査点を測定し、欠陥を検出する工程と、(ハ)処理中間体毎に欠陥の大きさにより分類して欠陥情報を生成する工程と、(ニ)欠陥情報を解析するための解析条件を用いて欠陥情報を解析し、処理に起因するシステマティック異常量を計算し、複数の被処理基体毎のシステマティック異常量を分類して複数の被処理基体の中からレビュー対象となる処理中間体を選択してレビューを実行し、レビューの実行結果に基づいて、次の処理工程に進むか否かを決定する工程とを含む電子装置の製造方法であることを要旨とする。
本発明によれば、検出欠陥中の欠陥原因を高速且つ高効率でレビュー可能で、ユーザの希望条件に応じてレビュー目的を選択可能な自由度の高い欠陥レビューシステム、欠陥レビュー方法、及び電子装置の製造方法が提供できる。
次に、図面を参照して、本発明の第1乃至第3の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。以下に示す第1乃至第3の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
(第1の実施の形態)
第1の実施の形態に係る欠陥レビューシステムは、図1に示すように、種々の演算を処理する演算処理部(CPU)1と、CPU1の演算処理結果等を記憶するデータ記憶装置2と、入出力装置3を介してCPU1に接続された入力装置4及び出力装置5と、演算処理又は欠陥検査等に必要な各種プログラムを記憶するプログラム記憶装置6と、CPU1の演算処理結果に基づいて、処理中間体の欠陥レビューを実行するレビュー実行装置7とを備える。
ここで、「処理中間体」とは、半導体装置の製造では半導体基板(半導体ウエハ)、液晶装置の製造では液晶基板、磁気記録媒体や光記録媒体の製造では樹脂基板、薄膜磁気ヘッドの製造では磁性材料基板、超音波素子の製造方法では圧電材料基板、超伝導素子の製造方法では超伝導材料基板等の製造工程の途中の段階における中間生成物を意味する。このため、処理中間体としては、有機系の種々な合成樹脂、半導体、金属、セラミック、ガラス等の種々の無機系の材料がその目的とする製造物(工業製品)の種類に応じて選択可能である。処理中間体の多くは「製造基板」と称される、半導体ウエハ等のような板状の処理中間体であるが板状である必要はなく、ブロック状等の種々の形状がその目的とする製造物(工業製品)の種類に応じて採用可能である。半導体ウエハ等の場合は、母材としての狭義の半導体ウエハの上に薄膜が積層した状態の中間生成物を含んで「処理中間体」と呼ぶことにする。
CPU1は、複数の処理中間体の中から特定の処理中間体をレビュー対象として選択するために必要な各種レビュー条件を設定する条件設定部10及び処理中間体の処理工程に起因するシステマティック異常を検出するシステマティック異常検出部11を有する。CPU1に接続されたデータ記憶装置2は、条件記憶部20、欠陥情報記憶部21、解析記憶部22、計算記憶部23、分類記憶部24及びレビュー対象記憶部25を有する。
図1に示す条件設定部10は、ユーザがレビューに対して要求する条件、例えばレビュー目的(レビューターゲット)の種類、サンプル数、検査対象領域及びその面積等の条件、及びレビュー対象の選択に必要な解析式等の解析条件等を設定し、設定結果を条件記憶部20に記憶させる。条件設定部10は更に、図2(a)に示すように、処理中間体の検査結果から得られる欠陥検査情報を、欠陥情報記憶部21に記憶させる。本明細書では、所定の処理が施されたウエハを処理中間体の一例として説明する。なお、半導体ウエハの場合は工程の進行と共に薄膜が堆積される場合があるが、本明細書では、このような薄膜の堆積された構造をも「ウエハ」と称して「処理中間体」に対応させるものとする。
欠陥情報記憶部21には、図2(a)に示すように、所定の処理が程された複数のウエハ51に存在する欠陥52の番号、座標情報、大きさ等を含む欠陥検査情報のリストが記憶されている。欠陥情報記憶部21には、図2(b)に示すように、例えば10枚のウエハ51の番号別の欠陥数の分布情報も記憶されている。また、図2(c)に示すように、ウエハ51の番号別に存在する欠陥52を大きさ別に分類した欠陥サイズ分布Dr(X)の情報も記憶されている。
図1のシステマティック異常検出部11は、欠陥情報抽出部111、解析部112、異常量計算部113、分類部114及びレビュー対象選択部115を有する。欠陥情報抽出部111は、図2(c)に示すように、欠陥情報記憶部21に記憶されたウエハ51の欠陥サイズ分布Dr(X)の情報を抽出する。解析部112は、条件記憶部20から解析式を読み出して、欠陥情報記憶部21が抽出した欠陥サイズ分布Dr(X)に対して、例えば図2(d)に示すように、以下に示すフィッティング関数D(X)を用いてフィッティングを行う:

D(X)=k・Xp ・・・(1)
ここで、k及びpは任意の定数を示す。なお、式(1)に示すフィッティング関数D(X)は、製造工程におけるゴミの付着等に起因する「ランダム異常」に基づくフィッティング関数の一例を示す。解析部112が(1)式のフィッティング関数D(X)を用いて欠陥サイズ分布Dr(X)を解析することにより、処理中間体としてのウエハの不良原因がランダム不良に依存するものか、装置の異常に起因するシステマティック異常に依存するものかを判別できる。
具体的には、例えば、図2(d)のウエハNo.2のグラフに示すように、フィッティング関数D2(X)の曲線が、欠陥サイズ分布Dr2(X)のグラフとほぼ一致する場合には、ウエハNo.2に生じる欠陥がランダム異常に起因していることを示している。一方、図2(d)のウエハNo.3のグラフに示すように、フィッティング関数D3(X)の曲線が、欠陥サイズ分布Dr3(X)のグラフと一致しない場合は、フィッティング関数D3(X)の曲線からずれる分だけウエハNo.3にシステマティック異常が発生していることを示している。各ウエハ51の解析情報は、解析記憶部22に記憶される。
異常量計算部113は、解析部112が解析した各ウエハ51の解析式に基づいて、以下に示すように、各ウエハ51に対して実際に観測された欠陥サイズ分布Dr(X)とフィッティング関数D(X)の差分Eを計算する。これにより、異常量計算部113は、フィッティング関数D(X)の曲線に適合しない欠陥数を、システマティック異常量として計算する:

E=∫|Dr(X)-D(X)|dX ・・・(2)
システマティック異常量の計算結果は、計算記憶部23に記憶される。
分類部114は、図3(a)に示すように、検査対象となる全てのウエハ51のシステマティック異常量の計算結果を各ウエハ51の番号毎に分類し、分類結果を分類記憶部24に記憶させる。レビュー対象選択部115は、条件記憶部20に記憶されたレビュー条件及び分類記憶部24に記憶された分類結果に基づいて、例えば図3(b)に示すように、システマティック異常量の多いウエハ51から順に複数枚のレビュー対象を選択していき、選択結果をレビュー対象記憶部25に記憶させる。
図1において入力装置4は、キーボード、マウス、ライトペン又はフレキシブルディスク装置などを含む。ユーザは入力装置4から入出力データを指定したりレビュー条件、解析条件等の設定が可能である。出力装置5は、ディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。「コンピュータ読み取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、カセットテープ、オープンリールテープ等を含む。
第1の実施の形態に係る欠陥レビュー方法について、図4のフローチャートを用いて説明する。
(a)図4のステップS10において、ユーザが要求するレビューターゲット、サンプル数、検査対象領域及びその面積等の条件等やレビューに必要な解析条件が、入力装置4を介して図1のCPU1に入力される。条件設定部10は、入力装置4から入力された各種条件を設定し、設定結果を条件記憶部20に記憶させる。条件設定部10は、それぞれのウエハ上の各点から欠陥を測定して各ウエハについて欠陥サイズ分布Dr(X)を求め、欠陥情報記憶部21に記憶させる。なお、欠陥サイズ分布Dr(X)の情報が予め他のデータベースに格納されている場合は、そのデータベースを用いてもよい。
(b)ステップS11において、欠陥情報抽出部111は、欠陥情報記憶部21に記憶されたウエハ51の欠陥サイズ分布Dr(X)の情報を抽出する。ここでは、欠陥情報抽出部111が図2(c)に示すウエハNo.1の欠陥サイズ分布Dr1(X)を抽出した場合を説明する。ステップS12において、解析部112は、図2(c)に示す欠陥サイズ分布Dr1(X)の情報及び条件記憶部20に記憶された式(1)に示す解析式を読み出して、図2(d)に示すようにフィッティング関数D1(X)を解析する。ウエハNo.1の解析結果は、解析記憶部22に記憶される。
(c)ステップS13において、異常量計算部113は、解析記憶部22からウエハNo.1の解析結果を読み出し、条件記憶部20から式(2)を読み出す。異常量計算部113は、式(2)に基づいて、ウエハNo.1の欠陥サイズ分布Dr1(X)とフィッティング関数D1(X)の差分Eを、システマティック異常量として計算する。システマティック異常量の計算結果は、計算記憶部23に記憶される。
(d)ステップS14において、欠陥情報抽出部111は、計算記憶部23に記憶されたシステマティック異常量の計算結果及び欠陥情報記憶部21に記憶されたウエハの欠陥情報を読み出して、検査対象となる全てのウエハのシステマティック異常量を算出したか否かを判断する。全てのウエハの異常量を算出した場合は、ステップS15に進む。全てのウエハの異常量を算出していない場合は、ステップS11へ進む。
(e)ステップS15において、分類部114は、計算記憶部23に記憶された異常量の計算結果を読み出して、図3(a)に示すように、検査対象となる全てのウエハ51に対する異常量をウエハ51の番号別に分類する。分類結果は、分類記憶部24に記憶させる。ステップS16において、レビュー対象選択部115は、条件記憶部20に記憶されたサンプリング数及び分類記憶部24に記憶された分類結果を読み出す。レビュー対象選択部115は、分類結果に基づいて、図3(b)に示すように、システマティック異常量の多いウエハ51から順に、例えばウエハNo.3,6,5のウエハ51をレビュー対象として選択し、選択結果をレビュー対象記憶部25に記憶させる。その後、レビュー実行装置7により、レビュー対象となるウエハの欠陥原因をレビューする。
現在利用可能な欠陥レビュー方法では、システマティック異常の検出を目的としてレビュー対象の選択を行う際には、欠陥検査を終えたサンプル全てに対してレビューを行わなければならなかった。欠陥検査情報が膨大になる場合には、例えば図2(b)のグラフに示すように、欠陥数の多いウエハNo.1,8,6,・・・の順に優先的にレビューしていた。一方、第1の実施の形態に係る欠陥レビュー方法によれば、図2(d)に示すように、各ウエハ51の欠陥サイズ分布Dr(X)を、式(2)に示すフィッティング関数D(X)によりフィッティングして解析する。この結果、図3(b)に示すように、システマティック異常の発生頻度が現実的に高いウエハ(ウエハNo.3,6,5)を優先的に予測し、レビューできるため、検出欠陥中の製造工程に起因する重要欠陥を高速且つ高効率にレビューできる。
(第2の実施の形態)
第2の実施の形態に係る欠陥レビューシステムは、図5に示すように、レビュー実行装置7のレビュー結果に基づいて欠陥の原因を検出する原因検出部12、及び原因検出部12の検出結果を記憶する原因記憶部28を更に備える点が、図1に示す欠陥レビューシステムと異なる。
図5に示すレビュー対象記憶部25には、レビュー対象として、システマティック異常量が最も多いウエハの欠陥サイズ分布の情報と最も少ないウエハの情報がそれぞれ記憶されている。例えば、図3(b)に示すグラフの例では、No.3のウエハの情報とNo.2のウエハの情報が、レビュー対象記憶部25に記憶されている。レビュー実行装置7は、レビュー対象記憶部25に記憶されたウエハの情報に基づいて、No.3のウエハとNo.2のウエハをレビューする。
原因検出部12は、レビュー実行装置7により実行されたレビュー結果を読み出して、図6に示すように、実行結果を欠陥モードA,B,C,D,E毎に検出する。ここで、「欠陥モードA〜E」とは、レビュー実行装置7により観察・分類された欠陥の種類を指し、例えば、エッチング工程に起因する異常、平坦化工程に起因する異常、リソグラフィ工程に起因する異常、堆積工程に起因する異常等が含まれる。欠陥モードの検出結果は、原因記憶部28に記憶される。
図3(b)のNo.6及びNo3のウエハに示すように、システマティック異常の多いウエハを多い方から順に複数個抽出する場合は、レビュー実行装置7でレビューしても、欠陥モードA〜Eがほぼ同様の分布を示すことがある。この結果、いずれの製造工程で異常が起きているのか判別し難い場合がある。一方、図5に示す欠陥レビューシステムにおいては、システマティック異常量の最も多いNo.3のウエハと、最も少ないNo.2のウエハを自動的にレビューする。これにより、図6に示すように、システマティック異常の原因となる欠陥モード(図6では欠陥モードD)が容易に判別できる。このように、第2の実施の形態に係る欠陥レビューシステムによれば、歩留まりに影響度の高い欠陥原因を効率良くレビューできるため、製造工程に起因する欠陥原因の特定を高速且つ容易に行える。
次に、第2の実施の形態に係る欠陥レビュー方法について、図7に示すフローチャートを用いて説明する。なお、ステップS10〜S15に示す方法は、図4に示す方法と実質的に同様であるので、説明を省略する。
ステップS16において、レビュー対象選択部115は、条件記憶部20に記憶されたサンプリング数及び分類記憶部24に記憶された分類結果を読み出す。レビュー対象選択部115は、分類結果に基づいて、図3(b)に示すように、異常量の多いウエハNo.3と、異常量の最も少ないウエハNo.2をレビュー対象として選択し、選択結果をレビュー対象記憶部25に記憶させる。レビュー実行装置7は、レビュー対象記憶部25からレビュー対象の選択結果を読み出して、欠陥のレビューを実行する。その後、ステップS17において、原因検出部12は、条件記憶部20に記憶された原因解析を行うための原因解析情報を読み出して、図6に示すように、欠陥レビュー装置7によるレビューの実行結果に基づく欠陥原因を検出する。
このように、第2の実施の形態に係る欠陥レビュー方法によれば、レビュー対象としてシステマティック異常量の最も多いウエハ51と、システマティック異常量が最も少ないウエハとを比較することにより、システマティック異常量がいずれの工程で発生しているかを容易に特定できる。このため、製造工程に起因する欠陥原因を高速且つ容易に発見できる。
(第3の実施の形態)
第3の実施の形態に係る欠陥レビューシステムは、図8に示すように、処理中間体に含まれる致命欠陥(Killer Defect)を検出する致命欠陥検出部13を更に備える点が、図1に示す欠陥レビューシステムと異なる。データ記憶装置2は、クリティカルエリア記憶部26及び致命欠陥記憶部27を更に備える。
致命欠陥検出部13は、欠陥情報抽出部131、クリティカルエリア計算部132、致命欠陥算出部133、致命欠陥分類部134及びレビュー対象選択部135を有する。欠陥情報抽出部131は、欠陥情報記憶部21に記憶されたウエハ51の欠陥サイズ分布Dr(X)の情報を抽出する。クリティカルエリア計算部132は、欠陥サイズ分布Dr(X)の情報及び解析記憶部22に記憶された解析情報に基づいて、ウエハ51毎のクリティカルエリアAc(X)を計算する。ここで、クリティカルエリアAc(X)とは、欠陥の存在により不良が発生し得る範囲を数値化したものであり、例えば、以下のように計算できる。
図9(a)に示すように、互いに並行に延伸する配線30a,配線30bの間にあるスペース31上に、半径Raの円形状の欠陥33aが存在する場合は、欠陥33aが配線30a,30b間を導通させ、ショートを起こすおそれがある。同様に、配線30a上に一部重なり半径Rb(Ra=Rb)の円形状の欠陥33bは、配線30a,30b間を導通させ、ショートを起こすおそれがある。このように、半径Ra,Rbを有する円形状の欠陥33a,33bのクリティカルエリアAc(X)は、配線30a,30b間を導通させる危険性のあるエリア、即ち、図9(a)のスペース31上に示す斜線部分と計算される。
一方、スペース31上の半径raの円形内に存在する欠陥34aは、配線30a,30b間を跨らないため配線30a,30bを導通させない。同様に、スペース31上の半径rb(rb=ra)の円形内に存在する欠陥34bも、配線30a,30b間を跨らないため配線30a,30bを導通させない。この場合、半径ra,rbを有する円形状の欠陥34a,34bのクリティカルエリアAc(X)は「0」と計算される。
図9(a)に例示した欠陥33a,33b,34a,34bの欠陥サイズXとクリティカルエリアAc(X)との関係を数値化したグラフを図9(b)に示す。図9(b)に示すように、クリティカルエリアAc(X)は、欠陥サイズXが大きくなるにつれて広くなる。欠陥サイズXが一定の値を越えるとクリティカルエリアAc(X)は一定の値を取る。クリティカルエリア計算部132は、検査対象とするウエハの欠陥サイズ分布Dr(X)の情報及び解析記憶部22に記憶された解析情報に基づいて、ウエハのクリティカルエリアAc(X)を計算し、計算結果をクリティカルエリア記憶部26に記憶させておく。
致命欠陥算出部133は、図10(a)に示すように、クリティカルエリア計算部132が計算したクリティカルエリアAc(X)と欠陥情報記憶部21に記憶された欠陥サイズ分布Dr(X)を読み出す。そして、致命欠陥算出部133は、図10(b)に示すように、検査対象のウエハそれぞれに対し、以下に示す式(3)を用いて致命欠陥数λを算出する:

λ(X) =∫Ac(X)・Dr(X) dX ・・・(3)
致命欠陥数λの算出結果は、致命欠陥記憶部27に記憶される。
致命欠陥分類部134は、致命欠陥算出部133の致命欠陥数λの算出結果に基づいて、図11(a)に示すように、複数のウエハに含まれる致命欠陥数λをウエハ番号別にそれぞれ分類する。分類結果は、分類記憶部24に記憶される。レビュー対象選択部135は、条件記憶部20に記憶されたレビュー条件及び分類記憶部24に記憶された分類結果に基づいて、例えば図11(b)に示すように、致命欠陥数λの多いウエハから順にレビュー対象を選択していき、選択結果をレビュー対象記憶部25に記憶させる。
図11(c)は、製造工程後の検査において検出された各ウエハ毎の欠陥数の例を示している。図11(c)の例においては、No.1,8,6の順に欠陥が多いことが分かる。一方、致命欠陥による異常を考慮してそれぞれ分類した図11(b)によれば、No.3,6,2の順に致命欠陥数が多くなっていることが分かる。この結果、現実的にはNo3,6,2を抽出してレビューすることにより、致命欠陥の多いウエハを高速且つ高効率にレビューできる。
第3の実施の形態に係る欠陥レビュー方法について、図12のフローチャートを用いて説明する。
(a)図4のステップS20において、ユーザが要求するレビューターゲット、サンプル数、検査対象領域及びその面積等の条件及びレビュー対象の選択に必要な解析条件等が、入力装置4を介して図1のCPU1に入力される。ここでは、ユーザが、レビューターゲットとして「致命欠陥による異常」を選択した場合を説明する。条件設定部10は、欠陥の解析に必要な各種条件を設定し、設定結果を条件記憶部20に記憶させる。更に条件設定部10は、それぞれのウエハ上の各点から欠陥を測定して各ウエハについて図2(b)に示すように欠陥サイズ分布Dr(X)を求め、欠陥情報記憶部21に記憶させる。
(b)ステップS21において、欠陥情報抽出部131は、欠陥情報記憶部21に記憶されたウエハの欠陥サイズ分布Dr(X)の情報を抽出する。ここでは、欠陥情報抽出部131が、図10(a)に示すウエハNo.1の欠陥サイズ分布Dr1(X)を抽出したとする。ステップS22において、クリティカルエリア計算部132は、欠陥サイズ分布Dr1(X)の情報及び解析記憶部22に記憶された解析情報に基づいて、ウエハのクリティカルエリアAc(X)を計算し、計算結果をクリティカルエリア記憶部26に記憶させる。
(c)ステップS23において、致命欠陥算出部133は、クリティカルエリアAc(X)と欠陥情報記憶部21に記憶された欠陥サイズ分布Dr(X)を読み出して、図10(b)に示すように、式(3)を用いて致命欠陥数λを算出する。算出結果は、致命欠陥記憶部27に記憶させる。ステップS24において、欠陥情報抽出部131は、致命欠陥記憶部27に記憶された致命欠陥数λを読み出して、検査対象となる全てのウエハの致命欠陥数λを算出したか否かを判断する。算出した場合は、ステップS25に進む。算出していない場合はステップS21へ進む。
(d)ステップS25において、致命欠陥分類部134は、致命欠陥記憶部27に記憶された致命欠陥数λを読み出して、図11(a)に示すように、致命欠陥数λをウエハ毎に分類する。分類結果は、分類記憶部24に記憶させる。ステップS26において、レビュー対象選択部135は、条件記憶部20に記憶されたサンプリング数及び分類記憶部24に記憶された分類結果を読み出す。レビュー対象選択部135は、分類結果に基づいて、図11(b)に示すように、致命欠陥数λの多いウエハから順に、例えばウエハNo.3,6,2の3枚のウエハをレビュー対象として選択し、選択結果をレビュー対象記憶部25に記憶させる。
第3の実施の形態に係る欠陥レビュー方法によれば、処理中間体の欠陥の大きさに依存するクリティカルエリアAc(X)及び式(3)を用いて、処理中間体に含まれる致命欠陥数λの分布を求め、致命欠陥数λの多い順に欠陥レビュー対象を選択する。このため、致命欠陥及び致命欠陥の発生原因となる製造工程を高い確率で早期に予測でき、歩留まりの向上が図れる。更に、図8に示す欠陥レビューシステムは、システマティック異常を検出可能なシステマティック異常検出部11と、処理中間体に含まれる致命欠陥を検出可能な致命欠陥検出部13とを備える。このため、処理中間体の種類、工程等に応じて、ユーザが致命欠陥検出を行うか、或いはシステマティック異常検出を行うか等を自由に選択することができる。この結果、ユーザの希望条件に応じてレビュー目的を選択可能な自由度の高い欠陥レビュー装置及びその方法が提供できる。
(電子装置の製造方法)
次に、図13及び図14を参照しながら、本発明の実施の形態に係る電子装置の製造方法を説明する。なお、以下に述べる電子装置の製造方法は、CMOS構造の半導体集積回路を一例として説明するが、半導体集積回路の製造方法以外にも、多くの電子装置の製造方法に適用できることは勿論である。
本発明の実施の形態に係る電子装置の製造方法は、図13に示すように、ステップS300のパターン設計工程、ステップS310のマスク製造工程、ステップS320の前工程、ステップS330の後工程からなり、その後、ステップS340の出荷工程へ流される。通常はステップS310のマスク製造工程までが準備段階である。その後はステップS320〜S330に示すような、一連の製造工程とその製造工程の結果を検査するインライン検査とが一組となった製造検査段階が複数回、順次繰り返して実施される。
上述した欠陥レビューシステム及び欠陥レビュー方法は、そのインライン検査工程等において適宜行うことができる。ここでは、上述した欠陥レビュー方法を被処理基体を処理して形成される処理中間体の平面的なパターンの形状や寸法の検査後、即ちpウェル形成領域パターニング後の検査工程後、素子形成分離領域パターニング後の検査工程後及び配線パターニング後の検査工程後に応用した例を示す。ここで、「処理中間体」は、製造工程の進行と共に、随時「新たな処理中間体」に変化するものであり、対象とする処理プロセスがなされる基体という意味に定義される。
(イ)ステップS300において、CADシステムによりマスクを設計し、ステップS310において、必要な枚数のマスク(レチクル)のセットを製造する。シリコンウエハを被処理基体とし、この被処理基体の主表面に熱酸化膜(SiO2)を形成後、ステップS321aにおいて、フォトレジスト膜を塗布し、このフォトレジスト膜をフォトリソグラフィ技術によりパターニングし、pウェル形成領域を開口する。pウェル形成領域が開口された複数のウエハを処理中間体と定義し、ステップS321bにおいて、検査装置を用いて複数のウエハの平面パターンの形状や寸法等の欠陥を、各ウエハについて予め定めた検査ポイントについて測定し、ウエハ毎にそれぞれ図2(b)に示したような欠陥サイズ分布Dr(X)を求め、欠陥情報とする。
(ロ)図4のS10に示すように、図1の条件設定部10が得られた欠陥情報を欠陥情報記憶部21に記憶させる。ステップS11において、欠陥情報抽出部111が欠陥情報の解析に必要な条件を抽出し、ステップS12において、解析部112が、図2(c)に示す欠陥サイズ分布Dr1(X)の情報及び条件記憶部20に記憶された(1)式に示す解析式を読み出して、図2(d)に示すようにフィッティング関数D1(X)を解析する。ステップS13において、異常量計算部113は、解析部112による解析結果及び欠陥情報に基づいて、ウエハの製造工程に起因するシステマティック異常量を計算する。ステップS14において、システマティック異常量の計算は、検査対象となる全てのウエハに対して行われる。ステップS15において、分類部114は、異常量計算部113が計算したシステマティック異常量をウエハ番号別に分類する。レビュー対象選択部115は、条件記憶部20に記憶されたサンプリング数等のレビュー条件及び分類部114が分類した分類結果に基づいて、レビューするウエハを、システマティック異常量の多い順から選択する。選択されたウエハは、検査装置により再度詳細な検査が行われる。ステップS321bの検査に合格すれば、ステップS321cへ進む。
(ハ)ステップS321cにおいて、pウェル形成領域に熱酸化膜を通してボロンイオン(B+)をイオン注入する。フォトレジスト膜を除去し、所定の清浄化工程を終えてから、イオン注入されたボロンを熱処理(熱拡散)してpウェルを形成する。そして、ウエハの主表面の熱酸化膜を全て除去(剥離)してから、ステップS321dにおいて、再びウエハの主表面に熱酸化膜を形成して、これを処理中間体と定義する。ステップS321eにおいて、検査装置が、ウエハ上に形成された熱酸化膜の膜厚を各ウエハについて予め定めた検査ポイントについて測定し、それぞれのウエハ毎に図2(b)に示したような膜厚分布を求めて欠陥情報とする。
(ニ)図4のS10に示すように、図1の条件設定部10が、検出された熱酸化膜の膜厚の欠陥情報を欠陥情報記憶部21に記憶させる。ステップS11において、欠陥情報抽出部111が欠陥情報の解析に必要な条件を抽出し、ステップS12において、解析部112が欠陥情報に基づく解析式を解析する。ステップS13において、異常量計算部113は、解析部112による解析結果及び欠陥情報に基づいて、熱酸化膜の形成工程で発生したシステマティック異常量を計算する。ステップS14において、システマティック異常量の計算は、検査対象となる全てのウエハに対して行われる。ステップS15において、分類部114は、異常量計算部113が計算したシステマティック異常量をウエハ毎に分類する。レビュー対象選択部115は、条件記憶部20に記憶されたサンプリング数等のレビュー条件及び分類部114が分類した異常量の分類結果に基づいて、レビューするウエハを選択する。選択されたウエハは、検査装置により再度詳細な検査が行われる。ステップS321eの検査に合格すれば、ステップS321fへ進む。
(ホ)ステップS321fにおいて、熱酸化膜の表面に窒化膜をCVD法を用いて成長させ、これを処理中間体と定義する。次に、ステップS321gにおいて、ウエハ上に形成された窒化膜の膜厚を各ウエハについて予め定めた検査ポイントについて測定し、それぞれのウエハ毎に図2(b)に示したような膜厚分布を求めてこれを欠陥情報とし、図4に示すフローチャートに従って、レビュー対象となるウエハを選択し、選択したウエハの欠陥をレビューする。ステップS321gにおける検査及び欠陥レビュー方法はステップS321eと実質的に同様であるので、重複した記載を省略する。ステップS321gの検査に合格すれば、ステップS321hに進む。次に、
(ヘ)ステップS321hにおいて、この窒化膜の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成し、これを処理中間体とする。続いて、ステップS321iにおいて、検査装置が、ウエハに形成されたフォトレジスト膜のパターン形状や寸法等の欠陥を各ウエハについて予め定めた検査ポイントについて測定し、それぞれのウエハ毎に図2(b)に示したような欠陥サイズ分布Dr(X)を求め、欠陥情報とする。そして、図1に示す欠陥レビュー装置が、図4に示すフローチャートに従って、レビュー対象となるウエハを選択し、レビューする。ステップS321iの検査に合格すれば、ステップS321jに進む。
(ト)引き続き、ステップS321jにおいて、ウエハ上に形成されたフォトレジスト膜をマスクに反応性イオンエッチング(RIE)を行って、素子分離形成領域の窒化膜を除去し、処理中間体と定義する。続いて、ステップS321kにおいて、検査装置がウエハに形成されたRIE後のパターン形状や寸法を、予め定めた検査ポイントについて測定し、欠陥情報を抽出する。その後、図4に示すフローチャートに従って欠陥レビューを行う。ステップS321lにおいて、ウエハの主表面の一部をエッチングし、素子分離溝を形成する。この工程により素子形成領域と素子分離領域が区画される。この時点では、素子形成領域は窒化膜によって被覆されている。その後、窒化膜のパターニングに用いたフォトレジスト膜を除去する。ステップS321mにおいて、検査装置がウエハに形成された素子分離形領域のパターン形状や寸法を検査し、図4に示すフローチャートに従って欠陥レビューを行う。
(チ)次に、ステップS321nにおいて、上述した素子分離溝の底部に反転層防止不純物をイオン注入し、ステップS321oにおいて、素子分離溝にCVD法で酸化膜を埋め込む。引き続き、ステップS321pにおいて、窒化膜をストッパとして化学的機械研磨(CMP)によりウエハの主表面を平坦化し、この窒化膜を除去してから素子形成領域にダミー酸化膜を形成した後、ステップS321qにおいて、ゲートしきい値電圧制御(Vth制御)イオン注入を行う。その後、Vth制御イオン注入時の保護膜として使用されたダミー酸化膜を剥離し、図14のステップS321rにおいて、熱酸化を行ってゲート酸化膜を形成し、処理中間体と定義する。ステップS321sにおいて、検査装置がウエハに形成されたゲート酸化膜のパターン形状や寸法を等の欠陥を各ウエハについて予め定めた検査ポイントについて測定し、それぞれのウエハ毎に図2(b)に示したような欠陥サイズ分布Dr(X)を求め、欠陥情報とする。そして、図1に示す欠陥レビュー装置が、図4に示すフローチャートに従って欠陥レビューを行う。
(リ)次に、ステップS321tにおいて、CVD炉を用いてゲート酸化膜の上部にポリシリコン膜を成膜し、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をポリシリコン膜上に形成し、処理中間体とする。続いて、ステップS321uにおいて、検査装置が、ウエハに形成されたフォトレジスト膜のパターン形状の合わせずれや寸法等の欠陥を各ウエハについて予め定めた検査ポイントについて測定し、図1の欠陥レビュー装置が、図4に示すフローチャートに従ってウエハに形成されたフォトレジスト膜の欠陥レビューを行う。ステップS321vにおいて、このフォトレジスト膜をマスクとして、ゲート電極及びポリシリコン配線をRIEでエッチングする。その後、フォトレジスト膜を除去する。引き続き、ステップS321wにおいて、ゲート電極及びポリシリコン配線のパターンの寸法や合わせずれを検査し、検査結果に含まれる欠陥をレビューする。ステップS321Xにおいて、ウエハにソース/ドレイン領域をフォトリソグラフィ技術により形成する。
(ヌ)次に、ステップS322aにおいて、トランジスタ間を接続する第1層金属配線とゲート電極を形成するポリシリコン膜間の絶縁のため、第1層間絶縁膜をCVD法で堆積させる。次に、ステップS322bにおいて、第1層間絶縁膜の膜厚を検査する。次に、ステップS322cにおいて、第1層間絶縁膜の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成する。次に、ステップS322dにおいて、フォトレジスト膜の膜厚の検査及び欠陥レビューを行う。引き続き、ステップS322eにおいて、フォトレジスト膜をマスクにRIEを行い、この第1層間絶縁膜中にソース/ドレイン領域に到達するコンタクトホールを開口する。次に、ステップS322fにおいて、コンタクトホールの寸法を検査する。
(ル)以下同様に、ステップS322gにおけるダマシン溝の形成、ステップS322hにおける検査、ステップS322iにおける金属堆積を行い、ステップS322jにおいて、検査結果に基づいて得られた欠陥情報を用いて検査及び欠陥レビューを行う。更に、CMP法により第1層間絶縁膜の表面を平坦化し、コンタクトホールの内部と溝の内部にCuを埋め込み、この上に第2層間絶縁膜をCVD法で堆積させ順次多層配線を形成する。最上層には、機械的損傷防止と、水分や不純物の浸入の防止を目的としたパッシベーション膜が最上層の金属配線の上に積層される。
(ヲ)多層配線構造及び検査が完了すればステップS330において、所定のチップサイズのチップに分割される。そして、パッケージング材料にチップがマウントされ、チップ上の電極パッドとリードフレームのリードとが接続される。その後、パッケージの組立が行われ、半導体装置の製造・機能に関する特性検査等を経た後、電子装置が完成する。ステップS340において、以上の工程を全てクリアした電子装置は、水分、静電気等から保護するための包装が施され、製品として出荷される。
本発明の実施の形態に係る電子装置の製造方法によれば、検出欠陥中の重要欠陥を高速且つ高効率で予測し、レビューできるため、電子装置の製造歩留まりを向上させることができる。
(その他の実施の形態)
本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、本発明の実施の形態においては、ウエハの欠陥レビューシステム及び欠陥レビュー方法について記述したが、本発明は半導体装置に使用するウエハに限定されず、例えば液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子等の製造工程のような母集団の中から標本を一部抜き取って検査するような他の工業製品の製造工程に利用可能であることは勿論である。例えば、薄膜磁気ヘッドの製造工程は、工程数は少ないものの、半導体集積回路と同様なCVD工程、フォトリソグラフィ工程、エッチング工程等の繰り返しからなるものであり、本発明の検査方法が適用できることは容易に理解できるであろう。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第1の実施の形態に係る欠陥レビュー装置を示すブロック図である。 本発明の第1の実施の形態に係る欠陥検査情報の例を示す説明図であり、図2(a)は、欠陥検査情報のリスト、図2(b)は、ウエハ番号別の欠陥数の分布を示すグラフ、図2(c)は、ウエハ番号毎の欠陥サイズ分布Dr(X)を示すグラフ、図2(d)は、欠陥サイズ分布Dr(X)に対しフィッティング関数D(X)を用いてフィッティングした場合を示す説明図である。 図3(a)は、ウエハの処理工程に起因するシステマティック異常量をウエハ番号別に分類した場合を示す説明図であり、図3(b)は、システマティック異常量の多い順に各ウエハを分類した場合を示す説明図である。 本発明の第1の実施の形態に係る欠陥レビュー方法を示すフローチャートである。 本発明の第2の実施の形態に係る欠陥レビュー装置を示すブロック図である。 第2の実施の形態に係る欠陥レビュー装置において検出される欠陥の種類と欠陥数の関係を示す説明図である。 第2の実施の形態に係る欠陥レビュー方法を示すフローチャートである。 本発明の第3の実施の形態に係る欠陥レビュー装置を示すブロック図である。 図9(a)は、本発明の第3の実施の形態に係る欠陥レビュー装置のクリティカルエリア計算部が計算するクリティカルエリアの計算方法の一例を示す説明図であり、図9(b)は、ウエハに含まれる欠陥の欠陥サイズとクリティカルエリアの関係を示すグラフである。 本発明の第3の実施の形態に係る欠陥レビュー装置の欠陥検査情報の例を示す説明図であり、図10(a)は、ウエハ番号毎の欠陥サイズ分布Dr(X)とクリティカルエリアAc(X)の関係を示すグラフ、図10(d)は、ウエハ番号毎の欠陥サイズXに基づく致命欠陥数を示すグラフである。 本発明の第3の実施の形態に係る欠陥レビュー装置により計算される致命欠陥数の例を示し、図11(a)は、致命欠陥数をウエハ番号別に分類した場合を示す説明図であり、図11(b)は、致命欠陥数の多い順に各ウエハを分類した場合を示し、図11(c)は、検査装置により検査された欠陥数を各ウエハ毎に分類した情報を示す説明図である。 本発明の第3の実施の形態に係る欠陥レビュー方法を示すフローチャートである。 本発明の実施の形態に係る電子装置の製造方法の一例を示すフローチャートである。 本発明の実施の形態に係る電子装置の製造方法の一例を示すフローチャートである。
符号の説明
1…CPU
4…入力装置
5…出力装置
7…レビュー実行装置
11…システマティック異常検出部
12…原因検出部
13…致命欠陥検出部
20…条件記憶部
21…欠陥情報記憶部
22…解析記憶部
23…計算記憶部
24…分類記憶部
25…レビュー対象記憶部
26…クリティカルエリア記憶部
27…致命欠陥記憶部
28…原因記憶部
111…欠陥情報抽出部
112…解析部
113…異常量計算部
114…分類部
115…レビュー対象選択部
131…欠陥情報抽出部
132…クリティカルエリア計算部
133…致命欠陥算出部
134…致命欠陥分類部
135…レビュー対象選択部

Claims (6)

  1. 複数の処理中間体の中にそれぞれ存在する欠陥を、前記処理中間体毎に前記欠陥の大きさにより分類した欠陥情報を記憶する欠陥情報記憶部と、
    前記欠陥情報を解析するための解析条件を記憶する条件記憶部と、
    前記欠陥情報及び前記解析条件を読み出して前記欠陥情報を解析する解析部と、
    前記解析の結果と前記欠陥情報記憶部から読み出した前記欠陥情報を用いて、前記処理中間体の処理工程に起因するシステマティック異常量を計算する異常量計算部と、
    前記計算の結果を用いて、前記複数の処理中間体毎の前記システマティック異常量を分類する分類部と、
    前記分類の結果を用いて、前記複数の処理中間体の中からレビュー対象となる処理中間体を選択するレビュー対象選択部
    とを備えることを特徴とする欠陥レビューシステム。
  2. 前記システマティック異常量の最も多い前記処理中間体と少ない前記処理中間体とを含むように前記レビュー対象を選択してレビューを実行するレビュー実行装置と、
    前記レビューの実行結果により、前記処理中間体のシステマティック異常の原因を検出する原因検出部
    とを更に備えることを特徴とする請求項1に記載の欠陥レビューシステム。
  3. 欠陥情報記憶部が、複数の処理中間体の中にそれぞれ存在する欠陥を、前記複数の処理中間体毎に前記欠陥の大きさにより分類した欠陥情報を記憶するステップと、
    条件記憶部が、前記欠陥情報を解析するための解析条件を記憶するステップと、
    解析部が、前記欠陥情報及び前記解析条件を読み出して前記欠陥情報を解析するステップと、
    異常量計算部が、前記解析の結果と前記欠陥情報を用いて、前記処理中間体の処理工程に起因するシステマティック異常量を計算するステップと、
    分類部が、前記計算の結果を用いて、前記複数の処理中間体毎の前記システマティック異常量を分類するステップと、
    レビュー対象選択部が、前記分類の結果により前記複数の処理中間体の中からレビュー対象となる処理中間体を選択するステップ
    とを含むことを特徴とする欠陥レビュー方法。
  4. 前記システマティック異常量を計算するステップは、前記処理中間体のランダム異常に起因する前記解析の結果と前記欠陥情報を用いて計算することを特徴とする請求項3に記載の欠陥レビュー方法。
  5. 前記レビュー対象選択部が、前記システマティック異常量の最も多い処理中間体と少ない処理中間体とを含むように前記レビュー対象を選択し、
    レビュー実行装置が、前記レビュー対象に対してレビューを実行するステップと、
    原因検出部が、前記レビューの実行結果により前記処理中間体のシステマティック異常の原因を検出するステップ
    とを更に含むことを特徴とする請求項3又は4に記載の欠陥レビュー方法。
  6. 複数の被処理基体を処理してそれぞれ処理中間体を形成する工程と、
    前記処理中間体に選定された複数の検査点を測定し、欠陥を検出する工程と、
    前記処理中間体毎に前記欠陥の大きさにより分類して欠陥情報を生成する工程と、
    前記欠陥情報を解析するための解析条件を用いて前記欠陥情報を解析し、前記処理に起因するシステマティック異常量を計算し、複数の被処理基体毎の前記システマティック異常量を分類して前記複数の被処理基体の中からレビュー対象となる処理中間体を選択してレビューを実行し、前記レビューの実行結果に基づいて、次の処理工程に進むか否かを決定する工程
    とを含むことを特徴とする電子装置の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2366642A (en) * 1999-06-15 2002-03-13 Cfph Llc Systems and methods for electronic trading that provide incentives and linked auctions
JP4750444B2 (ja) * 2005-03-24 2011-08-17 株式会社日立ハイテクノロジーズ 外観検査方法及びその装置
JP5127507B2 (ja) * 2007-02-27 2013-01-23 キヤノン株式会社 情報処理装置、情報処理方法、プログラムおよび露光システム
KR100828026B1 (ko) * 2007-04-05 2008-05-08 삼성전자주식회사 집적회로 설계패턴의 레이아웃 수정방법 및 이를 수행하기위한 장치
JP4950946B2 (ja) * 2007-09-26 2012-06-13 株式会社東芝 欠陥解析装置及び欠陥解析方法
WO2011002651A1 (en) * 2009-07-01 2011-01-06 Kla-Tencor Corporation Monitoring of time-varying defect classification performance
US8781781B2 (en) * 2010-07-30 2014-07-15 Kla-Tencor Corp. Dynamic care areas
KR20170016681A (ko) * 2015-08-04 2017-02-14 에스케이하이닉스 주식회사 레지스트레이션 제어된 포토마스크의 결함 검출 방법
CN111060520B (zh) * 2019-12-30 2021-10-29 歌尔股份有限公司 一种产品缺陷检测方法、装置与系统
US20220129775A1 (en) * 2020-10-28 2022-04-28 Kla Corporation Prediction and metrology of stochastic photoresist thickness defects
CN112599438B (zh) * 2021-03-03 2021-06-04 惠州高视科技有限公司 MiniLED晶圆缺陷的高精度检测系统及其检测方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214462A (ja) * 1998-01-22 1999-08-06 Hitachi Ltd 回路パターン検査における欠陥致命性判定方法、レビュー対象とする欠陥選択方法、およびそれらに関連する回路パターンの検査システム
JP2000306964A (ja) * 1999-04-22 2000-11-02 Hitachi Ltd 検査データ処理方法および検査データ処理装置
JP2000332071A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 外観検査方法および装置ならびに半導体装置の製造方法
JP2002090312A (ja) * 2000-09-21 2002-03-27 Hitachi Ltd 欠陥分析システム
JP2002141384A (ja) * 2000-10-30 2002-05-17 Hitachi Ltd 検査システムおよび半導体デバイスの製造方法
JP2002289663A (ja) * 2001-03-28 2002-10-04 Hitachi Ltd 電子デバイスの製造方法と欠陥データ解析プログラム
JP2004117229A (ja) * 2002-09-27 2004-04-15 Hitachi Ltd 欠陥データ解析方法及びその装置並びにレビューシステム
JP2004281681A (ja) * 2003-03-14 2004-10-07 Toshiba Corp 検査レシピ作成システム、欠陥レビューシステム、検査レシピ作成方法及び欠陥レビュー方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5598341A (en) * 1995-03-10 1997-01-28 Advanced Micro Devices, Inc. Real-time in-line defect disposition and yield forecasting system
US6246787B1 (en) * 1996-05-31 2001-06-12 Texas Instruments Incorporated System and method for knowledgebase generation and management

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214462A (ja) * 1998-01-22 1999-08-06 Hitachi Ltd 回路パターン検査における欠陥致命性判定方法、レビュー対象とする欠陥選択方法、およびそれらに関連する回路パターンの検査システム
JP2000306964A (ja) * 1999-04-22 2000-11-02 Hitachi Ltd 検査データ処理方法および検査データ処理装置
JP2000332071A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 外観検査方法および装置ならびに半導体装置の製造方法
JP2002090312A (ja) * 2000-09-21 2002-03-27 Hitachi Ltd 欠陥分析システム
JP2002141384A (ja) * 2000-10-30 2002-05-17 Hitachi Ltd 検査システムおよび半導体デバイスの製造方法
JP2002289663A (ja) * 2001-03-28 2002-10-04 Hitachi Ltd 電子デバイスの製造方法と欠陥データ解析プログラム
JP2004117229A (ja) * 2002-09-27 2004-04-15 Hitachi Ltd 欠陥データ解析方法及びその装置並びにレビューシステム
JP2004281681A (ja) * 2003-03-14 2004-10-07 Toshiba Corp 検査レシピ作成システム、欠陥レビューシステム、検査レシピ作成方法及び欠陥レビュー方法

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