JP2002141384A - 検査システムおよび半導体デバイスの製造方法 - Google Patents
検査システムおよび半導体デバイスの製造方法Info
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Abstract
(57)【要約】
【課題】半導体集積回路などの電子デバイスを形成する
ワークの異物やパターン欠陥の検査において、電気的に
不良になる可能性の欠陥を優先的に解析する方法とシス
テムを提供する。 【解決手段】欠陥マップデータを欠陥マップデータ読出
し処理１１で読み出し、不良確率データを不良確率デー
タ読出し処理１２で読み出す。次に、欠陥別不良確率算
出処理１３で、欠陥マップデータ中の各欠陥の不良確率
を算出し、不良確率付き欠陥マップデータを作成する。
さらに、レビュー対象選出処理１４で、不良確率付き欠
陥マップデータから欠陥の整列や絞込みを行い、レビュ
ー対象を選出する。
ワークの異物やパターン欠陥の検査において、電気的に
不良になる可能性の欠陥を優先的に解析する方法とシス
テムを提供する。 【解決手段】欠陥マップデータを欠陥マップデータ読出
し処理１１で読み出し、不良確率データを不良確率デー
タ読出し処理１２で読み出す。次に、欠陥別不良確率算
出処理１３で、欠陥マップデータ中の各欠陥の不良確率
を算出し、不良確率付き欠陥マップデータを作成する。
さらに、レビュー対象選出処理１４で、不良確率付き欠
陥マップデータから欠陥の整列や絞込みを行い、レビュ
ー対象を選出する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路な
ど電子デバイスの製造過程における検査システムとこれ
を用いた電子デバイスの製造方法に関する。
ど電子デバイスの製造過程における検査システムとこれ
を用いた電子デバイスの製造方法に関する。
【０００２】
【従来の技術】半導体集積回路を代表とする電子デバイ
スの製造においては、異物検査装置や外観検査装置で欠
陥を検出した後、検出した個々の欠陥を分析する目的
で、電子顕微鏡などを搭載した画像取得装置、例えばレ
ビュー装置を用いることがある。なお、異物検査装置は
ウエハに付着した異物を検出し、外観検査装置はウエハ
に形成されたパターン欠陥を検出するものであるが、以
後、異物とパターン欠陥を総称して単に欠陥と呼ぶこと
とする。
スの製造においては、異物検査装置や外観検査装置で欠
陥を検出した後、検出した個々の欠陥を分析する目的
で、電子顕微鏡などを搭載した画像取得装置、例えばレ
ビュー装置を用いることがある。なお、異物検査装置は
ウエハに付着した異物を検出し、外観検査装置はウエハ
に形成されたパターン欠陥を検出するものであるが、以
後、異物とパターン欠陥を総称して単に欠陥と呼ぶこと
とする。
【０００３】レビュー装置は、異物検査装置や外観検査
装置に比べて、個々の欠陥の位置を高分解能な画像とし
て撮像する。そのため、レビュー装置では、検査装置で
検出したすべての欠陥位置を撮像するのではなく、ウェ
ーハ面内での欠陥位置のサンプリングを行い、数箇所に
限定して画像を撮像する。このサンプリングは、従来、
ランダムサンプリング、すなわち、検出した欠陥から無
作為に欠陥を選出することが行われていた。
装置に比べて、個々の欠陥の位置を高分解能な画像とし
て撮像する。そのため、レビュー装置では、検査装置で
検出したすべての欠陥位置を撮像するのではなく、ウェ
ーハ面内での欠陥位置のサンプリングを行い、数箇所に
限定して画像を撮像する。このサンプリングは、従来、
ランダムサンプリング、すなわち、検出した欠陥から無
作為に欠陥を選出することが行われていた。
【０００４】また、特開平１０−２１４８６６号公報に
記載があるように、傷や密集欠陥などのクラスタ状欠陥
が存在する場合に、検査装置が検出した欠陥をクラスタ
状欠陥の内部と外部に分類する技術であるが、この場合
でもクラスタ状欠陥の内部から数箇所をランダムサンプ
リング、また、外部から数箇所をランダムサンプリング
していた。
記載があるように、傷や密集欠陥などのクラスタ状欠陥
が存在する場合に、検査装置が検出した欠陥をクラスタ
状欠陥の内部と外部に分類する技術であるが、この場合
でもクラスタ状欠陥の内部から数箇所をランダムサンプ
リング、また、外部から数箇所をランダムサンプリング
していた。
【０００５】
【発明が解決しようとする課題】従来のランダムサンプ
リングでは、統計的に欠陥の傾向を把握することはでき
るが、これでは効率よく必要な欠陥をレビューすること
とはならず、例えば、電気的に不良になる致命欠陥を優
先的に対策することができず、効果的に歩留りを向上さ
せることは困難であった。
リングでは、統計的に欠陥の傾向を把握することはでき
るが、これでは効率よく必要な欠陥をレビューすること
とはならず、例えば、電気的に不良になる致命欠陥を優
先的に対策することができず、効果的に歩留りを向上さ
せることは困難であった。
【０００６】本発明の目的は、優先的にレビューを実施
すべき欠陥を判断して検査効率を向上させた検査システ
ムを提供することにある。また、これによって半導体デ
バイスの歩留まりを向上させることにある。
すべき欠陥を判断して検査効率を向上させた検査システ
ムを提供することにある。また、これによって半導体デ
バイスの歩留まりを向上させることにある。
【０００７】
【課題を解決するための手段】我々は、欠陥分布とＬＳ
Ｉチップのレイアウトとの関係に着目して優先的にレビ
ューを実施すべき欠陥を選択するようにした。
Ｉチップのレイアウトとの関係に着目して優先的にレビ
ューを実施すべき欠陥を選択するようにした。
【０００８】図１０は、検査装置で検出される欠陥のチ
ップ内位置分布である。
ップ内位置分布である。
【０００９】図は、ＬＳＩチップの設計回路レイアウト
の概略図３２に検査装置で検出した欠陥のデータ３５を
プロットしたものである。すなわち、検出した欠陥をウ
ェーハ上の各ＬＳＩチップ内の位置座標で打点したもの
である。黒丸が個々の欠陥を表わす。Ｂ１からＢ７の四
角い枠は、それぞれＬＳＩブロック１からＬＳＩブロッ
ク７の位置である。ここで、ＬＳＩブロックとは、例え
ば、携帯電話用のＬＳＩ であれば、Ａ／Ｄ変換ブロッ
ク、Ｄ／Ａ変換ブロック、メモリブロック、プロセッサ
ブロックなどである。ＬＳＩブロックは、一般に回路ブ
ロックと呼ばれ、ＬＳＩの内部で独立の機能を有し、配
置も配線の接続以外は分かれている。
の概略図３２に検査装置で検出した欠陥のデータ３５を
プロットしたものである。すなわち、検出した欠陥をウ
ェーハ上の各ＬＳＩチップ内の位置座標で打点したもの
である。黒丸が個々の欠陥を表わす。Ｂ１からＢ７の四
角い枠は、それぞれＬＳＩブロック１からＬＳＩブロッ
ク７の位置である。ここで、ＬＳＩブロックとは、例え
ば、携帯電話用のＬＳＩ であれば、Ａ／Ｄ変換ブロッ
ク、Ｄ／Ａ変換ブロック、メモリブロック、プロセッサ
ブロックなどである。ＬＳＩブロックは、一般に回路ブ
ロックと呼ばれ、ＬＳＩの内部で独立の機能を有し、配
置も配線の接続以外は分かれている。
【００１０】同図から分かるように、検査装置が検出し
た欠陥の分布は、回路レイアウトと密接に関連があり、
次に示す傾向がある。
た欠陥の分布は、回路レイアウトと密接に関連があり、
次に示す傾向がある。
【００１１】（１）欠陥の密度は、回路レイアウトの粗
密度によって違う。回路レイアウトが粗な領域では、密
な領域より、検査装置で欠陥が多めに検出される。一般
にＬＳＩブロック毎に回路パターンの粗密度は異なり、
例えば、メモリブロックよりもプロセッサブロックの方
がその配線幅が狭く、レイアウトは密である。よって、
メモリブロックよりもプロセッサブロックの方が、欠陥
が多めに検出される。
密度によって違う。回路レイアウトが粗な領域では、密
な領域より、検査装置で欠陥が多めに検出される。一般
にＬＳＩブロック毎に回路パターンの粗密度は異なり、
例えば、メモリブロックよりもプロセッサブロックの方
がその配線幅が狭く、レイアウトは密である。よって、
メモリブロックよりもプロセッサブロックの方が、欠陥
が多めに検出される。
【００１２】（２）回路レイアウトのＬＳＩブロック端
部（輪郭部）では、多数の欠陥が検出されている。この
現象は、実際には欠陥ではないものを、検査装置が欠陥
として誤って検出しているものであることが多い。検査
装置は、回路パターンの凹凸の差が大きい部分で、この
ような誤った検出をしやすい。ここで端部（輪郭部）と
は、各回路ブロックと回路ブロックの境界であり、数十
から数百マイクロメータの幅を有している。
部（輪郭部）では、多数の欠陥が検出されている。この
現象は、実際には欠陥ではないものを、検査装置が欠陥
として誤って検出しているものであることが多い。検査
装置は、回路パターンの凹凸の差が大きい部分で、この
ような誤った検出をしやすい。ここで端部（輪郭部）と
は、各回路ブロックと回路ブロックの境界であり、数十
から数百マイクロメータの幅を有している。
【００１３】従って、レビューすべき欠陥を単純なラン
ダムサンプリングにより選択すると、次の問題が生じ、
効率よくレビューすべき欠陥、例えば電気的に不良にな
る可能性が高い欠陥をサンプリングすることにはならな
いことが分かった。
ダムサンプリングにより選択すると、次の問題が生じ、
効率よくレビューすべき欠陥、例えば電気的に不良にな
る可能性が高い欠陥をサンプリングすることにはならな
いことが分かった。
【００１４】以上を鑑み、本発明は、上記目的を達成す
るために、ＬＳＩの設計レイアウトを用いてレビューす
べき欠陥を選択することとした。すなわち、ＬＳＩの設
計レイアウト情報を用いてＬＳＩブロック輪郭部近傍に
ない欠陥を優先的にレビューしたり、配線幅の密なＬＳ
Ｉブロックにある欠陥を優先的にレビューすることとし
た。
るために、ＬＳＩの設計レイアウトを用いてレビューす
べき欠陥を選択することとした。すなわち、ＬＳＩの設
計レイアウト情報を用いてＬＳＩブロック輪郭部近傍に
ない欠陥を優先的にレビューしたり、配線幅の密なＬＳ
Ｉブロックにある欠陥を優先的にレビューすることとし
た。
【００１５】また、LSIブロック毎に欠陥サイズに対す
る不良発生率を求め、この不良発生率の高い欠陥をレビ
ューすることとした。これによって歩留まりに影響を与
える可能性の高い欠陥から効率よくレビューでき、影響
を与える直接の要因を短時間で究明しやすくなり、不良
品を作り込む時間が短くなり、歩留まりを向上させるも
のである。特にシステムＬＳＩのように、一つのＬＳＩ
の中に様々な回路ブロックが存在する品種では、レビュ
ーを優先的に実施すべき欠陥を判断することは、歩留り
の早期向上に重要である。
る不良発生率を求め、この不良発生率の高い欠陥をレビ
ューすることとした。これによって歩留まりに影響を与
える可能性の高い欠陥から効率よくレビューでき、影響
を与える直接の要因を短時間で究明しやすくなり、不良
品を作り込む時間が短くなり、歩留まりを向上させるも
のである。特にシステムＬＳＩのように、一つのＬＳＩ
の中に様々な回路ブロックが存在する品種では、レビュ
ーを優先的に実施すべき欠陥を判断することは、歩留り
の早期向上に重要である。
【００１６】より具体的には、特許請求の範囲に記載の
通りに構成したものである。
通りに構成したものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
により説明する。
により説明する。
【００１８】図２は、本発明のシステム構成の一例を示
すブロック図である。
すブロック図である。
【００１９】５１は検査装置、５２はレビュー装置、５
３はレイアウトＣＡＤである。６０は検査システムであ
り、演算部６１、主記憶装置６２、補助記憶装置６３、
ユーザインターフェイス６４、ネットワークインターフ
ェース６５を有する計算機システムである。検査装置５
１、レビュー装置５２、レイアウトＣＡＤ５３、検査シ
ステム６０は、ローカルエリアネットワーク５４で結ば
れ、必要に応じてデータのやり取りを行う。
３はレイアウトＣＡＤである。６０は検査システムであ
り、演算部６１、主記憶装置６２、補助記憶装置６３、
ユーザインターフェイス６４、ネットワークインターフ
ェース６５を有する計算機システムである。検査装置５
１、レビュー装置５２、レイアウトＣＡＤ５３、検査シ
ステム６０は、ローカルエリアネットワーク５４で結ば
れ、必要に応じてデータのやり取りを行う。
【００２０】検査装置５１は、異物検査装置や外観検査
装置などであり、ウェーハ面内の欠陥の座標位置と大き
さの情報を出力する。検査装置５１の検査結果である欠
陥マップデータは、品種名、ロット番号、ウェーハ番
号、レイヤ名などと共に、ローカルエリアネットワーク
５４、検査システム６０のネットワークインターフェー
ス６５、主記憶装置６２を介して、補助記憶装置６３の
検査データベースに格納される。図３は、その検査装置
で検出した欠陥マップデータの一例である。欠陥マップ
データ２１は、欠陥毎にウェーハ面内の座標位置と大き
さの情報を有する。本実施例に於いては、欠陥マップデ
ータ２１は、欠陥毎に欠陥番号、チップ列、チップ行、
Ｘ座標、Ｙ座標、欠陥直径が記されている。欠陥番号
は、検査装置で検出した欠陥に付した通し番号である。
チップ列、チップ行、Ｘ座標、Ｙ座標は、欠陥の座標位
置である。チップ行、チップ列はウエハ内におけるチッ
プの位置を示し、Ｘ座標、Ｙ座標はチップ内の欠陥の位
置を示す。すなわち、図４、５に示す状態を記述させる
ものである。図４は、図３の欠陥マップデータ２１を、
二次元マップとして描いたものである。円２２は、ウェ
ーハを表わし、２２の内側の四角い枠は、それぞれチッ
プを表わす。欠陥マップデータ２１のチップ列、チップ
行は、ウェーハ端からのチップの配列を示している。１
０１から１１０の黒い打点は、２１の欠陥番号１から１
０をチップ列、チップ行、Ｘ座標、Ｙ座標に基づいた欠
陥の位置である。図５は、図４のチップ列１、チップ行
１のチップを拡大したものである。３１の四角い枠がチ
ップであり、左下端を原点として２１のＸ座標、Ｙ座標
に基づき、欠陥番号１の位置を打点したものが１０１で
ある。
装置などであり、ウェーハ面内の欠陥の座標位置と大き
さの情報を出力する。検査装置５１の検査結果である欠
陥マップデータは、品種名、ロット番号、ウェーハ番
号、レイヤ名などと共に、ローカルエリアネットワーク
５４、検査システム６０のネットワークインターフェー
ス６５、主記憶装置６２を介して、補助記憶装置６３の
検査データベースに格納される。図３は、その検査装置
で検出した欠陥マップデータの一例である。欠陥マップ
データ２１は、欠陥毎にウェーハ面内の座標位置と大き
さの情報を有する。本実施例に於いては、欠陥マップデ
ータ２１は、欠陥毎に欠陥番号、チップ列、チップ行、
Ｘ座標、Ｙ座標、欠陥直径が記されている。欠陥番号
は、検査装置で検出した欠陥に付した通し番号である。
チップ列、チップ行、Ｘ座標、Ｙ座標は、欠陥の座標位
置である。チップ行、チップ列はウエハ内におけるチッ
プの位置を示し、Ｘ座標、Ｙ座標はチップ内の欠陥の位
置を示す。すなわち、図４、５に示す状態を記述させる
ものである。図４は、図３の欠陥マップデータ２１を、
二次元マップとして描いたものである。円２２は、ウェ
ーハを表わし、２２の内側の四角い枠は、それぞれチッ
プを表わす。欠陥マップデータ２１のチップ列、チップ
行は、ウェーハ端からのチップの配列を示している。１
０１から１１０の黒い打点は、２１の欠陥番号１から１
０をチップ列、チップ行、Ｘ座標、Ｙ座標に基づいた欠
陥の位置である。図５は、図４のチップ列１、チップ行
１のチップを拡大したものである。３１の四角い枠がチ
ップであり、左下端を原点として２１のＸ座標、Ｙ座標
に基づき、欠陥番号１の位置を打点したものが１０１で
ある。
【００２１】一方、レイアウトＣＡＤ５３で設計を完了
した回路レイアウトデータは、品種名、レイヤ名ととも
に、ローカルエリアネットワーク５４、検査システム６
０のネットワークインターフェイス６５、主記憶装置６
２を介して、補助記憶装置６３に格納される。例えば、
回路レイアウトデータから、チップにおけるブロック、
Ｂ１〜Ｂ７の位置情報を生成し、レイアウトデータとし
て補助記憶装置６３に記憶する。なお、このレイアウト
データは必ずしもレイアウトＣＡＤから生成する必要は
なく、品種名、レイヤ名とともに補助記憶装置６３に記
憶されていればよい。
した回路レイアウトデータは、品種名、レイヤ名ととも
に、ローカルエリアネットワーク５４、検査システム６
０のネットワークインターフェイス６５、主記憶装置６
２を介して、補助記憶装置６３に格納される。例えば、
回路レイアウトデータから、チップにおけるブロック、
Ｂ１〜Ｂ７の位置情報を生成し、レイアウトデータとし
て補助記憶装置６３に記憶する。なお、このレイアウト
データは必ずしもレイアウトＣＡＤから生成する必要は
なく、品種名、レイヤ名とともに補助記憶装置６３に記
憶されていればよい。
【００２２】図９は、レイアウトデータの一例である。
図９に示すレイアウトデータファイル７２では、品種名
ＬＯＧＩＣ２３４、レイヤ名ＭＥＴＡＬ１、ブロック名
ｍ１の不良確率データとともにＬＳＩブロックｍ１の位
置情報が格納されており、その座標は、チップ内のＸ＝
５、Ｙ＝８０と、Ｘ＝２０、Ｙ＝９５を対角の頂点座標
とする長方形であることを意味する。また、このファイ
ルでは、欠陥直径と不良確率との関係が記述されてい
る。このレイアウトデータファイルは、図１０に示した
各ＬＳＩブロックＢ１〜Ｂ７毎に形成する。
図９に示すレイアウトデータファイル７２では、品種名
ＬＯＧＩＣ２３４、レイヤ名ＭＥＴＡＬ１、ブロック名
ｍ１の不良確率データとともにＬＳＩブロックｍ１の位
置情報が格納されており、その座標は、チップ内のＸ＝
５、Ｙ＝８０と、Ｘ＝２０、Ｙ＝９５を対角の頂点座標
とする長方形であることを意味する。また、このファイ
ルでは、欠陥直径と不良確率との関係が記述されてい
る。このレイアウトデータファイルは、図１０に示した
各ＬＳＩブロックＢ１〜Ｂ７毎に形成する。
【００２３】ここで、回路レイアウトデータを用いて、
欠陥直径に応じて不良確率を算出する一例を説明する。
欠陥直径に応じて不良確率を算出する一例を説明する。
【００２４】図６は、回路レイアウトデータの一例であ
る。回路レイアウトデータとは、ＬＳＩの露光装置で回
路パターンを転写する際のマスクパターンの２次元図形
データである。３２は回路レイアウトの概略図であり、
Ｂ１からＢ７の四角い枠は、それぞれＬＳＩブロック１
からＬＳＩブロック７の位置である。Ｂ６内の一部（四
角い枠内に斜線で示した部分）の拡大図が、３３であ
る。３３の白い部分は、回路パターンがない部分、３３
の灰色の部分は、回路パターンである。
る。回路レイアウトデータとは、ＬＳＩの露光装置で回
路パターンを転写する際のマスクパターンの２次元図形
データである。３２は回路レイアウトの概略図であり、
Ｂ１からＢ７の四角い枠は、それぞれＬＳＩブロック１
からＬＳＩブロック７の位置である。Ｂ６内の一部（四
角い枠内に斜線で示した部分）の拡大図が、３３であ
る。３３の白い部分は、回路パターンがない部分、３３
の灰色の部分は、回路パターンである。
【００２５】図７は、回路レイアウトデータから不良確
率データの算出方法を示す図である。この方法は、特開
昭４８−４０３７６号公報、特開平８−１６２５１０号
公報や雑誌IBM Journal of Research and Development
の1984年、Vol.28、No.4に掲載された著者C.H.Stapper
の論文“Modeling of defects in integrated circuitp
hotolithographic”などに記載の歩留り予測手法に適用
されている。すなわち、回路レイアウトデータの各レイ
ヤの回路パターンに対して、モンテカルロ・シミュレー
ションで、丸い同じ直径の仮想欠陥をランダムな位置に
発生させる。３４は、回路パターンと仮想欠陥を照合し
た拡大図である。この例では１２１、１２２の丸枠に斜
線をした仮想欠陥が電気的な短絡不良となり、１２３か
ら１２９の白抜きの丸の仮想欠陥は、電気的な不良には
ならない。この部分の不良確率は９分の２で、縦軸を不
良確率、横軸を欠陥直径として、打点したものが、白抜
きのひし形の打点である。このようなシミュレーション
を、いろいろな直径の仮想欠陥で行い、白抜きの三角を
打点する。三角の打点とひし形の打点を通る曲線が、不
良確率データ曲線７１である。図８は、不良確率データ
の集合を表わす模式図である。図７で示したシミュレー
ションを、品種毎、レイヤ毎に、ＬＳＩブロック別、チ
ップ全面あるいは２次元領域別に行い、それぞれ不良確
率データを算出したものである。そして、これに基づい
て図９に示したレイアウトデータファイル７２を各ＬＳ
Ｉブロック別に得ることとなる。
率データの算出方法を示す図である。この方法は、特開
昭４８−４０３７６号公報、特開平８−１６２５１０号
公報や雑誌IBM Journal of Research and Development
の1984年、Vol.28、No.4に掲載された著者C.H.Stapper
の論文“Modeling of defects in integrated circuitp
hotolithographic”などに記載の歩留り予測手法に適用
されている。すなわち、回路レイアウトデータの各レイ
ヤの回路パターンに対して、モンテカルロ・シミュレー
ションで、丸い同じ直径の仮想欠陥をランダムな位置に
発生させる。３４は、回路パターンと仮想欠陥を照合し
た拡大図である。この例では１２１、１２２の丸枠に斜
線をした仮想欠陥が電気的な短絡不良となり、１２３か
ら１２９の白抜きの丸の仮想欠陥は、電気的な不良には
ならない。この部分の不良確率は９分の２で、縦軸を不
良確率、横軸を欠陥直径として、打点したものが、白抜
きのひし形の打点である。このようなシミュレーション
を、いろいろな直径の仮想欠陥で行い、白抜きの三角を
打点する。三角の打点とひし形の打点を通る曲線が、不
良確率データ曲線７１である。図８は、不良確率データ
の集合を表わす模式図である。図７で示したシミュレー
ションを、品種毎、レイヤ毎に、ＬＳＩブロック別、チ
ップ全面あるいは２次元領域別に行い、それぞれ不良確
率データを算出したものである。そして、これに基づい
て図９に示したレイアウトデータファイル７２を各ＬＳ
Ｉブロック別に得ることとなる。
【００２６】補助記憶装置６３には、その他、後述する
レビューすべき欠陥を選択するためのレビュー条件、後
述するレビューすべき欠陥を選択するまでのプログラム
などが記憶されている。
レビューすべき欠陥を選択するためのレビュー条件、後
述するレビューすべき欠陥を選択するまでのプログラム
などが記憶されている。
【００２７】次に、レビューすべき欠陥を選択する一連
の処理フローを図１を用いて説明する。
の処理フローを図１を用いて説明する。
【００２８】まず、検査装置５１で検査が完了したウェ
ーハが、レビュー装置５２にセットされると、ウェーハ
ＩＤがレビュー装置５２で読み取られる（ステップ１０
１）。また、そのレイヤ名が設定される。
ーハが、レビュー装置５２にセットされると、ウェーハ
ＩＤがレビュー装置５２で読み取られる（ステップ１０
１）。また、そのレイヤ名が設定される。
【００２９】ウエハＩＤとレイヤ名が入力されると、こ
れらの情報はローカルエリアネットワーク５４、ネット
ワークインターフェース６５を介して検査システム６０
の主記憶装置６２に送信される。なお、ウエハＩＤは品
種名、ロット番号、ウェーハ番号を示す情報である。
れらの情報はローカルエリアネットワーク５４、ネット
ワークインターフェース６５を介して検査システム６０
の主記憶装置６２に送信される。なお、ウエハＩＤは品
種名、ロット番号、ウェーハ番号を示す情報である。
【００３０】主記憶装置６２では、受信したウェーハＩ
Ｄとレイヤ名の情報から、補助記憶装置６３に記憶され
る該当する欠陥マップデータ（図３参照）を検索し、そ
の検索した欠陥マップデータを主記憶装置６２に格納す
る（ステップ１０２）。
Ｄとレイヤ名の情報から、補助記憶装置６３に記憶され
る該当する欠陥マップデータ（図３参照）を検索し、そ
の検索した欠陥マップデータを主記憶装置６２に格納す
る（ステップ１０２）。
【００３１】次に、主記憶装置６２に格納したウェーハ
ＩＤ、レイヤ名からレイアウトデータ７２（図９参照）
の集合を補助記憶装置６３から読み出し、主記憶装置６
２に格納する（ステップ１０３）。
ＩＤ、レイヤ名からレイアウトデータ７２（図９参照）
の集合を補助記憶装置６３から読み出し、主記憶装置６
２に格納する（ステップ１０３）。
【００３２】次に、ステップ１０２において主記憶装置
６２に格納された欠陥マップデータから欠陥数を算出し
（ステップ１０４）、欠陥番号１〜Ｎまでのそれぞれに
ついて以下の処理を実行する（ステップ１０５）。
６２に格納された欠陥マップデータから欠陥数を算出し
（ステップ１０４）、欠陥番号１〜Ｎまでのそれぞれに
ついて以下の処理を実行する（ステップ１０５）。
【００３３】欠陥マップデータの個々の欠陥に対して、
その欠陥のＸ、Ｙ座標と、レイアウトデータブロック座
標とを比較し、欠陥の属するブロック名を判定するとと
もに、その欠陥の位置がブロック端か否かを判定し、判
定結果を主記憶装置６２に格納する（ステップ１０
６）。ここで、欠陥がブロック端か否かは、欠陥からＬ
ＳＩブロック端までの距離が指定しきい値より小さけれ
ば、その欠陥はブロック端に存在するように判定すれば
良い。距離を許容範囲を示した座標により表現し、その
座標内か否かで判断してもよい。本実施例では、欠陥の
位置座標をウエハ座標ではなくチップ座標で設定してい
るので、全てのチップに対して上記のレイアウトデータ
ブロック座標との比較が容易に実現できる。１ウエハの
中に複数種類のＬＳＩが形成されるのであれば、それぞ
れに応じてレイアウトデータを設定して比較するように
すれば良い。
その欠陥のＸ、Ｙ座標と、レイアウトデータブロック座
標とを比較し、欠陥の属するブロック名を判定するとと
もに、その欠陥の位置がブロック端か否かを判定し、判
定結果を主記憶装置６２に格納する（ステップ１０
６）。ここで、欠陥がブロック端か否かは、欠陥からＬ
ＳＩブロック端までの距離が指定しきい値より小さけれ
ば、その欠陥はブロック端に存在するように判定すれば
良い。距離を許容範囲を示した座標により表現し、その
座標内か否かで判断してもよい。本実施例では、欠陥の
位置座標をウエハ座標ではなくチップ座標で設定してい
るので、全てのチップに対して上記のレイアウトデータ
ブロック座標との比較が容易に実現できる。１ウエハの
中に複数種類のＬＳＩが形成されるのであれば、それぞ
れに応じてレイアウトデータを設定して比較するように
すれば良い。
【００３４】次に、主記憶装置６２に格納された欠陥マ
ップデータの欠陥直径から該当するレイアウトデータ７
２に規定される不良確率を算出し、その算出結果を主記
憶装置６２に格納する（ステップ１０７）。
ップデータの欠陥直径から該当するレイアウトデータ７
２に規定される不良確率を算出し、その算出結果を主記
憶装置６２に格納する（ステップ１０７）。
【００３５】次に、ステップ１０６〜１０８で算出した
主記憶装置６２に記憶されるブロック名、ブロック端か
否か、不良確率を読み出し、不良確率付き欠陥マップデ
ータを作成する（ステップ１０８）。図１１は、不良確
率付き欠陥マップデータの一例である。不良確率付き欠
陥マップデータ２３では、図３に示す欠陥マップデータ
２１に、属するＬＳＩブロック、ＬＳＩブロック端か否
か、不良確率を求めた結果が附加されたものである。こ
れらの処理を全ての欠陥について繰り返す（ステップ１
０９）。
主記憶装置６２に記憶されるブロック名、ブロック端か
否か、不良確率を読み出し、不良確率付き欠陥マップデ
ータを作成する（ステップ１０８）。図１１は、不良確
率付き欠陥マップデータの一例である。不良確率付き欠
陥マップデータ２３では、図３に示す欠陥マップデータ
２１に、属するＬＳＩブロック、ＬＳＩブロック端か否
か、不良確率を求めた結果が附加されたものである。こ
れらの処理を全ての欠陥について繰り返す（ステップ１
０９）。
【００３６】次に、主記憶装置６２に格納したウェーハ
ＩＤ、レイヤ名から補助記憶装置６３内のレビュー条件
ファイルを読み出し、主記憶装置６２に格納する（ステ
ップ１１０）。ここでレビュー条件は、ユーザが自由に
設定できるものであって、例えば、不良確率が所定値以
上の欠陥だけを抽出するような条件、ブロック端にない
欠陥を抽出するような条件、欠陥サイズが所定値以上も
しくは所定値以下の欠陥だけを抽出するような条件、所
定のブロックだけに存在する欠陥だけを抽出するような
条件、各ブロックから所定個数づつ抽出するような条件
などが挙げられる。また、これらを組合わせるような条
件であっても良い。これらのメリットは、検査装置で多
数検出された欠陥から、電気的な不良の原因となる欠陥
を効率的に選出できることである。実用的な意味有るレ
ビュー条件は、歩留りに影響しない欠陥をレビュー対象
から除外し、歩留りに影響しそうな欠陥を選出すること
である。
ＩＤ、レイヤ名から補助記憶装置６３内のレビュー条件
ファイルを読み出し、主記憶装置６２に格納する（ステ
ップ１１０）。ここでレビュー条件は、ユーザが自由に
設定できるものであって、例えば、不良確率が所定値以
上の欠陥だけを抽出するような条件、ブロック端にない
欠陥を抽出するような条件、欠陥サイズが所定値以上も
しくは所定値以下の欠陥だけを抽出するような条件、所
定のブロックだけに存在する欠陥だけを抽出するような
条件、各ブロックから所定個数づつ抽出するような条件
などが挙げられる。また、これらを組合わせるような条
件であっても良い。これらのメリットは、検査装置で多
数検出された欠陥から、電気的な不良の原因となる欠陥
を効率的に選出できることである。実用的な意味有るレ
ビュー条件は、歩留りに影響しない欠陥をレビュー対象
から除外し、歩留りに影響しそうな欠陥を選出すること
である。
【００３７】図１６は、レビュー条件ファイルの一例で
ある。４１は、検査システム６０のユーザインターフェ
ース６４から欠陥解析担当者がレビュー条件を設定し、
補助記憶装置６３に格納したファイルの例である。この
例では、品種名ＬＯＧＩＣ２３４、レイヤ名ＭＥＴＡＬ
１のレビューは、最大２０個までレビュー対象とするこ
とができ、不良確率０．３０以上の欠陥で、かつＬＳＩ
ブロックＢ５に属するものを除き、かつＬＳＩブロック
Ｂ１、Ｂ２のブロック端にあるものを除いた欠陥をレビ
ューするように指示している。検査装置５１で検出した
欠陥で、この条件に合うものをレビュー装置５２でレビ
ューすることとなる。
ある。４１は、検査システム６０のユーザインターフェ
ース６４から欠陥解析担当者がレビュー条件を設定し、
補助記憶装置６３に格納したファイルの例である。この
例では、品種名ＬＯＧＩＣ２３４、レイヤ名ＭＥＴＡＬ
１のレビューは、最大２０個までレビュー対象とするこ
とができ、不良確率０．３０以上の欠陥で、かつＬＳＩ
ブロックＢ５に属するものを除き、かつＬＳＩブロック
Ｂ１、Ｂ２のブロック端にあるものを除いた欠陥をレビ
ューするように指示している。検査装置５１で検出した
欠陥で、この条件に合うものをレビュー装置５２でレビ
ューすることとなる。
【００３８】次に、主記憶装置６２内の不良確率付き欠
陥マップデータ２３を不良確率が大きい欠陥から順に整
列し、主記憶装置に格納する（ステップ１１１）。図１
２は、不良確率で整列した欠陥マップデータ２４であ
る。図１１の不良確率付き欠陥マップデータ２３を不良
確率が高いものから順に整列したものである。なお、不
良確率に無関係にレビューをするのであれば、当然のこ
とながら、このステップ、さらには不良確率を算出する
ステップ、付随する構成は不要でとなる。しかしなが
ら、不良確率は、致命欠陥を端的に示す指標でもあるの
で、最も致命となりうる欠陥をレビューする上ではこの
不良確率の大きい欠陥をレビューすることが効果的とい
える。
陥マップデータ２３を不良確率が大きい欠陥から順に整
列し、主記憶装置に格納する（ステップ１１１）。図１
２は、不良確率で整列した欠陥マップデータ２４であ
る。図１１の不良確率付き欠陥マップデータ２３を不良
確率が高いものから順に整列したものである。なお、不
良確率に無関係にレビューをするのであれば、当然のこ
とながら、このステップ、さらには不良確率を算出する
ステップ、付随する構成は不要でとなる。しかしなが
ら、不良確率は、致命欠陥を端的に示す指標でもあるの
で、最も致命となりうる欠陥をレビューする上ではこの
不良確率の大きい欠陥をレビューすることが効果的とい
える。
【００３９】次に、主記憶装置６２内のレビュー条件
で、対象とする欠陥と、非対象とする欠陥のフィルタリ
ングを行い、レビュー対象の欠陥を選出し、結果を主記
憶装置６２に格納する（ステップ１１２）。
で、対象とする欠陥と、非対象とする欠陥のフィルタリ
ングを行い、レビュー対象の欠陥を選出し、結果を主記
憶装置６２に格納する（ステップ１１２）。
【００４０】図１３は、欠陥マップデータ２３からレビ
ュー対象を選出した一例である。２６は、不良確率で整
列した欠陥マップデータ２３から、ＬＳＩブロック端で
あると判定された欠陥を除外して、上位５個の欠陥をレ
ビュー対象とした例である。メリットは、ＬＳＩブロッ
ク端から検出される欠陥は、非致命である可能性が高
く、それを除外できることである。
ュー対象を選出した一例である。２６は、不良確率で整
列した欠陥マップデータ２３から、ＬＳＩブロック端で
あると判定された欠陥を除外して、上位５個の欠陥をレ
ビュー対象とした例である。メリットは、ＬＳＩブロッ
ク端から検出される欠陥は、非致命である可能性が高
く、それを除外できることである。
【００４１】図１４は、欠陥マップデータ２４からレビ
ュー対象を選出した別の一例である。２７は、不良確率
で整列した欠陥マップデータ２４から、ＬＳＩブロック
ｍ５に属する欠陥を除外して、上位５個の欠陥をレビュ
ー対象とした例である。メリットは、ｍ５で発生する欠
陥は、経験的に非致命であることがわかっている場合
に、それを除外できることである。
ュー対象を選出した別の一例である。２７は、不良確率
で整列した欠陥マップデータ２４から、ＬＳＩブロック
ｍ５に属する欠陥を除外して、上位５個の欠陥をレビュ
ー対象とした例である。メリットは、ｍ５で発生する欠
陥は、経験的に非致命であることがわかっている場合
に、それを除外できることである。
【００４２】図１５は、欠陥マップデータ２３からレビ
ュー対象を選出したさらに別の一例である。２５は、不
良確率で整列した欠陥マップデータ２４の上位５個の欠
陥をレビュー対象とした例である。上位何個の欠陥をレ
ビュー対象とするかは、レビュー装置の処理速度やＬＳ
Ｉウェーハの生産量などから決める。これもレイアウ
ト、すなわちブロック毎の粗密に応じて算出する不良確
率を変えているので、結果としてレイアウトに応じて致
命欠陥になりやすい欠陥をレビューさせることが可能と
なる。
ュー対象を選出したさらに別の一例である。２５は、不
良確率で整列した欠陥マップデータ２４の上位５個の欠
陥をレビュー対象とした例である。上位何個の欠陥をレ
ビュー対象とするかは、レビュー装置の処理速度やＬＳ
Ｉウェーハの生産量などから決める。これもレイアウ
ト、すなわちブロック毎の粗密に応じて算出する不良確
率を変えているので、結果としてレイアウトに応じて致
命欠陥になりやすい欠陥をレビューさせることが可能と
なる。
【００４３】最後に、主記憶装置６２内のレビュー対象
選出結果を、ネットワークインターフェイス６５、ロー
カルエリアネットワーク５４を介して、レビュー装置５
２に転送する（ステップ１１３）。レビュー装置５２で
は、受信したレビュー対象選出結果に基づいて、優先順
位の高い欠陥からレビューを実施する。そのとき、欠陥
の座標は、このレビュー対象選出結果のなかで規定され
ているので、この情報に基づいてレビュー装置５２を駆
動することができる。また、レビュー対象選出結果によ
りレビューすべき欠陥が選出されたのであれば、効率よ
くレビューするために、レビューすべき欠陥の順序をそ
の中で再選択するようにしてもよい。これはレビュー装
置５２、検査システム６０のいずれで実施してもよい。
選出結果を、ネットワークインターフェイス６５、ロー
カルエリアネットワーク５４を介して、レビュー装置５
２に転送する（ステップ１１３）。レビュー装置５２で
は、受信したレビュー対象選出結果に基づいて、優先順
位の高い欠陥からレビューを実施する。そのとき、欠陥
の座標は、このレビュー対象選出結果のなかで規定され
ているので、この情報に基づいてレビュー装置５２を駆
動することができる。また、レビュー対象選出結果によ
りレビューすべき欠陥が選出されたのであれば、効率よ
くレビューするために、レビューすべき欠陥の順序をそ
の中で再選択するようにしてもよい。これはレビュー装
置５２、検査システム６０のいずれで実施してもよい。
【００４４】図１７は、回路レイアウトデータの構造の
一例を示す図である。一つのＬＳＩの回路レイアウトデ
ータは、一般に同図のように、ＬＳＩブロック毎に階層
構造になっている。ルートとは、ＬＳＩ全体を意味し、
Ｂ１からＢ７は、ＬＳＩブロックである。さらに、Ｂ１
１、Ｂ１２、Ｂ２１、Ｂ２２、Ｂ４１、Ｂ５１、Ｂ５
２、Ｂ５３、Ｂ６１、Ｂ６２、Ｂ１２１、Ｂ２２１、Ｂ
５３１、Ｂ５３２、Ｂ５３２１は、ＬＳＩブロックのサ
ブブロック、あるいはサブブロックのさらなるサブブロ
ックである。この例では、ＬＳＩブロックのＢ１からＢ
７がルートに含まれている。また、ＬＳＩブロックＢ１
にはＢ１１とＢ１２のサブブロックが含まれている。さ
らに、Ｂ１２のサブブロックとして、Ｂ１２１が含まれ
ている。ここで、ＬＳＩブロックの階層構造は、機能面
での階層であり、ＬＳＩのレイヤを意味するものではな
い。同じブロックやサブブロックに、複数のレイヤが存
在する。また、異なるブロックに同じレイヤの回路パタ
ーンが含まれている。そのため、図７で説明した不良確
率を求めるシミュレーションは、この構造の各ブロック
から同じレイヤの回路パターンを切り出して、レイヤ毎
のデータを作成して行う。
一例を示す図である。一つのＬＳＩの回路レイアウトデ
ータは、一般に同図のように、ＬＳＩブロック毎に階層
構造になっている。ルートとは、ＬＳＩ全体を意味し、
Ｂ１からＢ７は、ＬＳＩブロックである。さらに、Ｂ１
１、Ｂ１２、Ｂ２１、Ｂ２２、Ｂ４１、Ｂ５１、Ｂ５
２、Ｂ５３、Ｂ６１、Ｂ６２、Ｂ１２１、Ｂ２２１、Ｂ
５３１、Ｂ５３２、Ｂ５３２１は、ＬＳＩブロックのサ
ブブロック、あるいはサブブロックのさらなるサブブロ
ックである。この例では、ＬＳＩブロックのＢ１からＢ
７がルートに含まれている。また、ＬＳＩブロックＢ１
にはＢ１１とＢ１２のサブブロックが含まれている。さ
らに、Ｂ１２のサブブロックとして、Ｂ１２１が含まれ
ている。ここで、ＬＳＩブロックの階層構造は、機能面
での階層であり、ＬＳＩのレイヤを意味するものではな
い。同じブロックやサブブロックに、複数のレイヤが存
在する。また、異なるブロックに同じレイヤの回路パタ
ーンが含まれている。そのため、図７で説明した不良確
率を求めるシミュレーションは、この構造の各ブロック
から同じレイヤの回路パターンを切り出して、レイヤ毎
のデータを作成して行う。
【００４５】図１８は、検査システム６０の表示画面の
一例である。同図は、品種名ＬＯＧＩＣ２３４、ロット
番号ＬＯＴ５５、ウェーハ番号１０のレイヤ名ＭＥＴＡ
Ｌ１の欠陥マップデータを表示したものである。ここ
で、図９で示したレビュー条件４１を適用してレビュー
対象欠陥を選出した結果である。８１は欠陥マップデー
タをチップ内の座標で打点した欠陥位置分布を表示した
もので、回路レイアウトの概略図と照合して表示してい
る。８２は欠陥マップデータをウェーハレベルで表示し
たものである。どちらも同じ欠陥マップデータを表示し
たものである。８１と８２で、黒三角が、レビュー対象
欠陥として選出された結果である。ここでは、レビュー
条件４１を満たす欠陥が３個であった。白抜きの丸は、
レビュー条件４１で不良確率に関係なく対象外になった
欠陥、黒丸は、不良確率が0.30未満のためにレビュー対
象欠陥にならなかった欠陥である。このように、レビュ
ー対象として選出した欠陥を、ウェーハレベルだけでな
く、チップ内の欠陥分布や回路レイアウトと同時に表示
することで、対象欠陥を分かりやすく把握できる。ここ
で、８１のように、回路レイアウトの概略図を表示する
とき、図１７で説明した詳細な回路レイアウトデータは
必要がない。そこで、回路レイアウトデータのチップ全
体を瞬時に表示するために、回路レイアウトデータをビ
ットマップデータとして圧縮して補助記憶装置６３に格
納しておくことが有効である。
一例である。同図は、品種名ＬＯＧＩＣ２３４、ロット
番号ＬＯＴ５５、ウェーハ番号１０のレイヤ名ＭＥＴＡ
Ｌ１の欠陥マップデータを表示したものである。ここ
で、図９で示したレビュー条件４１を適用してレビュー
対象欠陥を選出した結果である。８１は欠陥マップデー
タをチップ内の座標で打点した欠陥位置分布を表示した
もので、回路レイアウトの概略図と照合して表示してい
る。８２は欠陥マップデータをウェーハレベルで表示し
たものである。どちらも同じ欠陥マップデータを表示し
たものである。８１と８２で、黒三角が、レビュー対象
欠陥として選出された結果である。ここでは、レビュー
条件４１を満たす欠陥が３個であった。白抜きの丸は、
レビュー条件４１で不良確率に関係なく対象外になった
欠陥、黒丸は、不良確率が0.30未満のためにレビュー対
象欠陥にならなかった欠陥である。このように、レビュ
ー対象として選出した欠陥を、ウェーハレベルだけでな
く、チップ内の欠陥分布や回路レイアウトと同時に表示
することで、対象欠陥を分かりやすく把握できる。ここ
で、８１のように、回路レイアウトの概略図を表示する
とき、図１７で説明した詳細な回路レイアウトデータは
必要がない。そこで、回路レイアウトデータのチップ全
体を瞬時に表示するために、回路レイアウトデータをビ
ットマップデータとして圧縮して補助記憶装置６３に格
納しておくことが有効である。
【００４６】図１９は、検査システム６０の画面の別の
一例である。同図は、図１８と同じ欠陥マップデータを
表示したものであり、同様にレビュー条件４１を適用し
てレビュー対象欠陥を選出した結果である。８１は図１
８と同じである。８３はカーソル８４を８１内の一つの
欠陥に合わせて、クリックしたときに、その近傍の回路
レイアウトデータを検索し、表示した結果である。８３
では欠陥の位置を中心に、欠陥の大きさに合わせて、丸
枠８５を描き、レビューする前に欠陥と回路パターンの
関係を簡単に把握することができる。また、８６は、カ
ーソル８４でクリックした欠陥が存在するＬＳＩブロッ
クの不良確率データ曲線を描いたグラフであり、８７が
クリックした欠陥の大きさである。このように欠陥の大
きさと不良確率データを表示することで、このレビュー
欠陥として選出した理由を確認することができる。ここ
で、レビュー条件は、図１８や図１９を用いて、検査や
条件なしでレビューした結果に基づき、レビュー不要な
回路ブロックを選択したり、ブロック端を選択したり、
あるいは、不良確率を定めて決定する。
一例である。同図は、図１８と同じ欠陥マップデータを
表示したものであり、同様にレビュー条件４１を適用し
てレビュー対象欠陥を選出した結果である。８１は図１
８と同じである。８３はカーソル８４を８１内の一つの
欠陥に合わせて、クリックしたときに、その近傍の回路
レイアウトデータを検索し、表示した結果である。８３
では欠陥の位置を中心に、欠陥の大きさに合わせて、丸
枠８５を描き、レビューする前に欠陥と回路パターンの
関係を簡単に把握することができる。また、８６は、カ
ーソル８４でクリックした欠陥が存在するＬＳＩブロッ
クの不良確率データ曲線を描いたグラフであり、８７が
クリックした欠陥の大きさである。このように欠陥の大
きさと不良確率データを表示することで、このレビュー
欠陥として選出した理由を確認することができる。ここ
で、レビュー条件は、図１８や図１９を用いて、検査や
条件なしでレビューした結果に基づき、レビュー不要な
回路ブロックを選択したり、ブロック端を選択したり、
あるいは、不良確率を定めて決定する。
【００４７】これまではウエハ上のチップの位置に無関
係に同一のレイアウトデータファイル（図９）を使用し
ていたが、ウエハ面内で致命欠陥の発生確率が、異なる
場合が多い。特にウエハの大口径化は、その現象を顕著
にする。この現象に対応する目的で、例えば、従来のラ
ンダムサンプリングと、上述した不良確率での欠陥の選
出方法を、組み合わせて欠陥の選出を行う。すなわち、
従来のランダムサンプリングにより欠陥をレビューする
ことと、上述した不良確率での欠陥の選出方法を用いて
レビューすることとの両方を実施する。これにより、ウ
ェハ上の欠陥を均等に選出することもできる。また、所
定値以上の不良確率の結果の中からランダムサンプリン
グして抽出したり、ブロック端にない欠陥の中からラン
ダムサンプリングしたりして対応してもよい。もしくは
チップの座標を用いてウエハ全面を所定のエリアに分割
して、その分割した各エリアから欠陥を抽出するように
してもよい。この場合、エリアを細かくするほど、ウエ
ハ全面を均等にレビューすることになることは言うまで
もない。
係に同一のレイアウトデータファイル（図９）を使用し
ていたが、ウエハ面内で致命欠陥の発生確率が、異なる
場合が多い。特にウエハの大口径化は、その現象を顕著
にする。この現象に対応する目的で、例えば、従来のラ
ンダムサンプリングと、上述した不良確率での欠陥の選
出方法を、組み合わせて欠陥の選出を行う。すなわち、
従来のランダムサンプリングにより欠陥をレビューする
ことと、上述した不良確率での欠陥の選出方法を用いて
レビューすることとの両方を実施する。これにより、ウ
ェハ上の欠陥を均等に選出することもできる。また、所
定値以上の不良確率の結果の中からランダムサンプリン
グして抽出したり、ブロック端にない欠陥の中からラン
ダムサンプリングしたりして対応してもよい。もしくは
チップの座標を用いてウエハ全面を所定のエリアに分割
して、その分割した各エリアから欠陥を抽出するように
してもよい。この場合、エリアを細かくするほど、ウエ
ハ全面を均等にレビューすることになることは言うまで
もない。
【００４８】以上説明したように、電子デバイスを形成
するワークの異物やパターン欠陥の検査において、電気
的に不良になる可能性が高い欠陥をサンプリングし、そ
の欠陥を優先的にレビューすることで、従来よりも効率
よく検査することができる。また、同様に電気的に不良
になる可能性が高い欠陥をレビューすることもできる。
するワークの異物やパターン欠陥の検査において、電気
的に不良になる可能性が高い欠陥をサンプリングし、そ
の欠陥を優先的にレビューすることで、従来よりも効率
よく検査することができる。また、同様に電気的に不良
になる可能性が高い欠陥をレビューすることもできる。
【００４９】
【発明の効果】本発明によれば、レイアウト情報を用い
ることで、レビューを優先的に実施すべき欠陥を判断し
て検査効率を向上させることができる。また、これによ
って歩留まりが向上する。
ることで、レビューを優先的に実施すべき欠陥を判断し
て検査効率を向上させることができる。また、これによ
って歩留まりが向上する。
【図１】レビュー対象欠陥の選出に適用した処理の手順
の一例
の一例
【図２】ハードウェアの構成を示すブロック図の一例
【図３】欠陥マップデータの一例
【図４】図３の欠陥マップデータの二次元マップの一例
【図５】図４のチップ列１チップ行１の拡大図
【図６】回路レイアウトデータの一例
【図７】不良確率データの算出方法の一例
【図８】不良確率データの集合の一例
【図９】レイアウトデータのファイルの一例
【図１０】チップ内の欠陥分布と回路レイアウトの関係
図の一例
図の一例
【図１１】不良確率付き欠陥マップデータの一例
【図１２】不良確率で整列した不良確率付き欠陥マップ
データの一例
データの一例
【図１３】レビュー対象欠陥の選出結果の一例
【図１４】レビュー対象欠陥の選出結果の一例
【図１５】レビュー対象欠陥の選出結果の一例
【図１６】レビュー条件ファイルの一例
【図１７】回路レイアウトの構造を示すブロック図の一
例
例
【図１８】検査システムの画面の一例
【図１９】検査システムの画面の一例
２１…欠陥マップデータ、２２…ウェーハ欠陥マップ、
２３…不良確率付き欠陥マップデータ、２４…不良確率
で整列した欠陥マップデータ、２５、２６、２７…レビ
ュー対象の欠陥マップデータ、３１…チップ列１チップ
行１のチップの欠陥マップ、３２…回路レイアウトの概
略、３３…回路レイアウトの一部の拡大図、３４…回路
レイアウトの一部の拡大図と仮想欠陥の照合、３５…チ
ップ内の欠陥座標分布、３６…チップ内の欠陥座標分布
と回路レイアウトの照合、４１…レビュー条件ファイ
ル、５１…検査装置、５２…レビュー装置、５３…レイ
アウトＣＡＤ、５４…ローカルエリアネットワーク、６
０…検査システム、６１…演算部、６２…主記憶装置、
６３…補助記憶装置、６４…ユーザインターフェース、
６５…ネットワークインターフェース、８１…チップ内
の欠陥座標分布と回路レイアウトの照合表示、８２…欠
陥マップデータの表示、８３…回路レイアウトの部分拡
大表示、８４…マウスカーソル、８５…欠陥位置と大き
さを示す表示、８６…不良確率データ曲線、８７…欠陥
の大きさ、９１…欠陥マップデータの表示、１０１〜１
１０…欠陥データの打点、１１３…回路ブロック名の表
示、１１４…ブロック端表示、１２１、１２２…電気的
不良になる欠陥、１２３〜１２９…電気的不良になる欠
陥。
２３…不良確率付き欠陥マップデータ、２４…不良確率
で整列した欠陥マップデータ、２５、２６、２７…レビ
ュー対象の欠陥マップデータ、３１…チップ列１チップ
行１のチップの欠陥マップ、３２…回路レイアウトの概
略、３３…回路レイアウトの一部の拡大図、３４…回路
レイアウトの一部の拡大図と仮想欠陥の照合、３５…チ
ップ内の欠陥座標分布、３６…チップ内の欠陥座標分布
と回路レイアウトの照合、４１…レビュー条件ファイ
ル、５１…検査装置、５２…レビュー装置、５３…レイ
アウトＣＡＤ、５４…ローカルエリアネットワーク、６
０…検査システム、６１…演算部、６２…主記憶装置、
６３…補助記憶装置、６４…ユーザインターフェース、
６５…ネットワークインターフェース、８１…チップ内
の欠陥座標分布と回路レイアウトの照合表示、８２…欠
陥マップデータの表示、８３…回路レイアウトの部分拡
大表示、８４…マウスカーソル、８５…欠陥位置と大き
さを示す表示、８６…不良確率データ曲線、８７…欠陥
の大きさ、９１…欠陥マップデータの表示、１０１〜１
１０…欠陥データの打点、１１３…回路ブロック名の表
示、１１４…ブロック端表示、１２１、１２２…電気的
不良になる欠陥、１２３〜１２９…電気的不良になる欠
陥。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｔ ５Ｆ０６４ 27/04 27/04 Ｕ 21/822 (72)発明者 霧野 啓子 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 2F065 AA03 AA49 AA58 BB13 BB27 CC19 DD00 FF04 QQ00 QQ01 QQ04 QQ24 QQ28 QQ41 SS02 SS04 SS13 TT03 UU05 2G051 AA51 AB02 EA11 EA12 EA14 EA21 EC02 FA01 4M106 CA39 CA41 DA15 DB04 DJ21 5B057 AA03 BA02 CA08 CA12 CB08 CB12 CC01 CH18 DA03 DA08 DB02 DB09 DC30 5F038 DF05 DF11 EZ20 5F064 BB12 BB31 BB33 DD14 HH01 HH06 HH10
Claims (14)
- 【請求項１】被検査対象の有する異物もしくはパターン
欠陥の位置と大きさを検出する検査装置と、 該検査装置の検出した異物もしくはパターン欠陥の画像
を取得する画像取得装置と、 該検査装置および該画像取得装置とネットワークを介し
て接続され、該検査装置が検出して得た検査データと被
検査対象に形成されるＬＳＩチップ内に設定した領域の
位置情報と該ＬＳＩチップ内に設定した領域における異
物もしくはパターン欠陥の大きさに対する不良発生率に
関する情報とを記憶する記憶手段と、該検査装置が検出
して得た検査データから被検査対象に形成されるＬＳＩ
チップ内に設定した領域に位置する欠陥であるか否かを
算出し、該領域に位置する欠陥の大きさから不良発生率
を算出する算出手段と、該算出した不良発生率が所定値
以上となる異物もしくはパターン欠陥を選択する選択手
段とを備え、該画像取得装置が該解析ユニットが選択し
た異物もしくはパターン欠陥の画像を取得するように構
成したことを特徴とする検査システム。 - 【請求項２】被検査対象の有する異物もしくはパターン
欠陥を検出する検査装置と、 該検査装置の検出した異物もしくはパターン欠陥の画像
を取得する画像取得装置と、 該検査装置および該画像取得装置とネットワークを介し
て接続され、該検査装置が検出して得た検査データと被
検査対象に形成されるＬＳＩチップ内に設定した複数個
の領域の端部の位置情報とを記憶する記憶手段と、該検
査装置が検出して得た検査データから設定された複数個
の領域の端部に位置しない異物もしくはパターン欠陥を
選択する選択手段とを有する解析ユニットとを備え、該
画像取得装置が該解析ユニットが選択した異物もしくは
パターン欠陥の画像を取得するように構成したことを特
徴とする検査システム。 - 【請求項３】被検査対象の有する異物もしくはパターン
欠陥を検出する検査装置と、 該検査装置の検出した異物もしくはパターン欠陥の画像
を取得する画像取得装置と、 該検査装置および該画像取得装置とネットワークを介し
て接続され、該検査装置が検出して得た検査データと被
検査対象に形成されるＬＳＩチップ内に設定した複数個
の領域の位置情報とを記憶する記憶手段と、該検査装置
が検出して得た検査データから指定された領域に位置す
る異物もしくはパターン欠陥を選択する選択手段とを有
する解析ユニットとを備え、該画像取得装置が該解析ユ
ニットが選択した異物もしくはパターン欠陥の画像を取
得するように構成したことを特徴とする検査システム。 - 【請求項４】前記領域が、前記ＬＳＩチップ内に形成さ
れる回路ブロックであることを特徴とする請求項１から
３のいずれかに記載の検査システム。 - 【請求項５】前記ＬＳＩチップを形成するマスクレイア
ウトデータから得られる配線図形に対してランダムな位
置に粒子を発生させるシミュレーションを行い、配線図
形と粒子の接続関係から前記不良発生率を作成するシミ
ュレーション手段をさらに有することを特徴とする請求
項１記載の検査システム。 - 【請求項６】前記ＬＳＩチップを形成するマスクレイア
ウトデータから前記回路ブロックの領域もしくは領域の
端部の位置情報を生成することを特徴とする請求項１か
ら４のいずれかに記載の検査システム。 - 【請求項７】被検査対象の有する異物もしくはパターン
欠陥を検出する検査装置と、 該検査装置の検出した異物もしくはパターン欠陥の画像
を取得する画像取得装置と、 該検査装置および該画像取得装置とネットワークを介し
て接続され、該検査装置が検出して得た検査データと該
被検査対象のレイアウト情報とを記憶する記憶手段と該
レイアウト情報を用いて検査データの中からレビューす
べき異物もしくはパターン欠陥を選択する選択手段とを
有する解析ユニットとを備え、該画像取得装置が該解析
ユニットが選択した異物もしくはパターン欠陥の画像を
取得するように構成したことを特徴とする検査システ
ム。 - 【請求項８】前記レイアウト情報が、被検査対象に形成
されるＬＳＩチップ内の領域に関する位置情報であるこ
とを特徴とする請求項７記載の検査システム。 - 【請求項９】ウエハに配線パターンを形成する製造工程
と、該製造工程において配線が形成されたウエハの有す
る異物もしくはパターン欠陥の位置と大きさを検出する
検査工程と、該検査工程において検出した異物もしくは
パターン欠陥の画像を取得するレビュー工程とを有し、
該検査工程で得た検査結果と該レビュー工程で得たレビ
ュー結果を用いて該製造工程を管理する半導体デバイス
の製造方法であって、該ウエハに形成されるＬＳＩチッ
プ内に設定した領域にある欠陥を抽出し、該領域に位置
する欠陥の大きさから不良発生率を算出し、該算出した
不良発生率が所定値以上の異物もしくはパターン欠陥を
抽出し、該抽出した異物もしくはパターン欠陥の画像を
取得することを特徴とする半導体デバイスの製造方法。 - 【請求項１０】前記領域が、前記ＬＳＩチップ内に形成
される回路ブロックであることを特徴とする請求項９記
載の半導体デバイスの製造方法。 - 【請求項１１】前記ＬＳＩチップがシステムＬＳＩであ
り、前記回路ブロックがメモリ部分とロジック部分を含
むことを特徴とする請求項１０記載の半導体デバイスの
製造方法。 - 【請求項１２】ウエハに配線パターンを形成する製造工
程と、該製造工程において配線が形成されたウエハの有
する異物もしくはパターン欠陥を検出する検査工程と、
該検査工程において検出した異物もしくはパターン欠陥
の画像を取得するレビュー工程とを有し、該検査工程で
得た検査結果と該レビュー工程で得たレビュー結果を用
いて該製造工程を管理する半導体デバイスの製造方法で
あって、 該ウエハに形成されるＬＳＩチップのレイアウト情報を
用いて該検査工程において検出して得た検査データの中
からレビューすべき異物もしくはパターン欠陥を抽出
し、該レビュー工程において該抽出した異物もしくはパ
ターン欠陥の画像を取得することを特徴とする半導体デ
バイスの製造方法。 - 【請求項１３】前記レイアウト情報がＬＳＩチップ内に
設定した複数個の領域の位置情報であり、前記検出して
得た検査データから指定された領域に位置する異物もし
くはパターン欠陥を抽出してその画像を取得することを
特徴とする請求項１２記載の半導体デバイスの製造方
法。 - 【請求項１４】前記レイアウト情報がＬＳＩチップ内に
設定した複数個の領域の端部の位置情報であり、前記検
出して得た検査データから設定された複数個の領域の端
部に位置しない異物もしくはパターン欠陥を抽出してそ
の画像を取得することを特徴とする請求項１２記載の半
導体デバイスの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334915A JP3678133B2 (ja) | 2000-10-30 | 2000-10-30 | 検査システムおよび半導体デバイスの製造方法 |
| US10/004,168 US6775817B2 (en) | 2000-10-30 | 2001-10-30 | Inspection system and semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334915A JP3678133B2 (ja) | 2000-10-30 | 2000-10-30 | 検査システムおよび半導体デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002141384A true JP2002141384A (ja) | 2002-05-17 |
| JP3678133B2 JP3678133B2 (ja) | 2005-08-03 |
Family
ID=18810746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000334915A Expired - Lifetime JP3678133B2 (ja) | 2000-10-30 | 2000-10-30 | 検査システムおよび半導体デバイスの製造方法 |
Country Status (2)
| Country | Link |
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| US (1) | US6775817B2 (ja) |
| JP (1) | JP3678133B2 (ja) |
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| US6775817B2 (en) | 2004-08-10 |
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| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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