KR100429883B1 - 순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법, 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템 - Google Patents

순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법, 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템 Download PDF

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KR100429883B1 KR10-2001-0081963A KR20010081963A KR100429883B1 KR 100429883 B1 KR100429883 B1 KR 100429883B1 KR 20010081963 A KR20010081963 A KR 20010081963A KR 100429883 B1 KR100429883 B1 KR 100429883B1
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Abstract

본 발명은 순수 결함에 의한 불량 발생 확률 및 순수 결함에서 추출한 패턴 파라미터 분류를 이용한 결함 제한 수율 측정 방법 및 이들을 측정하기 위한 장비를 개시한다. 개시된 본 발명 중 웨이퍼 칩의 검사 블록 단위로 순수 결함에 의한 불량 블록의 불량 발생 확률을 측정하는 방법은 다음과 같다. 먼저, 상기 결함이 발생된 검사 블록 및 그 주변 블록을 대상으로 결함을 검사하여, 결함이 발생된 블록의 주변에 있는 검사 블록 중, 결함 이외의 요인으로 불량이 발생된 검사 블록수(n1)와, 결함이 발생된 검사 블록의 주변에 있는 검사 블록 중, 결함이 없으며 불량이 발생되지 않은 검사 블록수(n2)와, 결함이 발생된 검사 블록 중 결함에 의하여 불량이 발생된 검사 블록수(n3) 및 결함이 발생된 검사 블록 중 불량이 발생되지 않은 검사 블록수(n4)를 측정한다. 다음, 상기 측정된 데이터(n1∼n4)를 하기 식에 대입하여, 순수 결함에 의한 불량 발생 확률인 킬 레이쇼(KR)을 측정한다.
,
여기서, 상기이고,

Description

순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법, 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템{Method for measuring fail probability by only defect, method for measuring defect limited yield using classification the extracted defect pattern's parameter, and system for measuring fail probability by only defect and the defect limited yield}
본 발명은 결함(defect) 해석 방법 및 시스템에 관한 것으로, 보다 구체적으로는 순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법 및 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템에 관한 것이다.
근래의 반도체 집적 회로 기술의 급격한 진보에 따라, 한 장의 웨이퍼 상에는 수백 내지 수천만개에 달하는 반도체 칩이 탑재되고 있다. 이에따라, 반도체 집적 회로중에 발생한 결함 또는 전기적 불량에 대한 해석은 반도체 제조 공정에 있어 대단히 중요한 작업이 되고 있어, 현재 결함 해석 기술은 급속히 발전되어 오고 있다.
이러한 결함 해석 방법에는 수많은 방법이 존재하지만, 대부분 결함 검사장치에 의하여 측정된다. 검사 장치에서는 반도체 웨이퍼 상의 이물질이나 결함등의 위치를 나타내는 결함 데이터 및 소자의 전기적 특성을 측정하게 되며, 현재 결함 해석 방법중 가장 일반적으로 사용되는 방법은 결함에 의하여 불량이 발생될 확률을 이용하는 방법이다.
여기서, 종래의 결함에 의하여 불량 발생 확률을 산출하는 방법에 대하여 설명하도록 한다. 결함에 의한 불량 발생 확률은 일반적으로 검사 블록 단위로 측정되거나 및 웨이퍼 칩 단위로 측정되는데, 먼저 검사 블록 단위별 결함에 의한 불량 발생 확률에 대하여 설명하도록 한다.
도 1에 도시된 바와 같이, 검사 블록(10)에 결함(D)가 발생되었는지, 및 해당 검사 블록(10)에 불량이 발생되었는지를 검사한다. 이러한 검사는 일반적인 결함 검사 장비와 불량 검사 장비에 의하여 실행되며, 웨이퍼의 각 칩별로 실시된다.
그후, 상기 검사 장비들에 의하여, 결함(D)가 발생된 검사 블록(10)에 불량(F)이 발생된 검사 블록의 수(N1, 10-1)와, 결함(D)가 발생하였는데도 불구하고 불량(F)의 발생되지 않은 검사 블록의 수(N2,10-2) 데이터를 얻는다.
이들 데이터(N1,N2)에 의하여 결함에 의하여 불량이 발생될 확률, 즉 히트 레이쇼(Hit ratio)를 산출한다. 이때, 종래의 히트 레이쇼는 결함에 의하여 불량이 발생된 검사 블록의 수(N1)와 결함에 의하여 불량이 발생되지 않은 검사 블록의 수(N2)의 합(N1+N2)에 대한 결함에 의하여 불량이 발생된 검사 블록의 수(N1)의 비로 정의되며, 이 히트 레이쇼는 식 1에서 수식화되어 있다.
여기서, N1: 결함이 발생된 검사 블록에 불량이 발생된 검사 블록수.
N2: 결함이 발생된 검사 블록에 불량이 발생되지 않은 검사 블록수.
한편, 종래의 웨이퍼 칩별 히트 레이쇼는 다음과 같은 방법으로 산출되었다.
먼저, 결함 검사 장비에 의하여 각각의 웨이퍼칩내의 결함의 수를 측정한다. 그후, 결함의 수가 일정 개수(즉 리페어 셀에 의하여 복구가 가능한 정도) 이상인 경우, 웨이퍼 칩이 불량이 발생되었다고 간주하고, 일정 개수 이하이면, 웨이퍼 칩이 양호하다고 판정하고 있다.
그러나, 종래의 히트 레이쇼는 다음과 같은 문제점이 있다.
먼저, 검사 블록 단위의 히트 레이쇼는 상기한 바와 같이, 결함이 발생된 검사 블록에 불량이 발생된 검사 블록의 수(N1)와 결함이 발생된 검사 블록에 불량이 발생되지 않은 검사 블록의 수(N2)의 합(N1+N2)에 대한, 결함이 발생된 검사 블록에 불량이 발생된 검사 블록의 수(N1)의 비로 구하여진다.
그런데, 상기 결함이 발생된 검사 블록에 불량이 발생된 검사 블록의 수(N1)는 결함에 의하여 불량이 발생된 수와, 결함 외의 외부적인 요인에 의하여도 불량이 발생된 수를 모두 포함하고 있다. 그러므로, 종래의 히트 레이쇼는 결함 및 결함 외의 요인에 의하여 불량이 발생될 확률이 모두 포함되어 있으므로, 종래의 히트 레이쇼는 순수 결함에 의하여 불량이 발생될 확률이 될 수 없다.
또한, 웨이퍼 칩 단위의 히트 레이쇼 역시, 종래에는 단순히 결함의 개수만으로 칩의 양호/불량을 선별하였다. 그러나, 결함이 집중적으로 뭉쳐있는 경우에는 비록 수가 적다 하더라도 칩에 치명적인 영향을 줄 수 있으며, 결함의 수는 비록 많다고 하더라도 칩에 드문드문 배치되므로써 칩의 불량에 영향을 주지 않을 수도 있다. 그러므로, 단지 결함의 수에 의거하여 칩의 킬 레이쇼(kill ratio) 즉, 수율 영향도를 측정하는 것은 정확하지 않다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 검사 블록 단위로, 순수 결함에 의하여 불량이 발생될 확률을 측정하는 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 웨이퍼 칩 단위로 순수 결함에 의하여 불량이 발생될 확률을 측정하는 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기한 웨이퍼 칩 단위로, 결함에 의하여 불량이 발생될 확률을 이용하여, 웨이퍼별 수율을 예측하는 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 결함에 의한 불량 발생 확률 및 웨이퍼 수율을 예측할 수 있는 측정 시스템을 제공하는 것이다.
도 1은 종래의 검사 블록별로 결함에 의한 불량 발생 확률을 측정하는 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예 1에 따른 검사 블록별 결함에 의한 불량 발생 확률을 측정하는 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예 1을 설명하기 위한 셀 영역 및 검사 블록을 설명하기 도면이다.
도 4는 본 발명의 실시예 2를 설명하기 위한 세그먼트(segment) 단위로 분리시킨 웨이퍼 칩의 평면도이다.
도 5는 본 발명의 실시예 2를 설명하기 위한 셀블럭 단위로 분리시킨 웨이퍼 칩의 평면도이다.
도 6은 본 발명의 실시예 2에 따른 결정 츄리를 설명하기 위한 흐름도이다.
도 7은 본 발명의 실시예 3에 따른 킬 레이쇼 및 결함 제한 수율을 산출하기 위한 사전 관리 시스템을 개략적으로 나타낸 블록도이다.
도 8은 본 발명의 실시예 3에 따른 킬 레이쇼 및 결함 제한 수율을 산출하기 위한 사후 관리 시스템을 개략적으로 나타낸 블록도이다.
도 9는 웨이퍼 칩별로 결함에 의한 불량 정도를 나타낸 맵(map)을 나타낸다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과같다.
먼저, 본 발명의 일실시예 따른, 웨이퍼 칩의 검사 블록 단위로 순수 결함에 의한 검사 블록의 불량 발생 확률을 측정하는 방법은 다음과 같다. 먼저, 상기 결함이 발생된 검사 블록 및 그 주변 블록을 대상으로 결함을 검사하여, 결함이 발생된 블록의 주변에 있는 검사 블록 중, 결함 이외의 요인으로 불량이 발생된 검사 블록수(n1)와, 결함이 발생된 검사 블록의 주변에 있는 검사 블록중, 불량이 발생되지 않은 검사 블록수(n2)와, 결함이 발생된 검사 블록 중 결함에 의하여 불량이 발생된 검사 블록수(n3) 및 결함이 발생된 검사 블록 중 불량이 발생되지 않은 검사 블록수(n4)를 측정한다. 다음, 상기 측정된 데이터(n1∼n4)를 하기 식에 대입하여, 순수 결함에 의한 불량 발생 확률(KR)을 측정한다.
,
여기서, 상기이고,이다.
상기 결함 검사가 실시되는 검사 블록은, 상기 결함이 발생된 검사 블록 및 상기 결함이 발생된 검사 블록의 상좌, 상우, 하좌, 하우 방향의 검사 블록들일 수 있다. 또한, 상기 결함 검사가 실시되는 검사 블록은, 상기 결함이 발생된 검사 블록 및 상기 결함이 발생된 검사 블록을 중심으로 8방향의 검사 블록일 수 있다.
또한, 본 발명의 다른 실시예에 따른 웨이퍼 칩 단위로 순수 결함에 의한 불량 발생 확률을 측정하는 방법은 다음과 같다. 웨이퍼 칩별로 결함을 검사하여, 결함이 발생된 총 칩수(m2) 및 결함 이외의 요인으로 불량이 발생된 칩수(m3)를 측정한다. 다음, 상기 결함이 발생된 웨이퍼 칩을 결함의 면적, 사이즈 및 개수등을 고려한 개연성 있는 파라미터에 의하여 분류하여, 개연성 있는 파라미터별로 분리된 웨이퍼 총 토탈 칩수(m4) 및 해당 개연성있는 파라미터별로 분리하였을때 불량이 발생된 칩수(m5)를 측정한다. 다음으로, 상기 데이터(m2,m3,m4,m5)에 의하여 순수 결함에 의하여 웨이퍼칩에 불량이 발생될 확률(KR)을 하기의 식으로 측정한다.
,
여기서,이고,, m1은 웨이퍼의 총 칩수, m2는 결함이 발생된 총 칩수, m3는 결함 이외의 요인으로 불량이 발생된 칩수, m4는 개연성있는 파라미터별로 분리된 웨이퍼 총 칩수 및 m5는 해당 개연성있는 파라미터별로 분리하였을때 불량이 발생된 칩수이다.
여기서, 상기 결함 검사가 셀 영역을 주로하는 어레이 방식으로 진행되는 경우, 상기 개연성 있는 파라미터는, 칩내의 결함의 최대 면적, 칩내의 결함의 최대 사이즈, 세그먼트(segment)내 결함의 총면적의 합 중 최대값, 세그먼트내 결함들의 총 사이즈 합 중 최대값, 세그먼트내 결함들의 총 개수중 최대값, 칩내의 결함들의 면적의 총합, 칩내의 결함 사이즈의 총합 및 칩내의 결함들의 총 개수를 포함한다.
또한, 상기 결함 검사가 셀 영역의 주변 영역을 주로하는 랜덤 방식인 경우, 개연성 있는 파라미터는, 어레이 방식의 파라미터와, X축 주변(peripheral) 영역내의 결함 면적의 최대값, X축 주변 영역내의 결함 사이즈의 최대값, X축 좌우 주변 영역내 결함 면적의 합 중 최대값, X축 좌우 주변 영역내 결함 사이즈의 합 중 최대값, X축 좌우 주변 영역내 결함 개수중 최대값, Y축 주변 영역내 결함 면적의 최대값, Y축 주변 영역내 결함 사이즈의 최대값, Y축 상하 주변 영역내 결함 면적의 합 중 최대값, Y축 상하 주변 영역내 결함 사이즈의 합 중 최대값 및 Y축 상하 주변 영역내 결함 개수중 최대값을 포함한다.
또한, 상기 순수 결함에 의한 웨이퍼 칩 불량 발생 확률 측정 방법에 의하여 결함 제한 수율을 측정하는 방법은 하기의 식과 같다.
여기서, k는 웨이퍼의 총 칩수이고, KR은 순수 결함에 의한 웨이퍼 칩 불량 발생 확률이다.
또한, 본 발명의 다른 견지에 따른 검사 블록 별순수 결함에 의한 불량 발생 확률을 측정하기 위한 시스템은, 칩 내부의 검사 블록의 결함을 검사하는 결함 검사부와, 상기 결함 검사부로부터 검사된 각각의 데이터와 검사 블록 레이아웃 정보를 비교하여 결함에 의하여 불량이 발생 여부를 판정하는 제어부, 및 상기 제어부의 정보를 공정자가 모니터링할 수 있도록 표시하는 표시부를 포함한다. 여기서, 제어부는 검사된 결함 정보 및 레이아웃 정보를 비교한후, 비교한 데이터에 의하여 순수 결함에 의한 불량될 확률(KR)을 산출하는 킬 레이쇼 산출부를 포함한다.
또한, 웨이퍼 칩별 순수 결함에 의한 불량 발생 확률을 측정하기 위한 시스템은, 상기 웨이퍼 칩별로 결함을 검사하는 결함 검사부와, 상기 결함 검사부로부터 검사된 각각의 데이터와 이미 저장되어 있는 웨이퍼 칩의 레이아웃 정보를 비교하여, 결함에 의한 불량 발생 여부를 판정하는 제어부, 및 상기 제어부의 정보를 공정자가 모니터링할 수 있도록 표시하는 표시부를 포함한다.
여기서, 제어부는 검사된 결함 정보 및 레이아웃 정보를 비교한후 비교한 데이타를 개연성있는 파라미터로 분류하는 결정 츄리(decision tree) 판정부와, 상기 검사된 결함 정보 및 상기 결정 츄리 판정부에 의하여 순수 결함에 의한 불량될 확률(KR)을 산출하는 킬 레이쇼 산출부, 및 상기 순수 결함에 의한 불량 발생 확률(KR)에 의하여 웨이퍼에 대한 결함 제한 수율(DLY)을 산출하는 결함 제한 수율 산출부를 포함한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 2는 본 발명의 실시예 1을 설명하기 위한 다수의 검사 블록을 나타낸 도면이고, 도 3은 본 발명의 실시예 1을 설명하기 위한 셀 영역 및 검사 블록을 설명하기 도면이다.
본 실시예는 칩내의 검사 블록 단위로 결함이 발생되었을 때 순수 결함에 의한 불량 발생 확률을 산출하기 위한 것으로 도 2를 참조하여 자세히 설명하도록 한다. 아울러, 본 실시예에서의 검사 블록은 일반적으로 반도체 소자의 셀 비트 검사를 실시하기 위하여 칩을 수개로 나누어놓은 블록으로, 다수의 셀 영역(60) 및 코어 영역(62)을 포함하고 있다.(도 3 참조)
먼저, 도 2를 참조하여, 결함 검사 장비에 의하여 결함(D) 발생 여부를 검사한다음, 결함(D)가 발생된 특정 검사 블록(50)을 중심으로 상하좌우 4방향 즉 상좌, 상우, 하좌, 하우 방향의 검사 블록(50b,50d,50e,50g) 또는 주변 8방향의 검사 블록(50a-50h)에 불량이 발생되었는지를 검사한다. 이때, 불량 검사는 이미 알고 있는 검사 블록(혹은 칩)의 레이아웃 정보와 현재 검사가 진행되고 있는 검사 블록을 서로 대비시켜서, 불량이 발생되었는지를 검사한다.
이러한 검사에 의하여 공정자는 특정 검사 블록(50)에 결함(D)가 발생된 경우, 그 주변의 검사 블록(50a-50h 혹은 50b,50d,50e,50g)을 대상으로 다음과 같은 데이터를 얻을 수 있다.
즉, 공정자는, 결함이 발생된 검사 블록의 주변에 있는 검사 블록 중, 결함 이외의 요인으로 불량이 발생된 검사 블록수(n1)와, 결함이 발생된 검사 블록의 주변에 있는 검사 블록중, 불량이 발생되지 않은 검사 블록수(n2)와, 결함이 발생된 검사 블록 중 결함에 의하여 불량이 발생된 검사 블록수(n3) 및 결함이 발생된 검사 블록 중 불량이 발생되지 않은 검사 블록수(n4)를 얻게 된다.
그후, 상기의 데이터(n1,n2,n3,n4)를 이용하여, 공정자는 시뮬레이션 또는 소프트 웨어에 의하여, 결함외의 요인으로 불량이 발생될 수 있는 확률(KR0) 및 결함에 의하여 불량이 발생될 확률(KR1)을 산출할 수 있다 이때, 결함외의 요인으로 불량이 발생될 확률(KR0)은 하기의 수학식 2로서 구하여지며, 결함에 의하여 불량이 발생될 확률(KR1)은 하기의 수학식 3로서 구하여 진다.
여기서, 결함에 의하여 불량이 발생될 확률(KR1)은 곧, 종래의 히트 레이쇼가 되며, 이는 종래에서와 같이, 순수 결함에 의한 불량과 결함 외의 요인에 의한 불량을 모두 포함하는 불량 발생 확률이 된다.
또한, 상기의 확률(KR0,KR1)에 의하여, 결함외의 요인에 의하여 불량이 발생하지 않을 확률(1-KR0) 및 결함이 발생한 검사 블록이 정상일 확률(1-KR1)을 얻을 수 있다.
이때, 결함외의 요인에 의하여 불량이 발생하지 않을 확률(1-KR0) 및 결함이 발생한 검사 블록이 정상일 확률(1-KR1)에 의하여 다음과 같은 모델링을 얻을 수 있다.
(모델링 1)
"상기 결함이 발생한 검사 블록이 정상일 확률(1-KR1)은 결함외의 요인에 의하여 불량이 발생되지 않고(1-KR0), 순수한 결함에 의해서도 불량이 발생하지 않아야 한다(1-KR)."
이러한 모델링을 식으로 표현하면 다음의 수식과 같다.
이를 KR 즉, 순수 결함에 의하여 불량이 발생될 확률로 정리하면 다음의 식과 같다.
상기 식에 따라, 검사 블록 단위에서 순수 결함에 의하여 불량이 발생될 확률(KR)을 산출할 수 있다. 본 실시예에서는 순수 결함에 의하여 불량이 발생될 확률(KR)을 "킬 레이쇼(kill ratio)"라 한다.
이때, 상기 수학식 5에서, KR0이 1인 경우는 결함의 주변의 검사 블록이 모두 불량이 발생된 경우를 말한다. 즉, 첫 번째의 경우는 결함이 검사 블록의 사이즈보다 커서 주변 모두에 불량을 일으키는 경우이다. 또한, 두 번째의 경우는 칩에 큰 블록성 불량이 발생되어, 실제로는 결함의 영향이 아님에도 결함 위치와 주변이 불량이 된다. 이러한 경우 KR0과 KR1모두는 동일한 비율로 1에 가깝게 되므로서, 극한과 연속의 개념을 가정하면 KR은 0이라 볼 수 있다.
또한, 본 실시예에서는 상기 결함 검사시, 검사 블록의 경계면에 위치하는 결함(도 3의 D)가 발생되면, 그 경계면에 있는 검사 블록은 고려하지 않는다.
이와같이, 결함이 발생된 검사 블록 및 그 주변의 검사 블록의 불량 여부를 측정하여, 순수 결함에 의하여 검사 블록이 불량이 될 확률, 즉, 킬 레이쇼를 수치화할 수 있다.
(실시예 2)
이하, 웨이퍼 칩 수준에서 킬 레이쇼 측정 방법 및 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율에 대하여 설명하도록 한다. 첨부된 도면 도 4는 본 발명의 실시예 2를 설명하기 위한 세그먼트(segment, 조각) 단위로 분리시킨 웨이퍼 칩의 평면도이고, 도 5는 본 발명의 실시예 2를 설명하기 위한 셀블럭 단위로 분리시킨 웨이퍼 칩의 평면도이다. 또한, 도 6은 본 발명의 실시예 2에 따른 결정 츄리(decision tree)를 설명하기 위한 흐름도이다.
먼저, 웨이퍼 칩 별로 결함 검사 장비에 의하여 결함을 검사한다. 여기서, 칩 수준의 결함 검사 방법으로는 어레이(array) 방식과 랜덤(random) 방식이 있다. 그중, 어레이 방식은 우선 검사 셀과 이웃하는 다른 셀의 비교를 통하여 결함 또는 그 외의 요인에 의하여 변형된 패턴을 선별하는 방법으로, 주로 메모리 칩내의 셀 영역의 결함만을 검사한다. 한편, 랜덤 방식은 검사 칩과 이웃하는 다른 칩과의 비교를 통하여, 결함 또는 그 외의 요인에 의하여 변형된 패턴을 선별하는 방법으로, 셀, 코어, 페리와 같은 모든 영역의 결함 검사가 가능하다. 이에따라, 결함 검사시, 결함의 발생 위치 및 크기등을 고려하여 어레이 방식 및 랜덤 방식을 선별하여 실시하거나, 동시에 진행할 수 있다.
또한, 결함을 검사하는 장비로는 예를들어, KLA 장비와 AIT 장비가 있는데, KLA 장비는 어레이 및 랜덤 방식을 모두 지원하나, 시간이 오래 걸린다는 단점이 있다. 한편, AIT 장비는 랜덤 방식만을 지원하나 검사 시간이 짧기 때문에, 현재의 결함 검사 공정에서는 상기 두 장비를 모두 사용할 수 있다.
이때, 본 실시예에서는 결함을 검사시, 종래와 같이 칩내의 결함의 개수만을 측정하여 칩이 굳다이(Good die)인지를 결정하지 않고, 다음의 사항 또한 고려하여 양질의 칩을 선별한다.
즉, 도 4에 도시된 바와 같이 어레이 방식에 의하여 결함 검사를 진행하는 경우, 본 실시예에서는 결함의 개수 뿐만 아니라, ①칩(100)내의 결함의 최대 면적(MAX AREA), ②칩(100)내의 결함의 최대 사이즈(MAX SIZE), ③세그먼트(101)내 결함의 최대 면적(CMAX AREA), ④세그먼트(101)내 결함의 최대 사이즈(CMAX SIZE), ⑤세그먼트(101)내 결함들의 총 개수중 최대값(CMAX COUNT), ⑥칩(100)내의 결함들의 면적의 총합(CASUM), ⑦칩(100)내의 결함 사이즈의 총합(CSSUM) 및 ⑧칩(100)내의 결함들의 총 개수(CDCOUNT)를 고려하여, 검사한다. 여기서, 세그먼트는 리페어를 실시하기 위한 최소 블록으로서, 메모리 칩은 수개의 세그먼트로 나뉠 수 있다. 또한, 결함의 면적은 명칭 그대로, 결함의 단면적을 의미하며, 결함 사이즈는 결함의 장축의 길이를 나타낼 수 있다.
이러한 ①∼⑧을 어레이 방식의 결함 검사에서 "개연성 있는 파라미터"라 하고, 개연성 있는 파라미터 중 ① 및 ② 항목은 결함 단일 효과를 나타내며, ③∼⑤ 항목은 세그먼트내의 누적 효과를 나타내며, ⑥∼⑧은 칩내의 누적 효과를 나타낸다. 이때, 결함 검사시, 상기 개연성 있는 파라미터로 분류하기 위하여 별도의 소프트 웨어가 부가될 수 있다.
이와같이 개연성 있는 파라미터로 결함을 검사하는 것은, 비록 결함의 개수가 크더라도 결함이 다양하게 분포되어 각 세그먼트별로 모두 리페어가 될 수도 있고, 혹은 비록 결함의 수는 적더라도 그 면적 또는 사이즈가 매우 커서 칩내에 불량을 유발할 수도 있는 점을 고려하기 위함이다. 이때, 단위 세그먼트내에서 정하여진 수보다 많은 수의 결함이 발견되는 경우, 리페어 복구가 어렵기 때문에, 이러한 경우, 칩은 불량 처리된다.
한편, 랜덤 방식에 따른 결함 검사 방법을 설명하도록 한다.
랜덤 방식에 있어서도 개연성 있는 파라미터가 적용되는데, 랜덤 방식은 상기 어레이 방식과 달리 메모리 칩(100)의 주변 영역(111,112,113,114)의 결함에 대하여 중점적으로 검사한다.
도 5에 도시된 바와 같이, 랜덤 방식에 따른 결함 검사시,ⓐX축 주변(Peri) 영역(113,114)내 결함의 최대 면적(XMAXAREA), ⓑX축 주변 영역(113,114)내의 결함의 최대 사이즈(XMAXSIZE), ⓒX축 좌우 주변 영역(113,114)내 결함 면적의 총합의 최대값(XBMAXAREA), ⓓX축 좌우 주변 영역(113,114)내 결함 사이즈의 총합의 최대값(XBMAXSIZE), ⓔX축 좌우 주변 영역(113,114)내 결함의 총 개수의 최대값(XBMAXCOUNT), ⓕY축 주변 영역(111,112)내 결함의 최대 면적(YMAXAREA), ⓖY축 주변 영역(111,112)내의 결함의 최대 사이즈(YMAXSIZE), ⓗY축 상하 주변 영역(111,112)내 결함 면적의 총합 최대값(YBMAXAREA), ⓘY축 상하 주변 영역(111,112)의 결함 사이즈의 총합 최대값(YBMAXSIZE) 및 ⓙY축 상하 주변 영역(111,112)내 결함의 총 개수의 최대값(XBMAXCOUNT)을 고려하여 측정한다. 여기서, ⓐ 및 ⓑ 항목은 X축 주변 영역(113,114)에서의 결함 단일 효과를 나타내고, ⓒ∼ⓔ 항목은 X축 주변 영역(113,114)에서의 누적 효과를 나타낸다. 또한, ⓕ 및 ⓖ 항목은 Y축 주변 영역(111,112)에서의 결함 단일 효과를 나타내고, ⓗ∼ⓙ항목은 Y축 주변 영역(111,112)에서의 누적 효과를 나타낸다.
이러한 개연성 있는 파라미터(①∼⑧ 및 ⓐ∼ⓙ)를 고려하여 결함 검사가 진행되면, 공정자는 각 파라미터 별로, 불량이 발생된 칩 수 및 불량이 발생되지 않은 칩 수의 데이터를 알수 있으며, 이들 데이터에 의하여 도 6과 같은 차트(이하, 결정 츄리:decision tree)를 얻을 수 있다. 즉, 결정 츄리란 사전적 의미로는 불확실한 사상에 직면한 의사 결정에 있어서 형성되는 분기점의 도형으로서, 본 발명에서는 종래와 같이 결함의 개수에만 한정하지 않고, 위에 언급된 18가지의 파라미터들에 의하여 불량이 발생한 칩과 불량이 발생하지 않은 칩을 분류하는 것이다. 궁극적으로는, 결함의 사이즈, 수 및 면적을 고려하여, 직접적으로 결함에 의하여 칩이 불량되었는지를 판별하기 위한 것이다.
여기서, 도 6은 임의의 웨이퍼 칩의 결함을 검사하고, 검사 결과를 상기 18가지 파라미터들 중 몇가지 파라미터로 분류한 것이다. 또한, 본 도면에서는 총 웨이퍼의 칩수가 200개인 웨이퍼에 대하여 설명하고 있으며, 그중 결함이 검사된 칩은 129개, 결함이 발생하지 않은 칩은 71개라는 가정하에 다음과 같은 분류를 시작한다.
먼저, 결함이 발생된 129개의 칩 중 불량이 발생된 칩(1)과, 불량이 발생되지 않은 칩(0)을 분류한다(S1). 여기서, 불량이 발생된 칩(1)은 32개로 전체 결함 발생된 칩(129개)에 대하여 24.8%를 차지하고, 불량이 발생되지 않은 칩(0)은 97개로 약 75.2%를 차지한다.
그 다음, 상기 결함이 발생된 129개의 칩을 X축 좌우 주변 영역내 결함 사이즈의 총합 중 최대값(XBMAXSIZE)을 기준으로 다시 분류한다(S21,S22). 여기서, 단계 S21은 X 좌우 주변 영역내 결함 사이즈의 합 중 최대 값(XBMAXSIZE)이 기준치(A1, 1.499445848㎛) 이하인 경우이고, 단계 S22는 X축 좌우 주변 영역내 결함 사이즈의 총합 중 최대 값(XBMAXSIZE)이 기준치(A1, 1.499445848㎛) 이상인 경우를 나타낸다. 여기서, X축 좌우 주변 영역내 결함 사이즈의 총합 중 최대 값(XBMAXSIZE)이 기준치(A1, 1.499445848㎛)이하인 경우(S21)는 전체 129개의 칩중 116개(불량칩:26, 불량이 발생되지 않은칩:90)에 해당하고, X축 좌우 주변 영역내 결함 사이즈의 총합 중 최대값(XBMAXSIZE)이 기준치(A1, 1.499445848㎛) 이상인 경우(S22)는 전체 129개의 칩중 13(불량칩:6, 불량이 발생되지 않은 칩:7)에 해당한다.
다시, X축 좌우 주변 영역내 결함 사이즈의 총합 중 최대 값(XBMAXSIZE)이 기준치(A1, 1.499445848㎛) 이하(S21)인 경우를, 세그먼트당 결함 면적의 총합중 최대값(CMAXAREA)을 기준으로 분류한다(S31,S32). 여기서, 단계 S31은 세그먼트당 결함 면적의 총합중 최대값(CMAXAREA)이 기준치(A2, 166.881307㎛2) 이하인 경우이고, 단계 S32는 세그먼트당 결함 면적의 총합중 최대값(CMAXAREA)이 기준치(A2, 166.881307㎛2)이상인 경우를 나타낸다. 여기서, 세그먼트당 결함 면적의 총합 중 최대값(CMAXAREA)이 기준치(A2, 166.881307㎛2)이하인 경우(S31)는 전체 116개의 칩중 65개(불량칩:9, 불량이 발생되지 않은칩:56)에 해당하고, 세그먼트당 결함 면적의 총합중 최대값(CMAXAREA)이 기준치(A2, 166.881307㎛2) 이상인 경우(S32)는 전체 116개의 칩중 51개(불량칩:17, 불량이 발생되지 않은 칩:34)에 해당한다.
또한, 세그먼트당 결함 면적의 총합중 최대값(CMAXAREA)이 기준치(A2, 166.881307㎛2) 이하(S31)인 경우를, 칩내의 결함 면적의 총합(CASUM)을 기준으로 다시 분류한다(S41,S42). 여기서, 단계 S41은 칩내의 결함 면적의 총합(CASUM)이 기준치(A3, 11.114038756㎛2) 이하인 경우이고, 단계 S42는 칩내의 결함 면적의 총합(CASUM)이 기준치(A3, 11.114038756㎛2) 이상인 경우를 나타낸다. 여기서, 칩내의 결함 면적의 총합(CASUM)이 기준치(A3, 11.114038756㎛2)이하인 경우(S41)는 전체 65개의 칩중 24개(불량 칩:1, 불량이 발생되지 않은 칩:23)에 해당하고, 칩내의 결함 면적의 총합(CASUM)이 기준치(A3, 11.114038756㎛2) 이상인 경우(S52)는 전체 65개의 칩중 41개(불량칩:8, 불량이 발생되지 않은 칩:33)에 해당한다.
본 도면에서는 3가지의 파라미터에 대하여 분류하였지만, 18가지 모두에 대하여도 분류가능하다.
이러한 결정 츄리에 의하여, 각 노드(각 단계)별로 킬 레이쇼를 산출할 수 있다. 즉, 결정 츄리에 의하여, 결함이 없는 칩에 불량이 발생될 확률(KR0)을 산출할 수 있으며, 이 결함이 없는 칩에 불량이 발생될 확률은 하기의 수학식 6과 같다.
여기서, m1은 총 칩수(본 실시예의 경우 200개).
m2는 결함이 발생된 칩수(본 실시예에의 경우 129개).
m3는 결함 이외의 요인으로 불량이 발생된 칩수(검사 장비로 검사 가능).
또한, 결함이 발생된 칩 중 불량이 발생된 확률(KR1) 역시, 상기 결정 츄리 방식에 의하여 산출할 수 있으며, 결함이 발생된 칩 중 불량이 발생된 확률(KR1)은 각 노드(S1,S22,S32,S42)별로 각각 다르게 구하여질 수 있다. 본 실시예에서는 첫 번째 단계(S1)에서 결함이 발생된 칩 중 불량이 발생된 확률(KR1)를 예를들어 설명하여, 이 확률(KR1)은 하기의 수학식 7과 같이 구현된다.
여기서, m4는 각 단계의 토탈 칩수(S1 단계의 경우 129개).
m5는 해당 단계에서 불량이 발생된 칩수(S1 단계의 경우 32개).
이러한 확률(KR0, KR1)에 의하여, 결함이 없는 칩이 정상일 확률 즉, 결함외의 요인에 의하여도 불량이 발생되지 않을 확률(1-KR0) 및 결함이 발생하고도 정상일 확률(1-KR1)을 얻을 수 있다. 이때, 결함이 없는 칩이 정상일 확률(1-KR0) 및 결함이 발생하고도 정상일 확률(1-KR1)에 의하여 다음과 같은 모델링이 성립된다.
(모델링 2)
"결함이 발생하고도 정상일 확률(1-KR1)은 결함 외의 요인에 의하여도 불량이 발생하지 않고(1-KR0), 순수한 결함에 의해서도 칩내에 불량이 발생되지 않는다(1-KR)."
이러한 모델링을 식으로 표현하면 다음의 수식과 같다.
이를 KR 즉, 순수 결함에 의하여 불량이 발생될 확률로 정리하면 다음의 식과 같다.
상기 식에 따라, 웨이퍼 칩 단위에서 개연성 있는 파라미터를 고려하여, 순수 결함에 의하여 불량이 발생될 확률(KR) 즉 웨이퍼 칩 수준의 "킬 레이쇼"를 얻게 된다.
또한, 본 실시예에서는, 각 칩당 순수 결함에 의하여 불량이 발생될 확률(KR)에 의하여, 결함이 웨이퍼의 수율에 어떠한 영향을 미치는지 즉, 결함 제한 수율(defect limited yield)을 측정할 수 있다.
예를들어, 한장의 웨이퍼를 기준으로, 그 웨이퍼상에 있는 다수의 칩들의 순수 결함에 의하여 불량이 발생될 확률(KR)을 각각 구한다. 다음, 한 장의 웨이퍼상에 있는 모든 칩들의 순수 결함에 의하여 불량이 발생될 확률(KR)을 모두 합산한다. 이때, 합산한 값이 8.3481인 경우, 웨이퍼 한장당 결함에 의하여 평균 8.3481개의 불량이 발생될 수 있다고 예측된다. 그러면, 웨이퍼내의 칩수가 200일 경우, 이 웨이퍼는 약 95.83%[{(200-8.3421)/200}×100] 만큼 수율 제한을 받게된다. 여기서, 95.83%는 결함 제한 수율이 되며, 이 결함 제한 수율은 다음의 식으로 표현된다.
여기서, k는 총 웨이퍼 칩 수.
이와같이, 웨이퍼 칩별로 개연성 있는 파라미터에 의하여 킬 레이쇼를 수치화할 수 있다. 이에따라, 각 공정 단계별로 결함에 제한을 받는 수율(DLY) 역시 정확히 파악할 수 있다. 또한, 이를 통하여 각 층별로 결함 관리 수준을 제시할 수 있다. 즉, 결함에 의한 킬 레이쇼가 높은 층은 결함 검사를 강화한다거나, 결함 킬 레이쇼가 낮은 층에 대하여는 결함 검사를 완화할 수 있다. 그러므로, 웨이퍼 샘플 검사 정도를 관리하고, 고가의 결함 검사 장비를 효율적으로 운영 할 수 있다.
더불어, 반도체 공정상 발생하는 결함이 실제 수율에 제한을 주는 정도를 공정완료 이전, 즉 결함의 검사시점에서 예측하여 제시함으로써, 예측된 저수율 로트(lot)에 대한 처리를 통해 공정비용을 줄이고, 저수율 유발 장비에 대한 인지,수리, 사용 중지등의 공정을 제어할 수 있다.
(실시예 3)
이하 킬 레이쇼 및 결함 제한 수율을 산출하는 시스템 및 그 구동 방법에 대하여 설명하도록 한다.
도 7은 본 발명의 실시예 3에 따른 킬 레이쇼 및 결함 제한 수율을 산출하기 위한 사전 관리 시스템을 개략적으로 나타낸 블록도이고, 도 8은 본 발명의 실시예 3에 따른 킬 레이쇼 및 결함 제한 수율을 산출하기 위한 사후 관리 시스템을 개략적으로 나타낸 블록도이다. 또한, 도 9는 웨이퍼 칩별로 결함에 의한 불량 정도를 나타낸 맵(map)을 나타낸다.
도 7을 참조하여, 칩 내부의 검사 블록 및 웨이퍼 칩 내부의 결함을 검사하는 결함 검사부(100)와, 결함 검사부(100)로부터 검사된 각각의 데이터와 검사 블록 및 웨이퍼 칩의 레이아웃 정보를 비교하여 결함에 의하여 불량이 발생 여부를 판정하는 제어부(110) 및 제어부(100)의 정보를 산출하는 표시부(130)를 포함한다.
여기서, 검사 블록 및 웨이퍼 칩의 레이아웃 정보는 레이아웃 저장부(120)에 저장되어 있으며, 이는 소프트웨어로 제공될 수 있다.
또한, 본 발명에서의 제어부(110)는 검사된 결함 정보 및 레이아웃 정보를 비교한 후, 비교한 데이타를 개연성있는 파라미터에 의하여 분류하는 결정 츄리를 산출하는 결정 츄리 판정부(112), 검사된 결함 정보 및 결정 츄리 판정부(112)에 의하여 킬 레이쇼(KR)를 산출하는 킬 레이쇼 산출부(114) 및 상기 킬 레이쇼(KR)에 의하여 웨이퍼에 대한 결함 제한 수율(DLY)을 산출하는 결함 제한 수율 산출부(116)를 포함한다.
여기서, 실시예 1과 같이 검사 블록 단위에서 결함 검사가 실시될 경우, 결함 검사부(100)의 결함 정보 및 레이아웃 저장부(120)의 레이아웃 정보에 의하여 킬 레이쇼만을 산출하고, 그 외의 결정 츄리 판정부(112) 및 결함 제한 수율 산출부(116)는 동작하지 않는다.
한편, 실시예 2와 같이, 웨이퍼 칩 단위에서 결함 검사가 실시될 경우, 결정 츄리 판정부(112), 킬 레이쇼 산출부(114) 및 결함 제한 수율 산출부(115)가 모두 동작되어, 결함 정보에 따라 결정 츄리를 판정하고, 이에 의하여 킬 레이쇼 및 결함 제한 수율을 산출한다.
아울러, 상기 결정 츄리 판정부(112), 킬 레이쇼 산출부(114) 및 결함 제한 수율 산출부(116)는 소프트웨어로서 제어부(110)에 제공된다.
표시부(130)는 검사 블록별 또는 웨이퍼 칩 별로 결함에 의한 불량 분석 결과를 표시한다. 도 9는 예를들어 웨이퍼 칩별로 결함에 의한 불량 정도를 나타낸 맵(map)으로, 결함이 발생한 칩(300a), 결함에 의하여 불량이 발생된 칩(300b) 및 불량이 발생하지 않은 칩(300c)이 대별되도록 표시되어, 공정자가 결함 및 결함에 의한 불량 발생 정도를 한눈에 모니터링 할 수 있다.
이러한 본 실시예에 따른 사전 관리 시스템은 다음과 같이 동작된다.
우선, 검사 블록 단위에서 결함을 검사하는 경우에 대하여 설명하도록 한다.
결함 검사부(100:예를들어, 결함 검사 장치)에 의하여 각 검사 블록별로 결함을 검사한다. 검사된 결함 정보는 제어부(110)내에서 레이아웃 저장부(120)에 저장된 각 검사 블록별 레이아웃 정보와 매치, 분석된다. 이에따라, 제어부(110)에서는 결함이 발생된 검사 블록의 주변에 있는 검사 블록 중, 결함 이외의 요인으로 불량이 발생된 검사 블록수(n1)와, 결함이 발생된 검사 블록의 주변에 있는 검사 블록중, 불량이 발생되지 않은 검사 블록수(n2)와, 결함이 발생된 검사 블록 중 결함에 의하여 불량이 발생된 검사 블록수(n3) 및 결함이 발생된 검사 블록 중 불량이 발생되지 않은 검사 블록수(n4) 데이터를 얻게된다. 아울러, 상기한 데이터(n1-n4)에 의하여, 킬 레이쇼 산출부(114)에서는 상술한 실시예1에 설명한 방법으로 킬 레이쇼(KR)을 산출한다.
그후, 제어부(110)는 킬 레이쇼(KR)를 포함하는 제어 신호를 표시부(130)로 보내어, 표시부(130)에서 각 검사 블록당 킬 레이쇼(KR)를 표시한다.
또한, 웨이퍼 칩 단위에서 결함을 검사하는 방법에 대하여 설명한다.
결함 검사부(100:예를들어, 결함 검사 장치)에 의하여 각 검사 블록별로 결함을 검사한다. 검사된 결함 정보는 제어부(110)내에서 레이아웃 저장부(120)에 저장된 각 웨이퍼 칩별 레이아웃 정보와 매치, 분석된다.
그후, 제어부(110)내부의 결정 츄리 판정부(112)에서, 상기 검사된 결함 정보, 레이아웃 정보 및 상술한 실시예 2에서 언급한 "개연성 있는 파라미터"들을 고려하여 도 6과 같은 결정 츄리를 얻을 수 있다.
다음 결정 츄리 판정부(112)의 결과를 이용하여, 킬 레이쇼 산출부(114)에서 웨이퍼 칩별 킬 레이쇼(KR)를 산출한다(실시예 2 참조). 그리고나서, 결함 제한 수율 산출부(110)에서 상기 산출된 킬 레이쇼(KR)에 의하여 웨이퍼의 결함 제한 수율을 측정한다.
이와같이 공정중 결함 검사에 의하여 순수 결함에 의하여 불량이 발생될 확률 즉 킬 레이쇼 및 웨이퍼의 결함 제한 수율을 얻으므로써, 각 레이어별, 각 장비별 결함의 영향을 보다 정확히 파악할 수 있다.
도 8은 본 실시예에 따른 사후 관리 시스템을 나타낸 블럭도이다. 도 8에 제시된 사후 관리 시스템은, 사전 관리 시스템에서 얻어진 결함 정보를 이용하여, 이후 사전 관리 시스템에 제공될 디시젼 트리를 생성한다.
즉, 본 실시예의 사후 관리 시스템은 결함 검사부(100)와, 상기 결함 검사부(100)로부터 검사된 결함 정보를 저장하는 제 1 저장부(150)와, 셀영역의 온/오프 여부를 검사하는 이디에스(EDS) 검사부(200)와, 상기 EDS 검사부(200)로부터 검사된 셀영역의 온/오프 데이터를 저장하는 제 2 저장부(250) 및 1 및 제 2 저장부로부터 입력받는 데이터, 레이아웃 저장부(120)에 저장된 레이아웃 정보를 비교 분석하고, 이를 개연성 있는 파라미터로 각각 분류하여 결정 츄리를 생성하는 제어부(110)를 포함한다.
이러한 사후 관리 시스템은 다음과 같이 동작된다.
먼저, 공정중 결함 검사시, 결함 검사부(100)로부터 검사된 결함 정보 데이터가 제 1 저장부(150)에 저장된다. 그후, 사후 관리시 이디에스(EDS) 검사부(200)에 의하여 칩내의 셀 영역의 온/오프 여부를 측정시, 셀 영역의 온,오프에 관련된 정보가 제 2 저장부(250)에 저장된다. 그후, 제어부(110)에서는 제 1 및 제 2 저장부(150,250)으로부터 입력된 데이터 및 레이아웃 저장부(120)의 웨이퍼의 레이아웃 정보를 매칭, 비교 분석한다. 아울러, 제어부에서는 비교 분석한 데이터를 다시 개연성있는 파라미터별로 분류하여, 해당 웨이퍼의 결정 츄리를 생성한다. 이렇게 생성된 결정 츄리는 다음 웨이퍼의 결함 검사시, 사전 관리 시스템, 보다 구체적으로는 사전 관리 시스템의 결정 츄리 판정부에 제공된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 결함 검사 데이터만으로 검사 블록 별 및 웨이퍼 칩별 순수 결함에 의하여 불량이 발생될 확률 즉 킬 레이쇼를 수치화할 수 있다. 또한, 웨이퍼 칩 단위인 경우, 킬 레이쇼를 이용하여 각 공정 단계별로 결함에 제한을 받는 수율(DLY) 역시 정확히 파악할 수 있다. 이에따라, 상기 킬 레이쇼의 상하에 따라, 레이어별로 결함 검사를 강화한다거나, 완화할 수 있다. 그러므로, 웨이퍼 샘플 검사 정도를 관리하고, 고가의 결함 검사 장비를 효율적으로 운영할 수 있다.
더불어, 반도체 공정상 발생하는 결함이 실제 수율에 제한을 주는 정도를 공정완료 이전, 즉 결함의 검사시점에서 예측하여 제시할 수 있다. 그러므로, 예측된 저수율 로트(lot)에 대한 처리를 통해 공정비용을 줄이고, 저수율 유발 장비에 대한 인지,수리, 사용 중지등의 공정을 제어할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (11)

  1. 웨이퍼 칩의 검사 블록 단위로 순수 결함에 의한 검사 블록의 불량 발생 확률을 측정하는 방법으로서,
    상기 결함이 발생된 검사 블록 및 그 주변 블록을 대상으로 결함을 검사하여, 결함이 발생된 검사 블록의 주변에 있는 검사 블록 중, 결함 이외의 요인으로 불량이 발생된 검사 블록수(n1)와, 결함이 발생된 검사 블록의 주변에 있는 검사 블록중, 불량이 발생되지 않은 검사 블록수(n2)와, 결함이 발생된 검사 블록 중 결함에 의하여 불량이 발생된 검사 블록수(n3) 및 결함이 발생된 검사 블록 중 불량이 발생되지 않은 검사 블록수(n4)를 측정하는 단계;
    상기 측정된 데이터(n1∼n4)를 하기의 식에 대입하여 순수 결함에 의한 불량 발생 확률(KR)을 측정하는 방법.
    ,
    여기서, 상기이고,이다.
  2. 제 1 항에 있어서,
    상기 결함 검사가 실시되는 검사 블록은, 상기 결함이 발생된 검사 블록 및 상기 결함이 발생된 검사 블록의 상좌, 상우, 하좌, 하우 방향의 검사 블록들인 것을 특징으로 하는 결함에 의한 불량 발생 확률 측정 방법.
  3. 제 1 항에 있어서,
    상기 결함 검사가 실시되는 검사 블록은, 상기 결함이 발생된 검사 블록 및 상기 결함이 발생된 검사 블록을 중심으로 8방향의 검사 블록인 것을 특징으로 하는 결함에 의한 불량 발생 확률 측정방법.
  4. 웨이퍼 칩 단위로 순수 결함에 의한 불량 발생 확률을 측정하는 방법으로서,
    상기 웨이퍼 칩별로 결함을 검사하여, 결함이 발생된 총 칩수(m2) 및 결함 이외의 요인으로 불량이 발생된 칩수(m3)를 측정하는 단계;
    상기 결함이 발생된 웨이퍼 칩을 결함의 면적, 사이즈 및 개수등을 고려한 개연성 있는 파라미터에 의하여 분류하여, 개연성 있는 파라미터별로 분리되었을 때 해당 단계에서의 웨이퍼의 총 칩수(m4) 및 해당 개연성있는 파라미터별로 분리하였을때 해당 단계에서 불량이 발생된 칩수(m5)를 측정하는 단계; 및
    상기 데이터(m2,m3,m4,m5)에 의하여 순수 결함에 의하여 웨이퍼칩에 불량이 발생될 확률(KR)을 하기의 식으로 측정하는 단계를 포함하는 것을 특징으로 하는 순수 결함에 의하여 웨이퍼 칩의 불량 발생 확률 측정 방법.
    ,
    여기서,이고,이며,
    m1은 웨이퍼의 총 칩수, m2는 결함이 발생된 총 칩수, m3는 결함 이외의 요인으로 불량이 발생된 칩수, m4는 개연성있는 파라미터별로 분리된 해당 단계에서의 웨이퍼 총 칩수 및 m5는 개연성있는 파라미터별로 분리하였을때 해당 단계에서 불량이 발생된 칩수.
  5. 제 4 항에 있어서,
    상기 결함 검사가 셀 영역을 주로 검사하는 어레이 방식으로 진행되는 경우,
    상기 개연성 있는 파라미터는, 칩내의 결함의 최대 면적, 칩내의 결함의 최대 사이즈, 세그먼트내 결함의 총면적의 합 중 최대값, 세그먼트내 결함들의 총 사이즈 합 중 최대값, 세그먼트내 결함들의 총 개수중 최대값, 칩내의 결함들의 면적의 총합, 칩내의 결함 사이즈의 총합 및 칩내의 결함들의 총 개수를 포함하는 것을 특징으로 하는 순수 결함에 의하여 웨이퍼 칩의 불량 발생 확률 측정 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 결함 검사가 셀 영역의 주변 영역을 주로 검사하는 랜덤 방식인 경우,
    개연성 있는 파라미터는, 어레이 방식의 파라미터와, X축 주변(peripheral) 영역내의 결함 면적의 최대값, X축 주변 영역내의 결함 사이즈의 최대값, X축 좌우 주변 영역내 결함 면적의 합 중 최대값, X축 좌우 주변 영역내 결함 사이즈의 합 중 최대값, X축 좌우 주변 영역내 결함 개수중 최대값, Y축 주변 영역내 결함 면적의 최대값, Y축 주변 영역내 결함 사이즈의 최대값, Y축 상하 주변 영역내 결함 면적의 합 중 최대값, Y축 상하 주변 영역내 결함 사이즈의 합 중 최대값 및 Y축 상하 주변 영역내 결함 개수중 최대값을 포함하는 것을 특징으로 하는 순수 결함에 의하여 웨이퍼 칩의 불량 발생 확률 측정 방법.
  7. 상기 청구항 4항 기재의 순수 결함에 의한 웨이퍼 칩 불량 발생 확률 측정 방법에 의하여 결함 제한 수율을 측정하는 방법으로서,
    상디 결함 제한 수율(DLY)은 다음의 식으로 측정하는 것을 특징으로 하는 결함 제한 수율 측정 방법.
    여기서, k는 총 웨이퍼 칩 수.
  8. 상기 제 1 항 기재의 검사 블록 별 순수 결함에 의한 불량 발생 확률을 측정하기 위한 시스템으로,
    칩 내부의 검사 블록의 결함을 검사하는 결함 검사부;
    상기 결함 검사부로부터 검사된 각각의 데이터와 검사 블록 레이아웃 정보를 비교하여 결함에 의하여 불량이 발생 여부를 판정하는 제어부; 및
    상기 제어부의 정보를 공정자가 모니터링할 수 있도록 표시하는 표시부를 포함하는 것을 특징으로 하는 순수 결함에 의한 불량 발생 확률을 측정하기 위한 시스템.
  9. 제 8 항에 있어서,
    상기 제어부는 검사된 결함 정보 및 레이아웃 정보를 비교한후, 비교한 데이터에 의하여 순수 결함에 의한 불량될 확률(KR)을 산출하는 킬 레이쇼 산출부를 포함하는 것을 특징으로 하는 순수 결함에 의한 불량 발생 확률을 측정하기 위한 시스템.
  10. 상기 제 4 항 기재의 웨이퍼 칩별 순수 결함에 의한 불량 발생 확률을 측정하기 위한 시스템으로,
    상기 웨이퍼 칩별로 결함을 검사하는 결함 검사부;
    상기 결함 검사부로부터 검사된 각각의 데이터와 이미 저장되어 있는 웨이퍼 칩의 레이아웃 정보를 비교하여, 결함에 의한 불량 발생 여부를 판정하는 제어부; 및
    상기 제어부의 정보를 공정자가 모니터링할 수 있도록 표시하는 표시부를 포함하는 것을 특징으로 하는 순수 결함에 의한 불량 발생 확률을 측정하기 위한 시스템.
  11. 제 10 항에 있어서,
    상기 제어부는 검사된 결함 정보 및 레이아웃 정보를 비교한후 비교한 데이타를 개연성있는 파라미터로 분류하는 결정 츄리 판정부와,
    상기 검사된 결함 정보 및 상기 결정 츄리 판정부에 의하여 순수 결함에 의한 불량될 확률(KR)을 산출하는 킬 레이쇼 산출부, 및
    상기 순수 결함에 의하여 불량될 확률(KR)에 의하여 웨이퍼에 대한 결함 제한 수율(DLY)을 산출하는 결함 제한 수율 산출부를 포함하는 것을 특징으로 순수 결함에 의한 불량 발생 확률을 측정하기 위한 시스템.
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