JP2003315415A - 半導体デバイス解析システム - Google Patents

半導体デバイス解析システム

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JP2003315415A
JP2003315415A JP2002120528A JP2002120528A JP2003315415A JP 2003315415 A JP2003315415 A JP 2003315415A JP 2002120528 A JP2002120528 A JP 2002120528A JP 2002120528 A JP2002120528 A JP 2002120528A JP 2003315415 A JP2003315415 A JP 2003315415A
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defect
semiconductor device
defective
analysis system
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Toshikazu Tsutsui
俊和 筒井
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 実際のデバイスの検査結果と照合させること
なく、不良発生に対する半導体デバイスの影響を調べる
ことが可能な半導体デバイス解析システムを得る。 【解決手段】 データ解析用ＥＷＳ内のデータ解析機構
２ａにおいて、不良発生部１１は、実際の半導体デバイ
スに発生すると想定される不良形状データを擬似的に発
生する。解析データベース９には不良形状認識部８によ
って得られた不良形状認識済みデータと不良発生部１１
によって得られた不良形状データとが蓄積される。デー
タ処理部１０はこれら２つのデータに基づく不良解析処
理を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
の不良原因を解析に際し、不良発生に対する半導体デバ
イスの影響を調べる半導体デバイス解析システムに関す
るものである。
【０００２】
【従来の技術】半導体デバイスの不良検出手法として、
テスタを用いる方法が知られている。このテスタによっ
て得られた電気的な不良情報を元に不良形状、不良数を
認識する。この方法は、半導体デバイス内で得られた不
良を、行方向に沿ったＸ座標及び、列方向に沿ったＹ座
標で定義される座標空間内にビットの位置を示すフェイ
ルビットマップ（以下、「ＦＢＭ」と略記）で表示す
る。このＦＢＭを用いて解析を行う場合、従来インライ
ン検査データから得られた異物、欠陥座標と、ＦＢＭで
得られた不良情報とを照合し、一致したものがデバイス
に対して影響があるものと判断していた。このような半
導体デバイスの不良検出方法は、例えば、特開平８−２
９３５３３号公報に開示されている。
【０００３】
【発明が解決しようとする課題】このような不良検出方
法を用いて製造ラインの実力を認識するシステムを構築
する場合、実際に対象となる製造ラインにデバイスを流
し各工程毎にインライン検査を実施し、ＦＢＭデータを
照合させる必要がある。このように従来の不良検出方法
を用いる場合、不良が半導体デバイスへ与える影響を知
るには実際のデバイスの検査結果と照合させるなどの実
際の作業が必要となるという問題点があった。
【０００４】この発明は上記問題点を解決するためにな
されたもので、実際の半導体デバイスの欠陥検査結果を
用いることなく、不良発生に対する半導体デバイスの影
響を調べることが可能な半導体デバイス解析システムを
得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体デバイス解析システムは、半導体デバイス
の不良箇所及び形状等を解析するデータ解析機構を有し
ており、前記データ解析機構は、デバイスに発生する不
良の形状を規定した不良形状データを擬似的に生成する
不良形状データ生成部と、前記不良形状データに基づき
不良解析処理を行う不良解析処理部と、を備えている。
【０００６】また、請求項２の発明は、請求項１記載の
半導体デバイス解析システムであって、前記不良形状デ
ータ生成部は不良形状データの発生内容を指示する指示
情報を受け、該指示情報に基づき前記不良形状データを
発生する不良発生部を含む。
【０００７】また、請求項３の発明は、請求項２記載の
半導体デバイス解析システムであって、前記指示情報は
不良形状種別を指示する情報を含む。
【０００８】また、請求項４の発明は、請求項２記載の
半導体デバイス解析システムであって、前記指示情報は
ウェーハ上の不良チップの分布であるウェーハ分布、及
びチップ内の不良分布であるチップ分布を指定する情報
含み、前記不良形状データ生成部は、前記指示情報の指
示する前記ウェーハ分布及び前記チップ分布に合致した
前記不良形状データを発生する不良発生部を含む。
【０００９】また、請求項５の発明は、請求項１記載の
半導体デバイス解析システムであって、前記データ解析
機構は、半導体デバイスに対する電気的良・不良のテス
ト結果に基づき、不良形状が認識された不良形状認識済
みデータを格納する解析データベースを含み、前記不良
形状データ生成部は、前記不良形状認識済みデータを加
工処理して前記不良形状データを発生する不良データ加
工処理部を含む。
【００１０】また、請求項６の発明は、請求項１記載の
半導体デバイス解析システムであって、前記データ解析
機構は、所定の製造ライン上における半導体デバイスの
欠陥検査結果データであるインライン検査データに相当
するデータを発生するインライン欠陥発生部をさらに備
え、前記不良形状データ生成部は、前記インライン検査
データに相当するデータを、電気的不良を規定する前記
不良形状データに変換して、当該不良形状データを発生
する不良変換部を含む。
【００１１】また、請求項７の発明は、請求項６記載の
半導体デバイス解析システムであって、前記インライン
検査データに相当するデータは、所定の製造ライン上に
おける実際の検査データである実インライン検査データ
に関連したデータを含む。
【００１２】また、請求項８の発明は、請求項６記載の
半導体デバイス解析システムであって、前記データ解析
機構は、前記実インライン検査データを受け、所定の解
析処理を行い解析処理後実インライン検査データを得る
インラインデータ解析処理部をさらに備え、前記インラ
イン不良発生部は、前記解析処理後実インライン検査デ
ータに基づき前記インライン検査データを発生する。
【００１３】また、請求項９の発明は、請求項８記載の
半導体デバイス解析システムであって、前記所定の解析
処理はインライン検査におけるデバイス種別に基づく選
別処理を含む。
【００１４】また、請求項１０の発明は、請求項８記載
の半導体デバイス解析システムであって、前記所定の解
析処理はインライン検査における欠陥サイズに基づく選
別処理を含む。
【００１５】また、請求項１１の発明は、請求項８記載
の半導体デバイス解析システムであって、前記所定の解
析処理はインライン検査における欠陥種別の識別処理を
含む。
【００１６】また、請求項１２の発明は、請求項８記載
の半導体デバイス解析システムであって、前記所定の解
析処理はインライン検査工程に基づく選別処理を含む。
【００１７】また、請求項１３の発明は、請求項６記載
の半導体デバイス解析システムであって、前記不良形状
データは、不良度合に関する情報を付加されたデータを
含む。
【００１８】
【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１である半導体デバイス解析システムのシ
ステム構成を示すブロック図である。同図に示すよう
に、イーサーネット等のネットワーク１を介してデータ
解析用ＥＷＳ２、テスタコントローラ４、インライン検
査装置５及びインライン検査データベース６が相互に接
続され、テスタコントローラ４にＬＳＩテスタ３が接続
されている。また、データ解析用ＥＷＳ２は内部にデー
タ解析機構２ａを有し、テスタコントローラ４は内部に
テスタデータベース７を有している。
【００１９】このような構成において、ＬＳＩテスタ３
は半導体デバイスの電気的不良を検査し、インライン検
査装置５はデバイスの製造ラインで行われる検査に用い
られ、このインライン検査装置５によって検査された異
物等の欠陥データがインライン検査データとしてインラ
イン検査データベース６に蓄積される。本半導体デバイ
ス解析システムによる解析支援処理は、データ解析用Ｅ
ＷＳ２内のデータ解析機構２ａによって実行される。
【００２０】図２はデータ解析機構２ａの詳細を示すブ
ロック図である。データ解析機構２ａは不良形状認識部
８、解析データベース９、データ処理部１０、不良（形
状データ）発生部１１及び表示部１２を有している。
【００２１】ＬＳＩテスタ３は製品となった半導体デバ
イスに対する電気的良・不良のテストを行う。ＬＳＩテ
スタ３によるテスト結果は、テスタコントローラ４内の
テスタデータベース７に蓄積される。
【００２２】このテスタデータベース７に蓄積されたテ
スト結果、例えば、メモリデバイスにおける不良ビット
結果は位置を表す情報しか持たない。このため、データ
解析機構２ａでは、内部の不良形状認識部８によって不
良相互の位置関係により不良の形状認識を行う。
【００２３】図３は２次元平面で構成されるメモリ空間
に不良が存在した場合の形状認識結果を示す説明図であ
る。同図において、２次元平面（ＸＹ平面）で示される
一つの電気的情報をもつ位置をビットと呼ぶ場合、不良
形状認識部８によって、不良位置情報を元に、不良が単
独で存在するシングルビット不良２０、ビットが２つ隣
接して存在するペアビット不良２１、Ｘ方向に並んで存
在するＸライン不良２２、Ｙ方向に並んで存在するＹラ
イン不良２３などの不良形状を認識し区別する。
【００２４】さらに、不良形状認識部８は、ライン不良
などであればその長さ（不良ビット数）も形状の情報と
して認識する。この不良形状認識部８で認識されたデー
タは、不良形状認識済みデータとして解析データベース
９に蓄積される。
【００２５】そして、解析データベース９に蓄積された
不良形状認識済みデータは、データ処理部１０によっ
て、統計処理、データの重ねあわせ、差分や不良がデバ
イスにとって致命的な不良となるか判断する致命不良抽
出などの不良解析処理が行われる。そして、データ処理
部１０の制御下で、認識結果一覧表示、統計処理された
結果及び不良マップなどを表示部１２上に表示する。
【００２６】不良形状データ生成部に相当する不良発生
部１１は、実際の半導体デバイスに発生すると想定され
る不良形状データを擬似的に発生する。
【００２７】一般に、半導体デバイスでの不良発生に対
する影響の一つである電気的不良部をあらかじめ作りこ
まれた冗長回路に置き換えることで良品として救済する
ことが出来る。これらの冗長回路の最適化を図るため
に、不良発生部１１から意図的にランダムに不良形状デ
ータを発生させることは有益である。
【００２８】したがって、解析データベース９には不良
形状認識部８によって得られた不良形状認識済みデータ
と不良発生部１１によって得られた不良形状データとが
蓄積され、データ処理部１０はこれら２つのデータに基
づき、上述した不良解析処理を行う。
【００２９】実施の形態１のデータ解析機構２ａは、不
良形状データを内部の不良発生部１１から擬似的にラン
ダムに発生する機能を有することで、実際の半導体デバ
イスのテスト結果を用いることなく、不良に対する冗長
回路の有効性を確認することが可能となる。例えば、こ
のランダムに発生する不良形状データに基づきデータ処
理部１０によって得た致命率との相関を検証することに
より良品取れ率がよい回路構成の決定の指針となる結果
を得ることができる。
【００３０】このように、実施の形態１の半導体デバイ
ス解析システムは、不良形状データを擬似的に発生する
不良発生部１１を内部に組み込むことにより、従来は実
際のデータでしか検証できなかった冗長回路の検証等の
不良解析処理を、擬似的に発生させた多くのデータに対
して実施することができる。
【００３１】＜実施の形態２＞実施の形態１では不良形
状データをランダムに発生させたが、実施の形態２では
不良形状データをユーザ指定情報１５に基づく規則性を
もたせて発生させている。
【００３２】図４はこの発明の実施の形態２である半導
体デバイス解析システムにおけるデータ解析機構２ｂの
詳細を示す説明図である。なお、全体構成は図１で示し
た実施の形態１の構成と同様である。
【００３３】図４に示すように、不良発生部１１はユー
ザ指定情報１５に基づき不良形状データを発生する。ユ
ーザ指定情報１５はウェーハ内の発生チップ数、チップ
当たりの不良数および不良サイズ等を指定する。したが
って、ユーザは、ユーザ指定情報１５を用いて不良の形
状や大きさなどを設定することができる。
【００３４】図５は不良発生部１１による不良発生方法
設定用の不良発生パラメータ５１を示す説明図である。
【００３５】図５において、「チップ空間」は不良形状
を発生させるチップのＸ、Ｙ座標空間を指定しており、
「不良形状」はパラメータ作成時の定義名である。サイ
ズは、不良の幅（ビット）×長さ（ビット）を示してい
る。特にビット不良では、不良サイズにあてはめるには
多くの場合が存在するため、サイズを（ランダム（＊）
×ランダム（＊）＜２（最大値）と定義し、長さや幅を
最大値２以下でランダムに発生されるようにする。Ｘラ
イン、Ｙライン不良は、長さの種類が少ないことが多く
設定しやすいため幅と長さだけで決定するものとする。
【００３６】また、「不良チップ数」に基づき、１ウェ
ーハ当たりの不良チップ数（ランダムに設定することも
可能）を指定することができ、「不良数（個／チッ
プ）」により１チップ当たりに発生する不良数である不
良度合いを指定することができる。また、「不良チップ
数」に直接チップ座標を書き込む（複数指定可）ことに
より、チップ位置を直接指定することもできる。
【００３７】図５の不良発生パラメータ５１では、ビッ
ト不良、Ｘライン不良、Ｙライン不良を定義することに
より、特定のチップのみに不良形状を定義するだけでな
く、いくつかの不良チップをウェーハ内に重複を許して
複数種発生させることで、他の不良と複雑に交錯した不
良を作成することができる。
【００３８】また、図５では示していないが、これ以外
にブロック不良といった任意のＸ、Ｙのサイズで決定さ
れる不良を作成することも可能である。冗長回路は、
Ｘ、Ｙそれぞれ別に保有する場合があるため、ユーザ指
定情報１５によって発生不良ごとに偏りを持たせる設定
を可能にすることで検証を容易にすることが可能とな
る。たとえば、プロセス的にＸラインに不良が発生しや
すいデバイスであれば、Ｘライン耐性のある冗長回路構
成を作ればよく、検証はＸライン発生に注目した形態で
あることが検証をよりデバイス特性に近いものとするこ
とができる。
【００３９】図６はデータ解析機構２ｂ内の不良発生部
１１の不良形状データ発生の処理内容を示すフローチャ
ートである。
【００４０】同図を参照して、まず、ステップＳ１で、
不良発生パラメータ５１を予め設定しておく。
【００４１】そして、ステップＳ２で、ユーザ指定情報
１５がビット不良を指定しているか否かを検証し、指定
している場合はステップＳ３で不良発生パラメータ５１
の不良形状：ビットに基づくビット不良の不良形状デー
タを発生した後ステップＳ４に移行し、指定していない
場合はステップＳ４に直ちに移行する。
【００４２】次に、ステップＳ４で、ユーザ指定情報１
５がＹライン不良を指定しているか否かを検証し、指定
している場合はステップＳ５で不良発生パラメータ５１
の不良形状：Ｙラインに基づくＹライン不良の不良形状
データを発生した後ステップＳ６に移行し、指定してい
ない場合はステップＳ６に直ちに移行する。
【００４３】その後、ステップＳ６で、ユーザ指定情報
１５がＸライン不良を指定しているか否かを検証し、指
定している場合はステップＳ７で不良発生パラメータ５
１の不良形状：Ｘラインに基づくＸライン不良の不良形
状データを発生した後ステップＳ８に移行し、指定して
いない場合はステップＳ８に直ちに移行する。
【００４４】最後に、ステップＳ８で、ステップＳ３，
Ｓ５，Ｓ７で発生した不良形状データを解析データベー
ス９に登録する。なお、ステップＳ３，Ｓ５，Ｓ７で発
生する不良チップ数は、不良発生パラメータ５１の「不
良数（チップ数）」に基づき決定する。
【００４５】このように、実施の形態２では、ユーザ指
定情報１５に基づき不良形状単位に発生方法を個別指定
することにより、データ処理部１０は、不良に対する回
路の最適化をより効率よく柔軟に対応して不良解析処理
を行うことができる。
【００４６】＜実施の形態３＞図７は及び図８は、実施
の形態３の半導体デバイス解析システムの不良発生部１
１による不良発生方法設定用の不良発生パラメータ５２
及び５３を示す説明図である。なお、データ解析機構２
ｂの構成は図４で示した実施の形態２の構成と同様であ
る。また、全体構成は図１で示した実施の形態１の構成
と同様である。ただし、実施の形態３では、ユーザ指定
情報１５として、ウェーハ分布、チップ分布の規則の有
無を指定することができる。
【００４７】図７及び図８に示すように、Ｘライン不
良、ビット不良それぞれにおいて、新たにウェーハ不良
発生パターン、チップ不良発生パターンが規定される。
なお、「不良形状」、「サイズ」、「不良チップ数」、
「不良数（個／チップ）」の意味するところは実施の形
態２と同様であるため説明を省略する。
【００４８】図９はウェーハ不良発生パターン例を示す
説明図である。同図の左上に示すように、ウェーハ１３
内に複数のチップ１４が配置されている構成において、
ウェーハ１３の中心部に矩形状に不良チップ１４ｆが発
生した場合を「分布１」、左下に示すように、逆Ｌ事情
にチップ１４が発生した場合を「分布２」、右下に示す
ように、右上方に不良チップ１４ｆが形成されている場
合を「分布３」と規定する。
【００４９】図１０はチップ不良発生パターン例を示す
説明図である。同図の上部に示すように、チップ１７の
中心部から右中心部にかけて不良パターン１８が点在し
ている分布を「分布Ａ」、下部に示すように、チップ１
７の左上から右上にかけて幅ｗで不良パターン１８が連
続的に分布している状態を「分布Ｂ」と規定している。
【００５０】図９及び図１０で示した不良発生パターン
を実施の形態３の不良発生部１１は予め格納している。
【００５１】図１１はデータ解析機構２ｂ内の不良発生
部１１の不良形状データ発生の処理内容を示すフローチ
ャートである。
【００５２】同図を参照して、まず、ステップＳ１１
で、不良発生パラメータ５３を予め設定しておく。
【００５３】そして、ステップＳ１２で、ユーザ指定情
報１５がビット不良を指定しているか否かを検証し、指
定している場合はステップＳ１３に移行し、指定してい
ない場合はステップＳ１８に直ちに移行する。
【００５４】ステップＳ１３において、ユーザ指定情報
１５によるウェーハ分布の規則指定の有無を検出し、規
則指定がある場合、ステップＳ１４に移行し、規則指定
がない場合はステップＳ１５に移行する。
【００５５】ステップＳ１４において、ウェーハ不良発
生パターンの設定を行う。すなわち、ビット不良の不良
発生パラメータ５３に基づき、ビット不良のパターン１
の場合はウェーハ不良発生パターンを「分布２」（図９
参照）に設定し、パターン２の場合はウェーハ不良発生
パターンを「分布３」（図９参照）に設定する。
【００５６】ステップＳ１５において、ユーザ指定情報
１５によるチップ分布の規則指定の有無を検出し、規則
指定がある場合、ステップＳ１６に移行し、規則指定が
ない場合はステップＳ１７に移行する。
【００５７】ステップＳ１６において、チップ不良発生
パターンの設定を行う。すなわち、ビット不良の不良発
生パラメータ５３に基づき、ビット不良のパターン１の
場合はチップ不良発生パターンをランダムに設定し、パ
ターン２の場合はチップ不良発生パターンを「分布Ａ」
（図１０参照）に設定する。
【００５８】そして、ステップＳ１７において、設定さ
れたウェーハ不良発生パターン及びチップ不良発生パタ
ーンに基づく、ビット不良を規定した不良形状データを
発生する。
【００５９】その後、ステップＳ１８で、不良形状デー
タの解析データベース９への登録を行う（ステップＳ１
２でＮｏの場合はビット不良を規定した不良形状データ
は登録されない）。
【００６０】なお、図１１で示すフローチャートでは説
明の都合上、ビット不良の有無に基づく処理についての
み示しているが、ビット不要と同様にして、Ｘライン不
良についてユーザ指定情報１５及び不良発生パラメータ
５２に基づく処理も勿論行える。
【００６１】このように、実施の形態３ではウェーハ不
良発生パターン及びチップ不良発生パターンに基づく分
布に特徴を持たせることで、より実用レベルに近い不良
を発生させることができる。
【００６２】＜実施の形態４＞図１２はこの発明の実施
の形態４である半導体デバイス解析システムにおけるデ
ータ解析機構２ｃの詳細を示す説明図である。なお、全
体構成は図１で示した実施の形態１の構成と同様であ
る。
【００６３】同図に示すように、不良形状データ生成部
に相当する不良データ加工処理部２８は、解析データベ
ース９に蓄えられた、実際のラインでテストされ形状認
識８で認識されたデータ、すなわち、同じ半導体デバイ
スに関する不良形状認識済みデータを受ける。
【００６４】そして、不良データ加工処理部２８は、不
良形状認識済みデータに基づき任意の不良マップを抽出
し不良データの特徴を解析する。抽出には複数のデータ
を積算や平均化、差分処理などの処理を行い、実際のラ
インで発生した不良形状データについての典型例を作り
出す加工処理を行う。
【００６５】図１３及び図１４は不良データ加工処理部
２８による加工処理例を示す説明図である。図１３に示
すように、似通った分布を示す不良形状認識済みデータ
４１ａ，４１ｂを集めて平均化して加工不良パターン４
２を得た例を示している。
【００６６】図１４に示すように、分布の方向が異なる
ものでも分布が同一の要因であるよう不良形状認識済み
データ４３ａ，４３ｂに対し、ウェーハの向きを不良分
布が一致するように変えた（不良形状認識済みデータ４
３ｂのウェーハを１８０度回転した）後、不良を平均化
して加工不良パターン４４を得た例を示している。
【００６７】このように、実施の形態４の不良データ加
工処理部２８から発生される不良形状データは、実際の
ラインの欠陥実績に関連した不良形状認識済みデータに
基づき加工したデータであるため、回路を設計する場合
にプロセスやデバイスの製造ラインの欠陥実績を想定し
ながら冗長構成などを作ることが可能となり、より有用
な不良解析処理が実現できる。
【００６８】＜実施の形態５＞図１５はこの発明の実施
の形態５である半導体デバイス解析システムにおけるデ
ータ解析機構２ｄの詳細を示す説明図である。なお、全
体構成は図１で示した実施の形態１の構成と同様であ
る。
【００６９】インライン欠陥発生部２９からインライン
検査データに相当するデータが出力される。このインラ
イン検査データに相当するデータは、製造ライン上にお
ける半導体デバイスの欠陥検査結果データであるインラ
イン検査データに相当するデータであり、欠陥発生工
程、チップ座標、任意の原点からのチップ内座標、およ
び欠陥のサイズで構成されている。この疑似インライン
検査データが不良変換部３０に送られる。なお、ここで
いう、「欠陥」とは通常の欠陥とともに異物等を含む、
インライン検査装置５で検査可能な欠陥に相当するのも
のを意味する。
【００７０】不良形状データ生成部に相当する不良変換
部３０は疑似インライン検査データを受け、インライン
検査データにおける検査工程、チップ内座標、及び欠陥
サイズから電気的不良を規定した不良形状データに変換
する。
【００７１】図１６は不良変換部３０による不良形状パ
ターン決定プロセスを示す説明図である。同図に示すよ
うに、インライン検査データで規定される検査工程、チ
ップ内座標、欠陥サイズに基づき、不良形状パターンが
決定する。
【００７２】図１６の例では工程Ａで、チップ内座標が
「１０＜Ｘ＜１００，５００＜Ｙ＜１０００」、欠陥サ
イズＳ（μｍ）が「０．１＜Ｓ＜０．３」のとき、Ｘラ
イン不良、電気不良幅２本、電気不良長さ５１２ビット
の不良形状パターンが決定した例を示している。
【００７３】図１７は不良変換部３０による不良アドレ
ス算出方法を示すフローチャートである。不良アドレス
とは半導体デバイスがメモリの場合における不良アドレ
ス位置を意味する。
【００７４】同図を参照して、ステップＳ２１で、イン
ライン検査データのチップ内（欠陥）座標をアドレス原
点の座標系（Xdis, Ydis）に変換する。変換は、インラ
イン検査データのチップ内座標から、インライン検査デ
ータの原点位置と電気的アドレス原点位置間の距離を引
いてやることで（Xdis, Ydis）が導かれる。
【００７５】次に、ステップＳ２２で半導体デバイス内
の種々の幅を設定する。例えば、半導体デバイス内のビ
ット間の距離、すなわち、ピッチをＰ（Ｘ方向のピッチ
ＸＰあるいはＹ方向のピッチＹＰ）それぞれに定数とし
てデバイスの設計情報よりあらかじめ求めておく。さら
に、デバイス内にある周辺回路部やダミー回路、スペア
配線など、等間隔でない領域の幅を求める。これらをス
ペースＡ，Ｂ…とする。
【００７６】また、同時にスペースＡ，Ｂ…の存在する
位置のアドレスも求めておき、それぞれｎ１，ｎ２…と
する。これらｎ１，ｎ２はアドレスＮ（Ｘアドレスある
いはＹアドレスのいずれか）によって決定する変数であ
る。例えば、ｎ１＝Ｎ／２５６、ｎ２＝Ｎ／１２８等で
決定する。
【００７７】そして、ステップＳ２３で、ステップＳ２
２で設定した種々の幅に基づき、アドレスＮを０から順
番に増加させながら、不良アドレスを算出する。
【００７８】例えば、不良アドレスのＸアドレスを求め
る場合、Ｘアドレスを０〜Ｎから順にインクリメントし
ながら、アドレスＮのＸ座標ＸＮ｛ＸＮ＝Ｎ・Ｐ＋ｎ１
・Ａ＋ｎ２・Ｂ＋…｝を求める。そして、Ｘ座標ＸＮと
インライン検査データのＸ座標Ｘdisとの差がＸ方向の
ピッチＸＰを下回った｛Ｘdis−ＸＮ＜ＸＰ｝とき、当
該ＸＮを不良ＸアドレスＸaddとして決定する。同様に
して不良ＹアドレスＹaddも決定することができる。
【００７９】その結果、座標（Xadd,Yadd）がインライ
ン検査データにおける欠陥座標を電気的な不良座標に置
き換えたときの不良アドレスとなる。
【００８０】このように、不良変換部３０は図１６で示
すようにインライン検査データに基づき求めた不良形状
パターンを、図１７のフローで求めた不良アドレスに配
置することにより、インライン検査データに基づき電気
的不良を規定した不良形状データを発生することができ
る。
【００８１】すなわち、実施の形態５は、このような電
気的不良変換を行う不良変換部３０を備えることによ
り、インライン検査における欠陥の影響を電気的不良と
して把握することが可能となる。
【００８２】＜実施の形態６＞図１８はこの発明の実施
の形態６である半導体デバイス解析システムにおけるデ
ータ解析機構２ｅの詳細を示す説明図である。なお、全
体構成は図１で示した実施の形態１の構成と同様であ
る。
【００８３】同図に示すように、データ解析機構２ｅ
は、インライン検査データベース６に登録された実際の
インライン検査データ（以下、「実インライン検査デー
タ」と略記）を受けるインラインデータ解析処理部３１
を有している点が、図１５で示した実施の形態５と異な
る。
【００８４】インラインデータ解析処理部３１は、実イ
ンライン検査データに対し統計的に加工する等の解析処
理を行い、その結果得られる解析結果をインライン欠陥
発生部３２に与える。解析結果として、例えば、実イン
ライン検査データにおけるごみチェック用のデータや、
製品検査のデータを加工し、ラインのインライン検査結
果に対して代表的な結果とする等が考えられる。
【００８５】インライン欠陥発生部３２はインラインデ
ータ解析処理部３１の解析結果に基づき、実インライン
検査データに相当するデータを発生する。
【００８６】その結果、実施の形態６では、実インライ
ン検査データに相当するデータに基づき、インライン検
査によるラインの欠陥実績をインラインデータ解析処理
部３１によって把握することができるため、製造ライン
のインラインでの欠陥実績に基づいた回路検証が可能と
なる。
【００８７】＜実施の形態７＞図１９はこの発明の実施
の形態７であるインラインデータ解析処理部周辺を示す
説明図である。データ解析機構の他の構成は図１８で示
した実施の形態６の構成と同様であり、全体構成は図１
で示した実施の形態１の構成と同様である。
【００８８】インライン検査装置５で得られたデータ
は、すべてインライン検査データベース６に蓄えられ
る。実施の形態７のインラインデータ解析処理部３１ａ
はこのデータを任意の指定したデバイスの実インライン
検査データのみ抽出し加工等の解析処理を行って解析結
果をインライン欠陥発生部３２に出力する。図１９の例
ではデバイスＡ〜Ｃのうち、デバイスＢの実インライン
検査データのみを解析処理対象として解析処理を行う場
合を示している。なお、解析処理対象となるデバイスの
指定は外部から与える、予め設定しておく等の対応が考
えられる。
【００８９】なお、インライン検査データベース６に登
録される実インライン検査データには、どの半導体デバ
イスであるかを示すデバイス情報が、インライン検査時
に付加されている。
【００９０】このように、実施の形態７は、半導体デバ
イス特有のインラインにおける欠陥を抽出することが可
能となり、不良解析に適した内容のインライン検査デー
タに相当するデータを得ることができ、その結果、実施
の形態７の半導体デバイス解析システムは、選別された
デバイス種別に関する詳細な不良解析処理が行える。
【００９１】＜実施の形態８＞図２０はこの発明の実施
の形態８であるインラインデータ解析処理部周辺を示す
説明図である。データ解析機構の他の構成は図１８で示
した実施の形態６の構成と同様であり、全体構成は図１
で示した実施の形態１の構成と同様である。
【００９２】インライン検査装置５で得られたデータ
は、すべてインライン検査データベース６に蓄えられ
る。実施の形態８のインラインデータ解析処理部３１ｂ
はこのデータを任意の指定したサイズの欠陥のみ抽出し
加工等の解析処理を行って解析結果をインライン欠陥発
生部３２に出力する。図２０の例ではサイズ「Ａ〜
Ｂ」，「Ｂ〜Ｃ」及び「上記以外」のうち、サイズ「Ｂ
〜Ｃ」の実インライン検査データのみを解析処理対象と
して解析処理を行う場合を示している。なお、解析処理
対象となる欠陥サイズの指定は外部から与える、予め設
定しておく等の対応が考えられる。
【００９３】このように、実施の形態８は、サイズ特有
のインラインにおける欠陥を抽出することが可能とな
り、不良解析に適した内容のインライン検査データに相
当するデータを得ることができ、その結果、実施の形態
８の半導体デバイス解析システムは、選別された欠陥サ
イズに関する詳細な不良解析処理が行える。
【００９４】不良変換部３３によって電気的不良に変換
する前に、インライン検査結果から必要な情報を抽出す
る上で電気的不良の特徴は欠陥サイズに大きく左右され
る。したがって、実施の形態８のように特定の欠陥サイ
ズの実インライン検査データを選択的に解析することは
非常に有用である。
【００９５】＜実施の形態９＞図２１はこの発明の実施
の形態９であるインラインデータ解析処理部の不良変換
部３０による不良形状パターン決定プロセスを示す説明
図である。なお、データ解析機構の構成は図１８で示し
た実施の形態６の構成と同様であり、全体構成は図１で
示した実施の形態１の構成と同様である。
【００９６】インライン検査装置５で得られた実インラ
イン検査データは、すべてインライン検査データベース
６に蓄えられる。さらに、実インライン検査データに
は、インラインで欠陥が検出された位置をインラインＳ
ＥＭなどで観察して得られる欠陥形状に関する欠陥形状
情報が付加されている。
【００９７】実施の形態９のインラインデータ解析処理
部はこの実インライン検査データに基づき解析処理を行
い、解析結果を得る。この解析結果には実インライン検
査データ内の欠陥形状情報に基づき分類される欠陥カテ
ゴリーが含まれる。欠陥カテゴリーとしては、形状、高
さ、突起状、染み状、膜中異物、エッチング残などが挙
げられる。
【００９８】インライン欠陥発生部３２は欠陥カテゴリ
ーを含む解析処理後実インライン検査データを不良変換
部３０に与える。不良変換部３０は、解析処理後実イン
ライン検査データに基づき不良形状パターンを決定す
る。
【００９９】すなわち、実施の形態９の不良変換部３０
は、解析処理後実インライン検査データで規定される検
査工程、チップ内座標、欠陥カテゴリー及び欠陥サイズ
に基づき、不良形状パターンを決定する。
【０１００】図２１の例では、工程Ａで、チップ内座標
が「２０＜Ｘ＜１００，５００＜Ｙ＜１０００」、欠陥
カテゴリーが「突起」、欠陥サイズＳ（μｍ）が「０．
１＜Ｓ＜０．３」のとき、Ｘライン不良、電気不良幅２
本、電気不良長さ５１２ビットの不良形状パターンが決
定した例を示している。
【０１０１】このように、実施の形態９のインラインデ
ータ解析処理部３１は、欠陥カテゴリーを電気不良変換
時に変換の判定項目として使用することにより、実イン
ライン検査データの欠陥カテゴリーを考慮した不良形状
データに基づく不良解析処理が行える。
【０１０２】＜実施の形態１０＞実施の形態１０では、
実インライン検査データを任意の指定したインライン検
査工程の欠陥のみ抽出し加工等の解析処理を行ってい
る。
【０１０３】図２２はこの発明の実施の形態８であるイ
ンラインデータ解析処理部周辺を示す説明図である。デ
ータ解析機構の他の構成は図１８で示した実施の形態６
の構成と同様であり、全体構成は図１で示した実施の形
態１の構成と同様である。
【０１０４】インライン検査装置５で得られたデータ
は、すべてインライン検査データベース６に蓄えられ
る。実施の形態８のインラインデータ解析処理部３１ｃ
はこのデータを任意の指定したインライン検査工程の欠
陥のみ抽出し加工等の解析処理を行って解析結果をイン
ライン欠陥発生部３２に出力する。図２２の例では（イ
ンライン検査）工程Ａ〜工程Ｃのうち、工程Ｂの実イン
ライン検査データのみを解析処理対象として解析処理を
行う場合を示している。なお、解析処理対象となる工程
の指定は外部から与える、予め設定しておく等の対応が
考えられる。
【０１０５】このように、実施の形態１０では、工程別
に解析することで、より詳細なデータを得ることがで
き、選別されたインライン検査工程に関する詳細な不良
解析処理が行える。なお、インライン検査工程データの
チェック方法はベアウェーハで行うようにする。このた
め、従来の実デバイス上の検査データに加え、工程管理
用に用いているごみ検査用ウェーハの実インライン検査
データを得ることができる。
【０１０６】また、実施の形態１０では、選別されたイ
ンライン検査工程データに基づくことにより、実際にデ
バイスが流れていなくとも、製造ライン、装置のごみウ
ェーハなどで欠陥実績を推し量ることができ、新たなデ
バイスに対する製造ラインの実力把握と回路検証が可能
となる。
【０１０７】＜実施の形態１１＞図２３はこの発明の実
施の形態１１であるインラインデータ解析処理部の不良
変換部３０による不良形状パターン決定プロセスを示す
説明図である。なお、データ解析機構の構成は図１８で
示した実施の形態６の構成と同様であり、全体構成は図
１で示した実施の形態１の構成と同様である。
【０１０８】実施の形態１１では、検査工程ごとにイン
ライン検査で検出された欠陥はすべて電気的不良になる
とは、考えにくいことから、検査工程および不良形状の
組み合わせ単位で不良発生率を定義し、インライン検査
データのデータ形式で発生させ不良変換部８で変換する
ときにこの発生率を掛け、現実に即した電気的不良を発
生することを可能にしている。
【０１０９】図２４は配線３７上に導電性の異物３８が
形成されている状態を模式的に示した説明図である。同
図に示すように、隣接する配線３７，３７間に跨って導
電性を有する異物３８（欠陥の一種）が形成された場合
に電気的不良が生じる。
【０１１０】図２５は異物起因不良発生メカニズムを模
式的に示す説明図である。同図において、導電性の異物
３８が電気的不良になる場合の異物３８の配置を検討し
ている。ここで、同図に示すように、異物３８のサイズ
が０．７μｍであり配線３７のサイズは例えば、０．５
／０．５μｍ（配線／スペース）であった場合について
説明する。
【０１１１】この場合に、異物３８の位置について配線
３７上のケースＡからケースＢ，ケースＣ及びケースＤ
（ケースＡと等価な位置）の順でずらしていった場合、
ケースＢで隣接する配線３７の双方に触れるショート状
態となり、このショート状態はケースＣで異物３８の端
部が中央の配線３７に触れるまで維持され、その後、シ
ョート状態が回避され、ケースＤでは完全に非ショート
状態となる。すなわち、ここで電気的不良となっている
のは、配線３７に対する導電性の異物３８の配置がケー
スＢ〜ケースＣまでに該当する場合である。
【０１１２】図２５の例で電気的不良が発生する確率Ｐ
Ｅ（以下、「発生率ＰＥ」と略記する。）は、｛ＰＥ＝
（０．７−０．５）／１．０｝によって、ＰＥ＝０．２
となる。つまり移動距離１．０μｍ（ケースＡ〜ケース
Ｄまでの距離）に対して不良発生している距離０．２μ
ｍ（＝０．７−０．５）（ケースＢ〜ケースＣまでの距
離）の占める割合が、上記条件で異物３８が発生した場
合に発生率ＰＥを求めることができる。
【０１１３】そして、図２３に示すように、不良度合に
関する情報である発生率ＰＥを不良形状データに付加す
ることができる。上述した発生率ＰＥの付加処理は、上
記した内容でインラインデータ解析処理部３１が行って
も、不良変換部３３が行っても良い。
【０１１４】このように、実施の形態１１では、各異物
サイズや、カテゴリー、工程（プロセス）などに対して
電気的不良に変換する場合に発生率ＰＥを設定し、イン
ライン検査データに相当するデータを用いた場合の自動
不良発生方法を、より実際のデバイスに近い不良を発生
することができる効果を奏する。
【０１１５】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体デバイス解析システムは、不良形
状データを擬似的に発生させることにより、実際の半導
体デバイスに対するテスト結果を用いることなく、より
多くの不良形状データに基づく不良解析処理を行うこと
ができる。
【０１１６】請求項２記載の半導体デバイス解析システ
ムは、指示情報に基づく不良形状データを発生させるこ
とにより、効率よい不良解析処理が行える。
【０１１７】請求項３記載の半導体デバイス解析システ
ムは、不良形状種別に基づく不良形状データを発生させ
ることにより、効率よい不良解析処理が行える。
【０１１８】請求項４記載の半導体デバイス解析システ
ムは、指定情報の指示するウェーハ分布及びチップ分布
に合致した形状データを発生させることにより、より実
用レベルに近い不良解析処理が行える。
【０１１９】請求項５記載の半導体デバイス解析システ
ムは、不良形状認識済みデータを加工処理して不良形状
データを発生することにより、有用な不良解析処理が実
現できる。
【０１２０】請求項６記載の半導体デバイス解析システ
ムは、所定の製造ライン上の検査における欠陥の影響を
電気的不良として把握することができる。
【０１２１】請求項７記載の半導体デバイス解析システ
ムは、実際の製造ライン上における欠陥実績に基づいた
不良解析を行うことができる。
【０１２２】請求項８記載の半導体デバイス解析システ
ムは、インラインデータ解析処理部による解析結果を利
用した、不良解析に適した内容のインライン検査データ
を得ることができる。
【０１２３】請求項９記載の半導体デバイス解析システ
ムは、選別されたデバイス種別に関する詳細な不良解析
処理が行える。
【０１２４】請求項１０記載の半導体デバイス解析シス
テムは、選別された欠陥サイズに関する詳細な不良解析
処理が行える。
【０１２５】請求項１１記載の半導体デバイス解析シス
テムは、欠陥カテゴリーを考慮した不良形状データに基
づく不良解析処理が可能となる。
【０１２６】請求項１２記載の半導体デバイス解析シス
テムは、選別されたインライン検査工程に関する詳細な
不良解析処理が行える。
【０１２７】請求項１３記載の半導体デバイス解析シス
テムは、不良度合を考慮した不良形状データに基づく不
良解析処理が行える。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である半導体デバイ
ス解析システムのシステム構成を示すブロック図であ
る。
【図２】 データ解析機構の詳細を示すブロック図であ
る。
【図３】 ２次元平面で構成されるメモリ空間に不良が
存在した場合の形状認識結果を示す説明図である。
【図４】 この発明の実施の形態２である半導体デバイ
ス解析システムにおけるデータ解析機構の詳細を示す説
明図である。
【図５】 不良発生部による不良発生方法設定用の不良
発生パラメータ５１を示す説明図である。
【図６】 データ解析機構内の不良発生部の不良形状デ
ータ発生の処理内容を示すフローチャートである。
【図７】 不良発生部による不良発生方法設定用の不良
発生パラメータを示す説明図である。
【図８】 不良発生部による不良発生方法設定用の不良
発生パラメータを示す説明図である。
【図９】 ウェーハ不良発生パターン例を示す説明図で
ある。
【図１０】 チップ不良発生パターン例を示す説明図で
ある。
【図１１】 データ解析機構内の不良発生部の不良形状
データ発生の処理内容を示すフローチャートである。
【図１２】 この発明の実施の形態４である半導体デバ
イス解析システムにおけるデータ解析機構の詳細を示す
説明図である。
【図１３】 不良データ加工処理部による加工処理例を
示す説明図である。
【図１４】 不良データ加工処理部による加工処理例を
示す説明図である。
【図１５】 この発明の実施の形態５である半導体デバ
イス解析システムにおけるデータ解析機構の詳細を示す
説明図である。
【図１６】 不良変換部による不良形状パターン決定プ
ロセスを示す説明図である。
【図１７】 不良変換部による不良アドレス算出方法を
示すフローチャートである。
【図１８】 この発明の実施の形態６である半導体デバ
イス解析システムにおけるデータ解析機構の詳細を示す
説明図である。
【図１９】 この発明の実施の形態７であるインライン
データ解析処理部周辺を示す説明図である。
【図２０】 この発明の実施の形態８であるインライン
データ解析処理部周辺を示す説明図である。
【図２１】 この発明の実施の形態９であるインライン
データ解析処理部の不良変換部による不良形状パターン
決定プロセスを示す説明図である。
【図２２】 この発明の実施の形態１０であるインライ
ンデータ解析処理部周辺を示す説明図である。
【図２３】 この発明の実施の形態１１であるインライ
ンデータ解析処理部の不良変換部による不良形状パター
ン決定プロセスを示す説明図である。
【図２４】 配線に導電性の異物が形成されている状態
を模式的に示した説明図である。
【図２５】 異物起因不良発生メカニズムを模式的に示
す説明図である。
【符号の説明】
２ データ解析用ＥＷＳ、２ａ〜２ｅ データ解析機
構、３ ＬＳＩテスタ、４ テスタコントローラ、５
インライン検査装置、６ インライン検査データベー
ス、７ テスタデータベース、８ 不良形状認識部、９
解析データベース、１０ データ処理部、１１ 不良
発生部、１２ 表示部、１５ ユーザ指定情報、２８
不良データ加工処理部、２９，３２ インライン不良発
生部、３０，３３ 不良変換部、３１，３１ａ，３１ｂ
インラインデータ解析処理部、不良発生パラメータ、
５１〜５３ 不良発生パラメータ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスの不良箇所及び形状等を
    解析するデータ解析機構を有する半導体デバイス解析シ
    ステムであって、 前記データ解析機構は、 デバイスに発生する不良の形状を規定した不良形状デー
    タを擬似的に生成する不良形状データ生成部と、 前記不良形状データに基づき不良解析処理を行う不良解
    析処理部と、を備える半導体デバイス解析システム。
  2. 【請求項２】 請求項１記載の半導体デバイス解析シス
    テムであって、 前記不良形状データ生成部は不良形状データの発生内容
    を指示する指示情報を受け、該指示情報に基づき前記不
    良形状データを発生する不良発生部を含む、半導体デバ
    イス解析システム。
  3. 【請求項３】 請求項２記載の半導体デバイス解析シス
    テムであって、 前記指示情報は不良形状種別を指示する情報を含む、半
    導体デバイス解析システム。
  4. 【請求項４】 請求項２記載の半導体デバイス解析シス
    テムであって、 前記指示情報はウェーハ上の不良チップの分布であるウ
    ェーハ分布、及びチップ内の不良分布であるチップ分布
    を指定する情報含み、 前記不良形状データ生成部は、前記指示情報の指示する
    前記ウェーハ分布及び前記チップ分布に合致した前記不
    良形状データを発生する不良発生部を含む、半導体デバ
    イス解析システム。
  5. 【請求項５】 請求項１記載の半導体デバイス解析シス
    テムであって、 前記データ解析機構は、 半導体デバイスに対する電気的良・不良のテスト結果に
    基づき、不良形状が認識された不良形状認識済みデータ
    を格納する解析データベースを含み、 前記不良形状データ生成部は、前記不良形状認識済みデ
    ータを加工処理して前記不良形状データを発生する不良
    データ加工処理部を含む、 半導体デバイス解析システム。
  6. 【請求項６】 請求項１記載の半導体デバイス解析シス
    テムであって、 前記データ解析機構は、 所定の製造ライン上における半導体デバイスの欠陥検査
    結果データであるインライン検査データに相当するデー
    タを発生するインライン欠陥発生部をさらに備え、 前記不良形状データ生成部は、前記インライン検査デー
    タに相当するデータを、電気的不良を規定する前記不良
    形状データに変換して、当該不良形状データを発生する
    不良変換部を含む、半導体デバイス解析システム。
  7. 【請求項７】 請求項６記載の半導体デバイス解析シス
    テムであって、 前記インライン検査データに相当するデータは、所定の
    製造ライン上における実際の検査データである実インラ
    イン検査データに関連したデータを含む、半導体デバイ
    ス解析システム。
  8. 【請求項８】 請求項６記載の半導体デバイス解析シス
    テムであって、 前記データ解析機構は、 前記実インライン検査データを受け、所定の解析処理を
    行い解析処理後実インライン検査データを得るインライ
    ンデータ解析処理部をさらに備え、 前記インライン不良発生部は、 前記解析処理後実インライン検査データに基づき前記イ
    ンライン検査データを発生する、半導体デバイス解析シ
    ステム。
  9. 【請求項９】 請求項８記載の半導体デバイス解析シス
    テムであって、 前記所定の解析処理はインライン検査におけるデバイス
    種別に基づく選別処理を含む、半導体デバイス解析シス
    テム。
  10. 【請求項１０】 請求項８記載の半導体デバイス解析シ
    ステムであって、 前記所定の解析処理はインライン検査における欠陥サイ
    ズに基づく選別処理を含む、半導体デバイス解析システ
    ム。
  11. 【請求項１１】 請求項８記載の半導体デバイス解析シ
    ステムであって、 前記所定の解析処理はインライン検査における欠陥種別
    の識別処理を含む、半導体デバイス解析システム。
  12. 【請求項１２】 請求項８記載の半導体デバイス解析シ
    ステムであって、 前記所定の解析処理はインライン検査工程に基づく選別
    処理を含む、半導体デバイス解析システム。
  13. 【請求項１３】 請求項６記載の半導体デバイス解析シ
    ステムであって、 前記不良形状データは、不良度合に関する情報を付加さ
    れたデータを含む、半導体デバイス解析システム。
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