DE10258164A1

DE10258164A1 - Halbleitervorrichtungs-Analysesystem

Info

Publication number: DE10258164A1
Application number: DE10258164A
Authority: DE
Inventors: Toshikazu Tsutsui
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-04-23
Filing date: 2002-12-12
Publication date: 2003-11-20
Also published as: CN1453798A; KR20030083563A; US20030200056A1; TW559875B; JP2003315415A

Abstract

Es wird ein Halbleitervorrichtungs-Analysesystem geschaffen. In einem Datenanalysemechanismus (2a), der in einer Datenanalyse-Ingenieur-Workstation enthalten ist, erzeugt ein Fehlergenerator (11) künstlich Fehlerformdaten über die Form eines Fehlers, von dem angenommen wird, daß er in einer tatsächlichen Halbleitervorrichtung auftritt. Die Daten der erkannten Fehlerform, die von einer Fehlerform-Erkennungseinrichtung (8) geliefert werden, und die Fehlerformdaten, die von dem Fehlergenerator (11) geliefert werden, werden in einer Analysedatenbank (9) gespeichert. Ein Datenprozessor (10) führt anhand der Daten der erkannten Fehlerform und der Fehlerformdaten ein Fehleranalyseverfahren aus.

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungs- Analysesysteme und insbesondere ein Halbleitervorrichtungs- Analysesystem, mit dem bei der Analyse der Ursachen von Fehlern in Halbleitervorrichtungen der Einfluß der Halbleitervorrichtungen auf das Auftreten von Fehlern untersucht werden kann.

Bekannte Techniken zum Erfassen von Fehlern in Halbleitervorrichtungen umfassen ein Verfahren unter Verwendung eines Testers. Dieses Verfahren erkennt die Anzahl und die Form von Fehlern anhand von Informationen über einen elektrischen Fehler, die unter Verwendung des Testers erhalten werden. In diesem Verfahren wird ein in einer Halbleitervorrichtung erfaßter Fehler durch eine (im folgenden als "FBM") bezeichnete Fehler-Bitmap dargestellt, die die Stelle eines Bits in einem durch die X- und durch die Y-Koordinate entlang einer Zeile bzw. einer Spalte definierten Koordinatenraum angibt. Eine herkömmliche Analyse unter Verwendung der FBM wird in der Weise ausgeführt, daß die Verunreinigungs- und Defektkoordinaten, die aus Inline-Untersuchungsdaten erhalten werden, gegenüber Fehlerinformationen geprüft werden, die aus der FBM erhalten werden, und im Ergebnis der Prüfung beurteilt wird, daß eine Verunreinigung oder ein Defekt, für die es eine Übereinstimmung dazwischen gibt, einen Einfluß auf die Vorrichtung haben. Ein solches Verfahren zum Erfassen von Fehlern in Halbleitervorrichtungen ist beispielsweise in JP 8-293533 (1996) offenbart.

Allerdings erfordert die Konstruktion eines Systems zur Erkennung der Fähigkeit einer Fertigungsstraße unter Verwendung eines solchen Fehlererfassungsverfahrens, daß eine Vorrichtung tatsächlich in die interessierende Fertigungsstraße gebracht wird, um für jeden Verfahrensschritt eine Inline-Untersuchung auszuführen und dadurch das Ergebnis der Untersuchung gegenüber den FBM-Daten zu prüfen. Somit besitzt das herkömmliche Fehlererfassungsverfahren die Nachteile, daß das tatsächliche Verfahren erforderlich ist, d. h. etwa ein Vergleich mit dem Untersuchungsergebnis der tatsächlichen Vorrichtung ausgeführt werden muß, um Kenntnis über den Einfluß von Fehlern auf die Halbleitervorrichtung zu erlangen.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleitervorrichtungs-Analysesystem zu schaffen, das den Einfluß einer Halbleitervorrichtung auf das Auftreten von Fehlern untersuchen kann, ohne ein tatsächliches Defektuntersuchungsergebnis der Halbleitervorrichtung zu verwenden.

Diese Aufgabe wird erfindungsgemäß gelöst durch ein Halbleitervorrichtungs-Analysesystem nach Anspruch 1. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben;

Ein Halbleitervorrichtungs-Analysesystem gemäß der Erfindung besitzt einen Datenanalysemechanismus zur Analyse eines Fehlerorts und einer Fehlerform in einer Halbleitervorrichtung. Der Datenanalysemechanismus enthält einen Fehlerformdaten- Generator und einen Fehleranalyseprozessor. Der Fehlerformdaten-Generator erzeugt künstlich Fehlerformdaten, die die Form eines Fehlers in einer Vorrichtung angeben. Der Fehleranalyseprozessor führt an den Fehlerformdaten eine Fehleranalyseverarbeitung aus.

Das Halbleitervorrichtungs-Analysesystem erzeugt künstlich die Fehlerformdaten, um die Fehleranalyseverarbeitung anhand einer größeren Anzahl von Fehlerformdaten auszuführen, ohne ein Ergebnis eines tatsächlichen Tests einer Halbleitervorrichtung zu verwenden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen Blockschaltplan einer Systemkonfiguration eines Halbleitervorrichtungs-Analysesystems gemäß einer ersten bevorzugten Ausführungsform der Erfindung;
Fig. 2 einen ausführlichen Blockschaltplan eines Datenanalysemechanismus;
Fig. 3 ein Formerkennungsergebnis, wenn in einem durch eine zweidimensionale Ebene definierten Speicherraum ein Fehler vorhanden ist;
Fig. 4 einen ausführlichen Blockschaltplan eines Datenanalysemechanismus in dem Halbleitervorrichtungs-Analysesystem gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;
Fig. 5 eine Liste von Defekterzeugungsparametern zur Einrichtung eines Fehlererzeugungsverfahrens durch einen Fehlergenerator;
Fig. 6 einen Ablaufplan der Verfahrensschritte zum Erzeugen von Fehlerformdaten durch den Fehlergenerator in dem Datenanalysemechanismus;
Fig. 7, 8 Listen von Defekterzeugungsparametern zur Einrichtung eines Fehlererzeugungsverfahrens durch den Fehlergenerator;
Fig. 9A-9C Beispiele eines Wafer-Fehler-Erzeugungsmusters;
Fig. 10A, 10B Beispiele eines Chip-Fehler-Erzeugungsmusters;
Fig. 11 einen Ablaufplan der Verfahrensschritte zum Erzeugen der Fehlerformdaten durch den Fehlergenerator in dem Datenanalysemechanismus;
Fig. 12 einen ausführlichen Blockschaltplan eines Datenanalysemechanismus in dem Halbleitervorrichtungs-Analysesystem gemäß einer vierten bevorzugten Ausführungsform der Erfindung;
Fig. 13, 14 Beispiele eines Manipulationsverfahrens durch einen Fehlerdaten-Manipulationsprozessor;
Fig. 15 einen ausführlichen Blockschaltplan eines Datenanalysemechanismus in dem Halbleitervorrichtungs-Analysesystem gemäß einer fünften bevorzugten Ausführungsform der Erfindung;
Fig. 16 ein Fehlerformmuster-Bestimmungsverfahren durch einen Fehlerumsetzer;
Fig. 17 einen Ablaufplan eines Fehleradressen-Berechnungsverfahrens durch den Fehlerumsetzer;
Fig. 19 einen ausführlichen Blockschaltplan eines Datenanalysemechanismus in dem Halbleitervorrichtungs-Analysesystem gemäß einer sechsten bevorzugten Ausführungsform der Erfindung;
Fig. 20 einen Inline-Datenanalyseprozessor und seine Peripherieabschnitte gemäß einer siebenten bevorzugten Ausführungsform der Erfindung;
Fig. 20 einen Inline-Datenanalyseprozessor und seine Peripherieabschnitte gemäß einer achten bevorzugten Ausführungsform der Erfindung;
Fig. 21 das Fehlerformmuster-Bestimmungsverfahren durch den Fehlerumsetzer in einem Inline-Datenanalyseprozessor gemäß einer neunten bevorzugten Ausführungsform der Erfindung;
Fig. 22 einen Inline-Datenanalyseprozessor und seine Peripherieabschnitte gemäß einer zehnten bevorzugten Ausführungsform der Erfindung;
Fig. 23 das Fehlerformmuster-Bestimmungsverfahren durch den Fehlerumsetzer in einem Inline-Datenanalyseprozessor gemäß einer elften bevorzugten Ausführungsform der Erfindung;
Fig. 24 schematisch eine elektrisch leitende Verunreinigung, wie sie von Verdrahtungsleitungen gebildet wird; und
Fig. 25 schematisch einen von einer Verunreinigung erzeugten Fehlererzeugungsmechanismus.

Erste bevorzugte Ausführungsform

Fig. 1 ist ein Blockschaltplan einer Systemkonfiguration eines Halbleitervorrichtungs-Analysesystems gemäß einer ersten bevorzugten Ausführungsform der Erfindung. Wie in Fig. 1 gezeigt ist, sind eine Datenanalyse-EWS (Datenanalyse-Ingenieur-Workstation) 2, eine Testersteuereinrichtung 4, eine Inline-Untersuchungsvorrichtung 5 und eine Inline-Untersuchungsdatenbank 6 über ein Netz 1 wie etwa ein Ethernet miteinander verbunden. An die Testersteuereinrichtung 4 ist ein LSI-Tester 3 angeschlossen. Die Datenanalyse-EWS 2 enthält einen Datenanalysemechanismus 2a und die Testersteuereinrichtung 4 eine Testerdatenbank 7.
Mit einer solchen Systemkonfiguration testet der LSI-Tester 3 Halbleitervorrichtungen auf elektrische Fehler, wobei die Inline-Untersuchungsvorrichtung 5 zur Untersuchung in einer Fertigungsstraße der Vorrichtungen verwendet wird. Defektdaten über Verunreinigungen und dergleichen, die durch die Inline-Untersuchungsvorrichtung 5 untersucht wurden, werden als Inline-Untersuchungsdaten in der Inline-Untersuchungsdatenbank 6 gespeichert. Über den Datenanalysemechanismus 2a in der Datenanalyse-EWS 2 wird durch das Halbleitervorrichtungs- Analysesystem ein Analyseunterstützungsverfahren ausgeführt.
Fig. 2 ist ein ausführlicher Blockschaltplan des Datenanalysemechanismus 2a. Der Datenanalysemechanismus 2a enthält eine Fehlerform-Erkennungseinrichtung 8, eine Analysedatenbank 9, einen Datenprozessor 10, einen Fehlergenerator (Fehlerformdaten-Generator) 11 und einen Anzeigeabschnitt 12.
Der LSI-Tester 3 führt an einer Halbleitervorrichtung als Produkt einen Test auf elektrische Fehler aus. Die Ergebnisse des Tests durch den LSI-Tester 3 werden in der Testerdatenbank 7 in der Testersteuereinrichtung 4 gespeichert.
Die in der Testerdatenbank 7 gespeicherten Testergebnisse, z. B. ein Fehlerbitergebnis einer Speichervorrichtung, enthalten Informationen, die lediglich den Ort eines Fehlers angeben. Somit erkennt die Fehlerform-Erkennungseinrichtung 8 in dem Datenanalysemechanismus 2a anhand einer Ortsbeziehung zwischen den Fehlern die Form eines Fehlers.
Fig. 3 zeigt ein Ergebnis der Fehlererkennung, wenn in einem durch eine zweidimensionale Ebene definierten Speicherraum ein Fehler vorhanden ist. Wie in Fig. 3 gezeigt ist, erkennt und unterscheidet die Fehlerform-Erkennungseinrichtung 8 unter der Annahme, daß ein Ort mit einem Stück elektrischer Informationen, die durch die zweidimensionale Ebene (X-Y- Ebene) dargestellt werden, als Bit bezeichnet wird, anhand der Fehlerortinformationen Fehlerformen, die einen durch die Anwesenheit eines einzelnen Fehlerbits gekennzeichneten Einzelbitfehler 20, einen durch die Anwesenheit eines Paars benachbarter Fehlerbits gekennzeichneten Paarbitfehler 21, einen durch die Anwesenheit von in X-Richtung angeordneten Fehlerbits gekennzeichneten X-Linienfehler 22 und einen durch die Anwesenheit von in Y-Richtung angeordneten Fehlerbits gekennzeichneten Y-Linienfehler 23 umfassen.
Für den Linienfehler erkennt die Fehlerform-Erkennungseinrichtung 8 außerdem dessen Länge (die Anzahl der Fehlerbits) als Informationen über die Form. Die durch die Fehlerform- Erkennungseinrichtung 8 erkannten Daten werden als Daten der erkannten Fehlerform in der Analysedatenbank 9 gespeichert.
Die in der Analysedatenbank 9 gespeicherten Daten der erkannten Fehlerform werden durch den Datenprozessor 10 den Fehleranalyseverfahren ausgesetzt. Die Fehleranalyseverfahren umfassen ein statistisches Verfahren, ein Datenüberlagerungsverfahren und ein Verfahren zur Entnahme fataler Fehler, das beurteilt, ob eine Abweichung und ein Fehler für eine Vorrichtung fatal sind. Auf dem Anzeigeabschnitt 12 werden gemäß der Steuerung des Datenprozessors 10 eine Liste der Erkennungsergebnisse, ein statisch verarbeitetes Ergebnis, ein Fehlerabbild und dergleichen angezeigt.
Der Fehlergenerator 11, der einem Fehlerformdaten-Generator entspricht, erzeugt künstlich Fehlerformdaten über die Form eines Fehlers, von dem angenommen wird, daß er in einer tatsächlichen Halbleitervorrichtung auftritt.
Im allgemeinen schafft die Ersetzung einer zuvor in einer Halbleitervorrichtung hergestellten Redundanzschaltungsanordnung für einen elektrisch ausgefallenen Abschnitt, d. h. eine der Wirkungen beim Auftreten von Fehlern in der Halbleitervorrichtung, eine Abhilfe für die Halbleitervorrichtung als akzeptables Produkt. Zur Optimierung der Redundanzschaltungsanordnung ist es nützlich, die Fehlerformdaten absichtlich zufällig zu erzeugen.
Somit werden die von der Fehlerform-Erkennungseinrichtung 8 gelieferten Daten der erkannten Fehlerform und die von dem Fehlergenerator 11 gelieferten Fehlerformdaten in der Analysedatenbank 9 gespeichert, wobei der Datenprozessor 10 anhand dieser Daten die obenerwähnten Fehleranalyseverfahren ausführt.
Der Datenanalysemechanismus 2a gemäß der ersten bevorzugten Ausführungsform besitzt die Funktion, aus dem darin vorgesehenen Fehlergenerator 11 künstlich zufällig Fehlerformdaten zu erzeugen und dadurch die Wirksamkeit der Redundanzschaltungsanordnung gegenüber Fehlern zu erkennen, ohne ein tatsächliches Halbleitervorrichtungs-Testergebnis zu verwenden. Beispielsweise kann der Datenanalysemechanismus 2a eine Korrelation zwischen Fatalraten überprüfen, die anhand zufällig erzeugter Fehlerformdaten von dem Datenprozessor 10 geliefert werden, wobei er ein Ergebnis liefert, das als Richtlinie zur Bestimmung einer Schaltungskonfiguration mit einer höheren Rate akzeptabler Produkte dienen kann.
Wie oben diskutiert wurde, enthält das Halbleitervorrichtungs-Analysesystem gemäß der ersten bevorzugten Ausführungsform den darin enthaltenen Fehlergenerator 11, der künstlich Fehlerformdaten erzeugt und dadurch an einer großen Anzahl künstlich erzeugter Daten das Fehleranalyseverfahren ausführt und etwa die Redundanzschaltungsanordnung überprüft, die ohne tatsächliche Daten nicht überprüfbar gewesen ist.

Zweite bevorzugte Ausführungsform

Während die Fehlerformdaten in der ersten bevorzugten Ausführungsform zufällig erzeugt werden, werden diese gemäß einer zweiten bevorzugten Ausführungsform der Erfindung anhand von anwenderspezifischen Informationen 15 erzeugt, die eine Regelmäßigkeit besitzen.
Fig. 4 ist ein ausführlicher Blockschaltplan eines Datenanalysemechanismus 2b in dem Halbleitervorrichtungs-Analysesystem gemäß der zweiten bevorzugten Ausführungsform der Erfindung. Die Gesamtkonfiguration der zweiten bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform.
Wie in Fig. 4 gezeigt ist, erzeugt der Fehlergenerator 11 die Fehlerformdaten anhand der anwenderspezifischen Informationen 15. Die anwenderspezifischen Informationen 15 geben die Anzahl der Fehler-Chips in einem Wafer, die Anzahl der Fehler pro Wafer, die Größe eines Fehlers und dergleichen an. Somit kann ein Anwender unter Verwendung der anwenderspezifischen Informationen 15 die Form und die Größe eines Fehlers einstellen.
Fig. 5 zeigt eine Liste von Fehlererzeugungsparametern 51 zum Einrichten eines Verfahrens zum Erzeugen eines Fehlers durch den Fehlergenerator 11.
In Fig. 5 gibt der Parameter "Chip-Raum" einen durch die X- und Y-Koordinaten eines Chips definierten Raum an, in dem ein Fehler mit einer vorgegebenen Fehlerform erzeugt werden soll, während der Parameter "Fehlerform" ein Definitionsname beim Erzeugen des Fehlers ist. Der Parameter "Größe" gibt die Breite (in Bits) × die Länge (in Bits) eines Fehlers an. Da es insbesondere dann, wenn Bitfehler auf Fehlergrößen angewendet werden, viele Fälle gibt, wird die Größe des Bitfehlers als "zufällig (*) × zufällig (*) < 2 (Maximum)" definiert, so daß die Länge und die Breite kleiner oder gleich dem Maximalwert "2" zufällig erzeugt werden. Die Größe der X- und Y-Linienfehler, die einige Längentypen besitzen und leicht einzurichten sind, ist lediglich durch die Breite und durch die Länge bestimmt.
Die Anzahl der Fehler-Chips pro Wafer (zufällig definierbar) kann anhand des Parameters "die Anzahl der Fehler-Chips" angegeben werden, während der Grad der Fehler, d. h. die Anzahl der pro Chip zu erzeugenden Fehler, durch den Parameter "die Anzahl der Fehler (pro Chip)" angegeben werden kann. Um den Ort des Chips direkt anzugeben, kann eine Chip-Koordinate (oder können Chip-Koordinaten) direkt in den Parameter "die Anzahl der Fehler-Chips" geschrieben werden.
In der Liste der Fehlererzeugungsparameter 51 aus Fig. 5 können nicht nur der Bitfehler, der X-Linienfehler und der Y- Linienfehler definiert werden, um dadurch lediglich die Fehlerform in einem spezifischen Chip zu definieren, sondern können auch mehrere Fehlerformtypen erzeugt werden, die sich in einigen Fehler-Chips in einem Wafer überlappen können, um dadurch Fehler zu erzeugen, die kompliziert mit anderen Fehlern gemischt sind.
Obgleich dies in Fig. 5 nicht gezeigt ist, können andere Fehler, beispielsweise ein durch irgendwelche X- und Y-Abmessungen bestimmter Blockfehler, erzeugt werden. Da die Redundanzschaltungsanordnung in einigen Fällen für die X- und für die Y-Richtung getrennt vorgesehen ist, kann die Überprüfung dadurch erleichtert werden, daß zugelassen wird, daß die anwenderspezifischen Informationen 15 Einstellungen vornehmen, die für jeden erzeugten Fehler voneinander abweichen. Zum Beispiel kann für eine Vorrichtung, die prozeßbedingt zum Auftreten des X-Linienfehlers neigt, eine Redundanzschaltungsanordnungs-Konfiguration mit einem X-Linienwiderstand hergestellt werden, wobei die Überprüfung, bei der auf einen X- Linienfehler geachtet wird, die Vorrichtungseigenschaft besser annähert.
Fig. 6 ist ein Ablaufplan der Verfahrensschritte zur Erzeugung der Fehlerformdaten durch den Fehlergenerator 11 in dem Datenanalysemechanismus 2b.
Wie in Fig. 6 gezeigt ist, werden in Schritt S1 zunächst die Fehlererzeugungsparameter 51 eingestellt.
In Schritt S2 wird überprüft, ob die anwenderspezifischen Informationen 15 den Bitfehler angeben. Falls die anwenderspezifischen Informationen 15 den Bitfehler angeben, erzeugt der Fehlergenerator 11 in Schritt S3 anhand von "Fehlerform:
Bit" in der Liste der Fehlererzeugungsparameter 51 die Fehlerformdaten über den Bitfehler, worauf die Verarbeitung zu Schritt S4 übergeht. Falls die anwenderspezifischen Informationen 15 nicht den Bitfehler angeben, geht die Verarbeitung direkt zu Schritt S4 über.
Nachfolgend wird in Schritt S4 überprüft, ob die anwenderspezifischen Informationen 15 den Y-Linienfehler angeben. Wenn dies der Fall ist, erzeugt der Fehlergenerator 11 in Schritt 55 anhand von "Fehlerform: Y-Linie" in der Liste der Fehlererzeugungsparameter 51 die Fehlerformdaten über den Y-Linienfehler, worauf die Verarbeitung zu Schritt S6 übergeht. Falls die anwenderspezifischen Informationen 15 nicht den Y-Linienfehler angeben, geht die Verarbeitung direkt zu Schritt S6 über.
Daraufhin wird in Schritt S6 überprüft, ob die anwenderspezifischen Informationen 15 den X-Linienfehler angeben. Falls die anwenderspezifischen Informationen 15 den X-Linienfehler angeben, erzeugt der Fehlergenerator 11 in Schritt S7 anhand von "Fehlerform: X-Linie" in der Liste der Fehlererzeugungsparameter 51 die Fehlerformdaten über den X-Linienfehler, woraufhin die Verarbeitung zu Schritt S8 übergeht. Falls die anwenderspezifischen Informationen 15 nicht den X-Linienfehler angeben, geht die Verarbeitung direkt zu Schritt S8 über.
Schließlich werden in Schritt S8 die in den Schritten 53, 55 und 57 erzeugten Fehlerformdaten in die Analysedatenbank 9 angegeben. Anhand von "die Anzahl der Fehler-Chips" in der Liste der Fehlererzeugungsparameter 51 wird die Anzahl der in den Schritten 53, 55 und 57 erzeugten Fehler-Chips bestimmt.
Wie oben diskutiert wurde, gibt die zweite bevorzugte Ausführungsform anhand der anwenderspezifischen Informationen 15 das Fehlererzeugungsverfahren für jede Fehlerform einzeln an.
Somit kann der Datenprozessor 10 wirksamer und flexibler an die Schaltungsoptimierung gegenüber Fehlern angepaßt und das Fehleranalyseverfahren flexibler ausgeführt werden.

Dritte bevorzugte Ausführungsform

Die Fig. 7 und 8 zeigen Listen von Fehlererzeugungsparametern 52 und 53 zum Einrichten eines Verfahrens zum Erzeugen eines Fehlers durch den Fehlergenerator 11 in dem Halbleitervorrichtungs-Analysesystem gemäß einer dritten bevorzugten Ausführungsform der Erfindung. Der Datenanalysemechanismus 2b der dritten bevorzugten Ausführungsform ist ähnlich wie der der in Fig. 4 gezeigten zweiten bevorzugten Ausführungsform konstruiert. Die Gesamtkonstruktion der dritten bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform. Die dritte bevorzugte Ausführungsform unterscheidet sich von der zweiten bevorzugten Ausführungsform dadurch, daß die Anwesenheit bzw. Abwesenheit von Regelmäßigkeiten einer Wafer-Verteilung und einer Chip- Verteilung als anwenderspezifische Informationen 15 angegeben werden können.
Wie in den Fig. 7 und 8 gezeigt ist, werden ein Wafer-Fehler- Erzeugungsmuster und ein Chip-Fehler-Erzeugungsmuster sowohl für den X-Linienfehler als auch für den Bitfehler neu bestimmt. Die Parameter "Fehlerform", "Größe", "die Anzahl der Fehler-Chips" und "die Anzahl der Fehler (pro Chip)" sind ähnlich jenen der zweiten bevorzugten Ausführungsform und werden nicht besonders beschrieben.
Die Fig. 9A, 9B und 9C zeigen Beispiele des Wafer-Fehler-Erzeugungsmusters. Bei einer Anordnung von mehreren Chips 14 in einem Wafer 13 wird eine wie in Fig. 9A gezeigte Verteilung der Fehler-Chips 14f, die rechteckförmig im Mittelabschnitt des Wafers 13 angeordnet sind, als "Verteilung 1" bezeichnet.
Eine Verteilung der Fehler-Chips 14f, die, wie in Fig. 9B gezeigt ist, in L-Form angeordnet sind, wird als "Verteilung 2" bezeichnet. Eine Verteilung der Fehler-Chips 14f im rechten oberen Abschnitt des Wafers 13, wie sie in Fig. 9C gezeigt ist, wird als "Verteilung 3" bezeichnet.
Die Fig. 10A und 10B zeigen Beispiele des Chipfehler-Erzeugungsmusters. Eine Verteilung mit einem Fehlermuster 18, das, wie in Fig. 10A gezeigt ist, vom Mittelabschnitt eines Chips 17 aus nach rechts gestreut ist, wird als "Verteilung A" bezeichnet. Eine Verteilung mit einem Fehlermuster 18, das, wie in Fig. 10B gezeigt ist, ununterbrochen vom linken Abschnitt bis zum rechten oberen Abschnitt des Chips 17 verläuft und eine Breite w besitzt, wird als "Verteilung B" bezeichnet.
Die in den Fig. 9A, 9B, 9C, 10A und 10B gezeigten Fehlererzeugungsmuster werden im voraus in dem Fehlergenerator 11 der dritten bevorzugten Ausführungsform gespeichert.
Fig. 11 ist ein Ablaufplan der Verfahrensschritte zur Erzeugung der Fehlerformdaten durch den Fehlergenerator 11 in dem Datenanalysemechanismus 2b.
Wie in Fig. 11 gezeigt ist, werden zunächst in Schritt S11 die Fehlererzeugungsparameter 53 eingestellt.
In Schritt S12 wird überprüft, ob die anwenderspezifischen Informationen 15 den Bitfehler angeben. Falls die anwenderspezifischen Informationen 15 den Bitfehler angeben, geht die Verarbeitung zu Schritt S13 über. Falls die anwenderspezifischen Informationen nicht den Bitfehler angeben, geht die Verarbeitung direkt zu Schritt S18 über.
In Schritt S13 wird erfaßt, ob die anwenderspezifischen Informationen 15 die Regelmäßigkeit der Wafer-Verteilung angeben. Wenn die anwenderspezifischen Informationen 15 die Regelmäßigkeit angeben, geht die Verarbeitung zu Schritt S14 über. Falls die anwenderspezifischen Informationen 15 nicht die Regelmäßigkeit angeben, geht die Verarbeitung zu Schritt S15 über.
In Schritt S14 wird das Wafer-Fehler-Erzeugungsmuster eingestellt. Genauer wird anhand der Fehlererzeugungsparameter 53 für den Bitfehler das Wafer-Fehler-Erzeugungsmuster im Fall von "Muster 1" des Bitfehlers auf "Verteilung 2" (siehe Fig. 9B) eingestellt, während es im Fall von "Muster 2" des Bitfehlers auf "Verteilung 3" (siehe Fig. 9C) eingestellt wird.
In Schritt S15 wird erfaßt, ob die anwenderspezifischen Informationen 15 die Regelmäßigkeit der Chip-Verteilung angeben. Wenn die anwenderspezifischen Informationen 15 die Regelmäßigkeit angeben, geht die Verarbeitung zu Schritt S16 über. Wenn die anwenderspezifischen Informationen 15 die Regelmäßigkeit nicht angeben, geht die Verarbeitung zu Schritt 517 über.
In Schritt S16 wird das Chip-Fehler-Erzeugungsmuster eingestellt. Genauer wird das Chip-Fehler-Erzeugungsmuster anhand des Fehlererzeugungsparameters 53 für den Bitfehler im Fall von "Muster 1" des Bitfehlers auf "zufällig" eingestellt, während es im Fall von "Muster 2" des Bitfehlers auf "Verteilung A" (siehe Fig. 10A) eingestellt wird.
In Schritt S17 werden anhand der Einstellungen des Wafer-Fehler-Erzeugungsmusters und des Chip-Fehler-Erzeugungsmusters die Fehlerformdaten erzeugt, die den Bitfehler bestimmen.
Anschließend werden in Schritt S18 die Fehlerformdaten in die Analysedatenbank 9 eingegeben (während die Fehlerformdaten, die den Bitfehler angeben, nicht eingegeben werden, wenn die Antwort in Schritt S12 "nein" lautet).
Obgleich in dem Ablaufplan aus Fig. 11 für Erläuterungszwecke lediglich das Verfahren gezeigt ist, das auf der Anwesenheit bzw. Abwesenheit des Bitfehlers beruht, kann der Fehlergenerator 11 gemäß der dritten bevorzugten Ausführungsform natürlich anhand der anwenderspezifischen Informationen 15 und der Fehlererzeugungsparameter 52 das Verfahren für den X-Linienfehler ausführen.
Wie oben beschrieben wurde, liefert die dritte bevorzugte Ausführungsform anhand des Wafer-Fehler-Erzeugungsmusters und des Chip-Fehler-Erzeugungsmusters die Eigenschaften für die Verteilungen, um praxisnähere Fehler zu erzeugen.

Vierte bevorzugte Ausführungsform

Fig. 12 ist ein ausführlicher Blockschaltplan eines Datenanalysemechanismus 2c in dem Halbleitervorrichtungs-Analysesystem gemäß der vierten bevorzugten Ausführungsform der Erfindung. Die Gesamtkonfiguration der vierten bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform.
Wie in Fig. 12 gezeigt ist, empfängt ein Fehlerdatenmanipulations-Prozessor 28, der dem Fehlerformdaten-Generator entspricht, Daten, die in einer tatsächlichen Fertigungsstraße getestet, durch die Fehlerform-Erkennungseinrichtung 8 erkannt und in der Analysedatenbank 9 gespeichert werden, d. h. die Daten der erkannten Fehlerform über diese Halbleitervorrichtung.
Der Fehlerdatenmanipulations-Prozessor 28 entnimmt anhand der Daten der erkannten Fehlerform ein beliebiges Fehlerabbild und analysiert die Eigenschaften der Fehlerdaten. Zur Entnahme führt der Fehlerdatenmanipulations-Prozessor 28 an mehreren Daten eine Summation, Mittelung, Differenzbildung und weitere Verfahren aus. Der Fehlerdaten-Manipulationsprozessor 28 führt ein Manipulationsverfahren aus, um typische Beispiele der Fehlerformdaten zu erzeugen, die in der tatsächlichen Fertigungsstraße aufgetreten sind.
Die Fig. 13 und 14 zeigen Beispiele des Manipulationsverfahrens durch den Fehlerdatenmanipulations-Prozessor 28. In dem in Fig. 13 gezeigten Beispiel wird durch Sammeln und Mitteln von Daten 41a und 41b der erkannten Fehlerform, deren Verteilung einander ähnlich ist, ein manipuliertes Fehlermuster 42 erhalten.
In dem in Fig. 14 gezeigten Beispiel wird ein manipuliertes Fehlermuster 44 dadurch erhalten, daß eine Wafer-Ausrichtung geändert wird, so daß die Fehlerverteilungen der Daten 43a und 43b der erkannten Fehlerform, deren Verteilungen sich in der Richtung unterscheiden, die aber von dem gleichen Faktor herrühren, zusammenfallen (genauer, wenn der Wafer für die Daten 43b der erkannten Fehlerform um 180° gedreht wird), und die Fehler daraufhin gemittelt werden.
Somit sind die von dem Fehlerdatenmanipulations-Prozessor 28 erzeugten Fehlerformdaten gemäß der vierten bevorzugten Ausführungsform Daten, die anhand der Daten der erkannten Fehlerform im Zusammenhang mit dem Fehlerverhalten der tatsächlichen Fertigungsstraße manipuliert wurden. Dies ermöglicht die Herstellung einer Redundanzkonfiguration mit dem Fehlerverhalten des Prozesses und der Vorrichtungsfertigungsstraße für den Schaltungsentwurf, wobei ein nützlicheres Fehleranalyseverfahren erreicht wird.

Fünfte bevorzugte Ausführungsform

Fig. 15 ist ein ausführlicher Blockschaltplan des Datenanalysemechanismus 2d in dem Halbleitervorrichtungs-Analysesystem gemäß einer fünften bevorzugten Ausführungsform der Erfindung. Die Gesamtkonfiguration der fünften bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform.
Ein Inline-Defekt-Generator 29 gibt Daten aus, die Inline- Untersuchungsdaten entsprechen. Die Daten, die den Inline- Untersuchungsdaten entsprechen, sind Defektuntersuchungs-Ergebnisdaten über ein Ergebnis der Defektuntersuchung einer Halbleitervorrichtung in der Fertigungsstraße und umfassen einen Untersuchungsverfahrensschritt, die Chip-Koordinaten, die chipinternen Koordinaten für einen beliebigen Ursprungspunkt und eine Defektgröße. Diese Pseudo-Inline-Untersuchungsdaten werden an einen Fehlerumsetzer 30 gesendet. Der hier verwendete Begriff "Defekt" soll einen herkömmlichen Defekt und eine Entsprechung eines Defekts, der durch die Inline-Untersuchungsvorrichtung 5 untersucht werden kann, einschließlich einer Verunreinigung und dergleichen umfassen.
Der dem Fehlerformdaten-Generator entsprechende Fehlerumsetzer 30 empfängt die Pseudo-Inline-Untersuchungsdaten und setzt den Untersuchungsverfahrensschritt, die chipinternen Koordinaten und die Defektgröße, die in den Inline-Untersuchungsdaten enthalten sind, in die Fehlerformdaten um, die elektrische Fehler bezeichnen.
Fig. 16 zeigt das Verfahren zur Bestimmung eines Fehlerformmusters durch den Fehlerumsetzer 30. Wie in Fig. 16 gezeigt ist; wird das Fehlerformmuster anhand des Untersuchungsverfahrensschritts, der chipinternen Koordinaten und der Defektgröße, die in den Inline-Untersuchungsdaten angegeben sind, bestimmt.
In dem Beispiel aus Fig. 16 werden ein Fehlerformmuster mit einem X-Linienfehler, einer elektrischen Fehlerbreite von zwei Linien und einer elektrischen Fehlerlänge von 512 Bits bestimmt, wenn der Untersuchungsschritt "Schritt A", die chipinternen Koordinaten "20 < X < 100, 500 < Y < 1000" und die Defektgröße S (µm) "0,1 < S < 0,3" sind.
Fig. 17 ist ein Ablaufplan eines Verfahrens zur Berechnung einer Fehleradresse durch den Fehlerumsetzer 30. Falls die Speichervorrichtung ein Speicher ist, bedeutet der hier verwendete Begriff "Fehleradresse" eine Fehleradressenstelle.
Wie in Fig. 17 gezeigt ist, werden die chipinternen Koordinaten (Defektkoordinaten) in den Inline-Untersuchungsdaten in Schritt S21 in ein Adressenkoordinatensystem (Xdis, Ydis) umgesetzt. In diesem Umsetzverfahren werden die Koordinaten (Xdis, Ydis) dadurch abgeleitet, daß in den Inline-Untersuchungskoordinaten ein Abstand zwischen der Stelle des Ursprungspunkts der Inline-Untersuchungsdaten und der Stelle des Ursprungpunkts der elektrischen Adresse von den chipinternen Koordinaten subtrahiert wird.
Nachfolgend werden in Schritt S22 verschiedene Abmessungen in der Halbleitervorrichtung eingestellt. Beispielsweise werden in der Halbleitervorrichtung zunächst die Abstände oder Zwischenräume P von Bit zu Bit (ein Zwischenraum XP in X-Richtung und ein Zwischenraum YP in Y-Richtung) als Konstanten aus den Vorrichtungsentwurfsinformationen erhalten. Außerdem werden die Entfernungen A, B, . . . zwischen nicht gleichförmig beabstandeten Gebieten wie etwa zwischen einem Peripherieschaltungsgebiet, einer Dummy-Schaltung und einer Ersatzverdrahtungsleitung erhalten.
Gleichzeitig werden die Stellen erhalten, an denen die Entfernungen A, B, . . . vorhanden sind, wobei diese jeweils als n1, n2, . . . bezeichnet werden. Die Stellen n1, n2, . . . sind Variablen, die durch eine Adresse N (entweder eine X-Adresse oder eine Y-Adresse) bestimmt sind. Die Bestimmung erfolgt beispielsweise zu n1 = N/256, n2 = N/128 usw.
In Schritt S23 wird die Fehleradresse berichtigt, wobei die Adresse N anhand der verschiedenen in Schritt S22 eingestellten Abmessungen von 0 aus inkrementiert wird.
Beispielsweise verläuft die Bestimmung einer X-Adresse der Fehleradresse wie folgt. Während die X-Adresse von 0 bis N um 1 inkrementiert wird, wird die X-Koordinate XN der Adresse N durch XN = N.P + n1.A + n2.B + . . . berechnet. Wenn eine Differenz zwischen der X-Koordinate XN und der X-Koordinate Xdis der Inline-Untersuchungsdaten kleiner als der Zwischenraum XP in X-Richtung (oder Xdis - XN < XP) ist, wird die X- Koordinate XN als Adresse Xadd eines Fehlers X bestimmt. Die Adresse Yadd eines Fehlers Y wird ähnlich bestimmt.
Im Ergebnis werden die Koordinaten (Xadd, Yadd) zu der Fehleradresse, die geliefert wird, wenn die Defektkoordinaten in den Inline-Untersuchungsdaten durch die elektrischen Fehlerkoordinaten ersetzt werden.
Somit ordnet der Fehlerumsetzer 30 das anhand der wie in Fig. 16 erhaltenen Inline-Untersuchungsdaten erhaltene Fehlerformmuster an der durch den Verfahrensablauf aus Fig. 17 erhaltenen Fehleradresse an und, erzeugt dadurch anhand der Inline-Untersuchungsdaten die Fehlerformdaten, die den elektrischen Fehler angeben.
Die fünfte bevorzugte Ausführungsform enthält den Fehlerumsetzer 30, der eine elektrische Fehlerumsetzung ausführt, dieermöglicht, den Einfluß eines Defekts bei der Inline-Untersuchung als den elektrischen Fehler zu verstehen.

Sechste bevorzugte Ausführungsform

Fig. 18 ist ein ausführlicher Blockschaltplan eines Datenanalysemechanismus 2e in dem Halbleitervorrichtungs-Analysesystem gemäß einer sechsten bevorzugten Ausführungsform der Erfindung. Die Gesamtkonfiguration der sechsten bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten bevorzugten Ausführungsform.
Wie in Fig. 18 gezeigt ist, unterscheidet sich der Datenanalysemechanismus 2e von dem Datenanalysemechanismus 2d der in Fig. 15 gezeigten fünften bevorzugten Ausführungsform dadurch, daß er einen Inline-Datenanalyseprozessor 31 enthält, der in der Inline-Untersuchungsdatenbank 6 gespeicherte tatsächliche Inline-Untersuchungsdaten empfängt.
Der Inline-Datenanalyseprozessor 31 führt ein Analyseverfahren aus, das das statistische Manipulieren der tatsächlichen Inline-Untersuchungsdaten umfaßt, und liefert ein Analyseergebnis an einen Inline-Defekt-Generator 32. Beispielsweise wird betrachtet, daß der Inline-Datenanalyseprozessor 31 Verunreinigungsüberprüfungsdaten in den tatsächlichen Inline- Untersuchungsdaten und in den Produktuntersuchungsdaten manipuliert und das Analyseergebnis, d. h. ein typisches Ergebnis in entsprechender Beziehung zu dem Inline-Untersuchungsergebnis der Linie, liefert.
Der Inline-Defekt-Generator 32 erzeugt anhand des Analyseergebnisses von dem Inline-Datenanalyseprozessor 31 Daten, die den tatsächlichen Inline-Untersuchungsdaten entsprechen.
Folglich ermöglicht die sechste bevorzugte Ausführungsform, daß der Inline-Datenanalyseprozessor 31 anhand der Daten, die den tatsächlichen Inline-Untersuchungsdaten entsprechen, das durch die Inline-Untersuchung erhaltene Defektverhalten der Linie versteht und anhand des Inline-Defektverhaltens der Fertigungsstraße eine Schaltungsüberprüfung erreicht.

Siebente bevorzugte Ausführungsform

Fig. 19 zeigt den Inline-Datenanalyseprozessor und seine Peripherieabschnitte gemäß einer siebenten bevorzugten Ausführungsform der Erfindung. Die verbleibende Struktur des Datenanalysemechanismus der siebenten bevorzugten Ausführungsform ist ähnlich der der in Fig. 18 gezeigten sechsten Ausführungsform. Die Gesamtkonfiguration der siebenten bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform.
Sämtliche durch die Inline-Untersuchungsvorrichtung 5 erhaltene Daten werden in der Inline-Untersuchungsdatenbank 6 gespeichert. Ein Inline-Datenanalyseprozessor 31a gemäß der siebenten bevorzugten Ausführungsform entnimmt aus diesen Daten lediglich die tatsächlichen Inline-Untersuchungsdaten über irgendeine angegebene Vorrichtung, führt an den entnommenen Daten ein Analyseverfahren wie etwa eine Manipulation aus und gibt das Analyseergebnis daraufhin an den Inline-Defekt-Generator 32 aus. Fig. 19 zeigt einen Fall, in dem lediglich die tatsächlichen Inline-Untersuchungsdaten über eine Vorrichtung B unter den drei Vorrichtungen A bis C dem Analyseverfahren ausgesetzt werden. Die dem Analyseverfahren auszusetzende Vorrichtung kann durch eine externe Anwendung, durch eine Voreinstellung oder dergleichen angegeben werden.
Während der Inline-Untersuchung werden zu den in die Inline- Untersuchungsdatenbank 6 einzugebenden tatsächlichen Inline- Untersuchungsdaten Vorrichtungsinformationen hinzugefügt, die die Halbleitervorrichtungen identifizieren.
Wie oben diskutiert wurde, kann die siebente bevorzugte Ausführungsform einen für eine Halbleitervorrichtung besonderen Inline-Defekt entnehmen und die Daten enthalten, die den Inline-Untersuchungsdaten entsprechen, deren Inhalt für die Fehleranalyse geeignet ist. Folglich kann das Halbleitervorrichtungs-Analysesystem gemäß der siebenten bevorzugten Ausführungsform ein ausführliches Fehleranalyseverfahren in bezug auf den Typ der ausgewählten Vorrichtung ausführen.

Achte bevorzugte Ausführungsform

Fig. 20 zeigt den Inline-Datenanalyseprozessor und seine Peripherieabschnitte gemäß einer achten bevorzugten Ausführungsform der Erfindung. Die verbleibende Struktur des Datenanalysemechanismus der achten bevorzugten Ausführungsform ist ähnlich der der in Fig. 18 gezeigten sechsten bevorzugten Ausführungsform. Die Gesamtkonfiguration der achten bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform.
Sämtliche durch die Inline-Untersuchungsvorrichtung 5 erhaltenen Daten werden in der Inline-Untersuchungsdatenbank 6 gespeichert. Ein Inline-Datenanalyseprozessor 31b gemäß der achten bevorzugten Ausführungsform entnimmt aus diesen Daten lediglich einen Defekt mit irgendeiner angegebenen Größe, führt an dem entnommenen Defekt ein Analyseverfahren wie etwa eine Manipulation aus und gibt daraufhin das Analyseergebnis an den Inline-Defekt-Generator 32 aus. Fig. 20 zeigt einen Fall, in dem lediglich die tatsächlichen Inline-Untersuchungsdaten etwa mit einer Größe "B-C" unter den Größen "A- B", "B-C" und "andere" dem Analyseverfahren ausgesetzt werden. Die dem Analyseverfahren auszusetzende Defektgröße kann durch eine externe Anwendung, durch eine Voreinstellung oder dergleichen angegeben werden.
Wie oben diskutiert wurde, kann die achte bevorzugte Ausführungsform einen für die Größe besonderen Inline-Defekt entnehmen und die den Inline-Untersuchungsdaten entsprechenden Daten erhalten, deren Inhalt für die Fehleranalyse geeignet ist. Folglich kann das Halbleitervorrichtungs-Analysesystem gemäß der achten bevorzugten Ausführungsform ein ausführliches Fehleranalyseverfahren in bezug auf die ausgewählte Defektgröße ausführen.
Die Eigenschaften der elektrischen Fehler hängen erheblich von der Defektgröße beim Entnehmen der geforderten Informationen aus dem Inline-Untersuchungsergebnis, bevor ein Fehlerumsetzer 33 die Umsetzung in die elektrischen Fehler ausführt, ab. Somit ist es sehr nützlich, wie in der achten bevorzugten Ausführungsform die tatsächlichen Inline-Untersuchungsdaten über eine besondere Defektgröße selektiv zu analysieren.

Neunte bevorzugte Ausführungsform

Fig. 21 zeigt das Verfahren zur Bestimmung eines Fehlerformmusters durch den Fehlerumsetzer 30 gemäß einer neunten bevorzugten Ausführungsform der Erfindung. Der Datenanalysemechanismus der neunten bevorzugten Ausführungsform ist ähnlich konstruiert wie der der in Fig. 18 gezeigten sechsten bevorzugten Ausführungsform. Die Gesamtkonfiguration der neunten bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform.
Sämtliche durch die Inline-Untersuchungsvorrichtung 5 erhaltenen tatsächlichen Inline-Untersuchungsdaten werden in der Inline-Untersuchungsdatenbank 6 gespeichert. Die Defektforminformationen über die Defektform, die dadurch erhalten werden, daß eine Stelle beobachtet wird, an der in der Fertigungsstraße unter Verwendung eines Inline-REM oder dergleichen ein Defekt erfaßt wird, werden zu den tatsächlichen Inline-Untersuchungsdaten hinzugefügt.
Der Inline-Datenanalyseprozessor gemäß der neunten bevorzugten Ausführungsform führt das Analyseverfahren anhand der tatsächlichen Inline-Untersuchungsdaten aus und erhält das Analyseergebnis. Das Analyseergebnis enthält eine Defektkategorie, die anhand der Defektforminformationen in den tatsächlichen Inline-Untersuchungsdaten klassifiziert wird. Beispiele der Defektkategorie sind die Form, die Höhe, der Vorsprung, der Fleck, filminterne Verunreinigungen, Ätzreste und dergleichen.
Der Inline-Defekt-Generator 32 liefert an den Fehlerumsetzer 30 analysierte tatsächliche Inline-Untersuchungsdaten, die die Defektkategorie enthalten. Der Fehlerumsetzer 30 bestimmt anhand der analysierten tatsächlichen Inline-Untersuchungsdaten das Fehlerformmuster.
Genauer bestimmt der Fehlerumsetzer 30 gemäß der neunten bevorzugten Ausführungsform das Fehlerformmuster anhand des Untersuchungsverfahrensschritts, der chipinternen Koordinaten, der Defektkategorie und der Defektgröße, die in den analysierten tatsächlichen Inline-Untersuchungsdaten bestimmt sind.
In dem Beispiel aus Fig. 21 wird ein Fehlerformmuster mit dem X-Linienfehler, einer elektrischen Fehlerbreite von zwei Linien und einer elektrischen Fehlerlänge von 512 Bits bestimmt, wenn der Untersuchungsverfahrensschritt "Schritt A", die chipinternen Koordinaten "20 < X < 100, 500 < Y < 1000", die Defektkategorie "Vorsprung" und die Defektgröße S (µm) "0,1 < S < 0,3" sind.
Wie oben beschrieben wurde, verwendet der Inline-Datenanalyseprozessor 31 gemäß der neunten bevorzugten Ausführungsform die Defektkategorie während der elektrischen Fehlerumsetzung als Einzelheit zur Beurteilung der Umsetzung, um das Fehleranalyseverfahren anhand der Fehlerformdaten unter Berücksichtigung der Defektkategorie in den tatsächlichen Inline-Untersuchungsdaten auszuführen.

Zehnte bevorzugte Ausführungsform

Eine zehnte bevorzugte Ausführungsform gemäß der Erfindung entnimmt in irgendeinem angegebenen Inline-Untersuchungsverfahrensschritt lediglich einen Defekt aus den tatsächlichen Inline-Untersuchungsdaten und führt an dem entnommenen Defekt ein Analyseverfahren wie etwa eine Manipulation aus.
Fig. 22 zeigt den Inline-Datenanalyseprozessor und seine Peripherieabschnitte gemäß der zehnten bevorzugten Ausführungsform der Erfindung. Die verbleibende Struktur des Datenanalysemechanismus der zehnten bevorzugten Ausführungsform ist ähnlich der der in Fig. 18 gezeigten sechsten bevorzugten Ausführungsform. Die Gesamtkonfiguration der zehnten bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform.
Sämtliche durch die Inline-Untersuchungsvorrichtung 5 erhaltenen Daten werden in der Inline-Untersuchungsdatenbank 6 gespeichert. Ein Inline-Datenanalyseprozessor 31c gemäß der zehnten bevorzugten Ausführungsform entnimmt in irgendeinem angegebenen Inline-Untersuchungsverfahrensschritt aus diesen Daten lediglich einen Defekt, führt an dem entnommenen Defekt ein Analyseverfahren wie etwa eine Manipulation aus und gibt daraufhin das Analyseergebnis an den Inline-Defekt-Generator 32 aus. Fig. 22 zeigt einen Fall, in dem lediglich die tatsächlichen Inline-Untersuchungsdaten über "Schritt B" unter den "(Inline-Untersuchungs-)Schritten A bis C" dem Analyseverfahren ausgesetzt werden. Der dem Analyseverfahren auszusetzende Verfahrensschritt kann durch eine externe Anwendung, durch eine Voreinstellung oder dergleichen angegeben werden.
Wie oben beschrieben wurde, führt die zehnte bevorzugte Ausführungsform das Analyseverfahren anhand der Verfahrensschritte aus, um ausführlichere Daten zu erhalten und dadurch ein ausführlicheres Fehleranalyseverfahren in bezug auf den ausgewählten Inline-Untersuchungsverfahrensschritt auszuführen. Ein Verfahren zum Prüfen der Inline-Untersuchungsdaten wird unter Verwendung eines leeren Wafers ausgeführt. Dieses liefert außer den herkömmlichen Untersuchungsdaten über die tatsächliche Vorrichtung die tatsächlichen Inline-Untersuchungsdaten über einen Verunreinigungsüberprüfungs-Wafer, der zur Verfahrenssteuerung verwendet wird.
Die zehnte bevorzugte Ausführungsform, die auf den ausgewählten Inline-Untersuchungsdaten beruht, kann aus dem Verunreinigungsprüfungs-Wafer in der Fertigungsstraße und aus der Vorrichtung ohne den tatsächlichen Ablauf der Vorrichtungen in der Straße das Defektverhalten abschätzen. Dadurch kann die Fähigkeit der Fertigungsstraße für neue Vorrichtungen verstanden und die Schaltung überprüft werden.

Elfte bevorzugte Ausführungsform

Fig. 23 zeigt das Verfahren zur Bestimmung eines Fehlerformmusters durch den Fehlerumsetzer 30 gemäß einer elften bevorzugten Ausführungsform der Erfindung. Der Datenanalysemechanismus der elften bevorzugten Ausführungsform ist ähnlich konstruiert wie der der in Fig. 18 gezeigten sechsten bevorzugten Ausführungsform. Die Gesamtkonfiguration der elften bevorzugten Ausführungsform ist ähnlich der der in Fig. 1 gezeigten ersten bevorzugten Ausführungsform.
Es ist schwer vorstellbar, daß sämtliche durch die Inline- Untersuchung für jeden Untersuchungsverfahrensschritt erfaßten Defekte zu elektrischen Fehlern werden. Somit definiert die elfte bevorzugte Ausführungsform für jede Kombination des Untersuchungsverfahrensschritts und der Fehlerform eine Fehlerauftrittswahrscheinlichkeit. Anhand deren wird ein Fehler in einem Datenformat der Inline-Untersuchungsdaten erzeugt und durch den Fehlerumsetzer 33 umgesetzt. Dies ermöglicht die Erzeugung eines realistischen elektrischen Fehlers.
Fig. 24 zeigt schematisch eine elektrisch leitende Verunreinigung 38, die auf den Verdrahtungsleitungen 37 ausgebildet ist. Ein elektrischer Fehler tritt auf, wenn, wie in Fig. 24 gezeigt ist, in Kontakt mit angrenzenden Verdrahtungsleitungen 37 die Verunreinigung 38 (eine Art Defekt) mit elektrischer Leitfähigkeit ausgebildet ist.
Fig. 25 zeigt schematisch den Mechanismus des Auftretens eines durch Verunreinigung erzeugten Fehlers. Es wird die wie in Fig. 25 gezeigte Stelle der elektrisch leitenden Verunreinigung 38 angenommen, an der die Verunreinigung 38 einen elektrischen Fehler bewirkt. Wie in Fig. 25 gezeigt ist, wird beispielsweise angenommen, daß die Verunreinigung 38 eine Größe von 0,7 µm besitzt, die Verdrahtungsleitungen 37 eine Größe von 0,5 µm haben und um 0,5 µm voneinander beabstandet sind.
In diesem Fall zeigt das aufeinanderfolgende Verschieben der Verunreinigung 38 von der Stelle PA, die auf einer Verdrahtungsleitung 37 liegt, an die Stelle PB, an die Stelle PC und schließlich an die Stelle PD (die gleichwertig der Stelle PA ist) das folgende Ergebnis. An der Stelle PB ist die Verunreinigung 38 mit den angrenzenden Verdrahtungsleitungen 37 in Kontakt, wobei sie einen Kurzschluß verursacht. Der Kurzschluß bleibt bestehen, bis ein Ende der Verunreinigung 38 an der Stelle PC nicht mehr mit der mittleren Verdrahtungsleitung 37 in Kontakt ist. Anschließend wird der Kurzschluß vermieden, wobei es an der Stelle PD keinen Kurzschluß gibt. In diesem Beispiel führt die elektrisch leitende Verunreinigung 38 zu dem elektrischen Fehler, wenn die Verunreinigung 38 in bezug auf die Verdrahtungsleitungen 37 zwischen den Stellen PB und PC liegt.
Die (im folgenden als "Fehlerwahrscheinlichkeit PE" bezeichnete) Wahrscheinlichkeit PE des Auftretens von elektrischen Fehlern in dem Beispiel aus Fig. 25 ist PE = (0,7 - 0,5)/1,0 = 0,2. Das heißt, wenn die Verunreinigung 38 unter den obenerwähnten Bedingungen auftritt, wird das Verhältnis eines Abstands von 0,2 µm (= 0,7 µm - 0,5 µm), über den der Fehler auftritt (oder eines Abstands von der Stelle PB zu der Stelle PC), zu dem Abstand von 1,0 µm, über den die Verunreinigung 38 verschoben wird (oder eines Abstands von der Stelle PA zu der Stelle PD), als die Fehlerwahrscheinlichkeit PE berechnet.
Daraufhin kann die Fehlerwahrscheinlichkeit PE, d. h. können die Informationen über den Grad der Fehler, wie in Fig. 23 gezeigt ist, zu den Fehlerformdaten hinzugefügt werden. Das Verfahren des Hinzufügens der Fehlerwahrscheinlichkeit PE kann wie auf die obenerwähnte Weise entweder durch den Inline-Datenanalyseprozessor 31 oder durch den Fehlerumsetzer 33 ausgeführt werden.
Wie oben festgestellt wurde, stellt die elfte bevorzugte Ausführungsform die Fehlerwahrscheinlichkeit PE beim Umsetzen der Verunreinigungsgröße, der Kategorie und des Verfahrensschritts in den elektrischen Fehler her, wobei sie bewirkt, daß Fehler erzeugt werden, die jene der tatsächlichen Vorrichtungen besser annähern, wenn die Fehler unter Verwendung der Daten, die den Inline-Untersuchungsdaten entsprechen, automatisch erzeugt werden.
Obgleich die Erfindung ausführlich beschrieben worden ist, ist die vorstehende Beschreibung in sämtlichen Aspekten erläuternd und nicht einschränkend. Selbstverständlich können zahlreiche weitere Abwandlungen und Änderungen erdacht werden, ohne vom Umfang der Erfindung abzuweichen.

Claims

1. Halbleitervorrichtungs-Analysesystem mit einem Datenanalysemechanismus zur Analyse eines Fehlerorts und einer Fehlerform in einer Halbleitervorrichtung, wobei der Datenanalysemechanismus umfaßt:
einen Fehlerformdaten-Generator (11, 28, 30), der künstlich Fehlerformdaten erzeugt, die die Form eines Fehlers in einer Vorrichtung angeben; und
einen Fehleranalyseprozessor (10), der anhand der Fehlerformdaten ein Fehleranalyseverfahren ausführt.

2. Halbleitervorrichtungs-Analysesystem nach Anspruch 1, dadurch gekennzeichnet, daß der Fehlerformdaten-Generator (11, 28, 30) einen Fehlergenerator (11) enthält, der Angabeinformationen (15) empfängt, die Einzelheiten der Fehlererzeugung der Fehlerformdaten angeben, und anhand der Angabeinformationen (15) die Fehlerformdaten erzeugt.

3. Halbleitervorrichtungs-Analysesystem nach Anspruch 2, dadurch gekennzeichnet, daß die Angabeinformationen (15) Informationen enthalten, die den Fehlerformtyp angeben.

4. Halbleitervorrichtungs-Analysesystem nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die Angabeinformationen (15) Informationen enthalten, die eine Wafer-Verteilung und eine Chip-Verteilung bestimmen, wobei die Wafer-Verteilung eine Verteilung von Fehler-Chips auf einem Wafer ist, während die Chip-Verteilung eine Verteilung der Fehler in einem Chip ist; und
der Fehlerformdaten-Generator (11, 28, 30) einen Fehlergenerator (11) enthält, der die Fehlerformdaten erzeugt, die mit der Wafer-Verteilung und mit der Chip-Verteilung, die durch die Angabeinformationen angegeben werden, in Übereinstimmung stehen.

5. Halbleitervorrichtungs-Analysesystem nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
der Datenanalysemechanismus ferner eine Analysedatenbank (9) enthält, in der die Daten der erkannten Fehlerform gespeichert werden, die anhand eines Ergebnisses eines Tests einer Halbleitervorrichtung auf einen elektrischen Fehler als Fehlerform erkannt worden sind; und
der Fehlerformdaten-Generator (11, 28, 30) einen Fehlerdaten-Manipulationsprozessor (28) enthält, der die Daten der erkannten Fehlerform manipuliert und die Fehlerformdaten erzeugt.

6. Halbleitervorrichtungs-Analysesystem nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
der Datenanalysemechanismus ferner einen Inline-Defekt- Generator (29, 32) enthält, der Daten erzeugt, die Inline- Untersuchungsdaten, d. h. Defektuntersuchungs-Ergebnisdaten über eine Halbleitervorrichtung auf einer vorgegebeneh Fertigungsstraße, entsprechen; und
der Fehlerformdaten-Generator (11, 28, 30) einen Fehlerumsetzer (30) enthält, der die Daten, die den Inline-Untersuchungsdaten entsprechen, in die Fehlerformdaten umsetzt, die einen elektrischen Fehler angeben, und die Fehlerformdaten erzeugt.

7. Halbleitervorrichtungs-Analysesystem nach Anspruch 6, dadurch gekennzeichnet, daß die Daten, die den Inline-Untersuchungsdaten entsprechen, Daten enthalten, denen tatsächliche Inline-Untersuchungsdaten, d. h. auf einer vorgegebenen Fertigungsstraße erhaltene tatsächliche Untersuchungsdaten, zugeordnet sind.

8. Halbleitervorrichtungs-Analysesystem nach Anspruch 7, dadurch gekennzeichnet, daß
der Datenanalysemechanismus ferner einen Inline-Datenanalyseprozessor (31, 31a-31c) enthält, der die tatsächlichen Inline-Untersuchungsdaten empfängt und ein vorgegebenes Analyseverfahren ausführt, um analysierte tatsächliche Inline- Untersuchungsdaten zu erhalten; und
der Inline-Defekt-Generator (32) anhand der analysierten tatsächlichen Inline-Untersuchungsdaten die Inline-Untersuchungsdaten erzeugt.

9. Halbleitervorrichtungs-Analysesystem nach Anspruch 8, dadurch gekennzeichnet, daß das vorgegebene Analyseverfahren ein Auswahlverfahren enthält, das auf dem Vorrichtungstyp beruht, der in einer Inline-Untersuchung geliefert wird.

10. Halbleitervorrichtungs-Analysesystem nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das vorgegebene Analyseverfahren ein Auswahlverfahren enthält, das auf einer Defektgröße beruht, die in einer Inline-Untersuchung geliefert wird.

11. Halbleitervorrichtungs-Analysesystem nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß das vorgegebene Analyseverfahren ein Verfahren enthält, mit dem in einer Inline-Untersuchung der Defekttyp identifiziert wird.

12. Halbleitervorrichtungs-Analysesystem nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß das vorgegebene Analyseverfahren ein Auswahlverfahren enthält, das auf einem Inline-Untersuchungsverfahrensschritt beruht.

13. Halbleitervorrichtungs-Analysesystem nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß die Fehlerformdaten Daten mit Informationen über den Grad des zu ihnen hinzugefügten Fehlers enthalten.