DE10000690B4

DE10000690B4 - Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiterwafer

Info

Publication number: DE10000690B4
Application number: DE10000690A
Authority: DE
Inventors: Reinhold Ott; Herbert Lammering; Dieter Rathei
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 1999-01-11
Filing date: 2000-01-10
Publication date: 2009-05-07
Anticipated expiration: 2020-01-11
Also published as: US6367040B1; US20020032888A1; DE10000690A1

Abstract

Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Chips mit folgenden Schritten:
– Untersuchen eines Halbleiter-Wafers zur Bestimmung von Defekten;
– Sammeln von Defektdaten für jeden an dem Halbleiter-Wafer durchgeführten Untersuchungsprozess, wobei die Defektdaten Stellen von Defekten auf dem Halbleiter-Wafer umfassen;
– Elektronisches Testen des Halbleiter-Wafers, um elektrische Ausfälle von elektrisch ausgefallenen Chips auf dem Halbleiter-Wafer zu bestimmen;
– Korrelieren von Defekten auf den Chips mit elektrischen Ausfällen auf den Chips, um Treffer auf den Chips zu bestimmen;
– Berechnen von Ausfallraten für die Chips auf der Basis von Treffern für jeden Untersuchungsprozess;
– Bestimmen einer Anzahl von ausfallenden Chips unter Berücksichtigung von Ausfallraten für die Chips mit Treffern, um die Defekte von jedem Chip zu gewichten, wobei dieser Schritt folgende Teilschritte aufweist:
Bestimmen einer Anzahl von ausfallenden Chips unter Berücksichtigung aller Chips mit Treffern;
Initialisieren der...

Description

Hintergrund
1. Technisches Gebiet
Die Erfindung betrifft das Untersuchen und Testen von Halbleiter-Elementen und insbesondere ein Verfahren zum Bestimmen des Ausbeuteeinflusses von Defekten, die während der In-line-Untersuchungen erfasst werden.
2. Stand der Technik
Defektdaten für Halbleiter-Chips werden im allgemeinen durch eine Laserabtastung oder durch ein optisches oder ein Rasterelektronen-Mikroskop (SEM) erfasst. Diese Techniken werden während der Herstellung von Halbleiter-Elementen für die In-line-Untersuchungen von Defekten verwendet. Defekte können eine Vielzahl von verschiedenen Ereignissen umfassen, die völlig unterschiedliche Einflüsse auf die Chip-Ausbeute haben. Mit den Untersuchungsmethoden wird häufig eine Gesamtanzahl von Defekten ermittelt, die in jedem Verarbeitungsschritt erfasst werden. Eine solche Information über eine Gesamtanzahl ermöglicht es jedoch einem Untersuchungsingenieur nicht, einen Ausbeuteverlust bestimmten Defekten zuzuordnen, die bei einem bestimmten Verarbeitungsschritt erfasst werden.
Es ist auf dem Halbleiter-Gebiet allgemein üblich, die Wafer zu bestimmten Zeitpunkten während der Herstellung durch Anwendung von optischen oder anderen Untersuchungsmitteln, wie zum Beispiel den oben beschriebenen Methoden zu untersuchen. Mit diesen Untersuchungen werden Daten ermittelt, mit denen die Zyklen zur Verbesserung der Ausbeute wesentlich verkürzt werden, indem unmittelbar auf Prozessprobleme reagiert wird. Als eine Folge davon erhält der Prozessingenieur die Anzahl von Defekten auf einem Wafer, die x-, y-Koordinaten jedes Defekten sowie einen Satz von Parametern (verschiedene Parameter für verschiedene Mittel), die für jeden bestimmten Defekt spezifisch sind. Jede Unregelmäßigkeit wie z. B. strukturelle Unvollkommenheiten, Teilchen, Reste oder einge schlossene Fremdstoffe werden als Defekt angesehen. Gegenwärtig werden diese Daten benötigt, um für jedes Produkt die bewertete Ausbeute zu verbessern.
Entweder ist die Korrelation zwischen In-line-Daten von Defekten und den tatsächlichen Ausbeutedaten für kleine Probenabmessungen (z. B. nur ungefähr ein Wafer) nicht genau genug, oder die vorhandenen lokal existierenden detaillierten Daten (z. B. Bitmaps) der Ausbeute sind (aufgrund der enormen Speichergrössen) für eine ausreichend große Probe der hergestellten Wafer nicht verfügbar. In-line-Defekte werden durch die Untersuchungsmethoden zwischen verschiedenen Prozessschritten bei der Fertigung der Halbleiter-Elemente erfasst. Tatsächliche Defekte werden nach der Herstellung der Chips mit elektrischen Tests bestimmt. Nach den elektrischen Tests können einige der defekten Chips durch Einführung von Redundanzen gerettet werden. Vor der Einführung von Redundanzen können vor dem Schmelzen ("pre-fuse") Ausbeutedaten gewonnen werden, um zu bestimmen, ob Redundanzen erforderlich sind oder die Ausbeute verbessern würden.
Betrachtet man die Ausfallwahrscheinlichkeit für jeden Defekt (die Wahrscheinlichkeit p eines Defekts, den gesamten Chip ausfallen zu lassen), so umfasst die Gesamtanzahl von Defekten Vorgänge mit sämtlichen Werten der Ausfallwahrscheinlichkeit von zwischen 0 und 1. Weder die eigentliche Information bezüglich der Gesamtanzahl von Defekten noch eine weitere Charakterisierung jedes einzelnen Defekts mit optischen Mikroskopen, SEM, AFM, EDX (entweder durch manuelle Prüfung oder durch automatische Defektklassifikation) ist ausreichend, um bei komplexen Chip-Designs (zum Beispiel bei zahlreichen Redundanzen von Speichereinheiten) jedem Prozess eine genaue Anzahl von Ausbeuteverlusten zuzuordnen. Die Prüfung aller untersuchten Defekte kann ferner (auch bei Anwendung einer automatisierten Klassifikation) den Herstellungsprozess der Halbleiter-Chips und die die Ausbeute verbessernden Zyklen erheblich verzögern.
Um sinnvolle Informationen über den Ausbeuteeinfluss zu erhalten, ist es wünschenswert, die tatsächlichen Defekt-Daten mit elektrischen Ausfällen zu korrelieren. Die gegenwärtig erhältlichen Software-Pakete zur Korrelation der Ausbeute unterscheiden sich voneinander entweder in der räumlichen Auflösung oder dem Algorithmus, mit dem der Ausbeuteverlust bestimmt wird.
Im Hinblick auf die räumliche Auflösung kann zwischen zwei Extremen gewählt werden. Während einige Programme zur Korrelation der Ausbeute Wafer-Leveldefekte und Ausbeutedaten verwenden, nutzen andere die Vorteile der räumlichen Information der Defektstelle auf dem Wafer (das heißt mit einer Genauigkeit innerhalb eines gegebenen Abstandes von zum Beispiel 15 Mikrometern unter Anwendung der genauesten Untersuchungsmittel) und korrelieren die räumliche Information der Defektstelle mit der genauesten elektrischen Information, die verfügbar ist, das heißt mit Bitmapdaten. Der Vorteil der detaillierteren Korrelation mit den elektrischen Bitmaps liegt in der verfügbaren Menge von Daten, mit denen sogar für einen einzelnen Wafer realistische Statistiken ermittelt werden können. Die Wahrscheinlichkeit, dass ein ausgefallenes Bit sicher einem Defekt zugeordnet werden kann, der innerhalb eines Radius von 15 μm gefunden wird, liegt für mittlere Ausbeute- und Defekt-Daten bei etwa 99,99% (~1 × 10^–5). Darüberhinaus wird die Genauigkeit dieses Verfahrens durch die Anwendung spezifischer elektrischer Ausfallmuster-Informationen und verfügbarer Defekt-Parameter verbessert. Der Nachteil dieses Verfahrens liegt darin, dass eine außerordentlich große Datenmenge bearbeitet werden muss, um eine Produktionslinie zu überwachen. Dies beschränkt die Anwendbarkeit dieses Verfahrens auf eine Massenanalyse von Wafer.
Andererseits wird bei der Anwendung von Wafer-Leveldaten eine zufriedenstellende Genauigkeit nur für große Proben (mehr als 50 Wafer) erreicht. Dieses Verfahren ist für einzelne Posten oder eine Wafer-Level-Teilanalyse nicht geeignet, die für eine schnelle Verbesserung der Ausbeute benötigt wird.
Aus der US 57 77 901 A sind ein Verfahren und ein System zur Vorhersage der Ausbeute von Chips bei der Herstellung von Wafern bekannt. Dabei werden verschiedene übereinanderliegende Schichten des Wafers mit geeigneten Werkzeugen abgetastet, um Defekte auf dem Wafersubstrat festzustellen. Die Daten der übereinanderliegenden Schichten werden zusammengeführt, so dass die Schicht bestimmt werden kann, in der ein Defekt erstmals auftritt. Jeder der Defekte wird durch einen Ausfall-Faktor gewichtet. In Verbindung mit den zugeordneten Ausfall-Faktoren werden für die Defekte Ausfallwahrscheinlichkeiten berechnet.
Die US 56 65 609 A zeigt ein Verfahren zur Identifizierung derjenigen Prozessschritte bei der Waferverarbeitung, die ein hohes Ausfallrisiko durch Kontaminierung mit Teilchen aufweisen. Diejenigen Positionen von Chips auf einem Wafer, die eine Teilchenablagerung aufweisen, werden zu Beginn der Herstellung und anschließend nach bestimmten Verfahrensschritten bestimmt. Durch fortwährende elektrische Tests des Wafers werden die Stellen auf dem Wafer ermittelt, die eine defekte Schaltung aufweisen, um sie mit den zuvor festgestellten Positionen der Chips mit einer Teilchenablagerung zu vergleichen.
Die Aufgabe der Erfindung besteht darin, ein Verfahren zum Korrelieren von In-line-Defektdaten mit Ausbeutedaten vor dem Schmelzen ("pre-fuse") bereitzustellen, um einen Ausbeuteverlust für jeden untersuchten und defekten Wafer zu bestimmen.
Zusammenfassung der Erfindung
Bei einem Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Chips wird der Halbleiter-Wafer untersucht, um Defekte zu bestimmen. Für jeden an dem Halbleiter-Wafer durchgeführten Untersuchungsprozess werden Defektdaten gesammelt, wobei die Defektdaten Stellen von Defekten auf dem Halbleiter-Wafer umfassen. Der Halbleiter-Wafer wird elektronisch getestet, um elektrische Ausfälle von elektrisch ausgefallenen Chips auf dem Halbleiter-Wafer zu bestimmen. Defekte auf den Chips werden mit elektrischen Ausfällen auf den Chips korreliert, um Treffer auf den Chips zu bestimmen. Auf der Basis von Treffern werden für jeden Untersuchungsprozess Ausfallraten für die Chips berechnet. Unter Berücksichtigung von Ausfallraten für die Chips mit Treffern wird eine Anzahl von ausfallenden Chips bestimmt, um die Defekte von jedem Chip zu gewichten. Hierzu sind mehrere Teilschritte vorgesehen:
Es wird eine Anzahl von ausfallenden Chips unter Berücksichtigung aller Chips mit Treffern bestimmt. Die Anzahl von ausfallenden Chips wird auf Null initialisiert und dadurch modifiziert, dass ein Ausfallraten-Verhältnis zwischen einer Ausfallrate für jede Prozess-Untersuchung mit Treffern und einer Summe der Ausfallraten für alle Prozess-Untersuchungen mit Treffern berechnet wird, sowie dadurch, dass das Verhältnis zu einer vorherigen Anzahl von ausfallenden Chips addiert wird, wobei die vorherige Anzahl von ausfallenden Chips an einem zuvor berücksichtigten Chip erhalten wird. Der Schritt der Modifikation wird wiederholt, bis alle Chips berücksichtigt worden sind. Für jeden Untersuchungsprozess wird auf der Basis der Anzahl von ausfallenden Chips und einer Gesamtan zahl von Chips auf dem Halbleiter-Wafer ein Ausbeute-Verlustes bestimmt.
Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
Diese und weitere Vorteile der Erfindung ergeben sich aus der folgenden detaillierten Beschreibung von beispielhaften Ausführungsformen in Zusammenhang mit der Zeichnung.
Kurze Beschreibung der Zeichnungen
Die folgende Beschreibung von bevorzugten Ausführungsformen der Erfindung erfolgt anhand der Zeichnung. Es zeigt:
1A defekte Schichten bei einem Halbleiter-Wafer zum Abbilden von Defekten, die bei jedem Untersuchungsprozess auftreten;
1B eine komprimierte Bitmap für einen Halbleiter-Wafer zum Abbilden von elektrischen Ausfällen des Chips;
2 einen Satz von 20 Chips mit Gate- und Metalldefekten gemäß der Erfindung;
3 ein Flussdiagramm eines Verfahrens bzw. ein Blockschaltbild eines Systems zum Bestimmen eines Ausbeuteverlustes gemäß der Erfindung;
4 ein Flussdiagramm eines anderen Verfahrens bzw. ein Blockschaltbild eines anderen Systems zum Bestimmen eines Ausbeuteverlustes gemäß der Erfindung; und
5 ein Balkendiagramm, das den Ausbeuteverlust über eine Periode von mehreren Wochen sowie die Ausbeuteverluste für jeden Untersuchungsprozess darstellt.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Die Beschreibung betrifft das Untersuchen und Testen eines Halbleiter-Elementes und insbesondere ein System und ein Verfahren zum Bestimmen des Einflusses von Defekten, die während In-line-Untersuchungen erfasst werden, auf die Ausbeute. Mit der Erfindung wird eine Korrelation zwischen In-line-Defekten und elektrischen Tests durch Korrelation von Ausbeutedaten aus einer komprimierten Bitmap geschaffen, um einen Ausbeuteverlust für jeden Defekt bei einem untersuchten Wafer zu berechnen. Mit der Erfindung werden wich tige Informationen darüber ermittelt, welche Prozesse verbessert werden müssen, sowie ein Verfahren zum Berechnen eines Ausbeuteverlustes und von Ausfallwahrscheinlichkeiten für die Wafer zwischen Untersuchungsschritten während der Herstellung der Wafer geschaffen.
Unter Anwendung verfügbarer Defekt- und Ausbeutedaten werden mit der Erfindung Defektdaten mit elektrisch ausgefallenen Schalterbereichen korreliert. Diese Art von elektrischen Testdaten ist für jeden untersuchten Wafer vor dem Schmelzen ("pre-fuse") verfügbar und beschränkt somit die Anwendbarkeit der endgültigen Korrelation nur auf die Probe der Wafer mit Defektdaten. Die Größen dieser elektrisch defekten Schalterbereiche oder komprimierten Bitmaps liegen vorzugsweise im Bereich der abgestimmten Genauigkeit von In-line-Untersuchungsmitteln. Dies hat zur Folge, dass der Unterschied der räumlichen Auflösung zwischen der Bitmap/Defekt- und der ausgefallenen Schalterbereich/Defekt-komprimierte Bitmap) Korrelation vernachlässigbar ist. Mit einer gut formulierten Definition der komprimierten Bitmap wird vorzugsweise eine ähnliche elektrische Information erzeugt, wie für die Bitmap-Daten der In-line-Defektdaten.
Wie bereits erwähnt wurde, wird ein Verfahren geschaffen, mit dem Ausbeuteverluste und Ausfall-Wahrscheinlichkeiten für den verarbeiteten Wafer zwischen zwei benachbarten Defekt-Untersuchungsschritten berechnet werden. Dieses Verfahren umfasst eine in-situ Berechnung der Ausfall-Wahrscheinlichkeit von Defekten bei bestimmten Prozessschritten. Diese Ausfall-Wahrscheinlichkeiten beeinflussen hauptsächlich den Ausbeuteeinfluss und dienen vorzugsweise für genaue Bestimmungen des Ausbeuteeinflusses. Vorzugsweise wird mit dem Verfahren für jeden Wafer der Einfluss auf die Ausbeute berechnet. Dadurch wird sichergestellt, dass Prozess-Probleme mit ungewöhnlichen Defekten bei jedem individuellen Wafer in geeigneter Weise behandelt werden.
Im folgenden soll nun im Detail auf die Zeichnungen eingegangenen werden, in denen gleiche Bezugsziffern gleiche oder ähnliche Elemente in verschiedenen Ansichten zeigen. Gemäß den 1A und 1B werden während der Wafer-Untersuchungsvorgänge die Wafer bearbeitet, um elektrische oder elektronische Komponenten darauf zu erzeugen. Nach einem gegebenen Prozessschritt werden die Wafer untersucht, um Inkonsistenzen, Ungleichförmigkeiten oder andere Defekte zu bestimmen, die während der Bearbeitung entstehen können. Beispielhaft können bei einem Wafer, der zur Herstellung von Speicherchips verwendet wird, die hier zur beispielhaften Beschreibung der Erfindung dienen sollen, die Prozessschritte unter anderem eine Erzeugung von Gate-Leitern (GC), Metallschichten (d. h. M1, M2, usw.) und andere Herstellungsschritte umfassen. Nach einem gegebenen Prozessschritt können Defektdaten mit einer Mehrzahl von verschiedenen Techniken unter Anwendung einer Mehrzahl von verschiedenen Untersuchungsmitteln, die allgemein im Stand der Technik bekannt sind, ermittelt werden. Beispiele hierfür sind Untersuchungsmittel und Techniken wie Rasterelektronenmikroskope (SEM), Rasterkraft-Mikroskope (AFM), Energie-streuende Spektroskopie (EDX) und andere bekannte Mittel und Verfahren.
Als Ergebnis der Untersuchung, die In-line ausgeführt wird, das heißt auf der Herstellungslinie, werden Defekte für einen gegebenen Prozess auf einer Defektkarte oder Bitmap 10 abgebildet, die einen zu untersuchenden Wafer repräsentiert. Wie in 1A gezeigt ist, umfasst jeder Prozess, zum Beispiel GC, M1 und M2, eine Defektkarte 10, die die Defekte zeigt, die während der jedem der Prozesse folgenden Untersuchung entdeckt wurden. Jeder Untersuchungsprozess kann nach einem einzigen Prozessschritt oder nach mehreren Prozessschritten durchgeführt werden. Bei typischen Speicherchips können zehn oder mehr Untersuchungen zwischen vorbestimmten Prozessschritten vorgenommen werden. Defekte 12 sind in einer auseinandergezogenen Sektion 14 dargestellt.
Nach dem Abschluss aller Prozesse werden ein oder mehrere elektrische Tests durchgeführt, um die Funktionalität des Wafers oder von Chips auf dem Wafer zu bestimmen. Gleichspannungstests können durchgeführt werden, um zu bestimmen, ob elektrische Tests auf Grund von Versorgungsschaltungen fehlschlugen, das heißt aufgrund von Defekten in den Leitungen oder logischen Schaltungen. Elektrische Ausfälle in einer Speicheranordnung können vor dem Schmelzen ("pre-fuse"), das heißt vor der Einführung von Redundanzen, mit einer komprimierten Bitmap 16 angezeigt werden. Eine komprimierte Bitmap 16 zeigt auch verschiedene Arten von Defekten, zum Beispiel solche Defekte, die unter Anwendung von Redundanzen korrigierbar sind, sowie Defekte, die durch Redundanzen nicht korrigiert werden können. Komprimierte Bitmap-Daten zeigen ausgefallene Einrichtungen in einem defekten Bereich an. Ein defekter Bereich repräsentiert eine Mehrzahl von Bits, wobei jedes Bit zum Beispiel eine Speicherzelle darstellt. Jedes Bit beinhaltet eine bestanden/defekt-Information über die Speicherzelle, die das Bit repräsentiert.
Da Defekte nicht so weit ansteigen dürfen, dass ein Wafer oder ein Chip auf dem Wafer ausfällt, sind elektrische Testdaten ein genaueres Maß für die Ausbeute. Die Erfindung korreliert vorteilhafterweise die elektrischen Testdaten (komprimierte Bitmap) mit Defektdaten, um die Ausbeute und den Einfluss von bestimmten Defekten auf die Ausbeute zu bestimmen.
Im folgenden soll nun ein Verfahren zum Korrelieren der elektrischen Testdaten mit Defektdaten gemäß der Erfindung beschrieben werden. Bei der Beschreibung des erfindungsgemäßen Verfahrens werden mehrere Definitionen verwendet. Ein Treffer ist ein Ereignis, das bei einem Prozessschritt "i" auftritt, wenn ein bestimmter elektrischer Ausfall (für einen Gleichstrom- oder einen Defektbereichs-Test) einem bestimmten Defekt zugeordnet werden kann, der bei dem Prozessschritt "i" untersucht und entdeckt worden ist. Mit anderen Worten wird ein Treffer dann erzielt, wenn die Defektdaten auch einen elektrischen Ausfall erzeugen. Wie in den 1A und 1B gezeigt ist, wird ein Treffer zwischen dem Defekt angezeigt, der in der auseinandergezogenen Sektion 14 dargestellt ist, die einen elektrischen Ausfall in der auseinandergezogen Sektion 18 gemäß der Darstellung durch den Pfeil "A" erzeugt. Eine Trefferrate (hr_i) bei einem Prozessschritt "i" bezeichnet die Anzahl von Treffern in dem Prozessschritt "i" dividiert durch die Anzahl von Defekten des Prozesses "i". Eine Ausfallrate (r_i) für einen Prozessschritt "i" bezeichnet die Anzahl von Treffern von elektrisch ausgefallenen Chips (oder Chips auf dem Wafer) des Prozesses "i" dividiert durch die Anzahl von Defekten bei dem Prozess "i".
Die berechnete Ausfallrate r_i für einen Defekt, der bei dem Prozess "i" erfasst wurde, kann gemäß folgender Beschreibung für eine erste Abschätzung (Bewertung) verwendet werden. Es sei angenommen, dass ein ausgefallener Chip Defekte aus verschiedenen Prozessschritten aufweist, die Treffer umfassen. In diesem Fall werden mit der Berechnung von Ausfallraten-Abschätzungen ermittelt, die zur Gewichtung der Wahrscheinlichkeit verwendet werden, mit der der Defekt die Ursache dafür war, dass der Chip ausgefallen ist.
In 2 sind zur Verdeutlichung der Erfindung und der Bestimmung des Ausbeuteverlus tes 20 Chips schematisch dargestellt. Jeder Chip ist bei diesem Beispiel mit einer Mehrzahl von Prozessschritten gefertigt worden. Die Prozessschritte, die bei einer Untersuchung Defekte zeigten, umfassen die Defekte der Gate-Untersuchung (Gate) und die Defekte der Metall 1-Untersuchung (Metal1). Die bei der Gate-Untersuchung entdeckten Defekte sind mit einem Oval angedeutet, während die bei der Metall-Untersuchung gefundenen Defekte mit einem "x" bezeichnet sind. Gemäß der Darstellung in 2 bestanden 18 Chips den elektrischen Test, während zwei Chips den Test nicht bestanden. Da Defekte nur in dem Gate-Prozess und dem Metall 1-Prozess gefunden wurden, sind dies die einzigen Prozesse, die bei der Bestimmung des Ausbeuteverlustes berücksichtigt werden (nur Prozesse, bei denen Treffer auftreten).
Es soll darauf hingewiesen werden, dass die in den 3 und 4 gezeigten Elemente in verschiedener Weise als Hardware, Software oder Kombinationen davon implementiert werden können. Vorzugsweise werden diese Elemente in Software auf einem oder mehreren in geeigneter Weise programmierten digitalen Computern für allgemeine Anwendungen mit einem Prozessor, einem Speicher und Eingabe/Ausgabe-Schnittstellen implementiert. In den 2 und 3 ist ein Flussdiagramm beziehungsweise ein Blockschaltbild 100 dargestellt. In einem Schritt 101 werden Defekte mit elektrischen Ausfällen auf den Chips korreliert, um gemäß obige Beschreibung Treffer zu bestimmen. In Schritt 102 werden für jeden Prozess Ausfallraten berechnet. Bei diesem Beispiel wird eine Ausfallrate r_Gate von 1/7 oder etwa 14 Prozent bestimmt, da ein Treffer (ein ausgefallener Chip umfasst einen Gate-Defekten) vorhanden ist und die Gesamtanzahl von Gate-Defekten 7 beträgt (7 Ovale). Eine weitere Ausfallrate r_Metal1 wird zu 2/3 oder etwa 66 Prozent bestimmt, da zwei Treffer (zwei ausgefallene Chips umfassen Metal1-Defekte) vorhanden sind und die Gesamtanzahl von Metal1-Defekten 3 beträgt (3 mal "x").
In Schritt 104 wird eine Anzahl von ausfallenden Chips für jede Prozess-Untersuchung auf Null initialisiert. Bei dem vorliegenden Beispiel sind k_Gate = 0 und k_Metal1 = 0.
Bei dem genannten Beispiel sind zwei Chips ausgefallen und mit 1 und 2 bezeichnet. Der Chip 1 hat einen Gate-Defekt, so dass gilt: kGate = kGate,previous + (rGate/(rGate + rMetal1)).
Da k_Gate auf Null initialisiert wurde, ist gemäß obige Beschreibung k_{Gate,previous} = 0, r_Gate = 0,14 und r_Metal1 = 0,66. k_Gate = 0 + 0,18 = 0,18. Da ein Metal1-Defekt in dem Chip 1 vorhanden ist, ergibt sich: kMetal1 = kMetal1,previous + (rMetal1/(rGate + rMetal1)),da k_Metal1 auf Null initialisiert wurde, ist gemäß obige Beschreibung k_{Metal1,previous} = 0, r_Gate = 0,14 und r_Metal1 = 0,66. k_Metal1 = 0 + 0,82 = 0,82.
Der Chip 2 hat keine Gate-Defekte, so dass sich ergibt: kGate = kGate,previous + (rGate/(rGate + rMetal1)).
Da k_Gate für Chip 1 berechnet wurde, ist k_{Gate,previous} = 0,18 und r_Gate = 0. Da in Chip 2 keine Gate-Defekte vorhanden sind und gemäß obige Beschreibung r_Metal1 = 0,66 ist, ist k_Gate = 0,18 + 0 = 0,18. Dies ist somit – so wie es sein soll – der gleiche Wert wie bei Chip 1, da auf der Chip 2 keine Gate-Defekte vorhanden sind. Auf dem Chip 2 ist ein Metal1-Defekte vorhanden, so dass sich ergibt: kMetal1 = kMetal1,previous + (rMetal1/(rGate + rMetal1)),da k_Metal1 für Chip 1 0,82 war, ist k_{Metal1,previous} = 0,82 und r_Gate = 0. Da keine Defekte dieser Art vorhanden sind und gemäß obige Beschreibung r_Metal1 = 0,66 ist, ergibt sich k_Metal1 = 0,82 + 1 = 1,82.
Es werden hier nur zwei Chips berücksichtigt, da nur zwei von ihnen Treffer aufweisen. Bei einem Halbleiter-Wafer mit einer Mehrzahl von Chips wird der modifizierende Prozess für k jedoch für jeden Chip mit einem Treffer fortgesetzt, bis alle Chips auf dem Wafer berücksichtigt worden sind.
In Schritt 108 wird ein Ausbeuteverlust pro Schicht dY_i für jeden Prozess berechnet. Die Schicht bezieht sich auf eine Defekt-Schicht, die eine Bitmap des Wafers enthalten kann, der die Defekte für diesen Prozessschritt zeigt. Der Ausbeuteverlust wird durch Berechnung von dY_i = k_i/N_o zugeordnet, wobei N_o die Anzahl von Chips pro Wafer und k_i die Anzahl von Chips bezeichnet, die für den Prozessschritt "i" für den letzten Chip, der den Schritt 106 durchlaufen hat, als ausgefallen eingestuft sind. Für das letzte Beispiel gilt dY_Gate = 0,9%, da k_Gate = 0,18 für Chip 2, das heißt der letzte behandelte Chip ist und N_o 20 beträgt (die Anzahl von Chips in 2). In ähnlicher Weise gilt dY_Metal1 = 9,1%, da k_Metal1 = 1,82 für Chip 2, das heißt der letzte behandelte Chip und N_o 20 beträgt (die Anzahl von Chips in 2).
In Schritt 110 wird eine Ausfall-Wahrscheinlichkeit kp_i für jeden Prozess oder jede Defekt-Schicht bestimmt. kp_i wird berechnet als kp_i = k_i/D_i wobei D_i die Anzahl von Defekten bei dem Prozessschritt "i" und k_i die Anzahl von Chips bezeichnet, die für den Prozessschritt "i" für den letzten Chip, der den Schritt 106 durchlaufen hat, aus ausgefallen eingestuft sind. Die Ausfall-Wahrscheinlichkeit kann zur Gewichtung des Ausbeute-Einflusses von Defekten aus verschiedenen Schichten verwendet werden, das heißt zur Gewichtung dahingehend, welcher Prozessschritt für den Ausfall des Chips verantwortlich ist.
Bei dem Beispiel ist kp_Gate = 2,5%, da k_Gate 0,18 für Chip 2 beträgt, d. h. der letzte durchlaufene Chip und D_Gate 7 ist (die Anzahl von Gate-Defekten). In ähnlicher Weise ist kp_Metal1 = 60,6%, da k_Metal1 1,82 für Chip 2 beträgt, d. h. der letzte durchlaufene Chip und D_Metal1 3 ist (die Anzahl von Metal1-Defekten). Beim Abschätzen von Ausfällen ist die Wahrscheinlichkeit, dass ein Chip durch einen Metal1-Defekt ausfällt, wesentlich höher, als durch einen Gate-Defekt. In Schritt 112 werden der Ausbeuteverlust und die Ausfall-Wahrscheinlichkeiten analysiert, um einen Einblick in die Prozess-Verbesserungen und Aufschluss über die Möglichkeiten zur Erhöhung der Ausbeuten zu erhalten.
In 4 ist ein Flussdiagramm bzw. Blockschaltbild zum Implementieren der Erfindung dargestellt. In Schritt 202 werden unter Anwendung eines oder mehrerer Untersuchungsmittel und einer Speichereinrichtung Defektdaten gesammelt und gespeichert. Die Defektdaten werden bei jeder vorbestimmten Untersuchung oder an jeder Schicht identifiziert. Es ist vorzuziehen, die Defektdaten in einer gemeinsamen Datenbank zu speichern. Da eines oder mehrere der Untersuchungsmittel verschiedene Koordinatensysteme beinhalten können, werden in Schritt 204 die Koordinatensysteme eliminiert, um ein gemeinsames Koordinatensystem für alle Defektdaten zu schaffen und ferner jeden Offset oder ähnliches zu kompensieren, der durch Wafer-Sicherungssysteme usw. verursacht wurde. In Schritt 206 werden elektrische Tests durchgeführt und ein ausgefallener Bereich oder elektrische Daten in einer Speichereinrichtung gespeichert, die die gleiche Speichereinrichtung wie in Schritt 202 sein kann.
In Schritt 208 werden die Defektdaten aus Schritt 202 und die elektrischen Daten aus Schritt 206 extrahiert, um Berechnungen entsprechend der Erfindung durchzuführen. In Schritt 210 wird ein Script oder ein Programm, das vorzugsweise auf einem Computer programmiert ist, implementiert, um Defektdaten und elektrische Daten aufeinanderzu legen und die verschiedenen Koordinatensysteme mit hoher Genauigkeit anzupassen, wobei die Genauigkeit zum Beispiel besser als 15 Micron ist. In Schritt 212 wird eine Daten-Zusammenfassung mit Trefferinformationen in einer Tabelle gespeichert, um die Trefferinformationen für die folgenden Schritte verfügbar zu machen.
In Schritt 214 wird das Verfahren/System 100 aus 3 unter Verwendung der Trefferinformationen, der Defektdaten und der elektrischen Daten gemäß obiger Beschreibungen angewendet, um den Ausbeuteverlust und die Ausfall-Wahrscheinlichkeiten für jede Schicht gemäß der Erfindung zu bestimmen. In Schritt 216 können die Ausgangsdaten in Tabellen, Diagrammen usw. gespeichert werden, die den Ausbeuteverlust pro Defekt-Untersuchungsprozess zeigen. Diese Daten werden dann verwendet, um Verbesserungen vorzunehmen und mehr über die Prozessschritte zur Halbleiter-Fabrikation zu lernen. 5 zeigt ein Beispiel für ein zusammenfassendes Ausgabe-Diagramm mit dem Ausbeuteverlust, der an der y-Achse aufgetragen ist, wobei die Daten über neun Wochen gesammelt wurden. Der Gesamt-Ausbeuteverlust wird durch die Linie 302 dargestellt. Ferner sind eine Mehrzahl vom Prozessschritten 310 bis 323 gezeigt, die den relativen Einfluss auf den Ausbeuteverlust bei jeder Prozess-Untersuchung zeigen.
Auch wenn die Erfindung in Hinblick auf eine Speichereinrichtung beschrieben wurde, ist die Erfindung auf jedes Halbleiter-Herstellungsverfahren anwendbar, bei dem Ausbeuten berechnet werden, um die Produktionsleistung zu bewerten oder abzuschätzen.

Claims

Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Chips mit folgenden Schritten: – Untersuchen eines Halbleiter-Wafers zur Bestimmung von Defekten; – Sammeln von Defektdaten für jeden an dem Halbleiter-Wafer durchgeführten Untersuchungsprozess, wobei die Defektdaten Stellen von Defekten auf dem Halbleiter-Wafer umfassen; – Elektronisches Testen des Halbleiter-Wafers, um elektrische Ausfälle von elektrisch ausgefallenen Chips auf dem Halbleiter-Wafer zu bestimmen; – Korrelieren von Defekten auf den Chips mit elektrischen Ausfällen auf den Chips, um Treffer auf den Chips zu bestimmen; – Berechnen von Ausfallraten für die Chips auf der Basis von Treffern für jeden Untersuchungsprozess; – Bestimmen einer Anzahl von ausfallenden Chips unter Berücksichtigung von Ausfallraten für die Chips mit Treffern, um die Defekte von jedem Chip zu gewichten, wobei dieser Schritt folgende Teilschritte aufweist: Bestimmen einer Anzahl von ausfallenden Chips unter Berücksichtigung aller Chips mit Treffern; Initialisieren der Anzahl von ausfallenden Chips auf Null; Modifizieren der Anzahl von ausfallenden Chips durch: Berechnen eines Ausfallraten-Verhältnisses zwischen einer Ausfallrate für jede Prozess-Untersuchung mit Treffern und einer Summe der Ausfallraten für alle Prozess-Untersuchungen mit Treffern; sowie Addieren des Verhältnisses zu einer vorherigen Anzahl von ausfallenden Chips, wobei die vorherige Anzahl von ausfallenden Chips an einem zuvor berücksichtigten Chip erhalten wird; und Wiederholen des Schrittes der Modifikation, bis alle Chips berücksichtigt worden sind; und – Bestimmen eines Ausbeute-Verlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von ausfallenden Chips und einer Gesamtanzahl von Chips auf dem Halbleiter-Wafer.
Verfahren nach Anspruch 1, bei dem der Schritt des Korrelierens von Defekten auf den Chips mit elektrischen Ausfäl len auf den Chips zur Bestimmung von Treffern auf den Chips einen Schritt zum Bestimmen von Treffern durch Zuordnen der Defekte auf den Chips zu den elektrischen Ausfällen auf den Chips umfasst.
Verfahren nach Anspruch 1, bei dem der Schritt des Berechnens von Ausfallraten einen Schritt des Berechnens von Ausfallraten für eine gegebene Prozess-Untersuchung durch Dividieren einer Anzahl von Treffern auf elektrisch ausgefallenen Chips durch eine Anzahl von Defekten für die Prozess-Untersuchung umfasst.
Verfahren nach Anspruch 1, bei dem der Schritt des Bestimmens eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von ausfallenden Chips und einer Gesamtanzahl von Chips eine Berechnung des Ausbeuteverlustes durch Dividieren der Anzahl von ausfallenden Chips für einen gegebenen Untersuchungsprozess durch die Gesamtanzahl von Chips auf dem Halbleiter-Wafer umfasst.
Verfahren nach Anspruch 1, mit einem Schritt zum Bestimmen einer Ausfall-Wahrscheinlichkeit bei einem Ausbeuteverlust für jeden Untersuchungsprozess auf der Basis der Anzahl von ausfallenden Chips für jeden Untersuchungsprozess und einer Gesamtanzahl von Defekten für den Untersuchungsprozess.