DE10000690A1 - System und Verfahren zum Bestimmen des Ausbeute-Einflusses bei Halbleiter-Elementen - Google Patents

System und Verfahren zum Bestimmen des Ausbeute-Einflusses bei Halbleiter-Elementen

Info

Publication number
DE10000690A1
DE10000690A1 DE10000690A DE10000690A DE10000690A1 DE 10000690 A1 DE10000690 A1 DE 10000690A1 DE 10000690 A DE10000690 A DE 10000690A DE 10000690 A DE10000690 A DE 10000690A DE 10000690 A1 DE10000690 A1 DE 10000690A1
Authority
DE
Germany
Prior art keywords
matrices
neutralized
hits
errors
neutralization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10000690A
Other languages
English (en)
Other versions
DE10000690B4 (de
Inventor
Reinhold Ott
Herbert Lammering
Dieter Bathei
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE10000690A1 publication Critical patent/DE10000690A1/de
Application granted granted Critical
Publication of DE10000690B4 publication Critical patent/DE10000690B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

Ein Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Matrizen umfasst folgende Schritte: Korrelieren von Fehlern auf den Matrizen mit elektrischen Ausfällen auf den Matrizen, um Treffer auf den Matrizen (101) zu bestimmen; Berechnen von Neutralisierungsraten für die Matrizen auf der Basis von Treffern für jeden Untersuchungsprozess (102; Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffern, um die Fehler von jeder Matrize (104, 106) zu gewichten; und Bestimmen eines Ausbeute-Verlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen auf dem Halbleiter-Wafer (108). Weiterhin wird ein entsprechendes System beschrieben.

Description

Hintergrund 1. Technisches Gebiet
Die Erfindung betrifft das Untersuchen und Testen von Halbleiter-Elementen (Einrichtungen) und insbesondere ein System und ein Verfahren zum Bestimmen des Ausbeuteeinflusses von Fehlern, die während der In-line-Untersuchungen erfasst werden.
2. Stand der Technik
Fehlerdaten an Halbleiter-Chips werden im allgemeinen durch eine Laserabtastung oder durch ein optisches oder ein Rasterelektronen-Mikroskop (SEM) erfasst. Diese Techniken werden während der Herstellung von Halbleiter-Elementen für Fehler-In- line-Untersuchungen verwendet. Fehler können eine Vielzahl von verschiedenen Ereignissen umfassen, die völlig unterschiedliche Einflüsse auf die Chip-Ausbeute haben. Mit den Untersuchungsmethoden wird häufig eine Gesamtanzahl von Fehlern ermittelt, die in jedem Verarbeitungsschritt erfasst werden. Eine solche Information über eine Gesamtanzahl ermöglicht es jedoch einem Untersuchungsingenieur nicht, einen Ausbeuteverlust bestimmten Fehlern zuzuordnen, die bei einem bestimmten Verarbeitungsschritt erfasst werden.
Es ist auf dem Halbleiter-Gebiet allgemein üblich, die Wafer zu bestimmten Zeitpunkten während der Herstellung durch Anwendung von optischen oder anderen Untersuchungsmitteln, wie zum Beispiel den oben beschriebenen Methoden zu untersuchen. Mit diesen Untersuchungen werden Daten ermittelt, mit denen die Zyklen zur Verbesserung der Ausbeute wesentlich verkürzt werden, indem unmittelbar auf Prozessprobleme reagiert wird. Als eine Folge davon erhält der Prozessingenieur die Anzahl von Fehlern auf einem Wafer, die x-, y-Koordinaten jedes Fehlers sowie einen Satz von Parametern (verschiedene Parameter für verschiedene Mittel), die für jeden bestimmten Fehler spezifisch sind. Jede Unregelmäßigkeit wie z. B. strukturelle Unvollkommenheiten, Teilchen, Reste oder eingeschlossene Fremdstoffe werden als Fehler angesehen. Gegenwärtig werden diese Daten benötigt, um für jedes Produkt die bewertete Ausbeute zu verbessern.
Entweder ist die Korrelation zwischen Fehler-In-line-Daten und den tatsächlichen Ausbeutedaten für kleine Probenabmessungen (z. B. nur ungefähr ein Wafer) nicht genau genug, oder die vorhandenen lokal existierenden detaillierten Daten (z. B. Bitmaps) der Ausbeute sind (aufgrund der enormen Speichergrössen) für eine ausreichend große Probe der hergestellten Wafer nicht verfügbar. In-line-Fehler werden durch die Untersuchungsmethoden zwischen verschiedenen Prozessschritten bei der Fertigung der Halbleiter-Elemente erfasst. Tatsächliche Fehler werden nach der Herstellung der Chips mit elektrischen Tests bestimmt. Nach den elektrischen Tests können einige der fehlerhaften Chips durch Einführung von Redundanzen gerettet werden. Vor der Einführung von Redundanzen können vor dem Schmelzen Ausbeutedaten gewonnen werden, um zu bestimmen, ob die Redundanzen erforderlich sind oder die Ausbeute verbessern würden.
Betrachtet man die Neutralisierungswahrscheinlichkeit für jeden Fehler (die Wahrscheinlichkeit p eines Fehlers, den gesamten Chip ausfallen zu lassen), so umfasst die Gesamtanzahl von Fehlern Vorgänge mit sämtlichen Werten der Neutralisierungswahrscheinlichkeit von zwischen 0 und 1. Weder die eigentliche Information bezüglich der Gesamtanzahl von Fehlern noch eine weitere Charakterisierung jedes einzelnen Fehlers mit optischen Mikroskopen, SEM, AFM, EDX (entweder durch manuelle Prüfung oder durch automatische Fehlerklassifikation) ist ausreichend, um bei komplexen Chip-Designs (zum Beispiel bei zahlreichen Redundanzen von Speichereinheiten) jedem Prozess eine genaue Anzahl von Ausbeuteverlusten zuzuordnen. Die Prüfung aller untersuchten Fehler kann ferner (auch bei Anwendung einer automatisierten Klassifikation) den Herstellungsprozess der Halbleiter-Chips und die die Ausbeute verbessernden Zyklen erheblich verzögern.
Um sinnvolle Informationen über den Ausbeuteeinfluss zu erhalten, ist es wünschenswert, die tatsächlichen Fehler-Daten mit elektrischen Ausfällen zu korrelieren. Die gegenwärtig erhältlichen Software-Pakete zur Korrelation der Ausbeute unterscheiden sich voneinander entweder in der räumlichen Auflösung oder dem Algorithmus, mit dem der Ausbeuteverlust bestimmt wird.
Im Hinblick auf die räumliche Auflösung kann zwischen zwei Extremen gewählt werden. Während einige Programme zur Korrelation der Ausbeute Wafer-Levelfehler und Ausbeutedaten verwenden, nutzen andere die Vorteile der räumlichen Information der Fehlerstelle auf dem Wafer (das heißt mit einer Genauigkeit innerhalb eines gegebenen Abstandes von zum Beispiel 15 Micron unter Anwendung der genauesten Untersuchungsmittel) und korrelieren die räumliche Information der Fehlerstelle mit der genauesten elektrischen Information, die verfügbar ist, das heißt mit Bitmapdaten. Der Vorteil der detaillierteren Korrelation mit den elektrischen Bitmaps liegt in der verfügbaren Menge von Daten, mit denen sogar für einen einzelnen Wafer realistische Statistiken ermittelt werden können. Die Wahrscheinlichkeit, dass ein ausgefallenes Bit sicher einem Fehler zugeordnet werden kann, der innerhalb eines Radius von 15 µm gefunden wird, liegt für mittlere Ausbeute- und Fehler-Daten bei etwa 99,99% (~1 × 10-5). Darüberhinaus wird die Genauigkeit dieses Verfahrens durch die Anwendung spezifischer elektrischer Ausfallmuster-Informationen und verfügbarer Fehler- Parameter verbessert. Der Nachteil dieses Verfahrens liegt darin, dass eine außerordentlich große Datenmenge bearbeitet werden muss, um eine Produktionslinie zu überwachen. Dies beschränkt die Anwendbarkeit dieses Verfahrens auf eine Massenanalyse von Wafern.
Andererseits wird bei der Anwendung von Wafer-Leveldaten eine zufriedenstellende Genauigkeit nur für große Proben (mehr als 50 Wafer) erreicht. Dieses Verfahren ist für einzelne Posten oder eine Wafer-Level-Teilanalyse nicht geeignet, die für eine schnelle Verbesserung der Ausbeute benötigt wird.
Es besteht somit ein Bedarf für ein System und ein Verfahren zum Korrelieren von In- line-Fehlerdaten mit Ausbeutedaten vor dem Schmelzen, um einen Ausbeuteverlust für jedes untersuchte und fehlerhafte Wafer zu bestimmen.
Zusammenfassung der Erfindung
Ein Verfahren zum Bestimmen des Ausbeuteeinflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Matrizen umfasst folgende Schritte:
Korrelieren von Fehlern auf den Matrizen mit elektrischen Ausfällen auf den Matrizen, um Treffer auf den Matrizen zu bestimmen, Berechnen von Neutralisierungsraten für die Matrizen auf der Basis von Treffern für jeden Untersuchungsprozess, Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung der Neutralisierungsraten für die Matrizen mit Treffern, um die Fehler jeder Matrize zu gewichten, sowie Bestimmen eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und der Gesamtanzahl von Matrizen auf dem Halbleiter-Wafer.
Ein weiteres Verfahren zum Bestimmen des Ausbeuteeinflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Matrizen umfasst folgende Schritte:
Untersuchen eines Halbleiter-Wafers, um Fehler zu bestimmen, Sammeln von Fehlerdaten für jeden Untersuchungsprozess, der an dem Halbleiter-Wafer durchgeführt wurde, wobei die Fehlerdaten Fehlerstellen auf dem Halbleiter-Wafer umfassen, elektrisches Testen des Halbleiter-Wafers, um elektrische Ausfälle von Matrizen auf dem Halbleiter-Wafer zu bestimmen, Korrelieren der Fehler mit den elektrischen Ausfällen, um Treffer auf den Matrizen zu bestimmen, Berechnen von Neutralisierungsraten für die Matrizen auf der Basis von Treffern für jeden Untersuchungsprozess, Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffern, um die Fehler von jeder Matrize zu gewichten, sowie Bestimmen eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen.
Eine durch eine Maschine lesbare Programm-Speichereinrichtung, die wirksam ein Programm aus Befehlen repräsentiert, die durch die Maschine ausgeführt werden können, um Verfahrensschritte zum Bestimmen des Ausbeuteeinflusses von Verarbeitungsschritten für Halbleiter-Wafer mit einer Mehrzahl von Matrizen auszuführen, mit folgenden Verfahrensschritten: Korrelieren von Fehlern auf den Matrizen mit elektrischen Ausfällen auf den Matrizen, Berechnen von Neutralisierungsraten für die Matrizen auf der Grundlage von Treffern bei jedem Untersuchungsprozess, Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffern, um die Fehler auf jeder Matrize zu gewichten, sowie Bestimmen eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen auf dem Halbleiter-Wafer.
Bei einem anderen Verfahren, das durch eine durch eine Maschine lesbare Programm- Speichereinrichtung implementiert sein kann, die wirksam ein durch die Maschine ausführbares Programm aus Befehlen repräsentiert, um Verfahrensschritte zum Bestimmen eines Ausbeuteeinflusses von Verarbeitungsschritten für Halbleiter-Wafer auszuführen, kann der Schritt der Korrelation von Fehlern auf den Matrizen mit elektrischen Ausfällen auf der Matrize zum Bestimmen von Treffern auf der Matrize einen Schritt zum Bestimmen von Treffern durch Zuordnen der Fehler der Matrizen zu den elektrischen Ausfällen auf den Matrizen umfassen. Der Schritt der Berechnung von Neutralisierungsraten kann einen Schritt der Berechnung von Neutralisierungsraten für eine gegebene Prozess-Untersuchung durch Dividieren einer Anzahl von Treffern auf elektrisch ausgefallenen Matrizen durch eine Anzahl von Fehlern für die Prozess- Untersuchung umfassen. Der Schritt des Bestimmens einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffern, um die Fehler auf jeder Matrize zu gewichten, kann folgende Schritte umfassen: Bestimmen einer Anzahl von zu neutralisierenden Matrizen durch Berücksichtigung aller Matrizen mit Treffern, Initialisieren der Anzahl der zu neutralisierenden Matrizen auf Null, Modifizieren der Anzahl von zu neutralisierenden Matrizen durch: Berechnen eines Neutralisierungsraten-Verhältnisses zwischen einer Neutralisierungsrate für jede Prozess-Untersuchung mit Treffern und einer Summe aus Neutralisierungsraten für alle Prozess-Untersuchungen mit Treffern sowie Addieren des Verhältnisses zu einer vorherigen Anzahl von zu neutralisierenden Matrizen, wobei die vorherige Anzahl von zu neutralisierenden Matrizen für eine zuvor berücksichtigte Matrize erhalten wird, sowie Wiederholen des Schrittes zur Modifikation, bis alle Matrizen berücksichtigt worden sind. Der Schritt der Modifikation wird vorzugsweise unter Verwendung folgender Formel ausgeführt:
Gl. 1
wobei ki eine neu berechnete Anzahl von zu neutralisierenden Matrizen für einen Untersuchungsprozess i, kiprevious die zuvor errechnete Anzahl von zu neutralisierenden Matrizen für die Fehler des Untersuchungsprozesss i, ri die Neutralisierungsrate für einen gegebenen Untersuchungsprozess i, n die Anzahl von Prozessen, die Treffer für die zu neutralisierenden Matrizen erzeugten und m die Anzahl von Fehlern einer gegebenen Art für eine in einem Untersuchungsprozess i berücksichtigte Matrize darstellen. Der Schritt des Bestimmens eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen kann eine Berechnung des Ausbeuteverlustes durch Dividieren der Anzahl von zu neutralisierenden Matrizen für einen gegebenen Untersuchungsprozess durch die Gesamtanzahl von Matrizen des Halbleiter-Wafers umfassen. Das Verfahren kann ferner den Schritt des Bestimmens einer Neutralisierungswahrscheinlichkeit bei einem Ausbeuteverlust für jeden Untersuchungsprozess auf der Basis einer Anzahl von zu neutralisierenden Matrizen bei jedem Untersuchungsprozess und einer Gesamtanzahl von Fehlern für den Untersuchungsprozess umfassen.
Diese und weitere Aufgaben, Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden detaillierte Beschreibung von beispielhaften Ausführungsformen in Zusammenhang mit der Zeichnung.
Kurze Beschreibung der Zeichnungen
Die folgende Beschreibung von bevorzugten Ausführungsformen der Erfindung erfolgt anhand der Zeichnung. Es zeigt:
Fig. 1A Fehlerschichten bei einem Halbleiter-Wafer zum Abbilden von Fehlern, die bei jedem Untersuchungsprozess auftreten;
Fig. 1B eine komprimierte Bitmap für einen Halbleiter-Wafer zum Abbilden von elektrischen Ausfällen der Matrize oder des Chips;
Fig. 2 einen Satz von 20 Matrizen mit Gate- und Metallfehlern gemäß der Erfindung;
Fig. 3 ein Flussdiagramm eines Verfahrens bzw. ein Blockschaltbild eines Systems zum Bestimmen eines Ausbeuteverlustes gemäß der Erfindung;
Fig. 4 ein Flussdiagramm eines anderen Verfahrens bzw. ein Blockschaltbild eines anderen Systems zum Bestimmen eines Ausbeuteverlustes gemäß der Erfindung; und
Fig. 5 ein Balkendiagramm, das den Ausbeuteverlust über eine Periode von mehreren Wochen sowie die Ausbeuteverluste für jeden Untersuchungsprozess darstellt.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Die Beschreibung betrifft das Untersuchen und Testen eines Halbleiter-Elementes und insbesondere ein System und ein Verfahren zum Bestimmen des Einflusses von Fehlern, die während In-line-Untersuchungen erfasst werden, auf die Ausbeute. Mit der Erfindung wird eine Korrelation zwischen In-line-Fehlern und elektrischen Tests durch Korrelation von Ausbeutedaten aus einer komprimierten Bitmap geschaffen, um einen Ausbeuteverlust für jeden Fehler bei einem untersuchten Wafer zu berechnen. Mit der Erfindung werden wichtige Informationen darüber ermittelt, welche Prozesse verbessert werden müssen, sowie ein Verfahren zum Berechnen eines Ausbeuteverlustes und von Neutralisierungswahrscheinlichkeiten für die Wafer zwischen Untersuchungsschritten während der Herstellung der Wafer geschaffen.
Unter Anwendung verfügbarer Fehler und Ausbeutedaten werden mit der Erfindung Fehlerdaten mit elektrisch ausgefallenen Schalterbereichen korreliert. Diese Art von elektrischen Testdaten ist für jeden untersuchten Wafer vor dem Schmelzen verfügbar und beschränkt somit die Anwendbarkeit der endgültigen Korrelation nur auf die Probe der Wafer mit Fehlerdaten. Die Größen dieser elektrisch fehlerhaften Schalterbereiche oder komprimierten Bitmaps liegen vorzugsweise im Bereich der abgestimmten Genauigkeit von In-line-Untersuchungsmitteln. Dies hat zur Folge, dass der Unterschied der räumlichen Auflösung zwischen der Bitmap/Fehler- und der ausgefallenen Schalterbereich/Fehler-(komprimierte Bitmap) Korrelation vernachlässigbar ist. Mit einer gut formulierten Definition der komprimierten Bitmap wird vorzugsweise eine ähnliche elektrische Information erzeugt, wie für die Bitmap-Daten der In-line- Fehlerdaten.
Wie bereits erwähnt wurde, wird ein Verfahren geschaffen, mit dem Ausbeuteverluste und Neutralisierungs-Wahrscheinlichkeiten für den verarbeiteten Wafer zwischen zwei benachbarten Fehler-Untersuchungsschritten berechnet werden. Dieses Verfahren umfasst eine in-situ Berechnung der Neutralisierungs-Wahrscheinlichkeit von Fehlern bei bestimmten Prozessschritten. Diese Neutralisierungs-Wahrscheinlichkeiten beeinflussen hauptsächlich den Ausbeuteeinfluss und dienen vorzugsweise für genaue Bestimmungen des Ausbeuteeinflusses. Vorzugsweise wird mit dem Verfahren für jeden Wafer der Einfluss auf die Ausbeute berechnet. Dadurch wird sichergestellt, dass Prozess-Probleme mit ungewöhnlichen Fehlern bei jedem individuellen Wafer in geeigneter Weise behandelt werden.
Im folgenden soll nun im Detail auf die Zeichnungen eingegangenen werden, in denen gleiche Bezugsziffern gleiche oder ähnliche Elemente in verschiedenen Ansichten zeigen. Gemäß den Fig. 1A und 1B werden während der Wafer- Untersuchungsvorgänge die Wafer bearbeitet, um elektrische oder elektronische Komponenten darauf zu erzeugen. Nach einem gegebenen Prozessschritt werden die Wafer untersucht, um Inkonsistenzen, Ungleichförmigkeiten oder andere Fehler zu bestimmen, die während der Bearbeitung entstehen können. Beispielhaft können bei einem Wafer, der zur Herstellung von Speicherchips verwendet wird, die hier zur beispielhaften Beschreibung der Erfindung dienen sollen, die Prozessschritte unter anderem eine Erzeugung von Gate-Leitern (GC), Metallschichten (d. h. M1, M2, usw.) und andere Herstellungsschritte umfassen. Nach einem gegebenen Prozessschritt können Fehlerdaten mit einer Mehrzahl von verschiedenen Techniken unter Anwendung einer Mehrzahl von verschiedenen Untersuchungsmitteln, die allgemein im Stand der Technik bekannt sind, ermittelt werden. Beispiele hierfür sind Untersuchungsmittel und Techniken wie Rasterelektronenmikroskope (SEM), Atomkraft-Mikroskope (AFM), Energie-streuende Spektroskopie (EDX) und andere bekannte Mittel und Verfahren.
Als Ergebnis der Untersuchung, die In-line ausgeführt wird, das heißt auf der Herstellungslinie, werden Fehler für einen gegebenen Prozess auf einer Fehlerkarte oder Bitmap 10 abgebildet, die einen zu untersuchenden Wafer repräsentiert. Wie in Fig. 1A gezeigt ist, umfasst jeder Prozess, zum Beispiel GC, M1 und M2, eine Fehlerkarte 10, die die Fehler zeigt, die während der jedem der Prozesse folgenden Untersuchung entdeckt wurden. Jeder Untersuchungsprozess kann nach einem einzigen Prozessschritt oder nach mehreren Prozessschritten durchgeführt werden. Bei typischen Speicherchips können zehn oder mehr Untersuchungen zwischen vorbestimmten Prozessschritten vorgenommen werden. Fehler 12 sind in einer auseinandergezogenen Sektion 14 dargestellt.
Nach dem Abschluss aller Prozesse werden ein oder mehrere elektrische Tests durchgeführt, um die Funktionalität des Wafers oder von Chips auf dem Wafer zu bestimmen. Gleichspannungstests können durchgeführt werden, um zu bestimmen, ob elektrische Tests auf Grund von Versorgungsschaltungen fehlschlugen, das heißt von Fehlern in den Leitungen oder logischen Schaltungen. Elektrische Ausfälle in einer Speicheranordnung können vor dem Schmelzen, das heißt vor der Einführung von Redundanzen, mit einer komprimierten Bitmap 16 angezeigt werden. Eine komprimierte Bitmap 16 zeigt auch verschiedene Arten von Fehlern, zum Beispiel solche Fehler, die unter Anwendung von Redundanzen korrigierbar sind, sowie Fehler, die durch Redundanzen nicht korrigiert werden können. Komprimierte Bitmap- Daten zeigen ausgefallene Einrichtungen in einem fehlerhaften Bereich an. Ein fehlerhafter Bereich repräsentiert eine Mehrzahl von Bits, wobei jedes Bit zum Beispiel eine Speicherzelle darstellt. Jedes Bit beinhaltet eine Fehler/Nichtfehler-Information über die Speicherzelle, die das Bit repräsentiert.
Da Fehler nicht so weit ansteigen dürfen, dass ein Wafer oder ein Chip auf dem Wafer ausfällt, sind elektrische Testdaten ein genaueres Maß für die Ausbeute. Die Erfindung korreliert vorteilhafterweise die elektrischen Testdaten (komprimierte Bitmap) mit Fehlerdaten, um die Ausbeute und den Einfluss von bestimmten Fehlern auf die Ausbeute zu bestimmen.
Im folgenden soll nun ein Verfahren zum Korrelieren der elektrischen Testdaten mit Fehlerdaten gemäß der Erfindung beschrieben werden. Bei der Beschreibung des erfindungsgemäßen Verfahrens werden mehrere Definitionen verwendet. Ein Treffer ist ein Ereignis, das bei einem Prozessschritt "i" auftritt, wenn ein bestimmter elektrischer Ausfall (für Gleichstrom oder einen Fehlerbereich-Test) einem bestimmten Fehler zugeordnet werden kann, der bei dem Prozessschritt "i" untersucht und entdeckt worden ist. Mit anderen Worten wird ein Treffer dann erzielt, wenn die Fehlerdaten auch einen elektrischen Ausfall erzeugen. Wie in den Fig. 1A und 1B gezeigt ist, wird ein Treffer zwischen dem Fehler angezeigt, der in der auseinandergezogenen Sektion 14 dargestellt ist, die einen elektrischen Ausfall in der auseinandergezogen Sektion 18 gemäß der Darstellung durch den Pfeil "A" erzeugt. Eine Trefferrate (hri) bei einem Prozessschritt "i" bezeichnet die Anzahl von Treffern in dem Prozessschritt "i" dividiert durch die Anzahl von Fehlern des Prozesses "i". Eine Neutralisierungsrate (ri) für einen Prozessschritt "i" bezeichnet die Anzahl von Treffern von elektrisch ausgefallenen Matrizen (oder Chips auf dem Wafer) des Prozesses "i" dividiert durch die Anzahl von Fehlern bei dem Prozess "i".
Die berechnete Neutralisierungsrate ri für einen Fehler, der bei dem Prozess "i" erfasst wurde, kann gemäß folgender Beschreibung für eine erste Abschätzung (Bewertung) verwendet werden. Es sei angenommen, dass eine neutralisierte Matrize Fehler aus verschiedenen Prozessschritten aufweist, die Treffer umfassen. In diesem Fall werden mit der Berechnung von Neutralisierungsraten Abschätzungen ermittelt, die zur Gewichtung der Wahrscheinlichkeit verwendet werden, mit der der Fehler die Ursache dafür war, dass die Matrize oder der Chip neutralisiert wurde.
In Fig. 2 sind zur Verdeutlichung der Erfindung und der Bestimmung des Ausbeuteverlustes 20 Matrizen schematisch dargestellt. Jede Matrize ist bei diesem Beispiel mit einer Mehrzahl von Prozessschritten gefertigt worden. Die Prozessschritte, die bei einer Untersuchung Fehler zeigten, umfassen die Fehler der Gate-Untersuchung (Gate) und die Fehler der Metall 1-Untersuchung (Metall). Die bei der Gate- Untersuchung entdeckten Fehler sind mit einem Oval angedeutet, während die bei der Metall-Untersuchung gefundenen Fehler mit einem "x" bezeichnet sind. Gemäß der Darstellung in Fig. 2 bestanden 18 Matrizen den elektrischen Test, während zwei Matrizen den Test nicht bestanden. Da Fehler nur in dem Gate-Prozess und dem Metall 1-Prozess gefunden wurden, sind dies die einzigen Prozesse, die bei der Bestimmung des Ausbeuteverlustes berücksichtigt werden (nur Prozesse, bei denen Treffer auftreten).
Es soll darauf hingewiesen werden, dass die in den Fig. 3 und 4 gezeigten Elemente in verschiedener Weise als Hardware, Software oder Kombinationen davon implementiert werden können. Vorzugsweise werden diese Elemente in Software auf einem oder mehreren in geeigneter Weise programmierten digitalen Computern für allgemeine Anwendungen mit einem Prozessor, einem Speicher und Eingabe/Ausgabe- Schnittstellen implementiert. In den Fig. 2 und 3 ist ein Flussdiagramm beziehungsweise ein Blockschaltbild 100 dargestellt. In einem Schritt 101 werden Fehler mit elektrischen Ausfällen auf den Matrizen korreliert, um gemäß obige Beschreibung Treffer zu bestimmen. In Schritt 102 werden für jeden Prozess Neutralisierungsraten berechnet. Bei diesem Beispiel wird eine Neutralisierungsrate rGate von 1/7 oder etwa 14 Prozent bestimmt, da ein Treffer (eine ausgefallene Matrize umfasst einen Gate-Fehler) vorhanden ist und die Gesamtanzahl von Gate- Fehlern 7 beträgt (7 Ovale). Eine weitere Neutralisierungsrate rMetall wird zu 2/3 oder etwa 66 Prozent bestimmt, da zwei Treffer (zwei ausgefallene Matrizen umfassen Metall-Fehler) vorhanden sind und die Gesamtanzahl von Metall-Fehlern 3 beträgt (3 mal "x").
In Schritt 104 wird eine Anzahl von Matrizen, die neutralisiert werden sollen, für jede Prozess-Untersuchung auf Null initialisiert. Bei dem vorliegenden Beispiel sind kGate = 0 und kMetall = 0. In Schritt 106 werden alle ausgefallenen Matrizen berücksichtigt, um die Anzahl von zu neutralisierenden Matrizen unter Anwendung folgender Formel zu modifizieren:
Gl. 1
wobei ki eine neu berechnete Anzahl von zu neutralisierenden Matrizen für einen Untersuchungs-Prozess "i" bezeichnet, ki,previous die zuvor berechnete Anzahl von aufgrund der Fehler des Prozessschrittes "i" zu neutralisierenden Matrizen bezeichnet, ri die Neutralisierungsrate für den Prozessschritt "i" ist (ri ist Null, wenn keine Fehler bei dem Prozess "i" vorhanden sind), n die Anzahl von Prozessen bezeichnet, bei denen Treffer an den zu neutralisierenden Matrizen vorhanden waren und m die Anzahl von Fehlern einer gegebenen Art in dem Prozess "i" ist, in dem die Matrize berücksichtigt wird. Es sei darauf hingewiesen, dass in dem Fall, in dem zum Beispiel ein Treffer an einer Matrize mit 3 Gate-Fehlern auftritt, m = 3 für die Gate-Prozess-Berechnung ist. Gleichung 1 dient zur Gewichtung von Fehlerarten, die in einer Matrize mit Treffern vorhanden sind, die ein oder mehrere Fehler aus verschiedenen Prozessen aufweist. Auch wenn Gleichung 1 eine Summe aus ki,previous und der Neutralisierungsrate für den gegenwärtigen Prozessschritt, dividiert durch die Summe der Neutralisierungsraten von Fehlern für die Matrize darstellt, können auch andere Gewichtungsfaktoren oder Koeffizienten vorhanden sein, um die Neutralisierungs-Wahrscheinlichkeiten und die Neutralisierungsraten weiter zu entwickeln.
Bei dem genannten Beispiel sind zwei Matrizen ausgefallen und mit 1 und 2 bezeichnet. Die Matrize 1 hat einen Gate-Fehler, so dass sich aus Gleichung 1 ergibt:
kGate = kGate,previous + (rGate/(rGate + rMetall)).
Da kGate auf Null initialisiert wurde, ist gemäß obige Beschreibung kGate,previous = 0, rGate 0,14 und rMetall = 0,66. kGate = 0 + 0,18 = 0,18. Da ein Metall-Fehler in der Matrize 1 vorhanden ist, ergibt sich in ähnlicher Weise aus Gleichung 1:
kMetall = kMetall,previous + (rMetall/(rGate + rMetall)),
da kMetall auf Null initialisiert wurde, ist gemäß obige Beschreibung kMetall,previous = 0, rGate = 0,14 und rMetall = 0,66. kMetall = 0 + 0,82 = 0,82.
Die Matrize 2 hat keine Gate-Fehler, so dass sich aus Gleichung 1 ergibt:
kGate kGate,previous + (rGate/(rGate + rMetall)).
Da kGate für Matrize 1 berechnet wurde, ist kGate,previous = 0,18 und rGate = 0. Da in Matrize 2 keine Gate-Fehler vorhanden sind und gemäß obige Beschreibung rMetall = 0,66 ist, ist kGate = 0,18 + 0 = 0,18. Dies ist somit - so wie es sein soll - der gleiche Wert wie bei Matrize 1, da auf der Matrize 2 keine Gate-Fehler vorhanden sind. Auf der Matrize 2 ist ein Metall-Fehler vorhanden, so dass sich aus Gleichung 1 ergibt:
kMetall = kMetall,previous + (rMetall/(rGate + rMetall)),
da kMetall für Matrizel 0,82 war, ist kMetall,previous = 0,82 und rGate = 0. Da keine Fehler dieser Art vorhanden sind und gemäß obige Beschreibung rMetall = 0,66 ist, ergibt sich kMetall = 0,82 + 1 = 1,82.
Es werden hier nur zwei Matrizen berücksichtigt, da nur zwei von ihnen Treffer aufweisen. Bei einem Halbleiter-Wafer mit einer Mehrzahl von Matrizen wird der modifizierende Prozess für k jedoch für jede Matrize mit einem Treffer fortgesetzt, bis alle Matrizen auf dem Wafer berücksichtigt worden sind.
In Schritt 108 wird ein Ausbeuteverlust pro Schicht dYi für jeden Prozess berechnet. Die Schicht bezieht sich auf eine Fehler-Schicht, die eine Bitmap des Wafers enthalten kann, der die Fehler für diesen Prozessschritt zeigt. Der Ausbeuteverlust wird durch Berechnung von dYi = ki/No zugeordnet, wobei No die Anzahl von Matrizen pro Wafer und ki die Anzahl von Matrizen bezeichnet, die als zu neutralisieren für den Prozessschritt "i" für die letzte Matrize, die den Schritt 106 durchlaufen hat, eingestuft sind. Für das letzte Beispiel gilt dYGate = 0,9%, da kGate = 0,18 für Matrize 2, das heißt die letzte behandelte Matrize ist und No 20 beträgt (die Anzahl von Matrizen in Fig. 2). In ähnlicher Weise gilt dYMetall = 9,1%, da kMetall = 1,82 für Matrize 2, das heißt die letzte behandelte Matrize und No 20 beträgt (die Anzahl von Matrizen in Fig. 2).
In Schritt 110 wird eine Neutralisierungs-Wahrscheinlichkeit kpi für jeden Prozess oder jede Fehler-Schicht bestimmt. kpi wird berechnet als kpi = ki/Di wobei Di die Anzahl von Fehlern bei dem Prozessschritt "i" und ki die Anzahl von Matrizen bezeichnet, die als zu neutralisieren für den Prozessschritt "i" für die letzte Matrize, die den Schritt 106 durchlaufen hat, eingestuft sind. Die Neutralisierungs-Wahrscheinlichkeit kann zur Gewichtung des Ausbeute-Einflusses von Fehlern aus verschiedenen Schichten verwendet werden, das heißt zur Gewichtung dahingehend, welcher Prozessschritt für die Neutralisierung der Matrize verantwortlich ist.
Bei dem Beispiel ist kpGate = 2,5%, da kGate 0,18 für Matrize 2 beträgt, d. h. die letzte durchlaufene Matrize und DGate 7 ist (die Anzahl von Gate-Fehlern). In ähnlicher Weise ist kpMetall, = 60,6%, da kMetall 1,82 für Matrize 2 beträgt, d. h. die letzte durchlaufene Matrize und DMetall 3 ist (die Anzahl von Metall-Fehlern). Beim Abschätzen von Ausfällen ist die Wahrscheinlichkeit, dass eine Matrize durch einen Metall-Fehler neutralisiert wird, wesentlich höher, als durch einen Gate-Fehler. In Schritt 112 werden der Ausbeuteverlust und die Neutralisierungs-Wahrscheinlichkeiten analysiert, um einen Einblick in die Prozess-Verbesserungen und Aufschluss über die Möglichkeiten zur Erhöhung der Ausbeuten zu erhalten.
In Fig. 4 ist ein Flussdiagramm bzw. Blockschaltbild zum Implementieren der Erfindung dargestellt. In Schritt 202 werden unter Anwendung eines oder mehrerer Untersuchungsmittel und einer Speichereinrichtung Fehlerdaten gesammelt und gespeichert. Die Fehlerdaten werden bei jeder vorbestimmten Untersuchung oder an jeder Schicht identifiziert. Es ist vorzuziehen, die Fehlerdaten in einer gemeinsamen Datenbank zu speichern. Da eines oder mehrere der Untersuchungsmittel verschiedene Koordinatensysteme beinhalten können, werden in Schritt 204 die Koordinatensysteme eliminiert, um ein gemeinsames Koordinatensystem für alle Fehlerdaten zu schaffen und ferner jeden Offset oder ähnliches zu kompensieren, der durch Wafer- Sicherungssysteme usw. verursacht wurde. In Schritt 206 werden elektrische Tests durchgeführt und ein ausgefallener Bereich oder elektrische Daten in einer Speichereinrichtung gespeichert, die die gleiche Speichereinrichtung wie in Schritt 202 sein kann.
In Schritt 208 werden die Fehlerdaten aus Schritt 202 und die elektrischen Daten aus Schritt 206 extrahiert, um Berechnungen entsprechend der Erfindung durchzuführen. In Schritt 210 wird ein Script oder ein Programm, das vorzugsweise auf einem Computer programmiert ist, implementiert, um Fehlerdaten und elektrische Daten aufeinanderzu legen und die verschiedenen Koordinatensysteme mit hoher Genauigkeit anzupassen, wobei die Genauigkeit zum Beispiel besser als 15 Micron ist. In Schritt 212 wird eine Daten-Zusammenfassung mit Trefferinformationen in einer Tabelle gespeichert, um die Trefferinformationen für die folgenden Schritte verfügbar zu machen.
In Schritt 214 wird das Verfahren/System 100 aus Fig. 3 unter Verwendung der Trefferinformationen, der Fehlerdaten und der elektrischen Daten gemäß obiger Beschreibungen angewendet, um den Ausbeuteverlust und die Neutralisierungs- Wahrscheinlichkeiten für jede Schicht gemäß der Erfindung zu bestimmen. In Schritt 216 können die Ausgangsdaten in Tabellen, Diagrammen usw. gespeichert werden, die den Ausbeuteverlust pro Fehler-Untersuchungsprozess zeigen. Diese Daten werden dann verwendet, um Verbesserungen vorzunehmen und mehr über die Prozessschritte zur Halbleiter-Fabrikation zu lernen. Fig. 5 zeigt ein Beispiel für ein zusammenfassendes Ausgabe-Diagramm mit dem Ausbeuteverlust, der an der y-Achse aufgetragen ist, wobei die Daten über neun Wochen gesammelt wurden. Der Gesamt- Ausbeuteverlust wird durch die Linie 302 dargestellt. Ferner sind eine Mehrzahl vom Prozessschritten 310 bis 323 gezeigt, die den relativen Einfluss auf den Ausbeuteverlust bei jeder Prozess-Untersuchung zeigen.
Auch wenn die Erfindung in Hinblick auf eine Speichereinrichtung beschrieben wurde, ist die Erfindung auf jedes Halbleiter-Herstellungsverfahren anwendbar, bei dem Ausbeuten berechnet werden, um die Produktionsleistung zu bewerten oder abzuschätzen.
Es wurden bevorzugte Ausführungsformen für ein System und ein Verfahren zum Korrelieren von Fehlerdaten mit elektrischen Testdaten zur Bestimmung des Ausbeuteverlustes und der Neutralisierungs-Wahrscheinlichkeiten sowie zur Bestimmung des Einflusses auf die Ausbeute bei Halbleiter-Elementen (die beispielhaft und nicht beschränkend dargestellt wurden) beschrieben. Es wird jedoch darauf hingewiesen, dass auf der Grundlage dieser Erläuterungen zahlreiche Modifikationen und Veränderungen vorgenommen werden können. Es ist deshalb davon auszugehen, dass an den bevorzugten Ausführungsformen der Erfindung Änderungen vorgenommen werden können, die innerhalb des Schutzumfangs der Erfindung liegen, wie er durch die folgenden Ansprüche bestimmt wird.

Claims (21)

1. Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Matrizen mit folgenden Schritten:
Korrelieren von Fehlern auf den Matrizen mit elektrischen Ausfällen auf den Matrizen,
um Treffer auf den Matrizen zu bestimmen;
Berechnen von Neutralisierungsraten für die Matrizen auf der Basis von Treffern für jeden Untersuchungsprozess;
Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffern, um die Fehler von jeder Matrize zu gewichten; und
Bestimmen eines Ausbeute-Verlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen auf dem Halbleiter-Wafer.
2. Verfahren nach Anspruch 1, bei dem der Schritt des Korrelierens von Fehlern auf den Matrizen mit elektrischen Ausfällen auf den Matrizen zur Bestimmung von Treffern auf den Matrizen einen Schritt zum Bestimmen von Treffern durch Zuordnen der Fehler auf den Matrizen zu den elektrischen Ausfällen auf den Matrizen umfasst.
3. Verfahren nach Anspruch 1, bei dem der Schritt des Berechnens von Neutralisierungsraten einen Schritt des Berechnens von Neutralisierungsraten für eine gegebene Prozess-Untersuchung durch Dividieren einer Anzahl von Treffern auf elektrisch ausgefallenen Matrizen durch eine Anzahl von Fehlern für die Prozess-Untersuchung umfasst.
4. Verfahren nach Anspruch 1, bei dem der Schritt des Bestimmens einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für Matrizen mit Treffern zur Gewichtung der Fehler jeder Matrize folgende Schritte aufweist:
Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung aller Matrizen mit Treffern;
Initialisieren der Anzahl von zu neutralisierenden Matrizen auf Null;
Modifizieren der Anzahl von zu neutralisierenden Matrizen durch:
Berechnen eines Neutralisierungsraten-Verhältnisses zwischen einer Neutralisierungsrate für jede Prozess-Untersuchung mit Treffern und einer Summe der Neutralisierungsraten für alle Prozess-Untersuchungen mit Treffern; sowie Addieren des Verhältnisses zu einer vorherigen Anzahl von zu neutralisierenden Matrizen, wobei die vorherige Anzahl von zu neutralisierenden Matrizen an einer zuvor berücksichtigten Matrize erhalten wird; und
Wiederholen des Schrittes der Modifikation, bis alle Matrizen berücksichtigt worden sind.
5. Verfahren nach Anspruch 4, bei dem der Schritt des Modifizierens unter Anwendung folgender Formel durchgeführt wird:
Gleichung 1
wobei ki eine neu berechnete Anzahl von zu neutralisierenden Matrizen für einen Untersuchungs-Prozess i bezeichnet, ki,previous die zuvor berechnete Anzahl von aufgrund der Fehler des Prozessschrittes i zu neutralisierenden Matrizen bezeichnet, ri die Neutralisierungsrate für einen gegebenen Untersuchungsprozess i darstellt, n die Anzahl von Prozessen bezeichnet, bei denen Treffer an den zu neutralisierenden Matrizen vorhanden waren und m die Anzahl von Fehlern einer gegebenen Art für eine für den Untersuchungsprozess i berücksichtigte Matrize ist.
6. Verfahren nach Anspruch 1, bei dem der Schritt des Bestimmens eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen eine Berechnung des Ausbeuteverlustes durch Dividieren der Anzahl von zu neutralisierenden Matrizen für einen gegebenen Untersuchungsprozess durch die Gesamtanzahl von Matrizen auf dem Halbleiter-Wafer umfasst.
7. Verfahren nach Anspruch 1, mit einem Schritt zum Bestimmen einer Neutralisierungs-Wahrscheinlichkeit bei einem Ausbeuteverlust für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen für jeden Untersuchungsprozess und einer Gesamtanzahl von Fehlern für den Untersuchungsprozess.
8. Verfahren zum Bestimmen eine Ausbeuteeinflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Matrizen mit folgenden Schritten:
Untersuchen eines Halbleiter-Wafer zur Bestimmung von Fehlern;
Sammeln von Fehlerdaten für jeden an dem Halbleiter-Wafer durchgeführten Untersuchungsprozess, wobei die Fehlerdaten Stellen von Fehlern auf dem Halbleiter- Wafer umfassen;
Elektronisches Testen des Halbleiter-Wafer, um elektrische Ausfälle von elektrisch ausgefallenen Matrizen auf dem Halbleiter-Wafer zu bestimmen;
Korrelieren der Fehler mit den elektrischen Ausfällen, um Treffer auf den Matrizen zu bestimmen;
Berechnen von Neutralisierungsraten für die Matrizen auf der Basis von Treffern für jeden Untersuchungsprozess;
Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffern, um die Fehler von jeder Matrize zu gewichten; und
Bestimmen eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen.
9. Verfahren nach Anspruch 8, bei dem der Schritt des Korrelierens von Fehlern auf den Matrizen mit elektrischen Ausfällen auf den Matrizen zur Bestimmung von Treffern auf den Matrizen einen Schritt zum Bestimmen von Treffern durch Zuordnen der Fehler der Matrizen zu den elektrischen Ausfällen auf den Matrizen umfasst.
10. Verfahren nach Anspruch 8, bei dem der Schritt des Berechnens von Neutralisierungsraten einen Schritt des Berechnens von Neutralisierungsraten für eine gegebene Prozess-Untersuchung durch Dividieren einer Anzahl von Treffern auf elektrisch ausgefallenen Matrizen durch eine Anzahl von Fehlern für die Prozess-Untersuchung umfasst.
11. Verfahren nach Anspruch 8, bei dem der Schritt des Bestimmens einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffem zur Gewichtung der Fehler von jeder Matrize folgende Schritte umfasst:
Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung aller Matrizen mit Treffern;
Initialisieren der Anzahl von zu neutralisierenden Matrizen auf Null;
Modifizieren der Anzahl von zu neutralisierenden Matrizen durch:
Berechnen eines Neutralisierungsraten-Verhältnisses zwischen einer Neutralisierungsrate für jede Prozess-Untersuchung mit Treffern und einer Summe von Neutralisierungsraten für alle Prozess-Untersuchungen mit Treffern; sowie Addieren des Verhältnisses zu einer vorherigen Anzahl von zu neutralisierenden Matrizen, wobei die vorherige Anzahl von zu neutralisierenden Matrizen an einer zuvor berücksichtigten Matrize erzielt wurde; und
Wiederholen des Schrittes des Modifizierens, bis alle Matrizen berücksichtigt worden sind.
12. Verfahren nach Anspruch 11, bei dem der Schritt des Modifizierens unter Anwendung folgender Formel durchgeführt wird:
Gleichung 1
wobei ki eine neu berechnete Anzahl von zu neutralisierenden Matrizen für einen Untersuchungsprozess i bezeichnet, ki,previous die zuvor berechnete Anzahl von aufgrund der Fehler des Prozessschrittes i zu neutralisierenden Matrizen bezeichnet, ri die Neutralisierungsrate für einen gegebenen Untersuchungsprozess i darstellt, n die Anzahl von Prozessen bezeichnet, bei denen Treffer an den zu neutralisierenden Matrizen vorhanden waren und m die Anzahl von Fehlern einer gegebenen Art für eine für den Untersuchungsprozess i berücksichtigte Matrize ist.
13. Verfahren nach Anspruch 8, bei dem der Schritt des Bestimmens eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen eine Berechnung des Ausbeuteverlustes durch Dividieren der Anzahl von zu neutralisierenden Matrizen für einen gegebenen Untersuchungsprozess durch die Gesamtanzahl von Matrizen auf dem Halbleiter-Wafer umfasst.
14. Verfahren nach Anspruch 8, mit einem Schritt zum Bestimmen einer Neutralisierungs-Wahrscheinlichkeit bei einem Ausbeuteverlust für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen für jeden Untersuchungsprozess und einer Gesamtanzahl von Fehlern für den Untersuchungsprozess.
15. Programmspeichereinrichtung, die durch eine Maschine lesbar ist und die ein Programm von durch die Maschine ausführbaren Befehlen darstellt, um Verfahrensschritte zum Bestimmen eines Ausbeuteeinflusses von Prozessschritten für Halbleiter-Wafer mit einer Mehrzahl von Matrizen auszuführen, wobei das Verfahren folgende Schritte aufweist:
Korrelieren von Fehlern auf den Matrizen mit elektrischen Ausfällen der Matrizen, um Treffer auf den Matrizen zu bestimmen;
Berechnen von Neutralisierungsraten für die Matrizen auf der Basis von Treffern für jeden Untersuchungsprozess;
Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffern, um die Fehler auf jeder Matrize zu gewichten; und
Bestimmen eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen auf dem Halbleiter-Wafer.
16. Programmspeichereinrichtung nach Anspruch 15, bei der der Schritt des Korrelierens von Fehlern auf den Matrizen mit elektrischen Ausfällen auf den Matrizen zum Bestimmen von Treffern auf den Matrizen einen Schritt zum Bestimmen von Treffern durch Zuordnen der Fehler der Matrizen zu den elektrischen Ausfällen auf den Matrizen umfasst.
17. Programmspeichereinrichtung nach Anspruch 15, bei der der Schritt des Berechnens von Neutralisierungsraten einen Schritt zum Berechnen von Neutralisierungsraten für eine gegebene Prozess-Untersuchung durch Dividieren einer Anzahl von Treffern auf elektrisch ausgefallenen Matrizen durch eine Anzahl von Fehlern für die Prozess-Untersuchung umfasst.
18. Programmspeichereinrichtung nach Anspruch 1, bei der der Schritt des Bestimmens einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung von Neutralisierungsraten für die Matrizen mit Treffern zur Gewichtung der Fehler von jeder Matrize folgende Schritte umfasst:
Bestimmen einer Anzahl von zu neutralisierenden Matrizen unter Berücksichtigung aller Matrizen mit Treffern;
Initialisieren der Anzahl von zu neutralisierenden Matrizen auf Null;
Modifizieren der Anzahl von zu neutralisierenden Matrizen durch:
Berechnen eines Neutralisierungsraten-Verhältnisses zwischen einer Neutralisierungsrate für jede Prozess-Untersuchung mit Treffern und einer Summe von Neutralisierungsraten für alle Prozess-Untersuchungen mit Treffern; sowie Addieren des Verhältnisses zu einer vorherigen Anzahl von zu neutralisierenden Matrizen, wobei die vorherige Anzahl von zu neutralisierenden Matrizen an einer zuvor berücksichtigten Matrize erzielt wurde; und
Wiederholen des Schrittes des Modifizierens, bis alle Matrizen berücksichtigt worden sind.
19. Verfahren nach Anspruch 18, bei dem der Schritt des Modifizierens unter Anwendung folgender Formel durchgeführt wird:
Gleichung 1
wobei ki eine neu berechnete Anzahl von zu neutralisierenden Matrizen für einen Untersuchungs-Prozess i bezeichnet, ki,previous die zuvor berechnete Anzahl von aufgrund der Fehler des Prozessschrittes i zu neutralisierenden Matrizen bezeichnet, ri die Neutralisierungsrate für einen gegebenen Untersuchungsprozess i darstellt, n die Anzahl von Prozessen bezeichnet, bei denen Treffer an den zu neutralisierenden Matrizen vorhanden waren und m die Anzahl von Fehlern einer gegebenen Art für eine für den Untersuchungsprozess i berücksichtigte Matrize ist.
20. Programmspeichereinrichtung nach Anspruch 15, bei der der Schritt des Bestimmens eines Ausbeuteverlustes für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen und einer Gesamtanzahl von Matrizen eine Berechnung des Ausbeuteverlustes durch Dividieren der Anzahl von zu neutralisierenden Matrizen für einen gegebenen Untersuchungsprozess durch die Gesamtanzahl von Matrizen auf dem Halbleiter-Wafer umfasst.
21. Programmspeichereinrichtung nach Anspruch 15, mit einem Schritt zum Bestimmen einer Neutralisierungs-Wahrscheinlichkeit bei einem Ausbeuteverlust für jeden Untersuchungsprozess auf der Basis der Anzahl von zu neutralisierenden Matrizen für jeden Untersuchungsprozess und einer Gesamtanzahl von Fehlern für den Untersuchungsprozess.
DE10000690A 1999-01-11 2000-01-10 Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiterwafer Expired - Fee Related DE10000690B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US228178 1999-01-11
US09/228,178 US6367040B1 (en) 1999-01-11 1999-01-11 System and method for determining yield impact for semiconductor devices

Publications (2)

Publication Number Publication Date
DE10000690A1 true DE10000690A1 (de) 2000-07-20
DE10000690B4 DE10000690B4 (de) 2009-05-07

Family

ID=22856124

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10000690A Expired - Fee Related DE10000690B4 (de) 1999-01-11 2000-01-10 Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiterwafer

Country Status (2)

Country Link
US (1) US6367040B1 (de)
DE (1) DE10000690B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114063582A (zh) * 2021-11-16 2022-02-18 英特尔产品（成都）有限公司 用于监控产品测试过程的方法和装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6738954B1 (en) * 1999-12-08 2004-05-18 International Business Machines Corporation Method for prediction random defect yields of integrated circuits with accuracy and computation time controls
US6694208B1 (en) * 2000-05-15 2004-02-17 Promos Technologies, Inc. Method for prioritizing failure modes to improve yield rate in manufacturing semiconductor devices
US6963813B1 (en) * 2000-09-13 2005-11-08 Dieter Rathei Method and apparatus for fast automated failure classification for semiconductor wafers
JP2002190509A (ja) * 2000-12-22 2002-07-05 Mitsubishi Electric Corp 検査解析方法及び半導体装置
JP4357134B2 (ja) * 2001-03-29 2009-11-04 株式会社日立製作所 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム
US6658361B1 (en) * 2001-10-10 2003-12-02 Lsi Logic Corporation Heaviest only fail potential
KR100429883B1 (ko) * 2001-12-20 2004-05-03 삼성전자주식회사 순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법, 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템
US7401066B2 (en) * 2002-03-21 2008-07-15 Applied Materials, Inc. Correlation of end-of-line data mining with process tool data mining
US8321048B1 (en) * 2002-06-28 2012-11-27 Advanced Micro Devices, Inc. Associating data with workpieces and correlating the data with yield data
US7246283B1 (en) * 2003-08-11 2007-07-17 Altera Corporation Method and apparatus for managing testing in a production flow
US6947806B2 (en) * 2003-09-04 2005-09-20 Promos Technologies Inc. System and method for effective yield loss analysis for semiconductor wafers
US20050076276A1 (en) * 2003-10-07 2005-04-07 International Business Machines Corporation System and method for defect projection in transaction management in a target computer environment
US7137085B1 (en) * 2004-06-01 2006-11-14 Advanced Micro Devices, Inc. Wafer level global bitmap characterization in integrated circuit technology development
US6998867B1 (en) * 2004-09-01 2006-02-14 International Business Machines Corporation Enhanced sampling methodology for semiconductor processing
US7263451B1 (en) 2004-10-25 2007-08-28 Advanced Micro Devices, Inc. Method and apparatus for correlating semiconductor process data with known prior process data
US20070016321A1 (en) * 2005-07-18 2007-01-18 Dieter Rathei Method for screening risk quality semiconductor products
US7524683B2 (en) * 2005-07-18 2009-04-28 Dieter Rathei Method of monitoring a semiconductor manufacturing trend
US7587292B2 (en) * 2005-07-18 2009-09-08 Dieter Rathei Method of monitoring a semiconductor manufacturing trend
US7496478B2 (en) * 2005-07-18 2009-02-24 Dieter Rathei Method of monitoring a semiconductor manufacturing trend
KR100685726B1 (ko) * 2005-08-04 2007-02-26 삼성전자주식회사 결함 분류 방법 및 이를 수행하기 위한 장치
US8000519B1 (en) * 2007-04-04 2011-08-16 Xilinx, Inc. Method of metal pattern inspection verification
US7953680B2 (en) * 2007-12-10 2011-05-31 International Business Machines Corporation Computer program product for excluding variations attributable to equipment used in semiconductor wafer manufacturing from split analysis procedures
JP2009260176A (ja) * 2008-04-21 2009-11-05 Nec Electronics Corp 半導体装置の信頼性予測方法、及びそのプログラム
US9437506B2 (en) * 2013-05-10 2016-09-06 Lattice Semiconductor Corporation Semiconductor defect characterization
US9043743B2 (en) * 2013-10-22 2015-05-26 International Business Machines Corporation Automated residual material detection
US9740805B1 (en) 2015-12-01 2017-08-22 Western Digital (Fremont), Llc Method and system for detecting hotspots for photolithographically-defined devices
US11293970B2 (en) * 2020-01-12 2022-04-05 Kla Corporation Advanced in-line part average testing
US11927544B2 (en) 2020-09-11 2024-03-12 Changxin Memory Technologies, Inc. Wafer defect tracing method and apparatus, electronic device and computer readable medium
US12013431B2 (en) * 2021-06-22 2024-06-18 Nanya Technology Corporation Method and testing apparatus related to wafer testing

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4801869A (en) * 1987-04-27 1989-01-31 International Business Machines Corporation Semiconductor defect monitor for diagnosing processing-induced defects
JP2679500B2 (ja) * 1990-12-17 1997-11-19 モトローラ・インコーポレイテッド 総合的なシステム歩留りを計算するための方法
US5355212A (en) * 1993-07-19 1994-10-11 Tencor Instruments Process for inspecting patterned wafers
JP3986571B2 (ja) * 1994-12-09 2007-10-03 日本テキサス・インスツルメンツ株式会社 歩留り予測装置とその方法
US5598341A (en) * 1995-03-10 1997-01-28 Advanced Micro Devices, Inc. Real-time in-line defect disposition and yield forecasting system
US5665609A (en) * 1995-04-21 1997-09-09 Sony Corporation Prioritizing efforts to improve semiconductor production yield
US5787190A (en) * 1995-06-07 1998-07-28 Advanced Micro Devices, Inc. Method and apparatus for pattern recognition of wafer test bins
US5828778A (en) * 1995-07-13 1998-10-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus for analyzing failure of semiconductor wafer
US5777901A (en) * 1995-09-29 1998-07-07 Advanced Micro Devices, Inc. Method and system for automated die yield prediction in semiconductor manufacturing
US5761064A (en) * 1995-10-06 1998-06-02 Advanced Micro Devices, Inc. Defect management system for productivity and yield improvement
US5943437A (en) * 1995-10-09 1999-08-24 Kabushiki Kaisha Kobe Seiko Sho Method and apparatus for classifying a defect on a semiconductor wafer
JPH09199551A (ja) * 1996-01-12 1997-07-31 Mitsubishi Electric Corp インライン検査用検査データ解析処理装置
US5822218A (en) * 1996-08-27 1998-10-13 Clemson University Systems, methods and computer program products for prediction of defect-related failures in integrated circuits
JPH10173021A (ja) * 1996-12-12 1998-06-26 Mitsubishi Electric Corp 製造ライン解析方法及び製造ライン解析装置
US6169960B1 (en) * 1997-06-27 2001-01-02 Advanced Micro Devices, Inc. Method for determining the damage potential of the different types of wafer defects
US6061814A (en) * 1998-04-21 2000-05-09 Lsi Logic Corporation Test circuitry for determining the defect density of a semiconductor process as a function of individual metal layers
US6017771A (en) * 1998-04-27 2000-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for yield loss analysis by yield management system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114063582A (zh) * 2021-11-16 2022-02-18 英特尔产品（成都）有限公司 用于监控产品测试过程的方法和装置
CN114063582B (zh) * 2021-11-16 2024-04-12 英特尔产品（成都）有限公司 用于监控产品测试过程的方法和装置

Also Published As

Publication number Publication date
US20020032888A1 (en) 2002-03-14
US6367040B1 (en) 2002-04-02
DE10000690B4 (de) 2009-05-07

Similar Documents

Publication Publication Date Title
DE10000690B4 (de) Verfahren zum Bestimmen des Ausbeute-Einflusses von Prozessschritten für Halbleiterwafer
DE102006004411B4 (de) Verfahren und System für die Messdatenbewertung in der Halbleiterbearbeitung durch auf Korrelation basierende Datenfilterung
DE19613615C2 (de) Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer und Vorrichtungen dafür
DE10014492C2 (de) Prüfverfahren für Halbleiterwafer
DE10027826C2 (de) Verfahren zum Auffinden eines fehlerhaften Werkzeuges in einer Halbleiterfertigungseinrichtung sowie System zur Durchführung des Verfahrens
DE102007060417B4 (de) Rohchip- und Wafer-Fehlerklassifikationssystem und Verfahren dazu
DE19526194C2 (de) Verfahren zur Feststellung eines Fehlers eines ICs unter Verwendung eines Strahls geladener Teilchen
DE112016002090T5 (de) Verfahren und system zur defektklassifizierung
DE19847631A1 (de) Qualitätsverwaltungssystem und Aufzeichnungsmedium
DE112012001439B4 (de) Computerimplementierte entwurfsbasierte Inspektion unter Verwendung wiederholender Strukturen
DE112018001534T5 (de) Verfahren und systeme zum durchschnitts-inline-testen von bauteilen und zur latenten zuverlässigkeit der defektdetektion
DE10049405A1 (de) Verfahren und System zur Diagnose von Fehlern bei bildgebenden Abtasteinrichtungen
DE10036961B4 (de) Verfahren zum Testen von Halbleiterwafern unter Verwendung von in Unterbereiche aufgeteilten Bereichen
DE102012222867B4 (de) Defektuntersuchungsverfahren
DE102009034838A1 (de) Verfahren und Vorrichtung zur Fehleranalyse von integrierten Halbleiterschaltungsvorrichtungen
DE10032322A1 (de) System und Verfahren zur Auffindung der Kombination aus Operation/Werkzeug, welche den integrierten Ausfall in einer Halbleiterfertigungseinrichtung verursacht
EP0783170A1 (de) Vorrichtung und Verfahren zur Erfassung und Bewertung eines räumlich diskreten Punktmusters
DE10319702B4 (de) Verfahren zur Berechnung des Ausbeuteverlustes von Halbleiterwafern
DE112011102209T5 (de) Datenstörung für eine Einrichtung zur Waferinspektion oder -Metrologie
DE10111831A1 (de) Verfahren zum automatischen Suchen und Sortieren von Fehlersignaturen von Wafern
EP1420314B1 (de) Verfahren, Vorrichtung, computerlesbares Speichermedium und Computerprogramm-Element zum Überwachen eines Herstellungsprozesses einer Mehrzahl von physikalischen Objekten
DE10030145A1 (de) Verfahren und Vorrichtung zur Prüfung einer Halbleitereinrichtung
DE19610258A1 (de) IC-Fehlstellen-Suchvorrichtung und -verfahren
EP1333293B1 (de) Verfahren zur Fehleranalyse in der Waferfertigung
DE19612163A1 (de) Verfahren zum Analysieren von Defekten in einer Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8181 Inventor (new situation)

Free format text: OTT, REINHOLD, RICHMOND, VA., US LAMMERING, HERBERT, GLEN ALLEN, VA., US RATHEI, DIETER, GLEN ALLEN, VA., US

8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee