DE102007060417B4

DE102007060417B4 - Rohchip- und Wafer-Fehlerklassifikationssystem und Verfahren dazu

Info

Publication number: DE102007060417B4
Application number: DE102007060417A
Authority: DE
Inventors: Timothy Bynum; Kevin Fields
Original assignee: Qimonda North America Corp
Current assignee: Polaris Innovations Ltd
Priority date: 2006-12-19
Filing date: 2007-12-14
Publication date: 2011-04-28
Anticipated expiration: 2027-12-15
Also published as: DE102007060417A1; US7415387B2; US20080147355A1

Abstract

Verfahren zum Klassifizieren von Fehlern von integrierten Halbleiterschaltungsrohchips, welches das Analysieren von Charakterisierungsdaten auf der Rohchip-Ebene aufweist, um herstellungsbezogene Fehler und Fehler auf der Rohchip-Ebene aus Fehlerdaten aus einer Vielzahl von Rohchips auf einem Wafer zu klassifizieren, wobei das Analysieren das Analysieren der Fehlerdaten für jeden Rohchip mit wenigstens einem Klassifikationsglied auf der Rohchip-Ebene, um ein Klassifikationsergebnis auf der Rohchip-Ebene zu erzeugen, und mit wenigstens einem Klassifikationsglied auf der Wafer-Ebene, um ein Klassifikationsergebnis auf der Wafer-Ebene zu erzeugen, umfasst.

Description

Hintergrund der Erfindung
In der Halbleiterherstellungsindustrie werden Halbleiterfabrikationsprozesse benutzt, um einen Wafer herzustellen, auf welchem eine Vielzahl von integrierten Schaltungs-Rohchips gebildet ist. Ein Herstellungsprozess wird laufen gelassen, um Tausende (oder mehr) Teile herzustellen, und es ist nicht ungewöhnlich, einige Rohchips herzustellen, welche irreparable Defekte oder Fehler aufweisen. Der Prozentsatz der hergestellten integrierten Schaltungsrohchips, welche betriebsbereit sind, wird als die ”Ausbeute” des Prozesses bezeichnet.
Um die Wafer/Chip-Ausbeute zu optimieren, stellt ein Halbleiterhersteller Ingenieure ab, um die Ausbeute eines Prozesses durch Gruppieren der Rohchipfehler in Kategorien oder Klassifikationen zu analysieren. Demnach ist es eine der primären Funktionen eines Ingenieurs für Ausbeuteanalyse, Rohchipfehler auszutesten, die Fehlerinformation zu kommunizieren und den Verlust (Einfluss auf die Ausbeute), der mit den identifizierten Fehlerkategorien oder -klassen verbunden ist, zu quantifizieren. Es ist notwendig, die Fehler vor dem Behandeln der Fehlerursachen zu klassifizieren.
Derzeit werden Fehlerklassifikationstechniken vollständig von Hand durchgeführt. Ingenieure sehen von Hand Fehlermusterdaten durch, um Wafer- und Rohchipfehler in Kategorien zu gruppieren, und schätzen den Ausbeuteverlust, basierend auf dem Betrag des Verlustes, den ein Ingenieur einem Los zuordnet. Der Betrag des Verlustes, welcher jeder Fehlerklasse/kategorie (auch eine ”Beeinträchtigung” genannt) zugeordnet wird, beruht auf der Beurteilung des Ingenieurs und ist deshalb subjektiv.
Es gibt mehrere Probleme mit den aktuellen Fehlerklassifikationstechniken von Hand. Da der Ingenieur der Ausbeuteanalyse seine/ihre subjektive Beurteilung benutzt, um einen Fehlerbetrag einer Beeinträchtigung zuzuordnen, gibt es bezüglich der Beeinträchtigungen von Natur aus eine Schieflage. Die Klassifikation wird schwieriger, und die Ausbeute-Beeinträchtigungsanalyse wird weniger genau, wenn die Ausbeute zunimmt und der Halbleiterherstellprozess ausgereifter wird.
Das Dokument US 2006/0171221 A1 beschreibt ein Verfahren zum Analysieren kritischer Defekte in integrierten Schaltungen, wobei optische Fehlerdaten und elektrische Fehlerdaten auf einer Matrix zusammengeführt werden, um kritische Defekte in einzelnen Chips eines Wafers zu ermitteln.
Das Dokument US 5,787,190 beschreibt Verfahren zur Analyse von Waferdatenmatrizen mit Hilfe eines neuronalen Netzwerkmodells.
Das Dokument US 2004/0138846 A1 beschreibt ein Testsystem zum Testen von Halbleiterelementen auf einem Wafer und zum Diagnostizieren von Mustern der Testdaten des Wafers.
Zusammenfassung der Erfindung
Kurz ausgedrückt, ein System und ein Verfahren werden zum Klassifizieren von Fehlern von integrierten Halbleiterschaltungsrohchips geliefert, wobei ein einzigartiger Eingangsvektor aus den Charakterisierungsdaten auf der Ebene des Rohchips geschaffen wird, um auf Wafer (prozessbezogene) und auf die Rohchip-Ebene bezogene (defektbezogene) Muster zu klassifizieren. Die Fehlerklassifikation kann dann genutzt werden, um den geeigneten Ausbeuteverlust pro Rohchip zuzuordnen. Die Klassifikationsergebnisse, welche durch die Vielzahl der Klassifiziermaschinen produziert werden, werden mit einer Präferenz bezüglich des Zuordnens einer Fehlerklassifikation auf der Wafer-Ebene zu Fehlerdaten für einen Rohchip untersucht, wenn irgendeines aus der Vielzahl der Fehlerklassifikationsergebnisse ein Vorhandensein eines Fehlers auf der Wafer-Ebene anzeigt. Entsprechend einer Ausführungsform werden die Fehlerdaten für jeden Rohchip mit einer Vielzahl von Fehlerklassifikationsmaschinen untersucht, wobei wenigstens eine Klassifiziermaschine auf der Rohchip-Ebene ist, um ein Rohchip-Ebene-Klassifizierergebnis zu erzeugen, und wenigstens eine Klassifiziermaschine auf der Wafer-Ebene beinhaltet ist, um ein Klassifikationsergebnis auf der Wafer-Ebene zu erzeugen. In einer Ausführungsform benutzt eine Klassifikations-Maschine auf der Rohchip-Ebene ein Back-Propagation-neurales Netzwerkmodell. Das Modell wird während einer Offline-Trainingsphase durchgestimmt, während welcher die Fehlerdaten für bekannte Rohchipfehler analysiert werden. In ähnlicher Weise wird eine Waferfehler-Klassifikationsbibliothek mit Fehlerdaten für bekannte Rohchipfehler aktualisiert. Das neurale Netzwerkmodell und die Waferfehler-Klassifikationsbibliothek werden während einer Fehlerklassifikation und einer Hierarchiephase benutzt, um eine Fehlerklassifikation einer Vielzahl von integrierten Schaltrohchips zuzuordnen.
Kurze Beschreibung der Zeichnungen
1 ist ein Ablaufdiagramm, welches eine Trainingsphase des Klassifikationssystems und Verfahrens entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt.
2 ist ein Ablaufdiagramm, welches eine Klassifikation und eine Hierarchiephase des Klassifikationssystems und -verfahrens entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt.
3 ist ein Ablaufdiagramm, welches zeigt, wie ein Prozentsatz des Ausbeuteverlustes entsprechend einer Ausführungsform der vorliegenden Erfindung berechnet werden kann.
4 stellt beispielhaft Daten dar, welche entsprechend den Techniken der vorliegenden Erfindung erzeugt werden können.
5 ist ein Systemblockdiagramm eines Halbleiterherstellungs-Fehlerklassifikationssystems entsprechend einer Ausführungsform der vorliegenden Erfindung.
Detaillierte Beschreibung
Zuerst wird Bezug genommen auf 1, welche ein Trainingssub- bzw. -untersystem 100 oder einen Teil eines Klassifikationssystems und eines Verfahrens entsprechend einer Ausführungsform der Erfindung zeigt. Das Trainingssubsystem 100 identifiziert und charakterisiert Fehlersignaturen, indem es elektrische Analyse, die Bitmap-Bilder und physikalische Fehleranalyse benutzt, um einen Trainingseingabevektor zu erzeugen. Das Trainingssubsystem 100 ist offline ausgeführt, basierend auf verschiedenen Analysen, welche auch offline durchgeführt werden.
Spezieller ausgedrückt, wenn eine neue Fehlersignatur bei 110 identifiziert wird, wird der Fehler bei 120 charakterisiert, basierend auf einer oder mehreren der elektrischen Analysen 130, eines Bitfehlerabbilds 132 und einer physikalischen Fehleranalyse 134. Die Fehlercharakterisierung 120 erschafft einen Trainingseingabevektor 140, welcher die Fehlersignatur darstellt. Der Eingabevektor weist beispielsweise Bin-Umsetzungs-Klassifikationsdaten, Fehler-Chip-Kompressionsdaten, aktuelle Rohchip-Ebene-IC-Daten zusammen mit einem bekannten Fehler/Defekt auf. Als Nächstes wird bei 150 der Fehlersignaturtyp für den Trainingseingangsvektor 140 bestimmt. Wenn bei 150 bestimmt wird, dass der Trainingseingangsvektor ein Fehler vom Wafer-Ebene-Signaturtyp ist, dann wird er an den Block 170 gekoppelt, wo ein Wafer-Klassifikations-Muster-Übereinstimmungsalgorithmus benutzt werden kann, um räumlich die Waferfehler-Signaturdaten, welche durch den Trainingseingabevektor dargestellt werden, mit bekannten Wafermustern zu vergleichen, welche in einem Konfigurationsfile gespeichert sind. Ein Vergleichsübereinstimmungsschwellwert kann auf einem Prozentsatz von Chips basieren, welche zu einem speziellen Muster passen. Der Block 170 gibt eine Waferklassifikation für diesen Trainingseingangsvektor für einen bekannten Defekt/Fehler zu einer Wafer-Ebene-Klassifikationsbibliothek aus. Wenn bei 150 bestimmt wird, dass der Trainingseingangsvektor 140 ein Chip-Ebene-Fehler ist, dann werden die Daten für den Trainingseingangsvektor an ein neurales Rohchip-Ebene-Netzwerkmodell bei 160 gekoppelt, um ein neurales Rohchip-Ebene-Netzwerkklassifikations-Maschine-Modell zu trainieren. Der Ausgang des neuralen Netzwerkmodells 160 ist ein Vorhersagemodell mit Markup-Sprache-Back-Propagation-Modell (NN PMML) 162. Ein Beispiel einer neuralen Netzwerktechnologie, welche benutzt werden kann, ist das gut bekannte neurale Clementine-Netzwerk, wobei Information darüber öffentlich erhältlich ist. Jedoch ist die vorliegende Erfindung nicht auf dieses spezielle neurale Netzwerk begrenzt, und andere ähnliche neurale Netzwerktechnologien können benutzt werden.
Deshalb beinhaltet ein Trainingseingabevektor Testdaten, aktuelle Daten etc., welche zu einem bekannten Fehler/Defekt für eine speziellen Typ von Chip gehören. Das Offline-Trainingssubsystem 100 wird an allen der bekannten oder identifizierten Fehlersignaturen (bei 110) ausgeführt. Wiederum sind die Ausgangssignale des Trainingssubsystems 100 Aktualisierungen für eine Wafer-Ebene-Klassifikationsbibliothek 172 und Aktualisierungen für das Rohchip-Ebene-NN-Modell in der Form des NN PMML 162. Es kann mehrere hundert Trainingseingabevektoren in einem Trainingssatz für einen speziellen Typ von integrierten Schaltungschips oder -rohchips geben.
Wendet man sich der 2 zu, so wird das Klassifikations- und Hierarchiesubsystem 200 beschrieben. Nachdem das (Vorschmelze-)Wafertesten 10 für einen Wafer vollendet ist, nimmt das Klassifikations- und Hierarchiesubsystem 200 die Information von dem neuralen Netzwerkmodell (NN PMML 162) und von der Wafer-Ebene-Klassifikationsbibliothek 172, um jede Rohchip-Fehlersignatur, welche aus dem Wafertesten 10 resultiert, zu klassifizieren, welches nachfolgend als eine resultierende Rohchip-Fehlersignatur bezeichnet wird. Jede resultierende Rohchip-Fehlersignatur wird über eine gewöhnliche Klassifikationshierarchie gefiltert, um jede Rohchip-Fehlersignatur ihrer wahren Fehlerklassifikation zuzuordnen und um auch nach Wafer-Ebene-Signaturen von den Rohchip-Fehlersignaturen zu suchen. Wenn eine Wafer-Ebene-Fehlersignatur auf einem speziellen Wafer vorliegt, dann wird die Klassifikation, welche einer resultierenden Rohchip-Fehlersignatur zugeordnet ist, eine Waferklassifikation.
Ein Eingabevektor wird bei 20 für jede resultierende Rohchip-Fehlersignatur geschaffen. Der Eingabefehler ist für einen speziellen Rohchip X, Y auf einem Wafer einzigartig. Der Eingabevektor wird durch das Kombinieren der Fehler-Chip-Kompressionsdaten mit Chip-Charakterisierinformation geschaffen, welche von Bitfehler-Map- bzw. Bitfehler-Abbild-Daten, elektrischen Analysedaten und physikalischen Fehleranalyse-/testergebnissen abgeleitet sind. Im Wesentlichen ist der Eingabevektor für einen Rohchip ein Satz von Rohfehlerdaten, für welchen eine Fehlerklassifikation(-klassifikationen) nicht bekannt ist bzw. sind. Der Eingabevektor wird dann an einen Rohchip-Klassifikationsschritt bei 210, einen Bin-Map-Klassifikationsschritt bei 220, einen Anwendungstest-Klassifikationsschritt bei 230 und einen Wafer-Klassifikationsschritt bei 240 gekoppelt.
In dem Rohchip-Klassifikationsschritt 210 analysiert ein Rohchip-Fehler-Klassifikationsglied, welches in einem neuralen Netzwerkmodell implementiert ist, Daten, welche durch den Eingabevektor und dem NN PMML 162 dargestellt sind, um ein Rohchip-Ebene-Klassifikationsergebnis 212 zu erzeugen. Der Rohchip-Ebene-Klassifikationsschritt 210 kann durch ein neurales Back-Propagation-Netzwerk in einer Ausführungsform, wie oben angezeigt, durchgeführt werden. Das Rohchip-Ebene-Klassifikationsergebnis 212 ist ein Maß oder eine Anzeige für den Grad, bis zu welchem der Eingabevektor ein Rohchip-Ebene-Fehler ist, und er basiert auf der Rohchip-Information nur für Chips, welche Fehler-Chip-Kompressionsdaten besitzen. Wie entsprechend dem Stand der Technik bekannt ist, sind Fehler-Chip-Kompressionsdaten ein Typ von Fehlerdaten, welcher eine räumliche Orientierung einer Fehlerdichte über einen Chip hinweg angibt. Jedoch sind Fehler-Chip-Kompressionsdaten nicht immer für einen Rohchip erhältlich. Ein Rohchip wird keine Fehler-Chip-Kompressionsdaten besitzen, wenn aus irgendeinem Grund der Rohchip während des Testablaufvorgangs aufgrund von größeren Fehlern nicht vollständig getestet werden kann. Beispielsweise sind gebräuchliche Ursachen für die Unmöglichkeit, Fehler-Chip-Kompressionsdaten für einen Rohchip zu erzeugen, die Unmöglichkeit, einen Kontakt zwischen dem Rohchip und einer Testvorrichtung herzustellen, wobei mehr Strom oder Spannung benötigt wird, um den Rohchip zu testen, als in der Testeinrichtung verfügbar ist, etc. Es ist möglich, dass Rohchips keine Fehler-Chip-Kompressionsdaten besitzen werden, was dazu führt, dass in dem Eingabevektor keine Daten für diesen Rohchip vorhanden sind oder diese einen unvollständigen Satz von Daten aufweisen.
Eine Lösung besteht darin, die fehlenden Daten in dem Eingabevektor (welche durch das Nichtvorhandensein der Fehler-Chip-Kompressionsdaten verursacht sind) durch Nullwerte zu ersetzen. Nichtsdestoweniger, wenn das neurale Rohchip-Ebene-Netzwerk-Fehler-Klassifikationsglied 210 fehlende. Daten in dem Eingabevektor detektiert, wird das Klassifikationsglied 210 einen Systemabbruch ausgeben, welcher eine Unmöglichkeit anzeigt, den Eingabevektor zu klassifizieren, oder welcher eine nicht korrekte Klassifikation anzeigt.
Das Bin-Map-Klassifikationsglied 220 liefert eine Lösung für das Ausgeben dieser Datenverfügbarkeit. Das Bin-Map-Klassifikationsglied 220 prüft die Bin-Map-Information und bestimmt, ob die Testergebnisse auf dem Rohchip einen Testabbruch anzeigen, da der Rohchip nicht adäquat geprüft werden konnte. Die Bin-Map-Information besteht aus den Anfangs-Rohchip-Sortierdaten aus dem Wafertestvorgang, welcher die Rohchips in die folgenden Kategorien gruppiert: Gleichstromtestfehler (Kontinuität, Kurzschlüsse und offene Schaltkreise), Ausgabeprüffehler (Eingabeverlust, Lötpunkt-zu-Lötpunkt-Verlust) und Funktionalitätsfehler. Deshalb beinhaltet die Bin-Map-Information keine Fehler-Chip-Kompressionsinformation aufgrund des Testabbruchanzeigens für einen Rohchip. Wenn die Testergebnisse für einen Rohchip einen Testabbruch für diesen Rohchip anzeigen, ist die Fehlerklassifikation, welcher diesem Rohchip zugeordnet ist, die Bin-Map-Klassifikation. Mit anderen Worten, das Bin-Map-Klassifikationsergebnis 222 wird auf einen ”wahren” Zustand für diesen Rohchip gesetzt. Die Bin-Map-Klassifikation kann als ein anderer Typ der Rohchip-Ebene-Klassifikation betrachtet werden.
In dem Anwendungstest-Klassifikationsschritt 230 wird der Eingabevektor analysiert, um zu bestimmen, ob ein anwendungsspezifischer oder ein funktioneller Testfehler (auch bekannt als Produkt-”Guardbanding” bzw. -”Schutzband”) vorliegt. Das Anwendungstestergebnis 232 wird auf einen ”wahren” Zustand für einen Chip als eine Anzeige eines anwendungsspezifischen oder funktionellen Fehlers dieses Rohchips eingestellt.
Schließlich beinhaltet der Wafer-Klassifikationsschritt 240 das Durchführen der Mustererkennungsanalyse an dem Eingangsvektor, wobei die Waferfehler-Klassifikationsbibliothek 172 benutzt wird, um eine Wafer-Ebene-Fehlersignatur in dem Eingangsvektor zu bestimmen und zuklassifizieren. Der Waferklassifikationsschritt 240 erkennt die Fehlersignatur und deren Ort auf dem Wafer, da diese spezifisch für einen speziellen X, Y-Rohchip ist. Das Waferklassifikationsergebnis 242 ist ein Maß oder eine Anzeige für ein bekanntes Wafer-Ebene-Fehlermuster in dem Eingangsvektor.
Als Nächstes werden im Klassifikations-Hierarchieschritt 250 die Klassifikationsergebnisse 212, 222, 232 und 242 analysiert, um die endgültige Klassifikation für den Rohchip zu bestimmen. Das Ausgangssignal der Klassifikationshierarchie 250 ist eine Klassifikation für einen Rohchip basierend auf einer Hierarchie. In einer Ausführungsform gibt die Klassifikationshierarchie 250 Präferenz oder Priorität für Wafer-Ebene-Signaturen gegenüber allen Fehlersignaturen (auf der Rohchip-Ebene und der Anwendung). Diese Vorgehensweise wird benutzt, da der Rohchip simultan sowohl in einem Waferherstellungsprozessvorgang als auch in einem Rohchipdefektvorgang involviert sein kann.
Beispielsweise, wie bei 260 gezeigt wird, falls das Waferklassifikationsergebnis 242 für einen Rohchip anzeigt, dass es ein Wafer-Ebene-Fehlermuster in dem Eingabevektor gibt, ist die Endklassifikation, welche bei 270 für diesen Rohchip zugeordnet wird, eine Wafer-Ebene-Klassifikation. Als Nächstes, wenn die Klassifikationsergebnisse 212, 222, 232 und 242 für einen Rohchip anzeigen, dass es sich nicht um eine Wafer-Ebene-Fehlersignatur handelt, wird das Anwendungsklassifikationsergebnis bei 280 untersucht, und falls das Anwendungstestergebnis 232 ausreichend stark oder wahr ist, um eine Anwendungsfehlersignatur anzuzeigen, ist die Endklassifikation, welche bei 282 für diesen Rohchip zugeordnet wird, eine Anwendungsfehlersignatur. Fährt man weiter unten mit der Hierarchie fort, falls die Klassifikationsergebnisse 212, 222, 232 und 242 für einen Rohchip anzeigen, dass es sich nicht um eine Wafer-Ebene-Fehlersignatur handelt und nicht um eine Anwendungsfehlersignatur handelt, wird das Bin-Map-Klassifikationsergebnis bei 290 untersucht, und wenn es ausreichend stark oder wahr ist, wird die Endklassifikation, welche diesem Rohchip zugeordnet wird, eine Bin-Map-Typ-Rohchip.Ebene-Fehlersignatur. Wenn die Klassifikationsergebnisse 212, 222, 232 und 242 für einen Rohchip anzeigen, dass es sich nicht um eine Wafer-Ebene-Fehlersignatur, nicht um eine Anwendungsfehlersignatur und nicht um eine Bin-Map-Fehlersignatur handelt, dann wird schließlich das Klassifikationsergebnis bei 300 untersucht, und ein Vertrauenswert für das Rohchip-Klassifikationsergebnis ist größer als ein Schwellwert, und die endgültige Klassifikation, welche diesem Rohchip bei 302 zugeordnet wird, ist eine Rohchip-Ebene-Klassifikation vom Fehler-Chip-Kompressionstyp.
Schließlich, wenn bei 300 bestimmt wird, dass das Klassifikationsergebnis zum Klassifikationsergebnis 212 führt, welches nicht den Vertrauensgrad bzw. die Konfidenzzahl überschreitet, dann wird bei 310 die Fehlerklassifikation für den Rohchip X, Y ”unbekannt”.
Nach den Schritten 270, 282, 292, 302 und 310 endet der Vorgang für den Eingangsvektor für einen speziellen Rohchip X, Y, und der Prozess wird dann für den Eingangsvektor für einen anderen Rohchip auf einem Wafer wiederholt. Es kann mehrere unterschiedliche Wafer-Ebene-Fehlerklassifikationen (Kategorien oder Klassen), mehrere Arten von Anwendungs-Ebene-Fehlerklassifikationen, mehrere Typen von Bin-Map-Rohchip-Ebene-Fehlerklassifikationen und mehrere Typen von neuralen Netzwerk-Rohchip-Ebene-Fehlerklassifikationen geben. Deshalb kann jede Hauptkategorie von Fehlerklassifikationen (Wafer-Ebene, Anwendungs-Ebene, Bin-Map-Rohchip-Ebene und neurale Netzwerk-Rohchip-Ebene) Unterkategorien oder -klassen besitzen. Wenn einem Rohchip eine Endklassifikation durch das Durchlaufen der Schritte 260–310 gegeben wird, wird er der geeigneten Unterkategorie oder -klasse innerhalb einer Hauptklassifikation zugeordnet. Deshalb wird, nachdem der Klassifikationsvorgang für die Eingangsvektoren für alle Rohchips auf einem Wafer durchlaufen wird, die Fehlerklassifikation für jeden Rohchip bestimmt.
Es wird nun Bezug auf 3 und 4 genommen. Ein Benutzen der akkumulierten Daten aus dem Klassifikations- und Hierarchiesubsystem an einem Stapel von Wafern besteht darin, den Ausbeuteverlustprozentsatz oder -bruchteil für jede Fehlerklassifikation(-klasse) zu berechnen. Der Ausbeuteprozentsatz kann aus jede Anzahl von Wafern, welche gewünscht wird, berechnet werden. Die zugeordneten Klassifikationen, welche durch das Klassifikations- und Hierarchiesubsystem ausgegeben werden, werden bei 400 benutzt, um die Anzahl von Rohchips (Eingabevektoren) aufzuspüren, welche jeder Fehlerklasse zugeordnet sind, und speziell jeder Hauptklasse und Unterklasse oder Unterkategorie. Der Zählwert der Zahl von Rohchips, welcher jeder Fehlerklassifikation für einen Stapel von Wafern zugeordnet ist, wird aufgespürt, wie dies in 4 gezeigt wird. Entsprechend kann bei 410 der Ausgangsverlustprozentsatz für jede Fehlerklasse basierend auf den Gesamtfehlerzählwerten berechnet werden. Beispielsweise kann der Ausbeuteverlustprozentsatz aus jeder Unterklasse innerhalb einer Hauptfehlerklassifikation berechnet werden. Dies wird in 4 gezeigt, wo jede der Wafer-Ebene-Unter-kategorien oder -klassen der Waferklasse 1 bis Waferklasse N der Ausbeuteverlustprozentsatz relativ zum gesamten Zählwert der Rohchips, welche allen Wafer-Ebene-Klassen (Waferklasse 1 bis Waferklasse N) zugeordnet sind, berechnet wird. Der Ausbeuteverlustprozentsatz kann in ähnlicher Weise für jede der Rohchip-Ebene-Fehlerunterkategorien von Rohchipklasse 1 bis Rohchipklasse N und für jede der Anwendungsebene-Fehlerunterkategorien der Anwendungsklasse 1 bis Anwendungsklasse P berechnet werden. Alternativ kann der Ausbeuteverlustprozentsatz für jede Unterkategorie über alle Fehlerklassifikationen berechnet werden. Auf jeden Fall ist es durch Benutzen der vorhergehenden Techniken möglich, Wafer-Ebene-(herstellungsbezogene) und Rohchip-Ebene-(defektbezogene) Fehlermuster zu klassifizieren und den geeigneten Ausbeuteverlust pro Rohchip zuzuordnen.
5 stellt dar, wie die oben beschriebenen Klassifikationstechniken als Teil eines Halbleiterausbeute-Analysesystems benutzt werden können. Das Klassifikations- und Hierarchiesubsystem 200 ist ein Computerprogramm, welches in einem Speicher 510, der zu einem Computer 500 gehört, gespeichert ist. Der Computer 500 ist ebenso mit der Wafer-Ebene-Fehlerklassifikationsbibliothek 172 und dem Rohchip-Ebene-Klassifikationsmodell 162 verbunden. Es wird angenommen, dass das Trainingssubsystem 100 bereits für zahlreiche bekannte Fehler laufen gelassen wurde. Die Wafer oder die individuellen Rohchips werden getestet und analysiert, indem das Test- und Analysegerät 600 benutzt wird, welches Testergebnisse erzeugt, welche in einem Datenspeicher oder einer Datenbank 700 gespeichert werden. Der Computer 500 führt das Klassifikations- und Hierarchie-Subsystemprogramm aus, um die Eingabevektoren für die Daten in der Datenbank 700 zu klassifizieren, welche zu jedem Rohchip gehört. Der Computer 500 kann auch Berechnungen durchführen, welche oben in Zusammenhang mit den 3 und 4 beschrieben wurden, um den Ausbeuteverlust durch die Fehlerklassifikation zu berechnen.
Das Fehlerklassifikationssystem und -verfahren, welches hier beschrieben wurde, kann für jeden Typ einer integrierten Halbleiterschaltungseinrichtung benutzt werden, wie z. B. Speichereinrichtungen, integrierte anwendungsspezifische Schaltungseinrichtungen, Prozessoren, etc.

Claims

Verfahren zum Klassifizieren von Fehlern von integrierten Halbleiterschaltungsrohchips, welches das Analysieren von Charakterisierungsdaten auf der Rohchip-Ebene aufweist, um herstellungsbezogene Fehler und Fehler auf der Rohchip-Ebene aus Fehlerdaten aus einer Vielzahl von Rohchips auf einem Wafer zu klassifizieren, wobei das Analysieren das Analysieren der Fehlerdaten für jeden Rohchip mit wenigstens einem Klassifikationsglied auf der Rohchip-Ebene, um ein Klassifikationsergebnis auf der Rohchip-Ebene zu erzeugen, und mit wenigstens einem Klassifikationsglied auf der Wafer-Ebene, um ein Klassifikationsergebnis auf der Wafer-Ebene zu erzeugen, umfasst.
Verfahren nach Anspruch 1, wobei das Analysieren das Analysieren der Fehlerdaten mit einer Vielzahl von Fehlerklassifikationsgliedern, um eine entsprechende Vielzahl von Fehlerklassifikationsergebnissen zu erzeugen, und für Fehlerdaten für jeden Rohchip das Analysieren der Vielzahl von Fehlerklassifikationsergebnissen, um jedem der Rohchips eine spezielle einer Vielzahl von Fehlerklassifikationen zuzuordnen, umfasst.
Verfahren nach Anspruch 2, wobei das Analysieren das Analysieren der Vielzahl von Fehlerklassifikationsergebnissen mit einer Präferenz bezüglich des Zuordnens einer Fehlerklassifikation auf der Wafer-Ebene zu Fehlerdaten für einen Rohchip aufweist, wenn eines aus der Vielzahl der Fehlerklassifikationsergebnisse ein Vorhandensein eines Fehlers auf der Wafer-Ebene anzeigt.
Verfahren nach Anspruch 2, welches ferner das Zählen der Anzahl von Rohchips aufweist, welche zu jeder der Vielzahl von Fehlerklassifikationen zugeordnet sind.
Verfahren nach Anspruch 4, welches ferner das Berechnen eines Ausbeuteverlustprozentsatzes für jede der Vielzahl von Fehlerklassifikationen aufweist.
Verfahren nach Anspruch 1, wobei das Analysieren das Analysieren des Klassifikationsergebnisses auf der Rohchip-Ebene und des Klassifikationsergebnisses auf der Wafer-Ebene mit einer Präferenz in Richtung des Zuordnens einer Fehlerklassifikation auf der Wafer-Ebene zu den Fehlerdaten aufweist, wenn das Klassifikationsergebnis auf der Wafer-Ebene das Vorhandensein eines Fehlers auf der Wafer-Ebene für den Rohchip anzeigt, ungeachtet des Klassifikationsergebnisses auf der Rohchip-Ebene für diesen Rohchip.
Verfahren nach Anspruch 1, wobei das Klassifikationsglied auf der Rohchip-Ebene Daten analysiert, welche eine räumliche Orientierung einer Fehlerdichte über einen Rohchip hinweg beschreiben, und das Analysieren das Analysieren der Fehlerdaten für einen Rohchip mit einer weiteren Klassifikationsglied auf der Rohchip-Ebene umfasst, welches analysiert, ob der Rohchip während eines Testens auf der Wafer-Ebene nicht genügend getestet werden konnte.
Verfahren zum Klassifizieren von Fehlern integrierter Halbleiterschaltungs-Rohchips, welches aufweist: a. Empfangen eines Satzes von Fehlerdaten für jeden einer Vielzahl von integrierten Schaltungs-Rohchips; b. Analysieren jedes Satzes der Fehlerdaten mit einem Klassifikationsglied auf der Rohchip-Ebene, um ein Klassifikationsergebnis auf der Rohchip-Ebene zu erzeugen, welches das Maß angibt, mit welchem die Fehlerdaten einen Fehler auf der Rohchip-Ebene enthalten; c. Analysieren jedes Satzes der Fehlerdaten mit einem Klassifikationsglied auf der Wafer-Ebene, um ein Klassifikationsergebnis auf der Wafer-Ebene zu erzeugen, welches das Maß angibt, mit welchem die Fehlerdaten einen Fehler auf der Wafer-Ebene enthalten; und d. für jeden Satz der Fehlerdaten, Analysieren des Klassifikationsergebnisses auf der Rohchip-Ebene und des Klassifikationsergebnisses auf der Wafer-Ebene, um jedem integrierten Schaltkreis-Rohchip eine aus einer Vielzahl von Fehlerklassifikationen zuzuordnen.
Verfahren nach Anspruch 8, welches ferner aufweist: Empfangen eines Satzes von Trainingsfehlerdaten für jeden aus einer Vielzahl von bekannten Fehlern, welche für eine Vielzahl von integrierten Halbleiterschaltungs-Rohchips bestimmt wurden; für jeden Satz von Trainingsfehlerdaten das Zuordnen einer Fehlerklassifikation auf der Wafer-Ebene zu dem Satz von Trainingsfehlerdaten, wenn der Satz an Trainingsfehlerdaten einen Fehler auf der Wafer-Ebene anzeigt, Erzeugen einer Bibliothek von Fehlerklassifikationen auf der Wafer-Ebene aus einer Vielzahl von Sätzen der Trainingsfehlerdaten, welche für eine Vielzahl von integrierten Halbleiterschaltungs-Rohchips erhalten werden; und wobei (c) das Analysieren des Satzes der Fehlerdaten mit dem Klassifikationsglied auf der Wafer-Ebene mit Bezug auf die Bibliothek von Fehlerklassifikationen auf der Wafer-Ebene aufweist.
Verfahren nach Anspruch 9, wobei das Klassifikationsglied auf der Rohchip-Ebene ein neurales Netzwerkmodell anwendet und welches ferner das Aktualisieren des neuralen Netzwerkmodells mit den Fehlerklassifikationen auf der Rohchip-Ebene aus den Sätzen der Trainingsfehlerdaten aufweist, welche nicht einen Fehler auf der Wafer-Ebene anzeigen, wobei (c) das Analysieren das Analysieren des Satzes von Fehlerdaten umfasst, welche das neurale Netzwerkmodell benutzen.
Verfahren nach Anspruch 8, wobei (d) das Analysieren des Klassifikationsergebnisses auf der Rohchip-Ebene und des Klassifikationsergebnisses auf der Wafer-Ebene mit einer Präferenz in Richtung des Zuordnens einer Fehlerklassifikation auf der Wafer-Ebene zu dem Satz der Fehlerdaten umfasst, wenn das Klassifikationsergebnis auf der Wafer-Ebene ein Vorhandensein eines Fehlers auf der Wafer-Ebene anzeigt.
Verfahren nach Anspruch 11, wobei (d) das Analysieren des Klassifikationsergebnisses auf der Rohchip-Ebene und des Klassifikationsergebnisses auf der Wafer-Ebene und das Zuordnen einer Fehlerklassifikation auf der Rohchip-Ebene zu einem Satz von Fehlerdaten nur aufweist, wenn das Klassifikationsergebnis auf der Wafer-Ebene anzeigt, dass es kein Vorhandensein einer Signatur auf der Wafer-Ebene gibt.
Verfahren nach Anspruch 8, welches ferner aufweist: Analysieren jedes Satzes an Fehlerdaten mit einem Klassifikationsglied auf der Anwendungsebene, um ein Klassifikationsergebnis auf der Anwendungsebene zu erzeugen, welches das Maß angibt, mit welchem der Satz an Fehlerdaten einen Fehler auf der Anwendungsebene oder funktionalen Ebene enthält, und wobei (d) das Analysieren des Klassifikationsergebnisses auf der Rohchip-Ebene, des Klassifikationsergebnisses auf der Wafer-Ebene und des Klassifikationsergebnisses auf der Anwendungsebene aufweist, um eine Klassifikation auf der Wafer-Ebene dem Satz an Fehlerdaten zuzuordnen, wenn das Klassifikationsergebnis auf der Wafer-Ebene ein Vorhandensein einer Signatur auf der Wafer-Ebene anzeigt, ungeachtet des Klassifikationsergebnisses auf der Rohchip-Ebene und desm Klassifikationsergebnisses auf der Anwendungsebene.
Verfahren nach Anspruch 13, wobei (d) das Zuordnen einer Klassifikation auf der Anwendungsebene zu dem Satz der Fehlerdaten aufweist, wenn das Klassifikationsergebnis auf der Wafer-Ebene nicht das Vorhandensein einer Signatur auf der Wafer-Ebene anzeigt und das Klassifikationsergebnis auf der Anwendungsebene das Vorhandensein eines Fehlers auf der Anwendungsebene anzeigt, ungeachtet des Klassifikationsergebnisses auf der Rohchip-Ebene.
Verfahren nach Anspruch 14, wobei (d) das Zuordnen einer Klassifikation auf der Rohchip-Ebene zu dem Satz von Fehlerdaten aufweist, wenn das Klassifikationsergebnis auf der Wafer-Ebene nicht ein Vorhandensein einer Signatur auf der Wafer-Ebene anzeigt, das Klassifikationsergebnis auf der Anwendungsebene nicht das Vorhandensein eines Fehlers auf der Anwendungsebene anzeigt und das Klassifikationsergebnis auf der Rohchip-Ebene das Vorhandensein eines Fehlers auf der Rohchip-Ebene anzeigt.
Verfahren nach Anspruch 8, welches ferner das Zählen der Anzahl von Sätzen von Fehlerdaten aufweist, welche zu jeder der Vielzahl von Fehlerklassifikationen zugeordnet sind.
Verfahren nach Anspruch 16, welches ferner das Berechnen eines Ausbeuteverlustprozentsatzes für jede der Vielzahl von Fehlerklassifikationen aufweist.
Verfahren nach Anspruch 8, wobei (b) das Analysieren jedes Satzes von Fehlerdaten mit einem ersten Klassifikationsglied auf der Rohchip-Ebene umfasst, welches Daten analysiert, welche eine räumliche Orientierung einer Fehlerdichte über einen Rohchip hinweg beschreiben, und das Analysieren jedes Satzes von Fehlerdaten mit einem weiteren Klassifikationsglied auf der Rohchip-Ebene aufweist, welches analysiert, ob der Rohchip nicht ausreichend während eines Testens auf der Wafer-Ebene getestet werden konnte.
Computerlesbares Medium, welches Instruktionen speichert, die, wenn sie durch einen Computer ausgeführt werden, den Computer veranlassen, Fehler von integrierten Halbleiterschaltungs-Rohchips zu klassifizieren, welches die folgenden Funktionen aufweist: a. Empfangen eines Satzes von Fehlerdaten für jeden aus einer Vielzahl von integrierten Schaltungs-Rohchips; b. Analysieren jedes Satzes von Fehlerdaten mit wenigstens einem Klassifikationsglied auf der Rohchip-Ebene, um ein Klassifikationsergebnis auf der Rohchip-Ebene zu erzeugen, welches das Maß angibt, mit welchem die Fehlerdaten einen Fehler auf der Rohchip-Ebene aufweisen, und mit wenigstens einem Klassifikationsglied auf der Wafer-Ebene, um ein Klassifikationsergebnis auf der Wafer-Ebene zu erzeugen, welches das Maß angibt, mit welchem die Fehlerdaten einen Fehler auf der Wafer-Ebene enthalten; und c. für jeden Satz an Fehlerdaten, Analysieren des Klassifikationsergebnisses auf der Rohchip-Ebene und des Klassifikationsergebnisses auf der Wafer-Ebene, um jedem integrierten Schaltungs-Rohchip eine spezielle einer Vielzahl von Fehlerklassifikationen zuzuordnen.
Computerlesbares Medium nach Anspruch 19, welches ferner Instruktionen aufweist, die, wenn sie durch den Computer ausgeführt werden, den Computer veranlassen, während einer Offline-Trainingsphase die folgenden Funktionen durchzuführen: Empfangen eines Satzes von Trainingsfehlerdaten für jedes einer Vielzahl von bekannten Fehlern, welche für eine Vielzahl von integrierten Halbleiterschaltungs-Rohchips bestimmt wurden; für jeden Satz von Trainingsfehlerdaten das Zuordnen einer Fehlerklassifikation auf der Wafer-Ebene zu dem Satz von Trainingsfehlerdaten, wenn der Satz von Trainingsfehlerdaten einen Fehler auf der Wafer-Ebene anzeigt, das Erzeugen einer Bibliothek von Fehlerklassifikationen auf der Wafer-Ebene aus einer Vielzahl von Sätzen von Trainingsfehlerdaten, welche für eine Vielzahl von integrierten Halbleiterschaltungs-Rohchips erhalten werden; und wobei die Instruktionen für das Analysieren nach (b) Instruktionen zum Analysieren des Satzes von Fehlerdaten mit dem Klassifikationsglied auf der Wafer-Ebene mit Bezug auf die Bibliothek von Fehlerklassifikationen auf der Wafer-Ebene aufweisen.
Computerlesbares Medium nach Anspruch 20, wobei die Instruktionen für das Analysieren nach (b) Instruktionen aufweisen, durch die, wenn sie durch den Computer ausgeführt werden, der Computer veranlasst wird, das Klassifikationsglied auf der Rohchip-Ebene zu betätigen, wobei ein neurales Netzwerkmodell benutzt wird, und welches ferner Instruktionen aufweist, die, wenn sie durch den Computer ausgeführt werden, den Computer veranlassen, während der Offline-Trainingsphase die folgenden Funktionen durchzuführen: Aktualisieren des neuralen Netzwerkmodells mit den Fehlerklassifikationen auf der Rohchip-Ebene aus den Sätzen der Trainingsfehlerdaten, welche einen Fehler auf der Wafer-Ebene nicht anzeigen.
System zum Klassifizieren von Fehlern von integrierten Halbleiterschaltungs-Rohchips, welches aufweist: a. eine Berechnungseinrichtung; b. eine Fehlerklassifikationsbibliothek auf der Wafer-Ebene, welche eine Vielzahl von Fehlerklassifikationen auf der Wafer-Ebene enthält; c. ein Klassifikationsmodell auf der Rohchip-Ebene, welches Daten enthält, welche benutzt werden, um die Fehlerdaten für eine aus einer Vielzahl von Fehlerklassifikationen auf der Rohchip-Ebene zu klassifizieren; d. wobei die Berechnungseinrichtung während einer Offline-Trainingsphase: einen Satz von Trainingsfehlerdaten für jeden aus einer Vielzahl von bekannten Fehlern analysiert, welche für eine Vielzahl von integrierten Halbleiterschaltungs-Rohchips bestimmt ist, und für jeden Satz von Trainingsfehlerdaten dem Satz von Trainingsfehlerdaten eine Wafer-Ebene-Klassifikation zuordnet, wenn der Satz von Trainingsfehlerdaten einen Fehler auf der Wafer-Ebene anzeigt, und entsprechend die Klassifikationsbibliothek auf der Wafer-Ebene aktualisiert; und das Klassifikationsmodell auf der Rohchip-Ebene mit den Fehlerklassifikationen auf der Rohchip-Ebene aus den Sätzen der Trainingsfehlerdaten aktualisiert, welche nicht einen Fehler auf der Wafer-Ebene anzeigen; und e. wobei für einen Satz von Fehlerdaten für jeden aus einer Vielzahl von integrierten Schaltungs-Rohchips, deren Fehlerklassifikation bis jetzt nicht bekannt ist, die Berechnungseinrichtung: i. jeden Satz von Fehlerdaten mit dem Klassifikationsmodell auf der Rohchip-Ebene analysiert, um ein Klassifikationsergebnis auf der Rohchip-Ebene zu erzeugen, welches das Maß angibt, mit welchem die Fehlerdaten einen Fehler auf der Rohchip-Ebene enthalten; ii. jeden Satz der Fehlerdaten mit einem Klassifikationsglied auf der Wafer-Ebene analysiert, wobei die Klassifikationsbibliothek auf der Wafer-Ebene benutzt wird, um ein Klassifikationsergebnis auf der Wafer-Ebene zu erzeugen, welches das Maß angibt, mit welchem die Fehlerdaten einen Fehler auf der Wafer-Ebene enthalten; und iii. für jeden Satz an Fehlerdaten, das Klassifikationsergebnis auf der Rohchip-Ebene und das Klassifikationsergebnis auf der Wafer-Ebene analysiert, um jedem integrierten Schaltungs-Rohchip eine spezielle einer Vielzahl von Fehlerklassifikationen zuzuordnen.
System nach Anspruch 22, wobei die Berechnungseinrichtung das Klassifikationsergebnis auf der Rohchip-Ebene und das Klassifikationsergebnis auf der Wafer-Ebene mit einer Präferenz in Richtung des Zuordnens einer Fehlerklassifikation auf der Wafer-Ebene zu dem Satz von Fehlerdaten analysiert, wenn eines der Klassifikationsergebnisse auf der Wafer-Ebene ein Vorhandensein eines Fehlers auf der Wafer-Ebene anzeigt.
System nach Anspruch 22, wobei die Berechnungseinrichtung ferner die Anzahl der Sätze an Fehlerdaten zählt, welche zu jeder der Vielzahl von Fehlerklassifikationen zugeordnet sind, und einen Ausbeuteverlustprozentsatz für jede der Vielzahl von Fehlerklassifikationen berechnet.