CN112868016A - 高效集成电路模拟与测试 - Google Patents

高效集成电路模拟与测试 Download PDF

Info

Publication number
CN112868016A
CN112868016A CN201980052827.8A CN201980052827A CN112868016A CN 112868016 A CN112868016 A CN 112868016A CN 201980052827 A CN201980052827 A CN 201980052827A CN 112868016 A CN112868016 A CN 112868016A
Authority
CN
China
Prior art keywords
design
library
data
post
process variations
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980052827.8A
Other languages
English (en)
Inventor
E·兰德曼
Y·泰尔科
E·法尼
Y·大卫
S·科恩
I·温特罗布
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Proteantecs Ltd
Original Assignee
Proteantecs Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Proteantecs Ltd filed Critical Proteantecs Ltd
Publication of CN112868016A publication Critical patent/CN112868016A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3315—Design verification, e.g. functional simulation or model checking using static timing analysis [STA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/08—Probabilistic or stochastic CAD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/02—Reliability analysis or reliability optimisation; Failure analysis, e.g. worst case scenario performance, failure mode and effects analysis [FMEA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/04—Ageing analysis or optimisation against ageing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/22—Yield analysis or yield optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

一种方法，包括使用至少一个硬件处理器用于：运行多个IC单元类型中的每一个的可能的集成电路(IC)工艺变化的蒙特卡罗模拟，其中多个IC单元类型中的每一个由多个特定晶体管和多个特定互连定义；基于蒙特卡罗模拟的结果，为每个可能的IC工艺变化创建IC单元类型及其相应行为值的库，并将该库存储在非瞬态存储器中；接收体现为数字文件的IC设计；将接收到的IC设计与库相关联；以及预测根据IC设计制造的IC的频率分布和功率分布。

Description

高效集成电路模拟与测试
相关申请的交叉引用
本申请要求2019年6月19日提交的美国临时专利申请号62/686，744的优先权的权益，其标题为“EFFICIENT INTEGRATED CIRCUIT SIMULATION AND TESTING”，其全部内容通过全文引用并入本文。
技术领域
本发明涉及用于集成电路(IC)设计测试的电子设计工具(EDA)领域。
背景技术
集成电路可以包括平坦半导体衬底上的模拟和数字电子电路，例如硅(Si)晶圆。利用光刻技术将微型晶体管印制在衬底上以在很小的面积中产生出数十亿个晶体管的复杂电路，使使用IC的现代电子电路设计既具有低成本又具有高性能。IC是由被称为“铸造厂”的工厂装配线产生的，这些工厂将IC(例如互补金属氧化物半导体(CMOS)IC)的产生商品化。数字IC包含以功能和/或逻辑单元排列在晶圆上的数十亿晶体管，并且封装在金属、塑料、玻璃、陶瓷外壳等中。
IC在产生期间根据功率/性能规范进行测试，例如通过使用晶圆测试、封装测试、电路测试、终端用户设备操作测试等。例如，晶圆测试可以确定哪些IC不符合每个被测试晶圆上的功率/性能规范，并且性能不佳的IC可以被丢弃。作为另一个示例，封装/电路/设备测试可以在终端用户使用前测试产品操作，并且性能不佳的产品/批次被丢弃。作为又一个示例，营销、保修和维护统计数据可能反映产品开发期间需求、规范、设计和测试之间的合规性。这些类型的测试中的每一个都可能产生性能不佳产品的列表，可以对这些列表进行分析，以改进下一代产品的设计并提高生产成品率。
良率/成品率(yield)是半导体制造和测试中的一个常用指标。它测量的是通过所有测试并正常操作的成品晶圆或封装的一批IC中的IC的百分比。不符合功率/性能规范的IC会影响成品率，因为它们最终可能会被丢弃。
上述相关技术的示例以及与之相关的限制旨在是说明性的而非排他性的。在阅读说明书和研究附图之后，相关技术的其他限制对于本领域技术人员将变得明显。
发明内容
结合系统、工具和方法来描述和说明以下实施例及其方面，这些系统、工具和方法旨在是示例性和说明性的，而不限制范围。
一个实施例提供了一种方法，包括使用至少一个硬件处理器用于：运行多个IC单元类型中的每一个的可能的集成电路(IC)工艺变化的蒙特卡罗模拟，其中多个IC单元类型中的每一个由多个特定晶体管和多个特定互连定义；基于蒙特卡罗模拟的结果，为每个可能的IC工艺变化创建IC单元类型及其相应的行为值的库，并且将库存储在非瞬态存储器中；接收体现为数字文件的IC设计；将接收到的IC设计与库相关联；以及预测根据IC设计制造的IC的频率分布和功率分布。
另一个实施例提供了一种方法，包括使用至少一个硬件处理器用于：运行多个IC单元类型中的每一个的可能的集成电路(IC)工艺变化的蒙特卡罗模拟，其中多个IC单元类型中的每一个由多个特定晶体管和多个特定互连定义；基于蒙特卡罗模拟的结果，为每个可能的IC工艺变化创建IC单元类型及其相应的行为值的库，并且将库存储在非瞬态存储器中；接收体现为数字文件的IC设计；将路径选择算法应用于IC设计，其中该应用包括：从库中检索与存在于IC设计中的单元类型相关的行为值。在一些实施例中，该方法还包括：基于从库中检索到的行为值来运行IC设计中的路径的可能IC工艺变化的电子电路模拟，以从IC设计中的路径中(out of the paths in the IC design)，产生关键路径的排序列表；和/或基于从库中检索到的行为值来运行IC设计的电子电路模拟，以识别可能的IC工艺变化。在一些实施例中，该方法还包括基于从库中检索到的行为值，从IC设计中的路径中识别关键路径的排序列表。在一些实施例中，该方法还包括基于IC设计中的路径，预测根据IC设计制造的IC的频率分布和/或功率分布。
在一些实施例中，行为值是影响基于IC设计制造的IC的至少一个操作参数的值，其中至少一个操作参数从以下构成的组中选择：电压、电流、延迟和频率。
在一些实施例中，IC单元类型的库包括用于每个IC单元类型的操作模型。在一些实施例中，用于每个IC单元类型的操作模型包括老化退化数据。在一些实施例中，用于每个IC单元类型的操作模型包括静态时序分析(STA)模型。
在一些实施例中，使用SPICE(Simulation Program with Integrated CircuitEmphasis，仿真电路模拟器)执行电子电路模拟。
在一些实施例中，该方法还包括：接收从根据IC设计制造的IC导出的后Si(Post-Si)数据；以及基于所接收的数据调整所存储的库。
在一些实施例中，该方法还包括：从根据IC设计制造的IC接收片上测量；使用片上测量作为估计器的输入，后Si数据作为来自估计器的输出被提供。
在一些实施例中，后Si数据从一个或多个片上传感器导出。
在一些实施例中，一个或多个片上传感器包括时序裕度传感器、延迟传感器、泄漏传感器、电压传感器和热传感器中的至少一个。
在一些实施例中，该方法还包括：根据IC设计制造IC；以及基于所存储的库设置所制造的IC的一个或多个操作参数。
在一些实施例中，该方法还包括：基于所存储的库设置一个或多个制造参数；以及根据IC设计和制造参数制造IC。
另一个实施例提供了一种计算机程序产品，该计算机程序产品包括非瞬态计算机可读存储介质，该非瞬态计算机可读存储介质具有其中包含的程序代码，该程序代码可由至少一个硬件处理器执行，以执行上述实施例中任何一个的动作。
又一个实施例提供了一种系统，该系统包括：(a)非瞬态计算机可读存储介质，该非瞬态计算机可读存储介质具有其中包含的程序代码，该程序代码可由至少一个硬件处理器执行，以执行上述实施例中任何一个的动作；以及(b)至少一个硬件处理器，其被配置为执行程序代码。
除了上述示例性方面和实施例之外，通过参考附图和研究以下详细描述，进一步的方面和实施例将变得明显。
附图说明
参考附图中说明了示例性实施例。附图中所示的部件和特征的尺寸通常是为了表示的方便和清晰而选择的，并且不一定按比例示出。这些附图列在下面。
图1示出了根据一些实施例的系统的框图；
图2示出了根据一些实施例的库灵敏性工具的框图；
图3示出了根据一些实施例的频率直方图；
图4示出了根据一些实施例的另一个频率直方图；
图5示出了根据一些实施例的功率直方图；
图6示出了根据一些实施例的又一个频率直方图；以及
图7示出了根据一些实施例的管芯的裕度图。
具体实施方式
本文公开了用于预测例如制造的(后Si)逻辑集成电路(IC)的频率和/或功率分布的设备、系统、计算机程序产品和方法。所公开的技术可以预测IC内将限制其频率的逻辑路径，即关键路径(CP)。在设计阶段(前Si(Pre-Si))对由Si制造分布定义的每个Si制造点进行预测。本文中的技术允许基于给定Si制造空间预测、分析和确定所制造IC的最大频率(频率分箱(binning))和功率分布(功率分箱)。该技术使用后Si数据作为反馈，以改进其未来的分析和预测过程。改进会影响当前制造的IC和未来设计(同一版本或新设计)的质量(例如，在成品率方面)和上市时间(TTM)。图1中所说明的实施例(作为系统框图)可以由以下五个部分中的一个或多个组成：
1.电子设计自动化(EDA)工具集100。
1.1.Lib Sens：库灵敏性资源管理器工具110。
1.2.PSA：路径灵敏性分析工具120。
1.3.产生视图：设计时的硅产生视图：成品率功率/性能分析工具，以达成减少功率/面积、提高性能和/或加快送交制造(tape-out)时间的决策。
2.作为在管芯(IC)上实现的电路的传感器/代理210。
3.机器学习(ML)工具130、230，其用于构建估计器/函数，该估计器/函数由前Si101和后Si 201使用以使用来自代理210的读出作为其引数(argument)来估计IC的CP延迟和功耗。
4.来自后Si 200的反馈，其用于改进前Si预测和分析过程。
5.后Si设计视图(未示出)，以生成仅在IC设计阶段可用的参数数据，并重新创建用于在设计阶段达成的功率/性能分箱的决策。
EDA工具-称为“Lib Sense”110
图2说明了库灵敏性工具(Lib Sense)110(如框图)。工具输入为：
1.产品操作点310，即电压&温度。
2.库单元320，基础知识产权单元，如标准单元和存储器，包括针对在库中的每个单元的网表数据和布局(LO)数据。
3.某个工艺技术的工艺技术模型330(包括老化退化数据)，其特征在于使用该技术制造的设备类型(即，工艺、制备等)。例如：
3.1.SVT型：用标准阈值电压制造的N或P设备。
3.2.LVT型：用低阈值电压制造的N或P设备。
3.3ULVT型：用超低阈值电压制造的N或P设备。
Lib Sense工具110操作电路模拟引擎/工具150(如图1所示)，以生成包含库中每个单元的延迟和泄漏电流的查找表。测量泄漏电流与单元不同逻辑状态，这些逻辑状态由单元输入的逻辑值决定。延迟依照弧(arc)被表征，即从输入[i]到输出的延迟。工具110为每个单元输入引脚生成刺激，使得输入[i]触发单元输出引脚处的转换(下降或上升)。
为了表示单元延迟和单元泄漏与Si制造空间和输入斜率，工具110以蒙特卡罗模式操作电路模拟引擎/工具150，以依照每个蒙特卡罗点(MC点)表征单元。使用MC数据，该工具为每个单元建立去比率(de-rate)查找表。通过将每个MC数据点与参考点的数据进行因子分解来生成去比率数据。参考点可以表示中心制造点、标称操作电压和标称操作温度。参考点可以表示其他制造点，以在感兴趣的制造点处获得更好的精度。以下是工具依据某个电压和温度为某个单元生成的延迟去比率查找表的示例。该示例示出了一个单元弧(a4输入上升到z输出上升)与几个MC点的去比率值。该数据是PSA和“设计时硅产生视图”工具的数据库。
MC outpiu inpin trans derate
4197 z a4 r2r 1.030242
4243 z a4 r2r 1.071478
4441 z a4 r2r 1.105277
4561 z a4 r2r 1.049256
4588 z a4 r2r 1.075895
4626 z a4 r2r 1.07629
4771 z a4 r2r 0.931404
4931 z a4 r2r 0.929265
-1 z a4 r2r 0.934217
-2 z a4 r2r 1.071943
表1：去比率表示例
查找表数据可以使用一个或多个转换因子来提高其他场景的精度，例如不同的负载(FO)或不同的输入斜率。附加地或替代性地，查找表可以包括表示老化退化的去比率因子。
EDA工且-PSA 120
PSA 120的目标是识别Si制造空间上的IC的关键路径(CP)。这些路径将决定在每个Si制造点处的管芯频率。该工具生成CP的列表，该列表可以确定Si制造点上的频率。参考图3，示出了根据一个示例的频率直方图，其中线形图示出了每个分箱的频率，并且条形图表示分箱的大小。
PSA 120的输入为：
1.由静态时序分析(STA)过程/EDA工具等生成的候选路径的列表。每条路径由对应于某个逻辑门延迟和/或连接间RC延迟的延迟弧列表来描述。
2.Lib-Sense工具110生成的因式分解参考弧延迟的列表(去比率表–图1)。该列表包括500MC点上的某个标准单元中的每个弧延迟的延迟分布、一组操作电压和一组操作温度。
3.表示Si制造空间的过程分布数据。
PSA工艺
A部分：识别CP集合：
1.生成Si制造空间：
1.1基于过程分布数据计算过程分布均值和协方差矩阵。
2.来自Si制造空间的样品管芯基于：
2.2全局工艺变化，即使用计算的过程均值和协方差矩阵(在1处提到)。
2.3通过从具有σ的二维互高斯分布中采样的局部变化取决于距离。
3.对于每个样本，每个弧的延迟使用500MC点由K-NN算法估计。K-NN可以通过交叉验证来调整。
4.每条路径的延迟是路径中包含的弧的延迟之和。
5.∈1定义为到最慢路径的时间差，以及δ1作为找到它的概率。对于给定∈1和δ1，该算法返回一组路径，使得这些路径中的至少一条是在时序的(1-δ1)×100％中的∈1最慢。
B部分：添加随机变化：
6.执行上述步骤1-5。
7.复制每个样品。
8.对于每个实例，向每个弧添加随机变化。
9.对于每个样本，计算样本(无随机)与其实例(包括随机)之间的延迟差。
10.计算每个分箱(具有相似延迟的样本组)的差值均值和σ。
也可以在A部分步骤2处添加随机变化。
EDA工具–产生视图：在设计时的硅产生视图
“在设计时的硅产生视图”工具用于分析针对某个功率/性能规范的管芯的后Si参数化成品率。后Si数据可以来自不同的后Si阶段，例如制造和/或烧机(burn-in)测试。“在设计时的硅产生视图”工具是一种规划工具，它允许在前Si阶段计算关于某个频率/功率分箱的后Si参数成品率(符合功率/性能规范)。
此工具的输入为：
1.由静态时序分析(STA)过程/EDA工具或类似工具生成的关键路径(CP)列表。每条路径都由对应于某个逻辑门延迟和/或连接间RC延迟的延迟弧列表来描述。
2.由Lib-Sense工具生成的因式分解参考弧延迟的列表。该列表包括500MC点上的某个标准单元中的每个弧延迟的延迟分布、一组操作电压、一组操作温度和一组老化条件。
3.在IC数字实施方式中使用的基础知识产权单元、标准单元和存储器(基础IP)的列表。
4.由Lib-Sense工具生成的每个单元的因式分解参考泄漏电流值的列表。
5.由功率分析工具生成的有功功率。
6.表示Si制造空间的过程分布数据。
此工具使用CP设置(1)和操作电压和温度设置来构建CP延迟。STA的时序跟踪将针对特定的蒙特卡罗点、电压点和温度点生成新的STA模型。CP延迟表示的示例(即某些延迟弧与在某个操作点处的MC点)在下表示出(MC索引(MCIndex)、路径ID(pathID)、L_总_延迟(L_total_delay)、弧索引(Arc Index))：
Figure BDA0002939066720000071
表2：CP延迟
该工具使用在IC设计中使用的基础IP实例的列表来生成泄漏功率数据库。
功率数据库是泄漏功率和有功功率之和。总泄漏功率可以通过对特定IC设计中所有基础IP实例的泄漏功率求和来计算。更多细节在2018年4月16日提交的美国临时专利申请号62/657，986，题为“Integrated Circuit Profiling and Anomaly Detection”和2019年4月16日提交的国际(PCT)专利申请号PCT/IL2019/050433，题为“Integrated CircuitProfiling and Anomaly Detection”中所描述，通过引用将其全部并入本文。
例如，特定IC设计的总泄漏可以作为总泄漏测量值生成，作为所有单元泄漏的总和：
总泄漏|PVT＝Vx∑所有单元Ioff(i)|PVT
此工具首先在标称操作点处建立频率和/或功率分箱(例如，如参考图3、图4或图5所示，其中示出频率分箱或参考图4所示，其中示出功率分箱，如下所讨论的)，然后允许用户使用“假设(What-If)”查询来探测数据库。“假设”查询生成不同的成品率与功率/性能场景。直方图中的每个频率桶对应于与CP集相关的一组MC点。慢工艺角和快工艺角也是直方图的一部分。
参考图4、图5和图6示出了三个示例。图4示出了图3的频率直方图，用于前Si成品率损失缓解过程的示例。通过增加(向上驱动)材料分箱中具有低于目标频率(在这种情况下约530MHz)的预测Fmax(最大频率)的设备的电压，节省成品率损失。图5示出了功率直方图，说明了IC的功率分箱。通过降低大功率分箱中设备的操作电压，可以减轻功率成品率损失。在第三个示例(图6)中，图3的频率直方图用于说明假设分析的上市时间(TTM)视图。这表明了在参数化的成品率损失和在工作周(WW)中相对于频率目标测得的工作量之间的权衡。通过在530MHz的目标频率上权衡4％的参数化成品率损失，可以将TTM降低35WW。
传感器/代理210
这些是用于感测或测量某个设备参数、子电路参数、管芯级参数等的电路。例如，传感器测量某个逻辑单元的延迟。
以下是传感器/代理电路的示例(为简单起见，下文称为“传感器”)。
时序裕度传感器在IC中的许多点处生成裕度图。图7示出了管芯的一个示例裕度图。裕度图可能已经由时序裕度检测电路生成，该电路在2017年12月5日提交的美国临时专利申请号62/586，423，题为“Integrated Circuit Failure Prediction Device”和2018年11月15日提交的国际(PCT)专利申请号PCT/IL2018/051234，题为“Integrated CircuitMargin Measurement and Failure Prediction Device”中描述，两者都通过引用整体并入本文。上述'986申请和相应的PCT申请中也描述了这一点。
延迟传感器可以感测某个逻辑单元的延迟。它可以由环形振荡器电路实现，环形振荡器电路的频率反映逻辑单元的平均延迟。
另一个延迟传感器可以以单独的方式感测某个逻辑单元的上升沿和逻辑单元的下降沿的延迟。
另一延迟传感器可以感测每种金属或每种金属子集等的RC延迟。
如美国临时专利申请号62/614，706，题为“Integrated Circuit Sub-ThresholdLeakage Sensor”和2019年1月8日提交的国际(PCT)专利申请号PCT/IL2019/050039，题为“Integrated Circuit Workload,Temperature and/or Sub-Threshold Leakage Sensor”(这两者都通过引用整体并入本文)所描述的，泄漏传感器可以用于以单独的方式感测某个P-设备和某个N-设备的泄漏。
电压传感器可以感测在Si中的点的绝对直流电压或瞬时交流电压(负峰值、正峰值和峰-峰(peak-to-peak))。
热传感器可以感测Si中的点的绝对温度或瞬时温度(负峰值、正峰值和峰-峰)。参考上述泄漏传感器讨论了热传感器的示例。
ML工具–CP估计器生成器230
估计器是一种函数和/或规则，其在值之间进行转换(即，通过分析、经验、启发式等方式定义管芯操作值之间的关系)，例如使用传感器值作为输入引数来确定CP延迟、管芯功耗、轮廓(profile)(轮廓分类器)、预测高覆盖测量(HCM)值(HCM转换函数)、预测制造点等。如本文所使用的，术语“制造点”是指确定IC设计的制造的参数集。HCM值和传感器值之间可能存在类似的关系。管芯测试和分析的结果可以更好地确定操作上可能满足或超过工程规范的具体管芯。
后Si反馈数据200
当测试某个管芯时，测试仪从其传感器读取值。此外，IC是针对Fmax限制进行测试，并且功耗(有功功率和泄漏功率-IDDQ)实际上是针对特定产生测试从IC所测量的。
来自传感器的值用作以下各项的输入数据：
1.‘986申请和相应的PCT申请中描述的分析框(profiling-block)。分析框根据其Si制造点对管芯进行分类。
2.估计器框，它使用传感器数据作为其引数来计算前硅CP的延迟估计器、管芯功耗估计器和Si制造点。
3.直接参数测量，如IC中许多不同区域处的时序裕度。
估计器框可以通过后Si估计器生成以下输出中的一个或多个：
1管芯最大频率。
2.管芯功耗。
3.管芯硅制造点。
由传感器读取生成的附加数据，作为直接参数测量：
4.在IC中的许多不同点处的管芯时序裕度图。
1、2、3的后处理用于构建每Si制造组/系列和互连模型的管芯后Si频率/功耗分箱。
这些与4一起创建了“后Si阶段的设计视图”。如前所述，该视图从每个设备的后Si阶段处的设计生成数据，到目前为止该数据还不可用。
以下数据或其一部分是对每个管芯的前Si过程的反馈：
1.后Si CP的列表。
2.管芯的后Si功耗。
3.管芯Si制造轮廓/点。
4.后Si CP的Fmax估计器结果。
5.后Si电压降测量和局部热点。
6.IC中许多不同点处的后Si时序裕度。
反馈数据允许将后Si结果与前Si模型相关联，改进前Si模型和进一步设计的假设，和/或改进后Si测试、测试条件和覆盖率。
针对规范-参数成品率改进的后Si分箱和/或性能/功率测试140
在制造测试阶段，后Si数据(1-6)用于实际执行“在设计时的硅产生视图”工具分析中决定的功率/性能分箱决策。在设计阶段和后Si阶段提供相同的可视性和良好的决策制定，并根据设计阶段所采取的决策最大化参数成品率。
时序裕度图用于分析对不同产生测试的IC行为，找出“热点”，比较不同产生测试的“压力”和覆盖率，并用作对前Si模型的反馈。
在一般意义上，可以考虑在硬件处理器(或多个硬件处理器)上操作的方法，包括：运行多个IC单元类型中的每一个的可能的集成电路(IC)工艺变化的蒙特卡罗模拟，其中多个IC单元类型中的每一个由多个特定晶体管和多个特定互连定义；基于蒙特卡罗模拟的结果，为每个可能的IC工艺变化创建IC单元类型及其相应的行为值的库，并且将库存储到非瞬态存储器中；以及在硬件处理器处接收IC设计，IC设计尤其体现为数字文件。IC单元类型库有利地包括用于每个IC单元类型的一个或多个模型(例如一个或多个操作模型)。蒙特卡罗模拟可以根据多个IC单元类型中的每一个的一个或多个模型来实现。每个模型可以包括老化退化数据。通过将蒙特卡罗模拟结果中的每个数据点与相应参考点的数据进行因式分解，可以对蒙特卡罗模拟的结果去比率。例如，参考点可以表示中心制造点、标称操作电压和标称操作温度。多个IC单元类型中的每一个的一个或多个模型可以包括多个IC单元类型中的每一个的静态时序分析(STA)模型。
在第一方面中，该方法可以进一步包括：将接收到的IC设计与库相关联；以及预测根据IC设计制造的IC的频率分布和/或功率分布。此方法可以允许获得关于制造过程的改进数据。数据可以反馈到所制造的IC的制造过程和/或操作中。这可以是产品分箱的一种形式，在这种形式中，IC可以根据其特性进行分类。使用前Si(模拟和设计)数据执行分箱，但后Si数据(其可以从IC测量中导出)可以另外被使用。
在第二方面中，该方法可以进一步包括：将路径选择算法应用于IC设计，其中该应用包括：从库中检索与IC设计中存在的单元类型相关的行为值。路径选择算法的结果可以包括IC设计中的路径列表和可选的关键路径的标识。因此，可以提供路径灵敏性分析(PSA)工具。在一些实施例中，该方法还可以包括：基于从库中检索到的行为值，运行电子电路模拟(例如，使用仿真电路模拟器SPICE执行)以产生可能的IC工艺变化。从IC设计中的路径中，可以识别出关键路径的排序列表。特别地，关键路径的排序列表可以基于从库中检索到的行为值(扩展的Lib数据，特别是在许多MC点处)。此外，关键路径的排序列表可以基于STA模型，从而允许STA数据在制造过程空间上扩展。然后可以使用CP来改进所制造的IC的制造过程和/或操作。例如，可以基于关键路径的排序列表(例如上文关于第一方面讨论的)来预测根据IC设计制造的IC的频率分布和/或功率分布。
根据任何方面，可以认为行为值是影响基于IC设计制造的IC的至少一个操作参数的值。例如，可以从由以下构成的组中选择至少一个操作参数：电压、电流、延迟和频率。
在一些实施例中，可以使用后Si数据。例如，可以接收从根据IC设计制造的IC中导出的后Si数据。可以基于接收到的数据来调整所存储的库。例如，这可能包括以下中的一个或多个：将后Si结果与前Si模型相关联；改进前Si模型和/或用于进一步设计的假设；以及改进后Si测试、测试条件和覆盖率。
在一些实施例中，可以从根据IC设计制造的IC中接收片上测量。然后，片上测量可以被用作估计器的输入。后Si数据可以作为来自估计器的输出被提供。估计器也可以使用前Si数据(例如模型和/或模拟数据)。例如，可以使用估计器来提供CP延迟信息。
从一个或多个片上传感器(如本文讨论的代理)中导出后Si数据。一个或多个片上传感器可以包括以下中的至少一个：时序裕度传感器、延迟传感器、泄漏传感器(例如，基于环形振荡器)、电压传感器和热传感器。
在一些实施例中，可以基于存储的库设置一个或多个制造参数，例如从库中检索的模型数据和/或行为值(包括从行为值中导出的信息，例如频率分布、功率分布和/或CP)。例如，这可能导致减少产生时间以实现特定频率目标。可以根据IC设计和制造参数来相应地制造IC。
在一些实施例中，该方法可以进一步包括：根据IC设计制造IC。然后，可以基于所存储的库来设置所制造的IC的一个或多个操作参数(例如操作电压和/或频率)，例如从库中检索的模型数据和/或行为值(包括从行为值导出的信息，例如频率分布、功率分布和/或CP)。例如，在某些情况下，降低设备的操作电压可以减少成品率损失。在这些实施例中，基于后Si数据有益地改进或更新模型数据。
本发明可以是一种系统(其可以包括制造和/或测试设备)、方法和/或计算机程序产品。计算机程序产品可以包括用于导致(或配置为导致)处理器执行本发明的方面的计算机可读程序指令。(一个或多个)计算机可读存储介质可以具有计算机可读程序指令。
计算机可读存储介质可以是可保留和存储指令以供指令执行设备使用的有形设备。计算机可读存储介质可以是，例如，但不限于，电子存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备，或上述的任何适当组合。计算机可读存储介质的更具体示例的非详尽列表包括以下：便携式计算机软盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式只读光盘存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、记录有指令的机械编码设备，以及上述各项的任何适当组合。如本文所使用的，计算机可读存储介质不应被解释为瞬态信号本身，例如无线电波或其他自由传播的电磁波、通过波导或其他传输介质传播的电磁波(例如，通过光纤电缆的光脉冲)，或通过电线传输的电信号。相反，计算机可读存储介质是非瞬态(即，非易失性)介质。
本文所述的计算机可读程序指令可以经由网络(例如，因特网、局域网、广域网和/或无线网络)从计算机可读存储介质下载到相应的计算/处理设备或下载到外部计算机或外部存储设备。该网络可以包括铜传输电缆、光传输光纤、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配器卡或网络接口从网络接收计算机可读程序指令，并转发计算机可读程序指令以存储在各个计算/处理设备内的计算机可读存储介质中。
用于执行本发明的操作的计算机可读程序指令可以是汇编程序指令、指令集体系结构(ISA)指令、机器指令、机器相关指令、微码、固件指令、状态设置数据，或者是源代码或目标代码，它是用一种或多种编程语言的任何组合编写的，包括面向对象的编程语言，如java、Smalltalk、C++等，以及传统的过程编程语言，如“C”编程语言或类似的编程语言。计算机可读程序指令可以完全在用户计算机上执行、作为独立软件包部分在用户计算机上执行、部分在用户计算机上执行并且部分在远程计算机上执行或者完全在远程计算机或服务器上执行。在后一种情况下，远程计算机可以通过包括局域网(LAN)或广域网(WAN)的任何类型的网络连接到用户的计算机，或者可以连接到外部计算机(例如，通过使用因特网服务提供商的因特网)。在一些实施例中，包括例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)的电子电路可以通过利用计算机可读程序指令的状态信息来执行计算机可读程序指令来个人化电子电路，以便执行本发明的方面。
本文参考根据本发明的实施例的方法、装置(系统)和计算机程序产品的流程图图示和/或框图来描述本发明的各个方面。应当理解，流程图图示和/或框图的每个框以及流程图图示和/或框图中的框的组合可以通过计算机可读程序指令来实现。
这些计算机可读程序指令可以被提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器，以产生机器，使得通过计算机或其他可编程数据处理装置的处理器执行的指令，创建用于实现流程图和/或框图的(一个或多个)框中指定的功能/动作的装置。这些计算机可读程序指令还可以存储在计算机可读存储介质中，该计算机可读存储介质可以指示计算机、可编程数据处理装置和/或其他设备以特定方式运行，使得具有存储在其中的指令的计算机可读存储介质包括制品，该制品包括实现在流程图和/或框图的(一个或多个)框中指定的功能/动作的方面的指令。
计算机可读程序指令也可以加载到计算机、其他可编程数据处理装置或其他设备上，以使在计算机、其他可编程装置或其他设备上执行一系列操作步骤产生计算机实现的过程，使得在计算机、其他可编程装置或其他设备上执行的指令实现在流程图和/或框图的(一个或多个)框中指定的功能/动作。
在附图中的流程图和框图说明了根据本发明的各种实施例的系统、方法和计算机程序产品的可能实施方式的架构、功能和操作。就此而言，流程图或框图中的每个框可以表示指令的模框、段或部分，其包括用于实现(一个或多个)指定逻辑功能的一个或多个可执行指令。在一些替代实施方式中，框中标注的功能可能与附图中标注的顺序不符。例如，连续示出的两个框实际上可以基本上同时执行，或者有时可以根据所涉及的功能以相反顺序执行这些框。还应注意，框图和/或流程图图示的每个框，以及框图和/或流程图图示中的框的组合，可以由基于专用硬件的系统来实现，这些系统执行指定的功能或动作，或执行专用硬件和计算机指令的组合。
本发明的各种实施例的描述是为了说明的目的而提供的，但并不打算穷尽或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是明显的。选择本文中使用的术语是为了最好地解释实施例的原理、相对于市场中发现的技术的实际应用或技术改进，或者使本领域的普通技术人员能够理解本文中公开的实施例。

Claims (18)

1.一种包括使用至少一个硬件处理器的方法用于：
运行多个IC单元类型中的每一个的可能的集成电路工艺变化即可能的IC工艺变化的蒙特卡罗模拟，其中所述多个IC单元类型中的每一个由多个特定晶体管和多个特定互连定义；
基于所述蒙特卡罗模拟的结果，为每个所述可能的IC工艺变化创建IC单元类型及其相应的行为值的库，并将所述库存储在非瞬态存储器中；
接收体现为数字文件的IC设计；
将接收到的IC设计与所述库相关联；以及
预测根据所述IC设计制造的IC的频率分布和/或功率分布。
2.一种包括使用至少一个硬件处理器的方法用于：
运行多个IC单元类型中的每一个的可能的集成电路工艺变化即可能的IC工艺变化的蒙特卡罗模拟，其中所述多个IC单元类型中的每一个由多个特定晶体管和多个特定互连定义；
基于所述蒙特卡罗模拟的结果，为每个所述可能的IC工艺变化创建IC单元类型及其相应的行为值的库，并将所述库存储在非瞬态存储器中；
接收体现为数字文件的IC设计；
将路径选择算法应用于所述IC设计，其中所述应用包括：从所述库中检索与所述IC设计中存在的单元类型相关的行为值。
3.根据权利要求2所述的方法，还包括：
基于从所述库中检索到的所述行为值，运行所述IC设计的电子电路模拟，以识别可能的IC工艺变化。
4.根据权利要求2或权利要求3所述的方法，还包括：
基于从所述库中检索到的所述行为值，从所述IC设计中的所述路径中识别关键路径的排序列表。
5.根据权利要求2至4中任一项所述的方法，还包括：
基于所述IC设计中的所述路径，预测根据所述IC设计制造的IC的频率分布和/或功率分布。
6.根据权利要求1-5中任一项所述的方法，其中所述行为值是影响基于所述IC设计制造的IC的至少一个操作参数的值，其中所述至少一个操作参数选自由以下构成的组：电压、电流、延迟和频率。
7.根据权利要求1-6中任一项所述的方法，其中IC单元类型的所述库包括用于每个IC单元类型的操作模型。
8.根据权利要求7所述的方法，其中用于每个IC单元类型的所述操作模型包括老化退化数据。
9.根据权利要求8所述的方法，其中用于每个IC单元类型的所述操作模型包括静态时序分析模型即STA模型。
10.根据权利要求1-9中任一项所述的方法，其中所述电子电路模拟使用SPICE即仿真电路模拟器执行。
11.根据权利要求1-10中任一项所述的方法，还包括：
接收从根据所述IC设计制造的IC导出的后Si数据；以及
基于接收到的数据调整存储的库。
12.根据权利要求11所述的方法，还包括：
从根据所述IC设计制造的IC接收片上测量；
使用所述片上测量作为估计器的输入，所述后Si数据作为来自所述估计器的输出被提供。
13.根据权利要求11-12中任一项所述的方法，其中所述后Si数据从一个或多个片上传感器导出。
14.根据权利要求13所述的方法，其中所述一个或多个片上传感器包括时序裕度传感器、延迟传感器、泄漏传感器、电压传感器和热传感器中的至少一个。
15.根据权利要求1-14中任一项所述的方法，还包括：
根据所述IC设计制造IC；以及
基于所存储的库设置所制造的IC的一个或多个操作参数。
16.根据权利要求1-15中任一项所述的方法，还包括：
基于所存储的库设置一个或多个制造参数；以及
根据所述IC设计和所述制造参数制造IC。
17.一种计算机程序产品，其包括非瞬态计算机可读存储介质，所述非瞬态计算机可读存储介质具有包含在其中的程序代码，所述程序代码可由至少一个硬件处理器执行以执行根据前述权利要求中任一项所述的动作。
18.一种系统，其包括：
(a)非瞬态计算机可读存储介质，其具有包含在其中的程序代码，所述程序代码可由至少一个硬件处理器执行以执行根据权利要求1-16中任一项所述的动作；
(b)至少一个硬件处理器，其被配置为执行所述程序代码。
CN201980052827.8A 2018-06-19 2019-06-19 高效集成电路模拟与测试 Pending CN112868016A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862686744P 2018-06-19 2018-06-19
US62/686,744 2018-06-19
PCT/IL2019/050686 WO2019244154A1 (en) 2018-06-19 2019-06-19 Efficient integrated circuit simulation and testing

Publications (1)

Publication Number Publication Date
CN112868016A true CN112868016A (zh) 2021-05-28

Family

ID=68982914

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980052827.8A Pending CN112868016A (zh) 2018-06-19 2019-06-19 高效集成电路模拟与测试

Country Status (5)

Country Link
US (2) US11132485B2 (zh)
EP (1) EP3811246A4 (zh)
CN (1) CN112868016A (zh)
TW (1) TWI796494B (zh)
WO (1) WO2019244154A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113779910A (zh) * 2021-11-10 2021-12-10 海光信息技术股份有限公司 产品性能分布预测方法及装置、电子设备及存储介质

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4328596A3 (en) 2017-11-15 2024-05-22 Proteantecs Ltd. Integrated circuit margin measurement and failure prediction device
US11391771B2 (en) 2017-11-23 2022-07-19 Proteantecs Ltd. Integrated circuit pad failure detection
EP3737953A4 (en) 2018-01-08 2021-10-13 Proteantecs Ltd. INTEGRATED CIRCUIT WORKLOAD, TEMPERATURE AND / OR SUB-THRESHOLD LEAK SENSOR
US11740281B2 (en) 2018-01-08 2023-08-29 Proteantecs Ltd. Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing
TWI828676B (zh) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品
WO2020141516A1 (en) 2018-12-30 2020-07-09 Proteantecs Ltd. Integrated circuit i/o integrity and degradation monitoring
EP3725445B1 (en) * 2019-04-17 2022-01-05 Mahle International GmbH Resistance soldering method and soldering device
TW202127252A (zh) 2019-12-04 2021-07-16 以色列商普騰泰克斯有限公司 記憶體裝置退化偵測
IL297427A (en) 2020-04-20 2022-12-01 Proteantecs Ltd Inter-chip connectivity monitoring
US12019967B2 (en) * 2020-05-04 2024-06-25 Nvidia Corporation Routing connections in integrated circuits based on reinforcement learning
US11635462B2 (en) * 2020-08-27 2023-04-25 Siemens Industry Software Inc. Library cell modeling for transistor-level test pattern generation
EP4256458A1 (en) * 2020-12-02 2023-10-11 Synopsys, Inc. Modelling timing behavior using augmented sensitivity data for physical parameters
US11815551B1 (en) 2022-06-07 2023-11-14 Proteantecs Ltd. Die-to-die connectivity monitoring using a clocked receiver
US12013800B1 (en) 2023-02-08 2024-06-18 Proteantecs Ltd. Die-to-die and chip-to-chip connectivity monitoring
CN116306416B (zh) * 2023-05-17 2023-08-18 芯耀辉科技有限公司 用于生成静态时序分析时序库的方法、设备及介质
CN118035848B (zh) * 2024-04-10 2024-07-16 深圳市博硕科技股份有限公司 一种电子元件智能老化测试系统

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1680944A (zh) * 2004-02-26 2005-10-12 松下电器产业株式会社 模拟装置和设计半导体集成电路的方法
CN1770167A (zh) * 2004-11-03 2006-05-10 国际商业机器公司 用于对集成电路进行统计建模的方法与系统
EP2006784A1 (en) * 2007-06-22 2008-12-24 Interuniversitair Microelektronica Centrum vzw Methods for characterization of electronic circuits under process variability effects
CN101506810A (zh) * 2005-10-24 2009-08-12 克立尔希普技术公司 集成电路的时序、噪声和功率分析
US20110093830A1 (en) * 2009-10-20 2011-04-21 Synopsys, Inc. Integrated Circuit Optimization Modeling Technology
US20120159419A1 (en) * 2010-12-21 2012-06-21 Globalfoundries Inc. Model library implementation and methodology for worst case performance modeling for sram cells
US8707230B1 (en) * 2013-03-11 2014-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for semiconductor simulation
US8954908B1 (en) * 2013-07-10 2015-02-10 Cadence Design Systems, Inc. Fast monte carlo statistical analysis using threshold voltage modeling
EP2899653A1 (en) * 2014-01-28 2015-07-29 IMEC vzw Method, system and computer program product for characterizing the variability of an integrated circuit design
CN105447222A (zh) * 2014-09-22 2016-03-30 台湾积体电路制造股份有限公司 用于集成电路的工艺变化分析的方法
CN106291324A (zh) * 2016-08-18 2017-01-04 北京航空航天大学 一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法
CN106483842A (zh) * 2015-08-28 2017-03-08 易良碧 一种高精度智能仿核信号发生系统及其工作方法

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0720737B1 (en) 1994-06-25 2002-01-16 Koninklijke Philips Electronics N.V. Analysing a material sample
US5818251A (en) 1996-06-11 1998-10-06 National Semiconductor Corporation Apparatus and method for testing the connections between an integrated circuit and a printed circuit board
US5966527A (en) 1996-10-28 1999-10-12 Advanced Micro Devices, Inc. Apparatus, article of manufacture, method and system for simulating a mass-produced semiconductor device behavior
US5956497A (en) * 1997-02-26 1999-09-21 Advanced Micro Devices, Inc. Methodology for designing an integrated circuit using a reduced cell library for preliminary synthesis
US5774403A (en) 1997-06-12 1998-06-30 Hewlett-Packard PVT self aligning internal delay line and method of operation
US6182253B1 (en) 1997-07-16 2001-01-30 Tanisys Technology, Inc. Method and system for automatic synchronous memory identification
US5895629A (en) 1997-11-25 1999-04-20 Science & Technology Corp Ring oscillator based chemical sensor
US7067335B2 (en) 2000-08-25 2006-06-27 Kla-Tencor Technologies Corporation Apparatus and methods for semiconductor IC failure detection
US6873926B1 (en) 2001-02-27 2005-03-29 Cisco Technology, Inc. Methods and apparatus for testing a clock signal
US7076678B2 (en) 2002-02-11 2006-07-11 Micron Technology, Inc. Method and apparatus for data transfer
US6882172B1 (en) 2002-04-16 2005-04-19 Transmeta Corporation System and method for measuring transistor leakage current with a ring oscillator
US6880136B2 (en) 2002-07-09 2005-04-12 International Business Machines Corporation Method to detect systematic defects in VLSI manufacturing
US6807503B2 (en) 2002-11-04 2004-10-19 Brion Technologies, Inc. Method and apparatus for monitoring integrated circuit fabrication
US6683484B1 (en) 2002-12-19 2004-01-27 Lsi Logic Corporation Combined differential and single-ended input buffer
US7369893B2 (en) 2004-12-01 2008-05-06 Medtronic, Inc. Method and apparatus for identifying lead-related conditions using prediction and detection criteria
US7512503B2 (en) 2003-05-12 2009-03-31 Simmonds Precision Products, Inc. Wire fault detection
US7254507B2 (en) 2003-08-27 2007-08-07 Matsushita Electric Industrial Co., Ltd. Analog circuit automatic calibration system
US7742887B2 (en) 2003-11-24 2010-06-22 Qualcomm Incorporated Identifying process and temperature of silicon chips
US6948388B1 (en) 2003-12-18 2005-09-27 The United States Of America As Represented By The Secretary Of The Navy Wireless remote sensor
US7443189B2 (en) 2005-02-02 2008-10-28 Texas Instruments Incorporated Method to detect and predict metal silicide defects in a microelectronic device during the manufacture of an integrated circuit
US7501832B2 (en) 2005-02-28 2009-03-10 Ridgetop Group, Inc. Method and circuit for the detection of solder-joint failures in a digital electronic package
KR100703976B1 (ko) 2005-08-29 2007-04-06 삼성전자주식회사 동기식 메모리 장치
US20070182456A1 (en) 2005-11-21 2007-08-09 Texas Instruments Incorporated Reducing Pin Count When the Digital Output is to be Provided in Differential or Single-ended Form
JP5083214B2 (ja) 2006-08-24 2012-11-28 日本電気株式会社 故障予測回路と方法及び半導体集積回路
US7649559B2 (en) 2006-08-30 2010-01-19 Aptina Imaging Corporation Amplifier offset cancellation devices, systems, and methods
US8275596B2 (en) * 2006-12-08 2012-09-25 Globalfoundries Inc. Method for robust statistical semiconductor device modeling
US20080144243A1 (en) 2006-12-19 2008-06-19 Ridgetop Group, Inc. Method and circuit for low-power detection of solder-joint network failures in digital electronic packages
US7415387B2 (en) 2006-12-19 2008-08-19 Qimonda North America Corp. Die and wafer failure classification system and method
US7474974B2 (en) 2007-01-31 2009-01-06 Mcgill University Embedded time domain analyzer for high speed circuits
US7936153B2 (en) 2007-02-06 2011-05-03 International Business Machines Corporation On-chip adaptive voltage compensation
US7560945B2 (en) 2007-02-06 2009-07-14 International Business Machines Corporation Integrated circuit failure prediction
US7877657B1 (en) 2007-03-29 2011-01-25 Integrated Device Technology, Inc. Look-ahead built-in self tests
CN101675349A (zh) 2007-05-02 2010-03-17 Nxp股份有限公司 Ic测试方法和设备
US8001512B1 (en) 2007-06-26 2011-08-16 Cadence Design Systems, Inc. Method and system for implementing context simulation
JP2009065533A (ja) 2007-09-07 2009-03-26 Renesas Technology Corp ジッタ検出回路及び半導体装置
US8103990B2 (en) * 2008-02-28 2012-01-24 Arm Limited Characterising circuit cell performance variability in response to perturbations in manufacturing process parameters
US8912990B2 (en) 2008-04-21 2014-12-16 Apple Inc. Display having a transistor-degradation circuit
US8499230B2 (en) 2008-05-07 2013-07-30 Lsi Corporation Critical path monitor for an integrated circuit and method of operation thereof
US8204730B2 (en) 2008-06-06 2012-06-19 Synopsys, Inc. Generating variation-aware library data with efficient device mismatch characterization
US8086978B2 (en) * 2008-06-20 2011-12-27 Cadence Design Systems, Inc. Method and system for performing statistical leakage characterization, analysis, and modeling
US8138840B2 (en) 2009-01-23 2012-03-20 International Business Machines Corporation Optimal dithering of a digitally controlled oscillator with clock dithering for gain and bandwidth control
US8365115B2 (en) 2009-03-06 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for performance modeling of integrated circuits
US8547131B2 (en) 2009-04-03 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for observing threshold voltage variations
US8417754B2 (en) * 2009-05-11 2013-04-09 Empire Technology Development, Llc Identification of integrated circuits
US8825158B2 (en) 2009-08-25 2014-09-02 Lamda Nu, Llc Method and apparatus for detection of lead conductor anomalies using dynamic electrical parameters
US8154353B2 (en) 2009-11-03 2012-04-10 Arm Limited Operating parameter monitor for an integrated circuit
US8228106B2 (en) 2010-01-29 2012-07-24 Intel Mobile Communications GmbH On-chip self calibrating delay monitoring circuitry
JP5418408B2 (ja) 2010-05-31 2014-02-19 富士通株式会社 シミュレーションパラメータ校正方法、装置及びプログラム
JP2012007978A (ja) 2010-06-24 2012-01-12 On Semiconductor Trading Ltd 半導体集積回路
US8680874B2 (en) 2010-07-30 2014-03-25 Imec On-chip testing using time-to-digital conversion
US8384430B2 (en) 2010-08-16 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. RC delay detectors with high sensitivity for through substrate vias
US8418103B2 (en) * 2010-09-23 2013-04-09 Synopsys, Inc. Nonlinear approach to scaling circuit behaviors for electronic design automation
US8422303B2 (en) 2010-12-22 2013-04-16 HGST Netherlands B.V. Early degradation detection in flash memory using test cells
US8471567B2 (en) 2011-02-25 2013-06-25 Raytheon Company Circuit for detection of failed solder-joints on array packages
US9448125B2 (en) 2011-11-01 2016-09-20 Nvidia Corporation Determining on-chip voltage and temperature
KR101996292B1 (ko) 2012-03-30 2019-07-05 에스케이하이닉스 주식회사 클럭 생성 회로
US8896978B2 (en) 2012-06-15 2014-11-25 Texas Instruments Incorporated Integrated circuit with automatic deactivation upon exceeding a specific ion linear energy transfer (LET) value
US9494649B2 (en) 2012-12-31 2016-11-15 Advanced Micro Devices, Inc. Adaptive digital delay line for characterization of clock uncertainties
US9267988B2 (en) 2013-03-14 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip eye diagram capture
US9702769B2 (en) 2013-06-11 2017-07-11 Intel Corporation Self-calibrated thermal sensors of an integrated circuit die
US9500705B2 (en) 2013-08-28 2016-11-22 Wisconsin Alumni Research Foundation Integrated circuit providing fault prediction
US9411668B2 (en) 2014-01-14 2016-08-09 Nvidia Corporation Approach to predictive verification of write integrity in a memory driver
KR102232922B1 (ko) 2014-08-11 2021-03-29 삼성전자주식회사 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
TWI524079B (zh) * 2014-10-15 2016-03-01 旺宏電子股份有限公司 晶片對資料庫的接觸窗檢測方法
US10067000B2 (en) 2014-12-01 2018-09-04 Mediatek Inc. Inverter and ring oscillator with high temperature sensitivity
US9760672B1 (en) 2014-12-22 2017-09-12 Qualcomm Incorporated Circuitry and method for critical path timing speculation to enable process variation compensation via voltage scaling
WO2016112209A1 (en) 2015-01-09 2016-07-14 Ecorithm, Inc. Machine learning-based fault detection system
US9424952B1 (en) 2015-02-07 2016-08-23 The Trustees Of Columbia University In The City Of New York Circuits, methods, and media for detecting and countering aging degradation in memory cells
US9564883B1 (en) 2015-04-13 2017-02-07 Qualcomm Incorporated Circuitry and method for timing speculation via toggling functional critical paths
US9536038B1 (en) 2015-04-13 2017-01-03 Qualcomm Incorporated Method and algorithm for functional critical paths selection and critical path sensors and controller insertion
US9564884B1 (en) 2015-04-13 2017-02-07 Qualcomm Incorporated Circuitry and method for measuring negative bias temperature instability (NBTI) and hot carrier injection (HCI) aging effects using edge sensitive sampling
US10527503B2 (en) 2016-01-08 2020-01-07 Apple Inc. Reference circuit for metrology system
US10161967B2 (en) 2016-01-09 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip oscilloscope
US9843439B2 (en) 2016-01-27 2017-12-12 Ciena Corporation System and method for managing holdover
US20170364818A1 (en) 2016-06-17 2017-12-21 Business Objects Software Ltd. Automatic condition monitoring and anomaly detection for predictive maintenance
US20190019096A1 (en) 2017-01-27 2019-01-17 Mitsubishi Hitachi Power Systems, Ltd. Estimator, estimation method, program and storage medium where program stored for model parameter estimation and model parameter estimation system
US10380879B2 (en) 2017-06-14 2019-08-13 Allegro Microsystems, Llc Sensor integrated circuits and methods for safety critical applications
EP4328596A3 (en) 2017-11-15 2024-05-22 Proteantecs Ltd. Integrated circuit margin measurement and failure prediction device
US11391771B2 (en) 2017-11-23 2022-07-19 Proteantecs Ltd. Integrated circuit pad failure detection
EP3737953A4 (en) 2018-01-08 2021-10-13 Proteantecs Ltd. INTEGRATED CIRCUIT WORKLOAD, TEMPERATURE AND / OR SUB-THRESHOLD LEAK SENSOR
TWI828676B (zh) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品
CN108534866A (zh) 2018-06-06 2018-09-14 珠海市洁源电器有限公司 一种可隔空监测液位的高灵敏度高精度电子液位感应器
WO2020141516A1 (en) 2018-12-30 2020-07-09 Proteantecs Ltd. Integrated circuit i/o integrity and degradation monitoring
WO2020230130A1 (en) 2019-05-13 2020-11-19 Proteantecs Ltd. Determination of unknown bias and device parameters of integrated circuits by measurement and simulation
EP4004509A4 (en) 2019-07-29 2023-08-23 Proteantecs Ltd. ON-CHIP THERMAL SENSING NETWORK FOR INTEGRATED CIRCUITS

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1680944A (zh) * 2004-02-26 2005-10-12 松下电器产业株式会社 模拟装置和设计半导体集成电路的方法
CN1770167A (zh) * 2004-11-03 2006-05-10 国际商业机器公司 用于对集成电路进行统计建模的方法与系统
CN101506810A (zh) * 2005-10-24 2009-08-12 克立尔希普技术公司 集成电路的时序、噪声和功率分析
EP2006784A1 (en) * 2007-06-22 2008-12-24 Interuniversitair Microelektronica Centrum vzw Methods for characterization of electronic circuits under process variability effects
US20110093830A1 (en) * 2009-10-20 2011-04-21 Synopsys, Inc. Integrated Circuit Optimization Modeling Technology
US20120159419A1 (en) * 2010-12-21 2012-06-21 Globalfoundries Inc. Model library implementation and methodology for worst case performance modeling for sram cells
US8707230B1 (en) * 2013-03-11 2014-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for semiconductor simulation
US8954908B1 (en) * 2013-07-10 2015-02-10 Cadence Design Systems, Inc. Fast monte carlo statistical analysis using threshold voltage modeling
EP2899653A1 (en) * 2014-01-28 2015-07-29 IMEC vzw Method, system and computer program product for characterizing the variability of an integrated circuit design
CN105447222A (zh) * 2014-09-22 2016-03-30 台湾积体电路制造股份有限公司 用于集成电路的工艺变化分析的方法
CN106483842A (zh) * 2015-08-28 2017-03-08 易良碧 一种高精度智能仿核信号发生系统及其工作方法
CN106291324A (zh) * 2016-08-18 2017-01-04 北京航空航天大学 一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
吴宜灿;宋婧;胡丽琴;龙鹏程;何桃;程梦云;郑华庆;郝丽娟;俞盛朋;孙光耀;吴斌;杨琪;陈朝斌;党同强;方菱;裴曦;王芳;汪进;蒋洁琼;汪建业;赵柱民;陈义学;郭智荣;咸春宇;李庆;FDS团队: "超级蒙特卡罗核计算仿真软件系统SuperMC", 核科学与工程, no. 01, pages 64 - 73 *
李慧贞: "基于蒙特-卡罗法的电子电路统计分析仿真", 航空电子技术, no. 02, pages 37 - 41 *
荆明娥, 周电, 马晓华, 马佩军, 郝跃: "基于RSM和均匀试验的IC成品率设计方法", 电路与系统学报, no. 03, pages 90 - 93 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113779910A (zh) * 2021-11-10 2021-12-10 海光信息技术股份有限公司 产品性能分布预测方法及装置、电子设备及存储介质
CN113779910B (zh) * 2021-11-10 2022-02-22 海光信息技术股份有限公司 产品性能分布预测方法及装置、电子设备及存储介质

Also Published As

Publication number Publication date
US20210165941A1 (en) 2021-06-03
TW202006385A (zh) 2020-02-01
EP3811246A4 (en) 2022-03-23
US20220012395A1 (en) 2022-01-13
WO2019244154A1 (en) 2019-12-26
TWI796494B (zh) 2023-03-21
EP3811246A1 (en) 2021-04-28
US11132485B2 (en) 2021-09-28

Similar Documents

Publication Publication Date Title
CN112868016A (zh) 高效集成电路模拟与测试
US11762013B2 (en) Integrated circuit profiling and anomaly detection
WO2019135247A1 (en) Integrated circuit workload, temperature and/or sub-threshold leakage sensor
Zhai et al. Measurement errors in degradation-based burn-in
US20040002844A1 (en) System and method for statistical modeling and statistical timing analysis of integrated circuits
US20080231307A1 (en) Testing method using a scalable parametric measurement macro
Reda et al. Analyzing the impact of process variations on parametric measurements: Novel models and applications
Ryu et al. Novel concepts for reliability technology
Dworak et al. Defect-oriented testing and defective-part-level prediction
US9117045B2 (en) System and method to predict chip IDDQ and control leakage components
US10474774B2 (en) Power and performance sorting of microprocessors from first interconnect layer to wafer final test
EP1974306B1 (en) Efficient calculation of a number of transitions and estimation of power dissipation in sequential scan tests
US8448110B2 (en) Method to reduce delay variation by sensitivity cancellation
Kukner et al. NBTI aging on 32-bit adders in the downscaling planar FET technology nodes
Chan et al. Design dependent process monitoring for back-end manufacturing cost reduction
Nelson et al. Extracting defect density and size distributions from product ICs
Yeh et al. Multiple retest systems for screening high-quality chips
Xama et al. Machine learning-based defect coverage boosting of analog circuits under measurement variations
Eiki et al. Improving Efficiency and Robustness of Gaussian Process Based Outlier Detection via Ensemble Learning
US9007079B2 (en) System and method for compensating measured IDDQ values
Huang et al. Multivariate statistical techniques for analog parametric test metrics estimation
Ji et al. A study on the statistical comparison methods for engineering applications
Ali et al. On-chip EOL Prognostics Using Data-Fusion of Embedded Instruments for Dependable MP-SoCs
Liang et al. Design and test strategies for microarchitectural post-fabrication tuning
Papadopoulou Variability Analysis and Yield Optimization in Deep-Submicron Mixed-Signal Circuits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination