KR101859264B1 - 입력 및 출력 경로의 스캔 속도 최적화 - Google Patents

Abstract

마진이 작지만 안정적인 결과를 산출하는 최적 ATE 입력/출력 타이밍을 생성하도록 설계된 스캔 최적화기 시스템 및 방법이 본 문서에 개시된다. 따라서 스캔 시험 시간이 크게 개선된다.

Description

입력 및 출력 경로의 스캔 속도 최적화{SCAN SPEED OPTIMIZATION OF INPUT AND OUTPUT PATHS}

본 발명은 집적 회로 시험(integrated circuit testing)에 관한 것이고, 특히 시험 시간 및 스캔 시프트 주파수의 최적화에 관한 것이다.

스캔 체인(scan chain)은 시험용 설계(Design For Test)에서 사용되는 기법이다. 목표는 IC 내의 모든 플립플롭(flip-flop)을 설정하고 관측하는 단순한 방식을 제공함으로써 시험을 더 쉽게 만드는 것이다. 스캔 인에이블(scan enable)이라 불리는 특수한 신호가 설계에 추가된다. 이 신호가 어서트되는(asserted) 경우, 설계 내의 모든 플립플롭은 하나 이상의 긴 시프트 레지스터(shift register) 내에 연결되고, 하나의 입력 핀(input pin)은 데이터를 각 체인에 제공하며, 하나의 출력 핀(output pin)은 각 체인의 출력에 연결된다. 그리고 칩의 클록 신호(clock signal)를 사용하여, 임의적인 패턴이 플립 플롭의 각 체인 내에 입력될 수 있고/있거나, 모든 플립 플롭의 상태가 독출될(read out) 수 있다. 시험 패턴은 스캔 체인(들)을 통하여 시프트 인되고(shifted in), 기능적인 클록 신호는 "개시/포착 사이클(들)"(launch/capture cycle(s)) 중에 회로를 시험하도록 펄스화되며(pulsed), 관측된 결과는 이후 칩 출력 핀으로 시프트 아웃되고(shifted out) 기대되는 "양호한 머신" 결과에 대해 비교된다.

스캔 체인 시험에서, 최적화, 즉 시프트 주파수(shift frequency)를 최대화하는 것, 그리하여 시험 시간을 최소화하는 것이 요망된다. 스캔 체인 시프트 주파수는

a) 스캔 플립 플롭의 셋업(set-up) 및 홀드(hold) 시간에 의해 정해지는, 스캔 체인의 내재적 타이밍(inherent timing)과,

b) 첫 번째 플립 플롭으로의 입력 경로 및 마지막 플립 플롭으로부터의 출력 경로(이 경로들의 주파수 응답은 Vdd, 온도, 전력 그리드(power grid) 및 프로세스 세부사항과 같은 인자에 의존함)와,

c) I/O 타이밍

에 의해 제약된다.

현재의 기술에서의 ATE 입력/출력 타이밍은 일반적으로 스캔 시험 속도에 대한 상당한 제약이다. 안전한 타이밍 마진(margin)을 넘어 스캔 속도(scan speed)를 증가시키는 것은 스캔 시험 결과에서의 불안정성을 야기할 수 있다. 따라서, 통례는 큰 타이밍 마진을 내장시키기 위해 시험 속도를 감소시키는 것이니, 안정적인 결과를 내놓으나, 시험 시간을 증가시킨다.

마진이 작지만 안정적인 결과를 산출하는 최적 ATE 입력/출력 타이밍을 생성하도록 설계된 스캔 최적화기(scan optimizer) 시스템 및 방법이 본 문서에 개시된다. 따라서 스캔 시험 시간이 크게 개선된다.

도 1은 타이밍 최적화를 요구하는 예시적인 스캔 체인 시스템 설계의 컴포넌트를 보여준다.
도 2는 병렬로 시험되고 있는 여러 스캔 체인을 위한 TDO 핀 상의 SCAN 스트로브(strobe) 타이밍을 보여준다.
도 3은 발명적인 스캔 속도 최적화를 포함하는 출력 TDO 경로의 일 실시예를 보여준다.
도 4는 출력 TDO 경로의 타이밍을 최적화하는 것의 결과를 도시한다.
도 5는 발명적인 스캔 속도 최적화를 포함하는 입력 TDI 및 클록 경로 TDC의 일 실시예를 보여준다.
도 6은 입력 TDI/모드 경로의 타이밍을 최적화하는 것의 결과를 도식적으로 도시한다.
도 7은 병렬로 된 다수의 스캔 체인을 위해 타이밍 스큐 및 주파수를 최적화하기 위해 사용될 수 있는 예시적인 알고리즘의 흐름도를 보여준다.
도 8은 발명의 부분을 구현하기 위해 사용될 수 있는 예시적인 컴퓨터 시스템을 보여준다.

본 문서에 개시된 시스템 및 방법은 (발명의 양상이 단일 스캔 체인 설계에 적용될 수는 있으나) 다수의 병렬 스캔 체인(multiple parallel scan chains)을 위한 입력/출력 타이밍의 최적화를 다룬다. 주파수를 최대화하는 것은 I/O 타이밍 외에 앞서 열거된 인자 전부를 고려한다는 점에 유의하여야 한다. 입력(TDI) 및 출력(TDO) 타이밍은 매 핀마다(on a per-pin basis) 최적화된다. 출력 타이밍은 출력 스트로브 타이밍(output strobe timing)에 따라 조절되는 반면, 입력 타이밍은 입력 데이터 에지(input data edge)에 따라 최적화되는데, 이는 경로 지연뿐만 아니라, 체인 내의 첫 번째 플립플롭의 셋업 및 홀드 시간에 의존한다. 최대 성취가능 주파수(maximum attainable frequency)가 반드시 최적의 주파수인 것은 아니다. 실제로 최적의 동작 주파수(operating frequency)는 최대치로부터 다소 물러나 있을(backed off) 수 있다.

도 1은 타이밍 최적화를 요구하는 예시적인 스캔 체인 시스템 설계의 컴포넌트를 보여준다. 스캔 체인 1 내지 N(100)은 로직(logic)(105)에 각각 커플링되고(coupled) SCAN 클록(110)에 의해 제어된다. 제어 로직(115)은 스캔 회로망(scan circuitry)을 제어한다. 스캔 클록 주파수를(즉 "개시/포착"을 위해) 제어할 수 있는 위상 고정 루프(Phase Lock Loop)(118)이 제어 로직 내에 포함된다. 입력 경로 지연(120)은 입력 패드(125)와 스캔 체인(100) 사이에 발생한다. 다른 비-클록형(non-clocked) 지연(130)은 스캔 체인(100)과 출력 패드(135) 사이에 발생한다. 이들 비-클록형 지연은 TDI 및 TDO를 위한 경로 지연은 물론, 피시험 디바이스(device under test)에 걸친 분산된 클록(110)에 대한 변형을 포함한다.

도 2는 병렬로 시험되고 있는 여러 스캔 체인을 위한 TDO 핀 상의 SCAN 스트로브 타이밍을 보여준다. 주기(200)는 스캔 시프트 주기이다. 기간(time period)(205) 중에 데이터 값은 변화하고 있고, 스캔 시프트 주기(200)의 기간(210) 중에, 데이터 값은 안정적이다. 개별적으로 또는 병렬로, 로직을 시험하기 위해 스캔 체인을 효율적으로 그리고 효과적으로 사용하기 위해서, 스캔 스트로브(scan strobe)에 따라, 각 스캔 시프트 주기 중에 (하나의 스캔 시프트 주기의 시작에 관해) 동시에 스캔 데이터 포착이 수행되는데, 발명의 실시예에 따르면, 스캔 데이터 포착은 상이한 채널에 대해 상이한 시간에 수행될 수 있다. 각 스캔 체인에 대한 타이밍에서의 가변성("타이밍 스큐"(timing skew)라 불리며, 이는 병렬로 사용되는 다수의 스캔 체인에 대해 여러 스캔 체인 간 타이밍 오프셋을 초래함) 때문에, 스캔 스트로브는 각 스캔 체인에 대해 상이한 위치에서 스캔 시프트 주기를 가로지른다(intersect). 다수의 스캔 체인을 사용하는 병렬 시험에 대해, 만약 타이밍 스큐가 스캔 시프트 주기에 비해 너무 큰 경우, 모든 스캔 체인이 동시적으로 샘플링될(sampled) 수 있는, 즉 데이터 값이 모든 스캔 체인에 대해 안정적인 어떠한 "샘플링 아이"(sampling eye)도 없을 수 있다. 만약 스트로브가 시프트 주기 내에 적절히 위치되지 않은 경우 샘플링은 개별적인 스캔 체인 시험에 대해서도 약화될(compromised) 수도 있다. 본 방법은 스캔 시프트 주파수를 "안전한" 주파수로 감소시킴으로써 이 문제점을 막는데 샘플링 아이는 용인가능한 범위(acceptable range) 내에 해당 타이밍 스큐가 있게끔 할 만큼 충분히 길다. 다만, 이는 더 낮은 스캔 주파수를 초래하고 스캔 시험 시간을 증가시킨다.

발명자는 다수의 스캔 체인들 사이의 타이밍 스큐를 감소시키고, TDO 스트로브가 모든 스캔 체인에 대해 실행가능한(viable) 시간에 발생할 수 있게 하며, 입력 경로에 대해 데이터 에지 위치를 최적화하기 위해, 각각의 개별적인 스캔 체인의 타이밍 오프셋을 수정함으로써 최적의 시프트 주파수가 증가될 수 있다는 점을 인지하였다. 만약 스트로브 타이밍이 클록 도메인(clock domain) 내에서 모든 스캔 체인에 대해 통과 범위(passing range)의 중심에 접근하는 경우, 실행가능하지 않은(non-viable) 영역 내에 스트로브를 보내지 않고 스캔 시프트 주파수는 증가될 수 있다. 상응하여, 입력 데이터 에지를 통과 범위의 중심 인근에 위치시키는 것이 최적이다. 최적의 시프트 주파수가 일반적으로 최대의 가능한 시프트 주파수인 것은 아니라는 점에 유의하여야 한다(이하에서 기술될 바와 같이, 수율 고려사항(yield considerations)은 다소 더 낮은 최적 주파수를 나타낼 수 있다).

본 발명의 일 실시예는 안전한 스캔 주파수를 최대화하기 위해 스캔 핀 타이밍(scan pin timing)을 최적화하는 방법을 제공한다. 일반적으로, 이 방법은 시프트 주파수(shift frequency) 및 시간 지연(time delay)의 최상의, 즉 최적의 조합을 결정함으로써 스캔 처리량(scan throughput)을 최대화하는 것을 포함한다. 다수의 병렬 스캔 체인의 경우에, 다수의 클록 도메인이 가능하기는 하나, 시프트 주파수는 한 클록 도메인 내에서 모든 스캔 체인에 대해 동일하도록 제한된다. 타이밍 스큐는 각각의 개별적인 스캔 체인 또는 클록 도메인에 대해 최적화될 수 있다.

각 스캔 체인에 대한 주파수 (f) 및 시간 지연 (Δt)의 조합의 최적화는 다양한 방식으로 완수될 수 있다. 이들은 a) f 및 Δt 양자 모두에 걸쳐 선형 탐색(linear search)을 수행하는 것, b) f 및 Δt에 걸쳐 2D 이진 탐색(binary search)을 수행하는 것, c) 다른 탐색 알고리즘을 포함하나 이에 한정되지 않는다. 대부분의 탐색은 f 및 Δt의 특정한 조합에서의 P/F 유효성 체크(이는 하드웨어 또는 소프트웨어로 구현될 수 있음)를 포함한다. 이들 유효성 체크는 다음의 단계를 포함할 수 있다:

1. 시험 패턴(test pattern)을 생성;

2. 모든 스캔 체인 상에 시험 패턴을 로드(load);

3. 모든 스캔 체인으로부터 시험 패턴을 언로드(unload);

4. 만약 로드 = 언로드이면, 통과(pass)

만약 로드 not= 언로드이면, 실패(fail)

5. 오긍정(false positive)이 획득되지 않았음(즉 실패였어야 하는 경우의 통과)이 틀림없도록 n회 반복.

일 실시예에서, 타이밍 스큐의 최적화는, 주파수를 달리 하기 위해 사용되는 주기 생성기 외에, 입력(TDI 및 TDC) 및 출력(TDO) 경로에 포함되어, 다양한 방식으로 구현될 수 있는 타이밍 버니어(timing verniers)의 사용으로써 달성된다.

도 3은 스캔 속도 최적화를 위한 발명적인 타이밍 조절 수단을 포함하는 출력 TDO 경로의 일 실시예를 보여준다. 이 실시예는 예시적이지만, 한정적인 것은 아니다. TDO 핀은 "시프트 아웃"(shift out) 중에 데이터 스트로빙(strobing)을 제어하기 위해 사용된다. 출력 패드(305)로부터의 출력 경로(300)는 샘플링 플립플롭(sampling flip-flop)(315)에 연결된 ATE 수신기(310)를 포함한다. 샘플링은 샘플링 플립플롭(315)으로의 입력(325)을 가지는 스트로브(320)에 의해 제어된다. 샘플링 플립 플롭(315)으로부터의 출력(330)은 시험 프로세서(test processor)(335) 내에 공급되는데, 이는 상태 머신(state machine)일 수 있고, 여기에서는 샘플링된 데이터에 관해 통과/실패 판단이 행해진다. 다중화기(multiplexer)(340)로의 입력은 파일 데이터베이스(file database)(345)로부터의 데이터뿐만 아니라, 프로세서(335)로부터의 통과/실패 결과를 포함할 수 있다. 출력(350)은 스캔 시프트 주기 내의 스트로브 위치를 변경하기 위한 피드백 루프(feedback loop)를 형성한다. 피드백 루프 내의 아날로그 타이밍 버니어(analog timing vernier)(335)는 스트로브(320)의 타이밍을 바꾸기 위해 조절될 수 있다. 발명적 구성은 "시프트 아웃" 중에 TDO 스트로브 에지를 제어하고 조절하는 것을 가능하게 한다.

도 4는 출력 TDO 경로의 타이밍을 최적화하는 것의 결과를 도식적으로 도시한다. 스캔 시프트 주기(400 내지 407)는 출력 핀(TDO1 내지 TDOn)과 연관된다. 타이밍 영역(410 내지 417 및 420 내지 427)은 데이터 값이 증가 또는 감소하고 있는 불안정한 영역이고, 430 내지 437은 안정적인 영역("통과 윈도우"라고도 명명됨)이다. 만약 TDO 스트로브가 불안정한 영역 내에 속하는 경우, 시험 결과는 "실패"일 것인 반면, 만약 TDO 스트로브가 안정적인 영역 내에 속하는 경우, 적절히 동작하는 피시험 디바이스(Device Under Test: DUT)에 대해 시험 결과는 "통과"일 것이라는 점에 유의하여야 한다. 만약 어떠한 타이밍 스큐 조절도 행해지지 않는 경우, 스트로브 지점(440 내지 447)은 동시에 발생하는데, 이는 몇몇 핀에 대해 불안정한 영역에 매우 가깝게 있고, 단지 아주 작은 용인가능한 윈도우를 허용(하거나 만약 타이밍 스큐가 이 예에서 도시된 것보다 약간 더 크다면 어떠한 용인가능한 윈도우도 허용하지 아니)한다. 만약 타이밍 스큐 조절이 행해지는 경우, 금번 발명적인 방법 및 장치에 따르면, TDO 스트로브 지점(450 내지 457)은 통과 윈도우(430 내지 437)의 가운데에 실질적으로 중심이 있게 된다(centered). 용인가능한 윈도우는 이로써 증가되고, 수율(yield)은 개선된다.

도 5는 발명적인 스캔 속도 최적화를 포함하는 입력 핀 TDI 및 클록 경로 핀 TDC의 일 실시예를 보여준다. 패턴 생성기(505)로부터의 패턴 출력(500)은 입력 패턴 타이밍을 구동기(driver)(515) 내로 조절하기 위해 사용될 수 있는 아날로그 타이밍 버니어(510) 내에 입력되고 이후에는 시프트 인 데이터를 제어하는 입력 패드(520) 내로 입력된다. 피드백 루프(525)로부터의 데이터가 또한 타이밍 버니어(510) 내에 입력된다. 아날로그 타이밍 버니어의 사용은 "시프트 인" 중에 TDI 입력 데이터 에지를 제어하는 것을 가능하게 한다.

도 6은 입력 TDI/모드 경로의 타이밍을 최적화하는 것의 결과를 도식적으로 도시한다. 입력 타이밍은 스캔 플립 플롭 셋업/홀드 시간에 의존한다는 점에 유의하여야 한다.

라인들의 교차 지점(crossing point)(화살표에 의해 또한 표시됨)은 TDI(도 1의 125)에 대해, 즉 피시험 디바이스의 하나 이상의 TDI 입력에 대해 ATE에 의해 제공되는 입력 데이터가 변경되는 곳을 보여준다. 스캔 주기는 라인들의 교차 지점들 사이의 거리이다. 밝은 회색 영역은, 데이터를 스캔 체인(도 1의 100)으로 적절히 전하기 위해 데이터가 TDI(또는 ENB)에서 변경될 수 있는 "안전한 동작" 영역을 예시한다. 다시 말해, 밝은 회색 영역(630 내지 637)은 시간적인(temporal) 영역(그 동안에는 시험기(tester)에 의해 피시험 디바이스의 입력(TDI1 내지 TDIn 및 END)으로 출력된 데이터는 피시험 디바이스의 (가령 입력 플립플롭의) 입력의 어떠한 셋업 시간이나 홀드 시간도 위반하지 않고 변경될 수 있어서, 시험기에 의해 제공된 데이터는 높은 신뢰도(reliability)(작은 비트 에러 확률(bit error probability), 예를 들어 10-6 또는 훨씬 더 작음)로써 스캔 체인 내에 인계됨(taken over))을 기술한다. (예를 들어, 시간적인 영역(630 내지 637)에 의해 기술된 바와 같은) 그 시간 윈도우는 스캔 시프트 주기뿐만 아니라 경로 지연(도 1의 120), 클록 경로 지연(도 1의 110) 및 스캔 체인(도 1의 100) 내 (각각의) 첫 번째 스캔 플립플롭의 셋업/홀드 시간에도 의존한다. ATE에 의해 제공되는 데이터 변화가 (주어진 시프트 주파수에 대해) "밝은 회색 영역"의 외부에 놓여 있을 경우에는, 시험 결과는 신뢰할 만하지 않을 것이고 스캔 시프트 주파수는 감소되어야 할 것(인데 타이밍 요구사항, 예를 들어 셋업 및/또는 홀드 시간이 위반되었으므로 데이터가 피시험 디바이스의 하나 이상의 스캔 체인 내에 신뢰할 만하게 인계되지 않을 것이기 때문)이다. 또한, 교차 지점(가령 시험기에 의해 출력된 데이터 값이 변경되는 시간)이 "어두운 회색 영역"에 더 가까워질수록, 마진은 낮춰질 것이고 디바이스 수율(device yield)은 제조 시에 감소하고 있을 것(피시험 디바이스의 스캔 체인으로의 데이터의 인계(take-over)는 다소 신뢰할 만하지 않을 것이기 때문인데, 피시험 디바이스의 스캔 체인으로의 데이터의 부정확한 인계는 보통 스캔 체인의 부정확한 출력 데이터를 초래할 것이니, 이는 결국 피시험 디바이스를 흠이 있다(faulty)고 분류하는 것을 초래할 것임)이다.

TDI에 대한 (발명에서 제시된 바와 같은) 최적화는 모든 경로 지연 및 스캔 플립플롭 셋업/홀드 시간을 고려하여 (피시험 디바이스로 출력된 데이터 값의) 데이터 변경이 "안전한 동작" 영역의 중간에 발생하게끔 ATE의 타이밍 버니어(도 5의 510)를 조절한다. 따라서 스캔 주파수는 마진을 위반하지 않고 최대화될 수 있다.

그러한 최적화는, 예컨대 시험기의 출력 지연 라인(output delay line)의 다수의 상이한 지연 값을 사용하여 (또는, 더욱 일반적으로는, 신호(TDI1 내지 TDIn) 및 가능하게는 JTAG, TDC 및 기타 등과 같은 임의의 다른 스캔 체인 입력에 대한 하나 이상의 시험기 출력에서의 복수의 상이한 시험기 출력 타이밍을 사용하여) 데이터의 시퀀스(sequence)를 스캔 체인 내에 출력함으로써 그리고 (신호(TDI1 내지 TDIn) 및 가능하게는 JTAG, TDC 및 기타 등과 같은 임의의 다른 스캔 체인 입력에 대한 하나 이상의 시험기 출력에서의) 복수의 상이한 시험기 출력 타이밍에 대해 스캔 체인의 출력 시퀀스를 포착함(또는 분석함)으로써 수행될 수 있다. 이에 따라, 상기 시험기 출력 타이밍의 타이밍 설정의 범위가 식별될 수 있다(이에 대해서는 스캔 체인의 (포착되거나 분석된) 출력 시퀀스의 에러율(error rate)이 적정하게 낮음(가령, 영(zero)에 가까울 수 있는 사전결정된 임계 미만임)). 매우 단순한 예에서, 만약 스캔 체인의 입력의 타이밍 요구사항(셋업 및 홀드 시간, 그리고 유사한 것)이 위반되지 않는 경우 스캔 체인의 출력 시퀀스는 스캔 체인의 입력 시퀀스의 지연된 사본이나, 만약 스캔 체인의 (하나 이상의) 입력의 타이밍 요구사항이 위반되는 경우 스캔 체인의 입력 시퀀스 및 스캔 체인의 출력 시퀀스 간의 차이가 발생할 수 있다. 그러므로, "에러율"을 결정하기 위해, 그리고 이로써 스캔 체인의 입력의 타이밍 요구사항을 준수하거나 위반하는 시험기 출력 타이밍의 설정을 식별하기 위해 스캔 체인의 입력 시퀀스 및 스캔 체인의 출력 시퀀스 간의 비교(이는 스캔 체인의 총 지연을 고려함)가 사용될 수 있다. 그러나, (주어진 입력 시퀀스에 대한) 스캔 체인의 기대되는 (정확한) 출력 시퀀스는 주어진 입력 시퀀스와 차이가 있는 것이 당연히 가능하다. 이 경우에, (스캔 체인의 부정확하게 인계된 입력 시퀀스는 스캔 체인의 부정확한 출력 시퀀스를 초래하는 것이 기대되므로) 스캔 체인의 하나 이상의 입력에 의해 입력 시퀀스가 신뢰할 수 있게 용인되었는지를 결정하는 데에 스캔 체인의 실제 출력 시퀀스 및 스캔 체인의 기대되는 (정확한) 출력 시퀀스 간의 비교가 사용될 수 있다. 이에 따라, 시험기의 출력 타이밍의 타이밍 설정의 범위가 식별될 수 있는 경우(이에 대해서는 스캔 체인의 신뢰할 수 있는 (정확한) 출력 값이 획득됨), 시험기는 출력 타이밍의 "안전한" 타이밍 설정으로서 타이밍 설정의 상기 식별된 범위 내에서 출력 타이밍의 타이밍 설정을 선택할 수 있다. 예를 들어 시험기는 출력 타이밍의 "안전한" 타이밍 설정으로서 타이밍 설정의 상기 식별된 범위의 중심에, 또는 적어도 대략적으로 중심에(예를 들어, +/- 20%의 공차(tolerance), 또는 +/- 1 또는 2 타이밍 조절 스텝 내에) 있는 출력 타이밍의 타이밍 설정을 선택할 수 있다. 이에 따라, 특히 높은 신뢰도를 가능하게 하고, 결과적으로 또한 특히 높은 비트율(bit rate)(짧은 스캔 시프트 주기) 및 특히 짧은 시험 시간을 가능하게 하는 출력 타이밍의 타이밍 설정을 식별하는 것이 가능하다.

다시 말해, 스캔 시프트 주기(600 내지 607)는 입력 핀(TDI1 내지 TDIn 및 ENB(모드(Mode)를 제어하는 스캔 인에이블 신호(Scan Enable signal))와 연관된다. 타이밍 영역(610 내지 617 및 620 내지 627)은 데이터 에지의 불안정한 영역이고(이는 만약 시험기에 의해 제공되는 데이터 값의 전이(transition)가 불안정한 영역(610 내지 617 및 620 내지 627) 중 하나 중에 발생하는 경우 피시험 디바이스의 입력 회로망이 시험기에 의해 제공되는 데이터 값을 신뢰할 수 있게 인계하지 않을 것임을 의미함), 타이밍 영역(630 내지 637)은 안정적인 영역("통과 윈도우"라고도 명명됨)(여기에서 피시험 디바이스는 전형적으로는 만약 시험기에 의해 제공되는 데이터 값의 전이가 안정적인 영역 중 하나 중에 발생하는 경우 높은 신뢰도로써 시험기에 의해 제공되는 데이터 값을 인계할 것임)이다. 만약 (시험기에 의해 제공되는 하나 이상의 출력 신호에 의해 나타내어지는 데이터 값의 시퀀스의) 데이터 에지가 불안정한 영역 내에 속하는 경우, 시험 결과는, 높은 확률로써, "실패"일 것인 반면, 만약 (시험기에 의해 제공되는 하나 이상의 출력 신호에 의해 나타내어지는 데이터 값의 시퀀스의) 데이터 에지가 안정적인 영역 내에 속하는 경우, 시험 결과는 (전형적으로는, 흠 없는(fault-free) 디바이스에 대해, 그리고 다른 타이밍 파라미터가 또한 용인가능한 범위 내에 설정되었음을 가정하여) "통과"일 것이라는 점에 유의하여야 한다. 만약 (피시험 디바이스의 TDI 입력에 제공되는 시험기의 하나 이상의 출력 신호의) 어떠한 타이밍 스큐 조절도 행해지지 않는 경우(이는 도 6의 좌반분(left half)에 도시됨), 입력 데이터 에지 지점(640 내지 647)은 동시에 발생하는데, 이는 몇몇 핀에 대해 (어두운 회색으로 도시된) 불안정한 영역에 매우 가깝고, 단지 매우 작은 용인가능한 윈도우를 허용(하거나 만약 타이밍 스큐가 이 예에서 도시된 것보다 약간 더 크다면 어떠한 용인가능한 윈도우도 허용하지 아니)한다. 다시 말해, 만약 시험기에 의해 제공되는 출력 신호의 전이(에지)가 모든 출력 신호(가령, TDI1 내지 TDIn 및 ENB)에 대해 동시에 시간적으로 배열되었다면, 단지 매우 작은 시간적인 범위가 존재할 것이다(그 동안에는 모든 출력 신호의 에지가 피시험 디바이스의 각각의 입력의 안정적인 영역(630 내지 637)(그 안에서는 타이밍 요구사항의 어떠한 위반도 발생하지 않음) 내에 있게 에지가 놓일 수 있음). 만약 타이밍 스큐 조절이 행해지는 경우, 금번 발명적 방법 및 장치에 따라, TDI 입력 데이터 에지 지점(650 내지 657)(즉, 피시험 디바이스의 TDI 입력에 적용되는 시험기 출력 신호가 전이를 가지는 시간)은 주어진 클록 핀 타이밍 및 주파수에 대해 통과 윈도우(630 내지 637)의 가운데에 실질적으로 중심 정렬된다(center aligned). 용인가능한 윈도우(즉, 피시험 디바이스의 입력 타이밍 요구사항을 위반함 없이 의도적인 또는 기생적인 타이밍 변경에 의해, 도 6의 우반분(right half)에 도시된 최적화된 설정에 관해, 시험기에 의해 제공되는 출력 신호의 타이밍이 바뀔 수 있는 범위)는 이로써 증가되고, (긍정적인 시험 결과가 획득되는 피시험 디바이스의 측면에서의) 수율이 개선된다.

도 7은 병렬로 된 다수의 스캔 체인을 위해 타이밍 스큐 및 주파수를 최적화하기 위해 사용될 수 있는 예시적인 알고리즘의 흐름도를 보여준다. 이는 최적화 알고리즘의 단지 하나의 예일 뿐이고, 한정적인 것은 아니라는 점에 유의하여야 한다.

단계(700)에서, "안전한" 주파수, 즉 모든 스캔 체인에 대해 유효한 스캔 출력을 보장하는 충분히 낮은 주파수(low enough frequency)를 시작 주파수로서 택한다.

단계(705)에서, "안전한" 주파수에서 각 스캔 체인에 대한 최적의 스캔 핀 타이밍을 찾는다. 이는 스캔 핀 타이밍을 (모든 핀에 대한 통계적인 모델링을 수반할 수 있는) 관측된 실패의 횟수와 상관시키고(correlating) 실패의 최소 횟수에 대응하는 타이밍을 찾는 피드백 루프로써 완수될 수 있다. 만약 최상의 타이밍을 위한 실패의 횟수가 용인가능하게 낮지 않은 경우, 안전한 주파수는 낮춰질 수 있다. 최적화된 핀당 설정은 TDI, TDO 및 모드 제어 핀에 대해 찾아질 수 있다.

단계(710)에서, 단계(705)로부터의 최적화된 설정을 적용한다.

단계(715)에서, 최적화된 타이밍 설정과 연관된 최대 시프트 주파수를 식별한다. 이는 방정식 기반 최대 주파수 탐색(equation based max frequency search)을 사용함으로써 완수될 수 있다. 선택적으로, 최대 시프트 주파수는 DUT 전력 및/또는 열적(thermal) 조건을 충족시키도록 제한될 수 있다. 이는 Idd 샘플링을 사용하여 시프트 동작 중에 Idd를 모니터함으로써, 특히 모든 시프트 사이클에 걸쳐 최대 Idd를 모니터함으로써 달성될 수 있다.

단계(720)(선택적임)에서, 최대 시프트 주파수를 단계(700) 내의 새로운 안전한 주파수로서 적용하고, 이 새로운 안전한 주파수를 사용하여 단계(700 내지 715)를 반복한다. 이 루프는 원하는 만큼 자주 반복될 수 있다.

시스템 고려사항

발명적 방법 또는 이의 부분은 컴퓨터로 구현(computer-implemented)될 수 있다. 도 8에 예시된 컴퓨터 시스템은 프로세서(800)(가령, 프로세서 코어(processor core), 마이크로프로세서(microprocessor), 컴퓨팅 디바이스(computing device) 등), 주 메모리(main memory)(807) 및 정적 메모리(static memory)(808)를 포함할 수 있는 메모리(805)를 포함할 수 있는데, 이들은 버스(810)를 통하여 서로와 통신한다. 그 머신(machine)은 터치스크린 또는 액정 디스플레이(Liquid Crystal Display: LCD), 또는 발광 다이오드(Light Emitting Diode: LED) 디스플레이, 또는 음극선관(Cathode Ray Tube: CRT)을 포함할 수 있는 디스플레이 유닛(display unit)을 더 포함할 수 있다. 도시된 바와 같이, 컴퓨터 시스템은 또한 인간 입력/출력(Input/Output: I/O) 디바이스(820)(가령 키보드, 문자 숫자 키패드(alphanumeric keypad) 등), 포인팅 디바이스(pointing device)(825)(가령 마우스, 터치 스크린 등), 드라이브 유닛(830)(가령, 디스크 드라이브 유닛, CD/DVD 드라이브, 유형적인 컴퓨터 판독가능 탈착가능 매체 드라이브(tangible computer readable removable media drive), SSD 저장 디바이스 등), 신호 생성 디바이스(835)(가령, 스피커, 오디오 출력 등), 그리고 네트워크 인터페이스 디바이스(840)(가령, 이더넷(Ethernet) 인터페이스, 유선 네트워크 인터페이스, 무선 네트워크 인터페이스, 전파 신호 인터페이스(propagated signal interface) 등)를 포함할 수 있다.

드라이브 유닛(830)은 앞서 기술된 방법론 중 임의의 하나 또는 전부를 구현화하는 명령어의 세트(즉 소프트웨어, 펌웨어, 미들웨어 등)가 저장된 머신 판독가능 매체(machine-redable medium)를 포함할 수 있다. 명령어의 세트는 또한 주 메모리(807) 내에 및/또는 프로세서(800) 내에, 완전히 또는 적어도 부분적으로, 상주하는 것으로 보여진다. 명령어의 세트는 추가로 네트워크 인터페이스 디바이스(840)를 통하여 네트워크 버스(845)를 거쳐서 네트워크(850)로 송신되거나 수신될 수 있다.

이 발명의 실시예는 어떤 형태의 처리 코어(processing core)(예컨대 컴퓨터의 CPU) 상에서 실행되거나 그렇지 않으면 머신 또는 컴퓨터 판독가능 매체 상에 또는 그 안에 구현되거나 실현되는 명령어의 세트로서 또는 이를 지원하는 데에 사용될 수 있다는 점이 이해되어야 한다. 머신 판독가능 매체는 머신(가령, 컴퓨터)에 의해 판독가능한 형태의 정보를 저장하거나 송신하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 머신 판독가능 매체는 판독 전용 메모리(Read-Only Memory: ROM); 랜덤 액세스 메모리(Random Access Memory: RAM); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 디바이스; 전기, 광학, 음향 또는 다른 형태의 전파되는(propagated) 신호(가령, 반송파, 적외선 신호, 디지털 신호 등); 또는 정보를 저장하거나 송신하기에 적합한 임의의 다른 유형의 매체를 포함한다.

본 발명은 본 문서에 개시된 바로 그 실시예들에 한정될 것으로 기대되지는 않는다. 발명적 개념으로부터 벗어나지 않고 변경 또는 수정이 행해질 수 있다는 점을 당업자는 인지할 것이다. 예로서, 독립적으로 시프트 클록의 Trise 및 Tfall을 제어하는 것은 추가의 최적화를 위해, 가령 복경사 HT 스캔(dual-slope HT-scan)을 위해 사용될 수 있다. 추가로 예로서, 입력 및 출력 경로들은 실제 스캔 체인으로부터 분리될(decoupled) 수 있는데, 이는 알고리즘을 가속화하고 그것의 구현을 수월하게 하는 데에 도움이 될 수 있다.

발명의 범주는 청구항에 비추어 해석되어야 한다.

Claims (14)

1. 스캔 최적화기 시스템(scan optimizer system)으로서,
   복수의 병렬로 된 스캔 체인들(parallel scan chains) - 상기 스캔 체인들은 입력 경로 및 출력 경로를 포함함 - 과,
   상기 스캔 체인들에 연결되고, 상기 입력 경로 및 상기 출력 경로의 타이밍을 변경하기 위한 변경기(modifier)를 포함하는 제어 로직을 포함하되,
   상기 제어 로직은, 상기 스캔 체인들 사이의 타이밍 스큐(timing skew)에 영향을 주어 TDO 스트로브 에지들(strobe edges)이 상기 스캔 체인들 전부에 대한 통과 범위(passing ranges) 내에서 발생하도록 제어하기 위해, 상기 스캔 체인들 각각의 타이밍 오프셋을 변경함으로써 스캔 주파수를 증가시키도록 구성된
   스캔 최적화기 시스템.
   
2. 제1항에 있어서,
   상기 변경기는 상기 입력 경로와 상기 출력 경로 중 적어도 하나에 시간 지연(time delay)을 제공하는
   스캔 최적화기 시스템.
   
3. 제2항에 있어서,
   상기 변경기는 상기 입력 경로와 상기 출력 경로 중 적어도 하나에서의 적어도 하나의 타이밍 버니어(timing vernier)를 포함하는
   스캔 최적화기 시스템.
   
4. 제3항에 있어서,
   시프트 인(shift in) 중에 상기 스캔 체인들 각각에서의 TDI 입력 데이터 에지들(TDI input data edges)을 제어하여 상기 TDI 입력 데이터 에지들을 상기 스캔 체인들 각각의 각(respective) 통과 범위의 중심 인근에 위치시키도록 구성된 상기 입력 경로에서의 타이밍 버니어들(timing verniers)을 포함하는
   스캔 최적화기 시스템.
   
5. 제3항에 있어서,
   시프트 아웃(shift out) 중에 상기 스캔 체인들 각각에서의 상기 TDO 스트로브 에지들을 제어하고 조절하여 상기 TDO 스트로브 에지들을 상기 스캔 체인들 각각의 각(respective) 통과 범위의 중심 인근에 위치시키도록 구성된 상기 출력 경로에서의 타이밍 버니어들(timing verniers)을 포함하는
   스캔 최적화기 시스템.
6. 복수의 병렬로 된 스캔 체인들의 스캔 처리량을 최대화하는 컴퓨터로 구현된 방법(computer-implemented method)으로서,
   시프트 인 중에 상기 스캔 체인들 각각에서의 TDI 입력 데이터 에지들을 제어하여 상기 TDI 입력 데이터 에지들을 상기 스캔 체인들 각각의 각(respective) 통과 범위의 중심 인근에 위치시키는 단계와,
   시프트 아웃 중에 TDO 스트로브 에지들을 제어하고 조절하여 상기 TDO 스트로브 에지들을 상기 스캔 체인들 각각의 각 통과 범위의 중심 인근에 위치시키는 단계와,
   상기 스캔 체인들 사이의 타이밍 스큐에 영향을 주어 상기 스캔 체인들 전부에 대한 상기 TDO 스트로브 에지들이 상기 각 통과 범위 내에서 발생할 수 있도록 하기 위해, 상기 스캔 체인들 각각의 스캔 체인의 타이밍 오프셋을 변경함으로써 스캔 주파수를 증가시키는 단계를 포함하는
   컴퓨터로 구현된 방법.
   
7. 복수의 병렬로 된 스캔 체인들의 스캔 처리량을 최대화하는 컴퓨터로 구현된 방법으로서,
   a) 안전한 시프트 주파수를 선택하는 단계와,
   b) 상기 안전한 주파수에서 최적의 스캔 핀 타이밍(optimal scan pin timing)을 결정하는 단계 - 상기 안전한 주파수에서 최적의 스캔 핀 타이밍을 결정하는 단계는 상기 스캔 체인들 사이의 타이밍 스큐에 영향을 주어 상기 스캔 체인들 전부에 대한 TDO 스트로브 에지들이 안정적인 영역(stable regions) 내에서 발생할 수 있도록 하기 위해, 상기 스캔 체인들 각각의 타이밍 오프셋을 변경하는 것을 포함함 - 와,
   c) 핀당(per-pin) 타이밍 설정을 TDI, TDO 및 모드 제어 핀에 대해 결정하고 적용하는 단계와,
   d) 상기 핀당 타이밍 설정과 연관된 최대 시프트 주파수를 결정하는 단계를 포함하는
   컴퓨터로 구현된 방법.
   
8. 삭제
9. 삭제
10. 삭제
11. 삭제
12. 제1항에 있어서,
    상기 출력 경로는,
    ATE(Automatic Test Equipment) 수신기와,
    상기 ATE 수신기에 연결되고, TDO 스트로브로부터의 입력에 의하여 제어되는 샘플링 플립플롭(sampling flip-flop)과,
    상기 샘플링 플립플롭으로부터의 출력을 수신하는 시험 프로세서(test processor) - 상기 시험 프로세서는 상기 샘플링 플립플롭에 의하여 샘플링된 데이터에 관한 통과/실패(pass/fail) 판정을 내림 - 와,
    상기 시험 프로세서로부터 상기 통과/실패 판정을 수신하는 다중화기(multiplexer)를 포함하되, 상기 다중화기로부터의 출력은, 상기 TDO 스트로브의 타이밍을 변경하도록 조절 가능한 타이밍 버니어를 포함하는 피드백 루프(feedback loop)를 형성하는
    스캔 최적화기 시스템.
13. 제6항에 있어서,
    상기 시프트 인 중에 상기 스캔 체인들 각각에서의 TDI 입력 데이터 에지들을 제어하는 것은, 패턴 생성기로부터 출력된 시험 패턴을 타이밍 버니어 내로 수신하는 것 - 상기 타이밍 버니어는 시프트 인 데이터(shift in data)를 제어하는 입력 패드 내로의 상기 시험 패턴의 타이밍을 조절함 - 을 포함하는
    컴퓨터로 구현된 방법.
14. 제6항에 있어서,
    상기 시프트 아웃 중에 TDO 스트로브 에지들을 제어하고 조절하는 것은,
    TDO 스트로브로부터의 입력에 의하여 샘플링 플립플롭을 제어하는 것과,
    상기 샘플링 플립플롭에 의하여 샘플링된 데이터에 관한 통과/실패 판정을 내리는 것과,
    다중화기에서 상기 통과/실패 판정을 수신하는 것과,
    타이밍 버니어를 조절하여, 상기 다중화기로부터의 출력에 따라 상기 TDO 스트로브의 타이밍을 변경하는 것을 포함하는
    컴퓨터로 구현된 방법.
    

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